TWI534990B - 半導體裝置及半導體裝置之製造方法 - Google Patents

半導體裝置及半導體裝置之製造方法 Download PDF

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Description

半導體裝置及半導體裝置之製造方法
本發明係關於半導體裝置及半導體裝置之製造方法。
在電子產業之積體電路領域中，業界對更高密集化且高速化之要求逐年提高。且因密集化進展，電路規模變大，電路設計之難易度增大。
在同一半導體基板上搭載邏輯電路與記憶電路之積體電路稱為混載電路。混載電路中，邏輯電路與記憶電路之配置位置距離近，故可提升整合率。且可縮短電路間之配線距離，故動作速度獲得提升。
專利文獻1~3中，記載有具有混載電路之半導體裝置。此半導體裝置在同一基板上具有邏輯部與DRAM(Dynamic Random Access Memory)部。
邏輯部在基板上具有第1電晶體、第1接觸件、配線、層間絕緣層。第1接觸件電性連接第1電晶體與配線。此配線埋設於層間絕緣層。DRAM部在基板上具有第2電晶體、第2接觸件、電容元件、層間絕緣層。第2接觸件電性連接第2電晶體與電容元件。電容元件埋設在形成於層間絕緣層內之凹部(以下有時會稱為電容元件埋設用凹部)內。電容元件形成於與配線同一層。因此，形成電容元件埋設用凹部之層間絕緣層係與埋設有配線之層間絕緣層同一材料的膜。
【先前技術文獻】 【專利文獻】
【專利文獻1】
日本特開2007-201101號公報
【專利文獻2】
日本特開2000-332216號公報
【專利文獻3】
日本特開2004-342787號公報
業界要求上述半導體裝置中動作高速化。因此，埋設有配線之層間絕緣層為降低配線間之寄生電容，介電常數需低。為滿足此種要求，埋設有配線之層間絕緣層一般例如使用低介電常數膜(Low-K膜)。
然而，經本案發明人檢討發現，若於低介電常數之層間絕緣層形成電容元件埋設用凹部，在凹部上端部形狀即會產生差異。亦即發現於凹部上端部會發生所謂肩部垂陷。
因凹部上端部形狀之差異，有時電容器電容會有差異。
依本發明可提供一種半導體裝置，包含：基板；多層配線層，設在該基板上；電容元件，埋入設於該多層配線層內之凹部中，包含下部電極、電容絕緣膜及上部電極；邏輯電路，設在該基板上；上部連接配線，連接該電容元件；及保護層，設於該凹部上端部周圍； 且該保護層其介電常數高於構成設有該邏輯電路之該多層配線層之絕緣層，該絕緣層與該保護層位於同一層。
依本發明可提供一種半導體裝置之製造方法，包含下列程序：在基板上形成絕緣層；於該絕緣層內形成配線；選擇性地將與形成有該配線之邏輯電路形成區域不同之記憶電路形成區域內的該絕緣層加以去除，藉此形成溝槽；於該溝槽內形成介電常數高於該絕緣層之保護層；藉由至少去除部分該保護層形成凹部；藉由在該凹部內埋設下部電極、電容絕緣膜及上部電極形成電容元件；及形成連接在該上部電極上的上部連接配線。
經本申請案發明人等檢討結果發現，凹部上端部形狀差異之原因在於層間絕緣層機械強度脆弱。此因層間絕緣層隨著介電常數降低，機械強度變弱，傾向於易於變形。
保護層由介電常數高之材料構成，係機械強度優異之構件。保護層保護電容元件埋設用凹部上端部之周圍。換言之，凹部形成於機械強度高之保護層。因此，可抑制凹部上端部分之差異(所謂肩部垂陷)，故可抑制凹部彼此或製品間電容器高度之差異。
依本發明可提供一種半導體裝置，可抑制電容器電容之差異。
以下，使用圖式說明關於本發明實施形態。又，於所有圖式 中，對相同構成要素賦予相同符號，適當省略說明。
(第1實施形態)
說明關於第1實施形態之半導體裝置。
圖1係示意顯示依第1實施形態之半導體裝置之俯視圖。圖2係示意顯示依第1實施形態之半導體裝置之剖面圖。
本實施形態之半導體裝置包含基板、多層配線層、電容元件、周邊電路、邏輯電路、上部連接配線、保護層。
如圖1所示，半導體裝置包含邏輯電路100及記憶電路200。邏輯電路100以俯視視之，位於係半導體基板1內與記憶電路區域不同之區域之邏輯電路區域。記憶電路200以俯視視之，位於半導體基板1內之記憶電路區域。記憶電路200包含電容元件19及周邊電路220。多層配線層形成在基板(半導體基板1)上，包含複數配線層。配線層包含配線及絕緣層(層間絕緣膜)。將電容元件19埋入設於多層配線層內之凹部(孔23)內。電容元件19包含下部電極14、電容絕緣膜15及上部電極16。記憶電路200控制電容元件19。保護層(保護層80)設於凹部(孔23)上端部周圍。保護層80其介電常數高於構成設有邏輯電路100之多層配線層之第1絕緣層。第1絕緣層與保護層80位於同一層。
本實施形態之半導體裝置之保護層80由介電常數高的材料構成，故相較於構成配線層之低介電常數膜，係機械強度優異之構件。且保護層80相較於構成配線層之低介電常數膜，係化學性穩定之構件。保護層80配置於埋設電容元件19之凹部(以下有時亦會稱呼為電容元件埋設用凹部)上端部周圍。亦即，保護層80保護電容元件埋設用凹部上端部。因此，可在凹部彼此或製品間抑制電容元件埋設用凹部(孔23)形狀之差異。因此，本實施形態之半導體裝置具有可抑制電容器電容等電容器特性差異之構造。
以下詳述關於本實施形態各構成。
如圖1所示，本實施形態之半導體裝置具有在半導體基板110上混載有包含電容元件210之記憶電路200與形成半導體元件之邏輯電路100之構成。邏輯電路100非記憶電路200中電容元件210之周邊電路220，而係形成於與記憶電路200不同之區域。例如，邏輯電路區域係形成有CPU(Central Processing Unit)等高速邏輯電路之區域。
如圖2所示，邏輯電路100及記憶電路200分別形成在半導體基板1上。又，邏輯電路100及記憶電路200圖式中之構成要素僅選擇性地顯示構成各電路之元件的一部分，不因依本實施形態與實施形態無直接關係之主動元件及多層配線之連接方法等，使本發明之權利範圍受到限定。
且如圖2所示，於半導體基板1表面形成有邏輯電路區域及記憶電路區域。於邏輯電路區域，形成有構成邏輯電路100之主動元件3b。記憶電路區域中，形成有構成記憶電路200記憶胞之主動元件3a。於此等主動元件3a與主動元件3b之脫離部，在半導體基板1表面形成有元件分離膜2。元件分離膜2(矽氧化膜等)或主動元件3a、3b(電晶體等)只要使用藉由通常使用之半導體裝置製造方法所製造者即可，不因此等構造或是材料，使本發明權利範圍受到限定。
又，實際的記憶電路200中，位元線12與構成記憶胞之主動元件3a之閘極長邊方向雖配置為相互大致正交之位置關係，但為簡略化圖式，本圖中，主動元件3a之閘極長邊方向與位元線12相同，相對於紙面沿垂直方向延伸而圖示。關於位元線12與構成邏輯電路100之主動元件3b之閘極長邊方向之位置關係，於以下本說明書剖面圖中除非特別指明皆使用相同標記方法。又，本圖中，箭頭指表面或孔或配線溝槽。
如圖2所示，在半導體基板1上形成元件分離膜2。此元件分離膜2分隔記憶電路區域與邏輯電路區域。在記憶電路區域形成主動元件3a(第1電晶體)。在邏輯電路區域形成主動元件3b(第2電晶體)。電晶體包含形成於半導體基板1表面之擴散層20。在此等電晶體上形成接觸件層間絕緣層4、5a、5b、5c。在接觸件層間絕緣層4(第1接觸件絕緣層)內，埋設第1單元接觸件(單元接觸件10a、單元接觸件10b)，及第2單元接觸件(單元接觸件10c)。在接觸件層間絕緣層5a、5b(第2接觸件絕緣層)內，形成金屬阻障膜(位元接觸件11)、位元線12。在接觸件層間絕緣層5a、5b、5c內，埋設連接接觸件13。單元接觸件10a連接主動元件3a之擴散層20與位元線12。單元接觸件10b連接主動元件3a之擴散層20與連接接觸件13a。單元接觸件10c連接主動元件3b之擴散層20與連接接觸件13。電容接觸件13a連接單元接觸件10b與電容元件19。連接接觸件13連接單元接觸件10c與邏輯電路100之配線8a。連接接觸件13下表面直接連接單元接觸件10c之上表面(例如，於連接接觸件13周圍形成金屬阻障膜時，連接接觸件13下表面之金屬阻障膜與單元接觸件10c之上表面連接)。且電容接觸件13a之下表面可直接連接單元接觸件10b之上表面，亦可隔著金屬阻障膜連接。為於本發明說明書中分別使稱呼明確而定義接觸件之名稱，以下本說明書中各接觸件之定義依前述定義。
又，實際的記憶電路200中，位元線12與構成記憶胞之主動元件3a之閘極長邊方向雖配置為相互大致正交之位置關係，但為簡略化圖式，本圖中，主動元件3a之閘極長邊方向與位元線12相同，相對於紙面沿垂直方向延伸而圖示。關於位元線12與構成邏輯電路100之主動元件3b之閘極長邊方向之位置關係，以下於本說明書剖面圖中除非特別指明皆使用相同標記方法。又，本圖中，箭頭指表面或孔或配線溝槽。
且接觸件層間絕緣層4、5a、5b、5c中至少1層雖亦可使用矽氧化膜，但係相對介電常數低於矽氧化膜之絕緣膜則更佳。作為如此之絕緣膜，亦可使用例如將矽氧化膜之氧原子取代為氟或碳原子及烴基，一般稱呼為低介電常數膜之絕緣膜，或是至少具有矽、氧及碳，更在絕緣膜中具有直徑數奈米以下之微細空孔之所謂多孔質膜。作為此等絕緣膜之相對介電常數，在係膜中無微細空孔之絕緣膜時，宜在3.1以下，在係膜中有微細空孔之絕緣膜時，在2.6以下則更佳。依相關構造，可降低該接觸件之寄生電容，結果可降低記憶電路及邏輯電路之延遲，提升半導體元件之動作速度。
記憶電路200中，主動元件3a之一方擴散層與位元線12藉由單元接觸件10a電性連接。且主動元件3a之另一方擴散層與電容元件19藉由電容接觸件13a電性連接。藉由如此之構造，主動元件3a、位元線12、電容元件19相互連接，構成係DRAM(Dynamic Random Access Memory)電路之一般記憶胞之1電晶體‧1電容器型記憶胞。
在接觸件層間絕緣層5c上，交互依序堆疊帽蓋層6a、6b、6c、6d及層間絕緣層7a、7b、7c。於邏輯電路區域內，分別在各層間膜中形成配線8a、8b、8c。配線8b、8c藉由作為半導體裝置多層配線之形成方法通常使用之雙重金屬鑲嵌法形成則更佳。藉此，可降低配線製造成本，降低連接配線與存在於不同層之配線之間之通路電阻。又，圖2所示之配線8b、8c中，包含用來分別連接其下層配線之通孔，皆作為配線賦予符號。亦即，本實施形態中，除非特別指明，以金屬鑲嵌方法形成之配線中皆包含通孔。又，於各配線8a~8c周圍亦可形成金屬阻障膜。
作為配線金屬配線材，可自包含Cu、W、Al等之金屬材料，或含有此等者作為主成分(例如在95質量%以上)之合金，或由此等者構成之金屬材料中選擇。所有構成邏輯電路100之配線亦可以雙 重金屬鑲嵌構造且包含Cu或包含Cu作為其主成分之金屬材料構成。藉此，可提升半導體裝置之動作速度。另一方面，作為接觸件栓塞材(單元接觸件10a、10b、10c、位元線12、電容接觸件13a、連接接觸件13等)，可使用與金屬配線材同種之材料，可以與金屬配線相同之材料亦可以不同種之材料構成。例如，接觸件栓塞材自埋入特性或熱穩定性等觀點而言，宜係包含W或包含W作為其主成分之金屬材料。
層間絕緣層之材料可係矽氧化膜，或矽氧化膜中含有氟或碳等，一般低介電常數之絕緣膜，亦可係在絕緣膜內形成微細空孔，所謂多孔質膜。本實施形態中，埋設配線8c之層間絕緣層7c宜係低介電常數膜。又，作為層間絕緣層，使用包含Si，含有選自於C、O、H中至少1種以上元素之絕緣性材料，或使用此等構成元素且於膜內含有空孔之材料。在此使用之絕緣性材料中，空孔尺寸宜小，俾其後形成之電容元件形成程序中金屬電極或電容絕緣膜成膜時使用之氣相原料不滲透至膜中。鑒於氣相原料多半為0.5~1nm之尺寸，空孔尺寸需在1nm以下，宜在0.5nm以下。不限於邏輯電路100、記憶電路200，為降低配線間之寄生電容，層間絕緣層之相對介電常數低於矽氧化膜則更佳。藉此，可降低配線間之寄生電容，降低電路動作之延遲。且層間絕緣層中與電容元件19同一層的所有層間絕緣層宜以低介電常數膜構成。例如，與電容元件19同一層之複數配線層的所有絕緣層宜係相對介電常數低於矽氧化膜之絕緣層。藉此，可降低配線間或接觸件間之寄生電容，提高半導體裝置之動作速度。
相當於帽蓋層6a~6d之複數絕緣膜係矽、碳、氮所構成之絕緣膜，或是包含此等者之膜的疊層構造所構成的，相對於金屬具有耐擴散性的膜(金屬擴散防止膜)則更佳。帽蓋層之一例係SiC膜或SiON膜等。
邏輯電路100中，主動元件3b，與構成多層配線之配線中最下層的配線8a藉由單元接觸件10c及連接接觸件13之2固接觸件的串聯連接電性連接。藉由如此之構造，在同一半導體基板1上可混載形成邏輯電路100與記憶電路200，且兩者之設計參數可相同。
接著，說明電容元件19之構造。
電容元件19係構成記憶電路200之記憶元件。亦可在記憶電路200中複數配置電容元件19。電容元件19包含下部電極14、電容絕緣膜15及上部電極16。電容元件19埋設於形成在多層配線層內之孔23。孔23橫跨帽蓋層6、接觸件層間絕緣層5c、帽蓋層6a、層間絕緣層7a、帽蓋層6b、層間絕緣層7b及保護層80形成。亦即，電容元件19位於橫跨1個接觸件層及2個配線層之位置。換言之，電容元件19位於與連接接觸件13上端部、配線8a及配線8b同一層。本實施形態中，考慮電容器電容決定電容元件19穿通之絕緣層數，不特別限定之。
於電容元件埋設用凹部(孔23)上端部周圍，形成保護層80。圖2所示之孔23中，於其上端部周圍形成保護層80。保護層80以俯視視之，雖可散佈於孔23開口部周圍一部分，但亦可橫跨其所有周圍形成。
保護層80包覆位於孔23開口部外側之電容絕緣膜15端部及上部電極16端部。換言之，保護層80之端部以俯視視之，位於較電容絕緣膜15端部及上部電極16端部更外側。亦即，保護層80之端部位於電容元件19與配線8b之間。本實施形態中，藉由使保護層80之端部自孔23之開口部朝外側延伸，可確保曝光之對準邊限，並可確保相對於溝槽(凹部42)之埋設邊限。本實施形態中，以剖視視之，保護層72a其橫向膜厚宜大於縱向膜厚。
保護層80包含保護層72a、保護層72b、保護層78a。保護層80(至 少保護層72a及保護層72b)其介電常數高於層間絕緣層7b。換言之，保護層80相較於同層之層間絕緣層7b機械強度高，且化學性質穩定。一般而言，介電常數高表示機械性強度高。本實施形態中，所謂機械強度高係指相較於Low-K膜，更可抑制例如因乾式蝕刻等選擇性去除手法或CVD等沉積手法，膜中之開口形狀變形或膜質變質之特性。且層間絕緣層7b係與保護層80同一層之層間絕緣層，且係孔23上端部所處之層間絕緣層。且保護層72a及保護層72b之介電常數未受特別限定，例如宜在3.0以上4.5以下。
且本實施形態中，電容元件19意指對向配置下部電極14與上部電極16之區域。且本實施形態中，第1構件與第2構件係同一層意指以剖視視之，第1構件膜厚方向之區域與第2構件膜厚方向之區域至少一部分兩區域沿層內方向重疊即可。例如完全重疊之態樣及一部分重疊之態樣皆包含在內。
孔23係至少形成於保護層80之開口部，係橫跨保護層80、帽蓋層及層間絕緣層形成之開口部則更佳。保護層80形成在埋設上部連接配線18之溝槽28(以下有時亦稱呼為上部連接配線溝槽)之底面上。溝槽28係形成於層間絕緣層7b之開口部，開口面積大於孔23。如此之孔23形成於配置在溝槽28底面上的保護層80。
孔23之內壁面與形成在溝槽28底面上的保護層80上表面形成連續面。此連續面包含彎曲面及凹凸面。且孔23形成於與溝槽28相同之層間絕緣層7b。因此，可提高電容元件19之上端部至埋設引出配線部18a之層間絕緣層。因此，可提升半導體裝置之電容器電容。
且電容絕緣膜15及上部電極16自孔23內壁上起，在溝槽28底面上橫跨延伸。電容絕緣膜15及上部電極16位在孔23內壁上的下部電極14上，且位在溝槽28底面上的引出配線部18a上。
在溝槽28的底面上配置保護層72a、72b。上部連接配線18由引出配線部18a及埋設電極18b構成。引出配線部18a係與埋設電極18b相同之構件，且無接縫。換言之，引出配線部18a以與埋設電極18b相同之程序形成。此引出配線部18a在保護層72a、72b上沿其配置。換言之，引出配線部18a自孔23之側壁朝外側延伸。引出配線部18a位在保護層72a、72b上表面上的上部電極16上。在孔23內上部電極16的上表面上沿其設置埋設電極18b。埋設電極18b將埋設電容元件19之孔23剩餘的空間的一部分加以埋設。又，亦可在上部電極16與上部連接配線18之間形成金屬阻障膜。
保護層80包含保護層72a、保護層72b、埋入絕緣構件78b。保護層72a以與保護層72b相同之構件構成，換言之，以相同程序形成。保護層72b位在2個電容元件19彼此之間。保護層72b位在下部電極14外壁上，電容絕緣膜15的底面上。保護層72a位在電容元件19的外壁上。保護層72a以剖視視之，亦可為ㄇ字形。保護層72a位在下部電極14上端部外壁上，上部電極16底面上，溝槽28底面上及內壁上。於ㄇ字狀保護層72b形成凹部42。於凹部42埋設保護層78a。在保護層78a與保護層72a之間有時存在界面。可使用例如SEM(Scanning Electron Microscope)或TEM(Transmission Electron Microscope)觀察界面。保護層78a雖宜以與保護層72b相同之材料構成，但亦可以不同材料構成。保護層78a例如以剖視視之，呈矩形形狀等四角形狀。此保護層78a至少位在電容絕緣膜15端部上、上部電極16端部上及引出配線部18a端部上，且亦可未在帽蓋層74端部上。
保護層72b之膜厚未受特別限定，宜例如在配線溝槽溝槽深度的1/2以上。此配線溝槽位在與上部連接配線18同一層，位在邏輯電路區域。亦即，本實施形態中，配線溝槽中埋設有配線8b。且保護層72b之膜厚一例中，例如宜在20nm以上60nm以下。藉由使 保護層72b之膜厚在下限值以上，可充分抑制孔23形狀之差異。
且雖在上部連接配線18上形成帽蓋層74，但不受此態樣限定，亦可不形成帽蓋層74。帽蓋層74亦可完全橫跨引出配線部18a上表面上及埋設電極18b上表面上形成。此帽蓋層74亦可形成於孔23內部。本實施形態中，帽蓋層74位在埋設電極18b與埋入絕緣構件78b之間。
於孔23內部埋設電容元件19、埋設電極18b、帽蓋層74及埋入絕緣構件78b。配置埋入絕緣構件78b在埋設電極18b上即可。電容元件19之上部電極16沿凹部(孔23)內壁形成，其端部位在保護層80上。埋入絕緣構件78b宜完全埋設未埋設下部電極14、電容絕緣膜15、上部電極16及埋設電極18b之剩餘的凹部(孔23)空間。埋入絕緣構件78b宜係與保護層78a相同之構件，宜以與保護層78a相同之程序形成。
本實施形態中，於孔23內部埋設埋入絕緣構件78b表示相較於不存在埋入絕緣構件78b時，引出配線部18a之膜厚較薄。藉由使引出配線部18a之膜厚變薄，可增加電容元件19之高度。因此，藉由使引出配線部18a之膜厚變薄，可增加電容器電容。依後述製法顯示相較於在孔23內部整體埋設埋設電極18b之情形，於一部分埋設埋入絕緣構件78b時引出配線部18a之膜厚較薄。埋入絕緣構件78b之孔23空間之占有率宜例如在10%以上，在20%以上則更佳，另一方面，宜在50%以下，在40%以下則更佳。空間占有率可依例如剖面面積最大值計算。剖面面積可依例如SEM影像計算。藉由使埋入絕緣構件78b之空間占有率在上述範圍內，可使引出配線部18a之膜厚厚度與成膜性之平衡優異。
且電容元件19之高度在帽蓋層74、帽蓋層82不存在時增大。且亦可藉由使帽蓋層74之膜厚在帽蓋層6c之膜厚以下，增大電容 元件19之高度。藉此，可實現電容器電容之增大。
本實施形態中，帽蓋層74形成在上部連接配線18上。帽蓋層74(第1帽蓋層)宜較保護層80難以蝕刻。帽蓋層74形成在埋設電極18b與埋入絕緣構件78b之間。因此，可抑制上部連接配線18上表面因蝕刻等其表面變粗糙。且可抑制上部連接配線18之上表面高度在製品間發生差異。藉此，可抑制電阻值增大或電阻值發生差異，實現可靠度優異之半導體裝置。且帽蓋層74具有金屬擴散防止性。因此，即使在上部連接配線18之金屬材料包含Cu時，亦可防止Cu擴散。因此，可實現可靠度優異的半導體裝置。且埋入絕緣構件78b填滿孔23剩餘的空間，故可削減上部連接配線18之使用量。因此，可降低半導體裝置之成本。
且引出配線部18a之上表面宜係與保護層78a上表面及帽蓋層6c上表面同一面。在引出配線部18a上形成帽蓋層74。帽蓋層74上表面宜係與保護層78a上表面及帽蓋層6c上表面同一面。本實施形態中，所謂同一面係指以下列測定方法測定時，相對於表面平均高度凹凸高度之差異最大值宜在30nm以下，在20nm以下更佳，在10nm以下則更為理想之平面。作為如此之測定方法，可舉例如下列者為例：使用SEM(Scanning Electron Microscope)或TEM(Transmission Eleotron Microscope)取得包含上部連接配線18上表面30及帽蓋層6c上表面34之剖面影像，自此剖面影像測定段差高度差異之方法，或藉由廣泛使用於半導體裝置製造程序中之檢查程序之段差計，測定平面方向高度分布之方法等。
且雖未圖示且未特別限定，但引出配線部18a上表面與配線8b上表面之高度差分宜在30nm以下。因此，於上部連接配線上表面，可抑制過度蝕刻或蝕刻不足。又，以相同材料且一體構成上部連接配線與埋設電極。因此，形成上部連接配線時，不需為確保上部連接配線形成用空間回蝕埋設電極。因此，可抑制過度蝕刻埋 設電極。如此，本發明具有良率優異之構造。
在帽蓋層74(第1帽蓋層)上表面上、保護層78a上表面及帽蓋層6c(第2帽蓋層)上表面上，形成帽蓋層82(第3帽蓋層)。此帽蓋層82自記憶電路區域橫跨邏輯電路區域連續形成。且在帽蓋層82與帽蓋層74之間，及/或帽蓋層82與帽蓋層6c之間亦可形成界面。
下部電極14及上部電極16用作為用來包夾電容絕緣膜15而成為平行平板電容元件之電極。作為下部電極14及上部電極16之材料，藉由例如鈦、鉭等高融點金屬，或是此等者之氮化物等形成則更佳，宜使用可提升電容絕緣膜15結晶性之材料。
作為電容絕緣膜15之材料，使用下列者則更佳：例如二氧化鋯(ZrO2)、鋯鋁氧化物(ZrAlOx)、更在二氧化鋯中添加Tb、Er、Yb等鑭系元素的膜等，相對介電常數高於矽氮化膜者，或包含Zr、Ta、Hf、Al、Nb、Si中任一者之氧化物，或以此等者中任一者為主成分之氧化物，及包含SrTiO3、具有鈣鈦礦構造之高介電材料等。藉由提高電容絕緣膜15之相對介電常數，可增加電容元件19之靜電電容。
本實施形態中，作為上部連接配線18(引出配線部18a、埋設電極18b)，可以下列者構成：例如包含W、TiN、Cu及Al之材料、包含此等金屬元素中任一者作為其主成分(例如在95質量%以上)之材料或由此等金屬元素構成之材料。在任何情形下，皆允許於其製造程序中混入無法避免的原子。且實施形態中，作為埋設性或化學性更穩定之金屬材料，可藉由使用W或TiN等金屬材料，提升電容元件19之可靠度。又，使用Cu時，亦可形成包覆上部連接配線18之帽蓋層74。
電容元件19多層配線層沿層厚方向(以下有時亦僅稱為層厚方 向)高度之下限值在1層以上，在2層以上則更佳。電容元件19沿層厚方向高度之上限值未特別受到限定。在此，1層由多層配線層中的1個配線層(層間絕緣層7a、7b)與形成於配線層間之1個帽蓋層6a、6b構成。本實施形態之電容元件19雖橫跨2層分多層配線層形成，但不受此限定，亦可橫跨任意層數之多層配線形成。惟記憶電路形成區域中若占有多數配線層，甚至會引起配線資源不足之事態發生，故宜約2層。且電容元件19亦可埋設於接觸件絕緣層。
電容元件19之引出配線部18a連接具有固定電位之配線201。此固定電位配線201具有之電位可由記憶電路之設計人任意設定。且依第1實施形態，於電容元件19上部亦可配置複數信號配線202。
且以俯視視之，上部連接配線18包含自設有下部電極14之區域朝外側延伸之引出配線部18a，用來使電容元件19用作為記憶電路200之記憶胞而對固定電位連接時令引出配線部18a連接具有固定電位之配線201即可。因此，半導體裝置之設計人可使用電容元件19之上層配線層中，存在下部電極14之區域之配線層實現任意的配線佈局，例如可利用信號配線202為記憶電路200之字元線或位元線之襯裡配線等。
又，在構成記憶電路200、具有固定電位之配線201、信號配線202及構成邏輯電路100之配線8c上部，亦可更形成由配線與層間絕緣層構成之配線層。藉此，可形成通常使用之半導體裝置之多層配線構造，構成半導體裝置。就熟悉該技藝者而言可構成如此之半導體裝置係自明者，故本發明中位於較形成具有固定電位之配線201、信號配線202及配線8c之配線層更上層的配線構造圖不特別圖示。
其次，使用圖式詳細說明第1實施形態半導體裝置之製造方 法。
圖3~圖22係顯示第1實施形態半導體裝置製造方法之程序圖。
本實施形態半導體裝置製造方法包含下列程序。首先，在基板(半導體基板1)上形成絕緣層(層間絕緣層7b)。接著，在絕緣層(層間絕緣層7b)內形成配線8b。接著，藉由選擇性地將與形成配線8b之邏輯電路形成區域不同之記憶電路形成區域內的絕緣層(層間絕緣層7b)加以去除形成溝槽28。在溝槽28內形成介電常數高於絕緣層(層間絕緣層7b)之保護層72。藉由至少去除部分保護層72形成凹部(孔23)。接著，於凹部(孔23)內埋設下部電極14、電容絕緣膜15及上部電極16，藉此形成電容元件19。此後，形成連接電容元件19之上部連接配線18。如此，在同一基板(半導體基板1)上形成記憶電路200與邏輯電路100。
以下詳述關於本實施形態之程序。
首先，如圖3所示，在半導體基板1上，藉由通常使用之方法，形成元件分離膜2、主動元件3a、3b。在此等主動元件上形成接觸件層間絕緣層4。在此接觸件層間絕緣層4內，埋設單元接觸件10a、10b、10c。亦即，於接觸件層間絕緣層4，藉由光微影法使會成為單元接觸件之開口部開口。於此開口部，藉由CVD(Chemical Vapor Deposition)法埋入接觸件材料。接著，藉由CMP(Chemical Mechanical Polishing)法去除剩餘接觸件材料，藉此形成單元接觸件10a、10b、10c。接著，在接觸件層間絕緣層4上，沉積位元接觸件用接觸件層間絕緣層5a。接著，於接觸件層間絕緣層5a，藉由光微影法及反應性離子蝕刻法，形成位元接觸件11之開口部。接著，以CVD法使包含W、以W為主成分或由W構成之金屬材料沉積後，藉由光微影法、反應性離子蝕刻法形成位元接觸件11及位元線12。接著，使接觸件層間絕緣層5b沉積，藉由CMP法進行平坦化。接著，於接觸件層間絕緣層5b，藉由與單元接觸件10形成方法相同之方法形成電容接觸件13a。接著，在接觸件層間絕緣層5b上形成帽蓋層6、接觸件層間絕緣層5c。接著，形成穿通接觸 件層間絕緣層5a、帽蓋層6、接觸件層間絕緣層5c之連接接觸件13。藉由進行以上程序，可實現圖3所圖示之構造。
圖3中，於擴散層20表面，形成有一般稱呼為矽化物，鈷、鎳、鉑等金屬與矽之合金。主動元件3a、3b之閘極電極可使用通常使用之多晶矽電極或部分經金屬矽化物化之多晶矽電極，亦可使用近年來研發獲得進展之金屬閘極電極。且作為金屬閘極電極之形成方法，雖已知閘極優先方式或閘極後製方式等，但其中任一者皆可適用於依本實施形態之記憶電路、邏輯電路雙方。因此，圖3中，假定更一般的多晶矽閘極而記載於圖式。且依通常使用之半導體裝置之製造方法，單元接觸件10a、10b、10c、位元接觸件11及位元線12、電容接觸件13a、連接接觸件13雖多半係藉由鎢形成，但亦可依接觸件及位元線之材料，在不損及本發明權利範圍之情形下，例如藉由銅或是以銅為主成分之合金構成接觸件或位元線。且形成接觸件時，於開口部埋設接觸件材料之際，雖一般係於底面藉由鈦及其氮化物等形成阻障金屬，但此亦不對本實施形態之構成及效果造成影響，故不特別圖示。亦即，依本實施形態之構造及製造方法中，於電容元件與和電容元件大致位於同層之邏輯電路配線之構造及形成方法有其特徵，故關於構成邏輯電路及記憶電路之其他部分，不因此等者損及本實施形態之構造及效果，因此，使用通常使用之半導體裝置之構造及製造方法即可。
且接觸件層間絕緣層4、5a、5b、5c中至少1層亦可使用上述低介電常數膜。且此等接觸件層間絕緣層亦可使用不同種之低介電常數膜堆疊之。又，藉由將段差埋設性優異之低介電常數膜(例如使用電漿聚合法，藉由表面反應沉積之絕緣膜)沉積於下層，可提升狹窄間距閘極間之埋設性，提升半導體裝置之可靠度。
接著，如圖4所示，在接觸件層間絕緣層5c上使帽蓋層6a及層間絕緣層7a沉積。接著，藉由通常手法，在帽蓋層6a及層間絕緣 層7a內形成配線8a。接著，在層間絕緣層7a及配線8a上使帽蓋層6b沉積。
接著，如圖5所示，在帽蓋層6a上沉積層間絕緣層7b。帽蓋層6b雖係用作為對層間絕緣層7b進行反應性離子蝕刻時，相對於層間絕緣層7b選擇比高之蝕刻阻擋層之絕緣膜更佳，但於本實施形態之構造上未必係必要者。層間絕緣層7b之材料與層間絕緣層7a可相同，亦可不同。層間絕緣層7b宜係低介電常數膜。本實施形態中，所謂以同種材料構成包含例如所有成分係相同組成之態樣，或亦包含50%以上主成分係相同組成之態樣(換言之其意指獲得相同作用效果時允許微量成分組成成分存在有微差。)。
接著，在層間絕緣層7b上形成不圖示之硬遮罩後，更形成不圖示之下層光阻(平坦膜)、低溫氧化膜、抗反射膜a及光阻所構成之多層光阻層。藉由光微影法轉印所希望之邏輯電路配線之通孔圖案，形成開口部。
接著，以光阻為遮罩，藉由反應性離子蝕刻等方法，形成通孔之開口部。又，去除此等多層光阻層。例如，一旦將光阻等加以灰化並去除後，在層間絕緣層7b上留下硬遮罩。
接著，在硬遮罩上形成多層光阻層。又，於此光阻27b藉由光微影法形成所希望之配線圖案之開口部。
其次，以光阻為遮罩，藉由反應性離子蝕刻等方法，形成配線開口部。形成配線開口部後，使用對帽蓋層6b之蝕刻速率高於對層間絕緣層7b之蝕刻速率之蝕刻條件蝕刻層間絕緣層7b，形成與邏輯電路配線8a之連接開口部。又，去除多層光阻層。又，雖未圖示，但亦可在形成配線開口部後，藉由反應性離子蝕刻去除硬遮罩。
接著，於邏輯電路配線開口部一旦埋設金屬阻障膜及導電膜。構成金屬阻障膜之材料可使用鈦、鉭、釕，或是此等者之氮化物，更亦可使用此等者之疊層膜。金屬阻障膜宜係導電膜不擴散之構成。導電膜使用銅、或是以銅為主成分之合金等，通常使用之形成半導體裝置配線之材料即可。
接著，藉由CMP等方法，選擇性地去除剩餘的導電膜、金屬阻障膜、硬遮罩。藉此，於層間絕緣層7b內形成金屬鑲嵌構造之配線8b。配線8b雖可為單一金屬鑲嵌構造或雙重金屬鑲嵌構造其中任一者，但宜為低電阻之雙重金屬鑲嵌構造。
接著，沉積帽蓋層6c俾至少包覆配線8b上表面。帽蓋層6c與帽蓋層6a、6b相同，宜係使構成配線8b之材料不擴散之絕緣膜，可係例如包含矽、碳、氮等元素之絕緣膜，或是亦可係此等者之疊層構造體。
接著，如圖6所示，在帽蓋層6c上形成硬遮罩70。硬遮罩70於形成上部連接配線溝槽(亦可稱呼為板片溝槽)之區域具有開口圖案。硬遮罩70之材料中，例如可使用矽氧化膜。
接著，如圖7所示，藉由選擇性地去除層間絕緣層7b，形成上部連接配線溝槽(溝槽28)。本實施形態中，在溝槽28下表面下，亦可殘存一部分層間絕緣層7b。溝槽28之深度可適當調節。
接著，如圖8所示，至少在溝槽28底面上形成保護層72。保護層72保護溝槽28露出部。圖8所示之保護層72形成在溝槽28底面上、側壁上及硬遮罩70上表面上。在此，藉由溝槽28底面位置及保護層72之膜厚，可控制電容器高度、上部連接配線上表面之位置。保護層72之膜厚不受特別限定，例如宜在20nm以上，60nm以 下。保護層72之介電常數需高於層間絕緣層7b之介電常數。作為保護層72之材料，不受特別限定，例如可使用矽氧化膜等。此時，層間絕緣層7b以介電常數低於矽氧化膜之材料構成。
接著，如圖9所示，去除在溝槽28底面上形成之部分保護層72。本實施形態中，藉由去除部分保護層72、層間絕緣層7b、帽蓋層6b、層間絕緣層7a、帽蓋層6，形成電容元件埋設用凹部(孔23)。電容接觸件13a之上表面於孔23之底面露出。孔23形成於溝槽28底面上的保護層72。亦可將孔23及溝槽28之空間一併稱呼為凹部40。
本實施形態中，於保護層72及層間絕緣層7b形成凹部(孔23)。為形成孔23，可使用例如乾式蝕刻。進行乾式蝕刻時，層間絕緣層7b上表面之露出部由保護層72包覆。保護層72由相較於層間絕緣層7b介電常數高之材料構成，故係機械強度高之構件。因此，孔23開口部之上端部形成於機械強度高之保護層72。因此，可降低孔23彼此之間或製品間孔23開口形狀之差異，抑制電容器高度之差異。因此，可實現電容器特性差異經抑制之半導體裝置。
其次，如圖10所示，在孔23內部及保護層72上表面上沉積下部電極14。作為形成下部電極14之方法，使用CVD法、濺鍍法、ALD(Atomic Layer Deposition)法等，通常用於形成半導體裝置之手法即可。又，有時雖會在沉積下部電極14前，例如為提升與電容接觸件13c之接觸性，藉由RF濺鍍等蝕刻表面，但不會因有無此等前處理而損及本發明之效果，故不詳細記載。作為構成下部電極14之材料，亦可使用例如鈦及鈦之氮化物、鉭及鉭之氮化物、釕等高融點金屬及此等者之氮化物，或是此等者之疊層構造體。又，依本實施形態之製造方法，使用TiN膜形成之以作為下部電極14。
且實施CVD法、濺鍍法、ALD(Atomic Layer Deposition)法等時，層間絕緣層7b上表面之露出部由保護層72包覆。保護層72以相較於層間絕緣層7b介電常數高之材料構成，故係化學性質穩定之構件。因此，可降低孔23彼此之間或製品間孔23開口形狀之差異，可抑制電容器高度之差異。因此，可實現電容器特性差異經抑制之半導體裝置。
如上述，藉由以保護層包覆係低介電常數膜之層間絕緣層，可抑制因電容元件形成程序導致低介電常數膜劣化。藉此，可提升半導體裝置之良率。
其次，如圖11所示，藉由例如塗布法，將光阻29埋設於沉積有下部電極14之柱體型電容孔23內。光阻29宜僅殘存於孔23內部，且以未達孔23上端之高度形成，若必要，亦可藉由對光阻29進行曝光顯影處理，去除不要的光阻。
其次，如圖12所示，藉由例如反應性離子蝕刻法等方法回蝕下部電極14。如上述圖12所示，藉由在僅於孔23殘存有光阻29之狀態下進行回蝕，可形成如電容元件19般，未達孔23最上層之高度之下部電極14。
其次，如圖13所示，在下部電極14上沉積電容絕緣膜15。亦即，形成電容絕緣膜15俾至少在孔23上及保護層72上將其包覆之。作為形成電容絕緣膜15之方法，雖可使用CVD法、濺鍍法、ALD法等，通常用於形成半導體裝置之手法即可，但為提升電容元件之靜電電容，使用可以均一性佳之方式沉積數nm之薄膜之ALD法則更佳。作為電容絕緣膜15，例如可使用二氧化鋯(ZrO2)、鋯鋁氧化物(ZrAlOx)，更亦可使用於二氧化鋯中添加Tb、Er、Yb等鑭系元素之膜等。又，依本實施形態之製造方法，使用ZrO2形成以作為電容絕緣膜15。又，雖未圖示，但亦可在沉積電容絕緣膜15後，為提升結晶性進行燒結。
其次，如圖14所示，在電容絕緣膜15上沉積上部電極16。亦即，上部電極16至少形成在孔23上、配線溝槽28上。此時，亦可以上部電極16包覆半導體基板1上部全面。作為構成上部電極16之材料，例如亦可使用鈦及鈦之氮化物、鉭及鉭之氮化物、釕等高融點金屬及此等者之氮化物，或是此等者之疊層構造體。作為形成上部電極16之方法，使用CVD法、濺鍍法、ALD法等，通常用於形成半導體裝置之手法即可。又，依本實施形態之製造方法，使用TiN膜形成之以作為上部電極16。藉此，形成電容元件19。
接著，如圖15所示，於位在溝槽28底部上之保護層72上形成上部連接配線18。此上部連接配線18(亦可稱呼為電極板)形成在位於孔23內部之上部電極16上，及位於溝槽28底部上之上部電極16上。作為形成上部連接配線18之方法，使用CVD法、濺鍍法、ALD法等，通常用於形成半導體裝置之手法即可。上部連接配線18之材料中，例如可使用包含W、TiN、Cu、Al之金屬材料或以此等金屬材料為主成分之合金等材料。
接著，如圖16所示，在上部連接配線18上表面上形成帽蓋層74。帽蓋層74形成在位於溝槽28底面上之引出配線部18a上，及沿孔23內面設置之埋設電極18b上。
接著，如圖17所示，在記憶電路區域上形成光阻76。光阻76形成在位於溝槽28底面上之帽蓋層74一部分上，及沿孔23內面設置之帽蓋層74上。配置光阻76，俾在光阻76側壁與位於溝槽28側壁上之帽蓋層74側壁之間形成間隙(邊限)。
接著，如圖18所示，選擇性地去除在邏輯電路區域上，特別是在配線8b上所形成之電容絕緣膜15、上部電極16、上部連接配線18、帽蓋層74。去除方法中，可使用例如乾式蝕刻方法。藉此， 蝕刻電容元件19與配線8b之間保護層72的一部分。藉由蝕刻保護層72形成凹部42。例如電容絕緣膜15、上部電極16、上部連接配線18、帽蓋層74之端部露出於凹部42側壁。藉此，形成上部連接配線18，俾小於溝槽28底面區域。且保護層72殘存於層間絕緣層7b上及硬遮罩70上。此後，以通常之手法去除光阻76。藉此，可獲得圖18之構造。本實施形態中，例如藉由控制溝槽28之溝槽深度、帽蓋層6c及保護層72之膜厚等，上部連接配線18上表面與配線8b上表面可為同一面，或帽蓋層74上表面與帽蓋層6c上表面可為同一面。
接著，如圖19所示，至少在凹部42上形成犠牲膜78。換言之，以犠牲膜78埋設因在配線8b上去除電容絕緣膜15等之程序產生之段差。犠牲膜78形成在帽蓋層74上及保護層72上。且犠牲膜78亦埋設於孔23內部。犠牲膜78之材料宜與保護層72為同一種。藉此，使配線8b上的保護層72變得易於去除。犠牲膜78中，例如可使用矽氧化膜。
接著，如圖20所示，選擇性地去除犠牲膜78。藉此，使電容元件19上部與配線8b上部平坦化。本實施形態中，可於位在電容元件19上之帽蓋層74上表面、保護層78a上表面及帽蓋層6c上表面形成同一面。此時，犠牲膜78的一部分(埋入絕緣構件78b)殘存於孔23內部。且犠牲膜78的一部分(保護層78a)殘存於凹部42內部。藉此，在形成上部連接配線18之程序後，可在凹部(孔23)內上部電極配線(埋設電極18b)上形成帽蓋層(帽蓋層74)及絕緣構件(埋入絕緣構件78b)。
接著，如圖21所示，在經平坦化之面上形成帽蓋層82。在帽蓋層74上表面上、保護層78a上表面上及帽蓋層6c上橫跨形成帽蓋層82。換言之，帽蓋層82自電容元件19上部橫跨配線8b上部連續形成。帽蓋層82保護保護層72a及保護層78a。惟保護層72a及保護 層78a若為吸濕耐受性優異之膜質，亦可不形成帽蓋層82。
且本實施形態中，雖在形成配線8b後形成電容元件19，但不限於此順序，亦可在形成電容元件19後形成配線8b。在此，配線8b意指例如與電容元件19形成於同一層之配線中最上層的配線。
其次，如圖22所示，在與構成記憶電路之電容元件19及電容元件19之上部連接配線18位於同層之配線8b的更上層，藉由通常使用之半導體裝置之製造方法形成層間絕緣層7c、具有固定電位之配線201、信號配線202、配線8c及帽蓋層6d。藉此，可獲得本實施形態之半導體裝置。
其次，說明關於第1實施形態之作用效果。
本實施形態之半導體裝置之保護層80由介電常數高之材料構成，係機械強度優異之構件。保護層80保護電容元件埋設用凹部(孔23)上端部周圍。換言之，形成孔23之上端部於機械強度高之保護層。藉此，可抑制孔23開口部上端部分之差異(所謂肩部垂陷)，故可抑制於凹部彼此或製品間電容器高度之差異。因此，可實現電容器特性差異經抑制之半導體裝置。
藉由於保護層材料中使用矽氧化膜，可充分自程序劣化中保護低介電常數膜。藉此，可使邏輯電路部之配線性能不劣化，於配線層形成電容元件。且藉由於配線層形成電容元件可縮小連接配線層與主動元件之旁通接觸件，可降低旁通接觸件部之寄生電容及寄生電阻。其結果，可降低半導體裝置動作時之延遲，實現半導體裝置處理速度之提升與消耗電力之降低。且可降低本實施形態之半導體裝置，與使用SiO2接觸件層間膜而形成之Pure-Logic晶片設計參數之差異。且藉由於保護膜材料中使用矽氧化膜，可利用習知設備或縮短研發時間，可以低成本形成半導體裝置。
(第2實施形態)
其次，使用圖式說明關於第2實施形態之半導體裝置。
圖23係顯示第2實施形態半導體裝置構造之剖面圖。
第2本實施形態中，於孔23內部未埋設埋入絕緣構件78b之特點與第1實施形態不同。此以外與第1實施形態相同。
以下詳細說明之。
將圖23所示之埋設電極18b埋設於未埋設有下部電極14、電容絕緣膜15及上部電極16之剩下的凹部(孔23)所有空間。此埋設電極18b位於孔23內部上部電極16上。埋設電極18b宜以與引出配線部18a相同之程序形成而一體化。
上部連接配線18之材料可與例如配線8c之配線材料為相同種亦可為不同種。上部連接配線18材料之一例中可舉出Cu或W。例如，藉由使用埋設性優異之W，可提高半導體裝置之良率。且藉由使用電遷移耐受性優異之金屬材料(例如W等)，可提高電容元件之可靠度。
且第2實施形態可獲得與第1實施形態相同之效果。
其次，使用圖式詳細說明第2實施形態之半導體裝置製造方法。
圖24~圖29係顯示第2實施形態半導體裝置製造方法之程序圖。
首先，與第1實施形態相同，獲得圖14之構造。接著，於形成有下部電極14、電容絕緣膜15及上部電極16之剩下的凹部(孔23)內的所有空間埋設上部連接配線用金屬膜。
接著，如圖24所示，在上部連接配線用金屬膜上形成帽蓋層74。
接著，如圖25所示，在記憶電路區域帽蓋層74上表面上選擇 性地形成光阻76。藉此，使於邏輯電路區域內，形成在配線上的帽蓋層74露出。
接著，如圖26所示，選擇性地一併去除邏輯電路區域內之帽蓋層74、上部連接配線用金屬膜、上部電極16、電容絕緣膜15。藉此，在記憶電路區域上留下上部連接配線18。且選擇性地去除之手法中，例如可使用蝕刻。藉由此蝕刻去除保護層72的一部分。於保護層72形成凹部42。換言之，在電容元件19與配線8b之間形成段差(凹部)。
接著，如圖27所示，在凹部42上形成犠牲膜78。接著，使此犠牲膜78平坦化。在此，作為平坦化之手法，舉例而言有以CMP處理剩餘的所有犠牲膜78之第1手法、以CMP處理剩餘犠牲膜78的一部分，對留下的部分進行乾式蝕刻之第2手法。第2實施形態中，說明採用第1手法之例。第1手法可使程序簡略化。又，後述第3實施形態中，說明採用第2手法之例。
且犠牲膜78宜係與保護層72同一種膜。藉此，犠牲膜78之平坦化程序可以同一程序一併研磨犧牲膜78及形成於邏輯電路區域之保護層72。且硬遮罩70係與犠牲膜78同一種膜則更佳。藉此，可以同一程序研磨犠牲膜78、保護層72及形成於邏輯電路區域之硬遮罩70。藉此，可使平坦化程序簡略化。
且雖亦可在使犠牲膜78平坦化前，在記憶電路區域內之上部連接配線18上形成帽蓋層74，但亦可不形成。帽蓋層74中，可使用較犠牲膜78更難以蝕刻之膜。於犠牲膜78平坦化處理中，帽蓋層74可保護上部連接配線18上表面。藉此，可抑制上部連接配線18高度之差異。因此，可維持上部連接配線18上表面與構成邏輯電路之配線上表面係同一面之構造。因此，於上部連接配線上表面，可抑制過度蝕刻或蝕刻不足。且以同一材料且一體構成上部 連接配線與埋設電極。因此，不需於形成上部連接配線時，為確保上部連接配線形成用空間而回蝕埋設電極。因此，可抑制埋設電極過度受到蝕刻。藉此，可實現良率優異之半導體裝置。
接著，如圖28所示，使犠牲膜78平坦化。，帽蓋層74上表面31、保護層80上表面32及帽蓋層6c上表面34可係同一面。此外，引出配線部18a上表面30及配線8b上表面雖亦可係同一面，但此等上表面高度差亦可在30nm以下。藉此，如前述，可抑制於上部連接配線18上表面蝕刻量過與不足之情形發生。
接著，如圖29所示，在上表面31、32、34上形成帽蓋層82。以後，藉由實施與第1實施形態相同之程序，獲得第2實施形態之半導體裝置。
(第3實施形態)
其次，使用圖式說明關於第3實施形態之半導體裝置。
圖30係顯示第3實施形態半導體裝置構造之剖面圖。
第3實施形態之半導體裝置中，除在保護層80上表面形成凹部之特點、未形成帽蓋層82之特點外，與第1實施形態同等。
保護層80上表面一部分的高度低於帽蓋層74上表面或帽蓋層6c上表面。亦即，於保護層80上表面藉由蝕刻形成凹部。於此凹部埋設層間絕緣層7c。
且由膜質吸濕耐受性優異之矽氧化膜構成保護層80之材料。因此，不需在保護層80上形成帽蓋層74。藉此，可削減程序數，降低製造成本。
第3實施形態可獲得與第1實施形態同等之效果。
其次，使用圖式詳細說明第3實施形態之半導體裝置製造方 法。
圖31~圖34係顯示第3實施形態半導體裝置製造方法之程序圖。
首先，與第2實施形態相同，製作圖31所示之構造。亦即，以犠牲膜78埋設凹部42。接著，使犠牲膜78平坦化。本實施形態中，犠牲膜78之平坦化採用前述第2手法。以下說明之。
如圖32所示，藉由化學機械拋光(CMP)處理去除犠牲膜78之一部分。亦即，以CMP處理犠牲膜78至其結束，俾殘存既定膜厚分。於此時點，在帽蓋層6c上，某程度地殘存犠牲膜78或是保護層72。
接著，如圖33所示，藉由乾式蝕刻去除剩下的犠牲膜78及多餘的保護層72。藉由此蝕刻，在保護層80上表面32形成凹部。凹部深度宜在30nm以下。凹部深度係最大深度或平均深度皆可。
藉此，於CMP結束時點，在帽蓋層6c上確實殘存犠牲膜78或保護層72。因此，可抑制於CMP處理時帽蓋層6c被去除，在層間絕緣層7b中水等滲入。此水之滲入在帽蓋層6c膜厚非常薄時易於發生。本實施形態中，可抑制因如此之水的滲入，半導體裝置之可靠度劣化。
接著，如圖34所示，在保護層80上表面上形成層間絕緣層7c。以後的程序與第2實施形態相同。藉此，可獲得第3實施形態之半導體裝置。
(第4實施形態)
其次，使用圖式說明關於第4實施形態之半導體裝置。
圖35係顯示第4實施形態半導體裝置構造之剖面圖。圖36係顯示第4實施形態半導體裝置製造方法之程序圖。
第4實施形態之半導體裝置中，除在保護層80與層間絕緣層7c 之間形成帽蓋層82之特點不同以外，與第3實施形態同等。
於保護層80上表面32形成凹部。帽蓋層82在帽蓋層74上表面31上、保護層80上表面32上及帽蓋層6c上表面34上橫跨形成。
第4實施形態使與第3實施形態同等之效果奏效。
(第5實施形態)
其次，使用圖式說明關於第5實施形態之半導體裝置。
圖37係顯示第5實施形態半導體裝置構造之剖面圖。
第5實施形態中，除連接接觸件13係2段接觸件之特點外，與第1實施形態同等。
連接接觸件13包含連接接觸件13d及連接接觸件13b。連接接觸件13d與連接接觸件13b沿膜厚方向連續連接。各接觸件之寬高比降低，故可提高半導體裝置之製造穩定性。且可縮短連接接觸件13之長度，故可降低連接接觸件13之接觸電阻。因此，可提升半導體裝置之動作速度。
且第5實施形態可使與第1實施形態同等之效果奏效。
(第6實施形態)
其次，使用圖式說明關於第6實施形態之半導體裝置。
圖38係顯示第6實施形態半導體裝置構造之剖面圖。
第6實施形態中，除最下層配線層之配線8a(第1配線)具有金屬鑲嵌構造之特點外，與第1實施形態同等。
配線8a與連接接觸件13d構成單一金屬鑲嵌構造或雙重金屬鑲嵌構造，構成雙重金屬鑲嵌構造佳。配線8a埋設於層間絕緣層7a。連接接觸件13d埋設於接觸件層間絕緣層5c。此等層間絕緣層7a及接觸件層間絕緣層5c宜係低介電常數膜。因配線8a具有雙重金屬鑲嵌構造，可提升半導體裝置之動作速度。且連接接觸件13d係與連接接觸件13b不同之接觸件。且連接接觸件13d之材料中，可使用包含Cu之金屬。Cu係電阻低於W之材料。
藉此，可縮小寬高比，並降低接觸電阻。因此，相較於第1實 施形態可大幅提升半導體裝置之製造穩定性，並提高半導體裝置之動作速度。
且電容元件19橫跨複數配線層形成。與電容元件19形成於同一層之所有配線可為雙重金屬鑲嵌構造。且可於與電容元件19形成在同一層之絕緣層中使用低介電常數膜。藉此，可更增大半導體裝置之動作速度。
且第6實施形態可使與第1實施形態相同之效果奏效。第6實施形態相較於第1實施形態可大幅降低寄生電容及寄生電阻。且可縮小純邏輯晶片之設計參數與混載DRAM之Logic部分設計參數之差異。因此，可削減將於純邏輯製品所設計之IP利用在混載DRAM中時再設計所需之工時。且藉由使位元線層Low-k化，縮小位元線寄生電容，擴張DRAM讀取時之信號電壓邊限，藉此亦有提升動作可靠度之效果。
其次，使用圖式詳細說明第6實施形態之半導體裝置製造方法。
圖39~圖45係顯示第6實施形態半導體裝置製造方法之程序圖。
首先，與第1實施形態相同，製作圖39所示之構造。
接著，如圖40所示，在帽蓋層6上沉積接觸件層間絕緣層5c、帽蓋層6a、層間絕緣層7a及硬遮罩21a。接著，在硬遮罩21a上形成下層光阻24a(平坦膜)、低溫氧化膜25a、抗反射膜26a及光阻27a所構成之多層光阻層。藉由例如塗布法等方法形成光阻27a，藉由光微影法轉印所希望之邏輯電路通孔圖案，形成開口部33。
接著，如圖41所示，以光阻27a為遮罩，藉由反應性離子蝕刻等方法，形成通孔開口部35。又，去除此等多層光阻層。例如， 一旦將光阻27a等灰化並去除後，在層間絕緣層7a上留下硬遮罩21a。
接著，如圖42所示，在硬遮罩21a上，形成下層光阻24b(平坦膜)、低溫氧化膜25b、抗反射膜26b及光阻27b所構成之多層光阻層。又，於此光阻27b，藉由光微影法，形成所希望電路圖案之開口部36。
其次，如圖43所示，以光阻27a為遮罩，藉由反應性離子蝕刻等方法，形成配線開口部37。形成配線開口部37後，使用對帽蓋層6a之蝕刻速率高於對層間絕緣層7a之蝕刻速率之蝕刻條件蝕刻帽蓋層6a，形成與邏輯電路之連接接觸件13b之連接開口部。又，去除多層光阻層。又，雖未圖示，但亦可在形成配線開口部37後，藉由反應性離子蝕刻去除硬遮罩21a。
接著，如圖44所示，一旦於邏輯電路配線之開口部37埋設金屬阻障膜(不圖示)及導電膜38。構成金屬阻障膜之材料可使用鈦、鉭、釕或是此等者之氮化物，且亦可使用此等者之疊層膜。金屬阻障膜宜為導電膜38不擴散之構成。導電膜38使用銅或是以銅為主成分之合金等，通常用來形成半導體裝置配線之材料即可。
接著，如圖45所示，藉由CMP法等方法，去除導電膜38、金屬阻障膜、硬遮罩21a，形成構成邏輯電路之配線8a及連接接觸件13d。接著，在配線8a上形成帽蓋層6b。此後，進行與第1實施形態相同之程序。藉此，可獲得第6實施形態之半導體裝置。
(第7實施形態)
其次，使用圖式說明關於第7實施形態之半導體裝置。
圖46係顯示第7實施形態半導體裝置構造之剖面圖。
第7實施形態中，除在下部電極14與層間絕緣層之間設有側壁 保護膜50外與第6實施形態相同。本實施形態中，接觸件層間絕緣層5c、層間絕緣層7a及層間絕緣層7b(形成電容元件19之層間絕緣層)皆宜係低介電常數膜。
側壁保護膜50形成在孔23側壁上。側壁保護膜50宜包覆下部電極14所有側壁，俾下部電極14不接觸電容元件彼此之間之層間絕緣層。近年來經微細化之半導體裝置中，為降低配線間之相對介電常數，有時會使用於層間絕緣層7a、7b內部形成微細空孔之所謂多孔質膜，而如本實施形態所示，藉由在隣接之電容元件19之間形成側壁保護膜50，可防止此等者之間之區域中下部電極14侵入層間絕緣層7a、7b內部。藉此，可穩定形成下部電極14，且可獲得與相互隣接之電容元件19下部電極14之間漏電流之降低，或長期絕緣可靠度之提升之效果。
側壁保護膜50亦可使用例如於國際公開第2004/107434號小冊中，作為阻障絕緣膜揭示，二乙烯矽氧烷苯並環丁烯(divinyl siloxane benzocyclobutene)等包含有機二氧化矽物之阻障絕緣膜。或是亦可使用矽氮化膜(SiN)、矽碳化物(SiC)、矽碳氮化物(SiCN)、矽氧碳化物(SiOC)作為側壁保護膜50。本實施形態中，側壁保護膜50(堆疊層)其密度可高於隣接之絕緣層(層間絕緣層7a、7b)。且側壁保護膜50之材料中，亦可使用與保護層80同種之材料。藉此，可提升側壁保護膜50與保護層80之密接性，提高製造穩定性。
且第7實施形態可使與第6實施形態相同之效果奏效。
其次，使用圖式詳細說明第7實施形態半導體裝置製造方法。
圖47~圖48係顯示第7實施形態半導體裝置製造方法之程序圖。
首先，與第1實施形態相同，獲得圖9所示之構造。惟參考第6實施形態，配線8a具有雙重金屬鑲嵌構造。
接著，如圖47所示，至少在孔23側壁上形成側壁保護膜50。 側壁保護膜50亦形成於孔23底面上、位在溝槽28底面上之保護層72上表面上。側壁保護膜50之形成方法中，例如可使用ALD法或CVD法等。
側壁保護膜50(堆疊層)宜係至少包含矽原子之絕緣膜，亦可使用例如矽氧化膜(SiO2)、矽碳化物(SiC)、矽氮化膜(SiN)、矽碳氮化物(SiCN)，藉由化學氣相沉積法形成的絕緣膜，或是一般稱為低介電常數膜，包含矽、氧、碳之絕緣膜，或是如苯並環丁烯，藉由電漿聚合法形成之膜。亦即，為獲得藉由本實施形態產生之效果，使用可封閉形成於層間絕緣層7a、7b側壁之空孔部分之絕緣膜即可。
接著，如圖48所示，例如藉由反應性離子蝕刻或RF濺鍍等方法，至少於開口部23底面回蝕側壁保護膜50。亦即，藉由異向性高之全面回蝕，可去除形成於側壁之側壁保護膜50以外者。側壁保護膜50特別在將由連續空孔構成之多孔質絕緣膜用於層間絕緣層時特別有效。一般而言，由連續空孔構成之多孔質絕緣膜係對存在於膜中之低溫熱分解性有機物進行基板加熱並同時照射紫外線等以分解該有機物而形成空隙。低溫熱分解性有機物之混入可使用低溫熱分解性有機物氣體與層間絕緣層原料氣體之混合氣體沉積層間絕緣層，亦可使用層間絕緣層原料分子與低溫熱分解性有機物經化學鏈結者。至少可使用在層間絕緣層沉積程序後，藉由加熱基板並同時照射紫外線等以分解該有機物之程序形成之多孔質絕緣膜。
此後與第1實施形態相同，可獲得第7實施形態之半導體裝置。
(第8實施形態)
其次，使用圖式說明關於第8實施形態之半導體裝置。
圖49係顯示第8實施形態半導體裝置構造之剖面圖。
第8實施形態中，除保護層80在層間絕緣層7b所有側壁上橫跨 形成之特點外，與第7實施形態相同。
保護層80連接帽蓋層6b。換言之，電容元件19周圍之層間絕緣層7b完全由保護層80取代。此層間絕緣層7b與保護層80或上部連接配線18位於同一層。保護層72b具有與層間絕緣層7b之膜厚同等之膜厚。保護層72b完全形成於電容元件19彼此之間隙部中最上層。最上層相當於構成埋設電容元件19之多層配線層中最上配線層之層間絕緣層。保護層78a及保護層72b其膜厚亦可較同一層之層間絕緣層7b厚。
如上述，保護層80在1個絕緣層(層間絕緣層7b)之所有側壁上橫跨配置。該絕緣層與上部連接配線18位在同一層，構成位於邏輯電路區域之多層配線層中1個配線層。此保護層80下表面不存在層間絕緣層7b，連接帽蓋層6b上表面。亦即，在保護層80與帽蓋層6b之間，不存在經蝕刻之層間絕緣層7b，故可抑制於製品間保護層80膜厚之差異。亦即，蝕刻可不結束於層間絕緣層7b途中，進行至帽蓋層6b。藉此，不需控制層間絕緣層7b之殘存膜厚。藉此，亦可抑制形成於保護層80之孔23高度之差異，故可降低電容電容器之差異。
第8實施形態可使與第7實施形態相同之效果奏效。
其次，使用圖式詳細說明第8實施形態半導體裝置製造方法。
圖50~圖52係顯示第8實施形態半導體裝置製造方法之程序圖。
首先，與第1實施形態相同，獲得圖6所示之構造。惟參考第6實施形態，配線8a具有雙重金屬鑲嵌構造。
接著，如圖50所示，完全去除位於記憶電路區域之層間絕緣層7b。藉此，帽蓋層6b上表面於溝槽28底面露出。
接著，如圖51所示，於溝槽28形成保護層72。保護層72在帽蓋層6b上形成。且保護層72橫跨層間絕緣層7b之所有側壁形成。
接著，如圖52所示，於位在帽蓋層6b上的保護層72選擇性地 形成孔23。此後，與第7實施形態相同，獲得第8實施形態之半導體裝置。
其次，與比較例相比較並說明本實施形態之半導體裝置之效果。圖53(a)顯示第1形態之半導體裝置構成。另一方面，圖53(b)顯示比較例之半導體裝置構成。比較例與第1實施形態在不存在記憶電路200及接觸件層間絕緣層5a及接觸件層間絕緣層5b之特點中不同。亦即，比較例僅具有相當於第1實施形態之純邏輯電路。藉由比較第1實施形態與比較例，可計算因混載電容元件造成電路延遲等的影響。
圖54係延遲增加率計算方法之說明圖。對10段反相器輸入脈衝波形，計算每1段之延遲時間。如圖54即使無eDRAM亦可附加配線負載。因此，使用圖示之數式求取延遲增加率。
以電容模擬器估計寄生電容增加量，以電路模擬器計算延遲。圖55(a)係以28nm節點計算之寄生電容增加率之說明圖。自圖55(a)中所獲得之結果計算延遲增加率之結果為圖55(b)。圖55(b)顯示，藉由使接觸件高度在2倍以下，可抑制延遲增加於約5%，藉由使接觸件高度在3倍以下，可抑制延遲增加於約10%。
圖56係接觸電阻之說明圖。以40nm節點測定之。藉由於配線層形成柱體(電容元件埋設用凹部)縮短旁通接觸件。其結果，可降低第1實施形態之接觸電阻。圖56顯示其一例。
圖57係MIM電容器壽命之說明圖。顯示作為第1實施形態之MIM壽命，在約2V之使用環境下，10年間不故障。
圖58係電晶體特性之說明圖。以40nm節點測定之。顯示即使適用第1實施形態，亦可與比較例之邏輯電路(w/oDRAM)同等地對 電晶體特性不造成影響。
圖59係延遲增加率之說明圖。以40nm節點測定之。顯示第1實施形態之延遲增加率約為5%。比較例係基準。
圖60係電晶體特性之說明圖。以40nm節點測定之。依電路驗證可以msec等級進行DRAM動作。
以下，說明關於本實施形態半導體裝置之變形例。
圖61~圖73係顯示本實施形態半導體裝置變形例構造之剖面圖。
變形例之半導體裝置中，於埋設電容元件19之凹部上端部周圍形成有保護層。
以下，說明關於各變形例。
(變形例1)
圖61顯示變形例1之半導體裝置構成。
變形例1之半導體裝置中，上部連接配線18上表面30與帽蓋層6c上表面34構成同一面。設置帽蓋層6c(第2帽蓋層)，俾連接配線8b上表面。該配線8b位於邏輯電路區域，構成設於埋入電容元件19之多層配線層中最上層之配線層。於上部連接配線18上不形成帽蓋層。且保護層80形成於上部連接配線18周圍及電容元件19上端部周圍。保護層80上表面亦可與上部連接配線18上表面30構成同一面。
變形例1中，形成於記憶電路200區域之上部連接配線18上表面30，與形成於邏輯電路區域，連接配線8b上表面而設置之帽蓋層6c上表面34構成同一面。如此係同一面，故相較於例如專利文獻1之習知技術，可提高凹部40之高度帽蓋層厚分。因此，可更提高埋入凹部40內之電容元件19之高度。藉此，依本實施形態，可 實現較以往者電容元件19之電容更增大。
且變形例1可使與第1實施形態相同之效果奏效。
邏輯電路100包含主動元件3b、單元接觸件10c、連接接觸件13、配線8a。單元接觸件10c及連接接觸件13電性連接主動元件3b與配線8a。亦即，最下層之配線8a藉由2段接觸件連接電晶體。相較於3段接觸件之實施形態，可更削減接觸件層1層。因此，本變形例高速動作優異。
變形例1之製造方法包含下列形成上部連接配線之程序。首先，在形成下部電極、電容絕緣膜、該上部電極之剩下的凹部(電容元件埋設用凹部)內所有空間埋設上部連接配線用金屬膜。接著，研磨上部連接配線用金屬膜。藉此形成上部連接配線18。本變形例中，電容元件埋設用凹部(孔23)上端部周圍由保護層80保護。此保護層80機械強度優異。因此，可抑制上部連接配線用金屬膜碟形凹陷。藉此，可抑制於製品間元件特性之差異。
經本案發明人等檢討發現，上部連接配線用金屬膜橫跨複數電容元件埋設用凹部形成，故其上表面面積大而易造成碟形凹陷。此碟形凹陷之原因在於電容元件埋設用凹部周圍之機械性強度一旦變得脆弱即易於發生。在此，如前述，藉由以機械強度強的保護層保護電容元件埋設用凹部周圍，可抑制碟形凹陷發生。
且如圖62及圖63所示，變形例1之半導體裝置更包含位在電容元件19外壁上的側壁保護膜50、50a、50b。
側壁保護膜50a、50b形成於至少連接下部電極14之層間絕緣層7a、7b表層。作為如此之側壁保護膜50a、50b，可形成例如國際公開第2007/132879號小冊所揭示，使層間絕緣層7a、7b之表層改質，相較於層間絕緣層7a、7b內部每單位沉積之碳量少，氧原 子數多之改質層，亦可形成如日本特開2009-123886號公報所揭示，藉由氫電漿產生之改質層。且亦可形成如國際公開第03/083935號小冊所揭示，包含氮原子與氟原子之改質層。若與其後形成之下部電極14形成化合物，即會有損於下部電極14之導電性，而依本實施形態，因側壁保護膜50a、50b包含氟原子，側壁保護膜50a、50b包含之氟原子具有與氮原子強固之鏈結，故不會發生下部電極14與側壁保護膜50a、50b形成化合物，下部電極14失去導電性之問題。
變形例1中，在形成孔23及配線溝槽28後，形成會成為側壁保護膜50a、50b之改質層。如此之改質層藉由使層間絕緣層7a、7b之表層改質而形成。亦即，在氫、氮、碳、氟或於此等者中添加氦或氬等惰性氣體之環境氣體中激發電漿，使層間絕緣層7a、7b之表層改質，藉此形成側壁保護膜50a、50b。或是在至少包含氧之環境氣體中施行紫外線照射處理，藉此使層間絕緣層7a、7b之表層改質，形成側壁保護膜50a、50b。
(變形例2)
圖64顯示變形例2半導體裝置之構成。
上部連接配線18上表面亦可與配線8b上表面構成同一面。且保護層80上表面亦可與帽蓋層6c構成同一面。
第1主動元件(主動元件3a)位在基板(半導體基板1)上。電容接觸件13a電性連接主動元件3a與電容元件19。連接接觸件13形成於邏輯電路區域，電性連接主動元件3b與第1配線(配線8a)。第1配線(配線8a)位於埋入電容元件19之配線層中最下層之配線層(層間絕緣層7a)。連接接觸件13與電容接觸件13a位於同一層。第1配線(配線8a)與連接接觸件13a具有雙重金屬鑲嵌構造。
接觸件絕緣層(接觸件層間絕緣層5a、5b)中埋設有第1接觸件 (連接接觸件13)。此接觸件絕緣層其介電常數宜低於矽氧化膜。且連接接觸件13宜與配線8a成一體且以同種金屬材料(例如，包含Cu或包含Cu作為其主成分之金屬材料)構成。
且如圖65及圖66所示，變形例2之半導體裝置更包含位在電容元件19外壁上之側壁保護膜50、50a、50b。
變形例2可使與變形例1相同之效果奏效。
(變形例3)
圖67~圖69顯示變形例3半導體裝置之構成。
如圖67及圖69所示，上部連接配線18上表面，與和上部連接配線18形成於同一配線層、構成邏輯電路之配線8c上表面之高度差宜在30nm以下。且如圖68所示，上部連接配線18上表面，與和上部連接配線18形成於同一配線層、構成邏輯電路之配線8c上表面宜構成同一面。變形列3中，電容元件19橫跨3個配線層形成。例如於電容元件19上層，形成具有固定電位之配線201a~201c、信號配線202a、202b、202z。
變形例3可使與變形例1相同之效果奏效。
(變形例4)
圖70顯示變形例4半導體裝置之構成。
圖70中顯示，401係矽基板，402係元件分離膜，403係閘極絕緣膜，406係源極汲極區域，407係矽化物層，408係下部層間絕緣膜，409係接觸件，410係位元線，411係下部層間絕緣膜，412a係電容接觸件，412b係邏輯接觸件，413係帽蓋層，414係上部層間絕緣膜，416係下部電極，423係電容絕緣膜，424係上部電極，424a係上部電容配線，424b係邏輯接觸件，400係保護膜。
變形例4中，電容元件與邏輯接觸件412b或邏輯配線(未經圖示)位於同層。於電容元件上端部周圍形成保護層400。保護層400形 成於電容元件至少上端部即可，亦可形成於電容元件側壁整體。保護層400以介電常數高於上部層間絕緣膜414之材料構成。上部層間絕緣膜414亦可係Low-k膜以外之材料。又，於位在電容元件下層之下部層間絕緣膜408、411，形成接觸件為一段。所謂一段意指以同一程序，無接縫地形成。且上部電容配線424a完全埋設於電容元件埋設用凹部內部。
變形例4可使與變形例1相同之效果奏效。
(變形例5)
圖71顯示變形例5半導體裝置之構成。
圖71中顯示，701係半導體基板，702係元件分離層，703係活性區域，704係閘極電極，705係源極汲極區域，707係位元線，706、708、780係層間絕緣膜，709係下部電極接觸件栓塞，710、713、720係帽蓋膜，730係第1絕緣膜，735係第2絕緣膜，714係第3絕緣膜，745係第4絕緣膜，736係第2層間絕緣膜，744係電容元件，738係下部電極，739係電容絕緣膜，740係上部電極，741係上部連接配線，742係銅膜，733係下層接觸件，732係阻障膜，712係銅膜，711係阻障膜，720係第1配線層，715係阻障膜，716係銅膜，717係第2配線層，700係保護層。
變形例5中，電容元件744埋設於第2層間絕緣膜736內部。於電容元件744中間同層形成第1配線層729。第1配線層729位於邏輯電路多層配線層之最下層。於電容元件744上部同層形成第2配線層717之通孔部，於電容元件744下部同層形成下層接觸件733的一部分。下層接觸件733係無接縫之一段接觸件。於下層接觸件733下部同層形成連接電容元件744下部之下部電極接觸件栓塞709。於電容元件744上端部周圍形成保護層700。保護層700一併包覆上部電極739側緣部與上部連接配線741側緣部。保護層700之膜厚雖可低於第2配線717通孔部之高度，但亦可與通孔部高度大致相同。且保護層700亦可不僅橫跨第3絕緣層714，更進入並橫跨第2 絕緣層735而形成。保護層700以介電常數高於第2絕緣膜735及第3絕緣膜714之材料構成。第2絕緣膜735及第3絕緣膜714係例如Low-k膜。又，上部連接配線741由銅金屬構成。
變形例5可使與變形例1相同之效果奏效。
(變形例6)
圖72顯示變形例6半導體裝置之構成。
圖72中顯示，801係半導體基板，802係半導體晶片，803係p形井，806係n形井，807係深井，808係分離區域，809係淺溝槽，810係矽氧化膜，811係閘極絕緣膜，811a係閘極電極，811b係多結晶矽膜，811c係氮化鈦膜，812係雜質半導體區域，813係鎢膜，814係帽蓋絕緣膜，815係擴散層，815a係雜質半導體區域，815b係低濃度雜質區域，816係側壁間隙壁，817係層間絕緣膜，817d係TEOS氧化膜，818係第1層配線，818b係氮化鈦膜，819係鎢膜，819b係栓塞，820係鈷矽化物膜，821係連接孔，822係栓塞，822a係氮化鈦膜，822b係鎢膜，823係層間絕緣膜，823b係矽氮化膜，824係絕緣膜，825係栓塞，826係栓塞，827係下部電極，828係電容絕緣膜，829係板片電極，830係絕緣膜，831係配線溝槽，832a係第2層配線，832a係第1導電層，832b係第2導電層，833係連接孔，834係連接部，834a係第1導電層，834b係第2導電層，835係矽氮化膜，836係層間絕緣膜，837係配線溝槽，838係連接孔，839係第3層配線，839a係第1導電層，839b係第2導電層，840係連接部，840a係第1導電層，840b係第2導電層，841係矽氮化膜，842係層間絕緣膜，843係第4層配線，844係矽氮化膜，845係絕緣膜，846係絕緣膜，BL係解碼器部，C係電容元件，Qn係主字元線，Qn2係n通道MISFET，Qp係n通道MISFET，Qs係p通道MISFET，800係保護層。
變形例6中，電容元件C埋設於層間絕緣膜(絕緣膜824、830)內。於電容元件C同層中，形成第2層配線832a的一部分與連接部 834的一部分。形成第2層配線832a上端部，俾位於高於電容元件上端部之位置。連接部834連接第1配線818。第1配線818埋設於係電容元件C底層之層間絕緣層823。連接電容元件C下部之栓塞826位於第1配線818之同層。亦即，在電容元件C與電晶體之間形成一層配線層。電容元件C之板片電極829(上部電極)朝電容元件埋設用凹部外側延伸，形成於絕緣膜824上表面。於電容元件C上端部周圍形成保護層800。保護層800以剖視視之，位於板片電極829端部更外側。本變形例中，保護層800亦可不形成於電容元件C彼此之間。保護層800以介電常數高於絕緣膜824之材料構成。
變形例6可使與變形例1相同之效果奏效。
(變形例7)
圖73顯示變形例7半導體裝置之構成。
圖73中顯示，901係半導體裝置，902係記憶胞部，903係周邊電路部，904係邏輯電路，905係半導體記憶體，906係驅動電路，907係位元線接觸件，908係記憶節點接觸件，909、913A、913B係擴散層，910係半導體基板，911係井區域，912係元件分離層，913係源極汲極區域，914係閘極電極，915、918、938係絕緣膜，916、921、927、935係層間絕緣層，917係接觸件層，919係位元線(BL)，920、922、934、937係絕緣膜(氮化膜)，924係記憶節點電極(下部電極)，925係介電膜，926係板片電極(上部電極)，928係第1接觸件層，929係第1金屬配線層，930、936係平坦化絕緣層，931係第2接觸件層，932係第2金屬配線層，933係接觸洞，WL係字元線，BL係位元線，C係電容元件，900係保護層。
變形例7中，電容元件C埋設於層間絕緣膜927。於層間絕緣膜927中間形成邏輯電路之最下層配線(第1金屬配線層929)。第2接觸件層931連接第1金屬配線層929上，第1接觸件層928連接第1金屬配線層929下。亦即，第1金屬配線層929位於電容元件C之中間同層。第2接觸件層931位於電容元件C上部同層，第1接觸件層928 位於電容元件C下部同層。於電容元件C上端部周圍形成保護層900。本實施形態中，保護層900端部以剖視視之，位於較板片電極926端部更外側。保護層900以介電常數高於層間絕緣膜927之材料構成。
變形例7可使與變形例1相同之效果奏效。
又，上述實施形態及複數變形例當然可在其內容不矛盾之範圍內組合。且於上述實施形態及變形例中，雖已具體說明各部構造等，但可在滿足本發明申請案之範圍內對其構造等進行各種變更。
BL‧‧‧位元線(解碼器部)
C‧‧‧電容元件
Qn2‧‧‧n通道MISFET
Qn‧‧‧主字元線
Qp‧‧‧n通道MISFET
Qs‧‧‧p通道MISFET
WL‧‧‧字元線
1‧‧‧半導體基板
2‧‧‧元件分離膜
3a、3b‧‧‧主動元件
4、5a、5b、5c‧‧‧接觸件層間絕緣層
6、6a、6b、6c、6d‧‧‧帽蓋層
7a、7b、7c‧‧‧層間絕緣層
8a、8b、8c‧‧‧配線
10、10a、10b、10c‧‧‧單元接觸件
11‧‧‧位元接觸件
12‧‧‧位元線
13、13a‧‧‧連接接觸件(電容接觸件)
13c‧‧‧電容接觸件
13b、13d‧‧‧連接接觸件
14‧‧‧下部電極
15‧‧‧電容絕緣膜
16‧‧‧上部電極
18‧‧‧上部連接配線
18a‧‧‧引出配線部
18b‧‧‧埋設電極
19‧‧‧電容元件
20‧‧‧擴散層
21a‧‧‧硬遮罩
23‧‧‧孔(開口部)
24a、24b‧‧‧下層光阻
25a、25b‧‧‧低溫氧化膜
26a、26b‧‧‧抗反射膜
27a、27b‧‧‧光阻
28‧‧‧溝槽
29‧‧‧光阻
30、31、32、34‧‧‧上表面
33、36‧‧‧開口部
35‧‧‧通孔開口部
37‧‧‧配線開口部
38‧‧‧導電膜
40、42‧‧‧凹部
50、50a、50b‧‧‧側壁保護膜
70‧‧‧硬遮罩
72、72a、72b、78a、80‧‧‧保護層
74、82、84‧‧‧帽蓋層
76‧‧‧光阻
78b‧‧‧絕緣構件
78‧‧‧犠牲膜
100‧‧‧邏輯電路
110‧‧‧半導體基板
200‧‧‧記憶電路
201、201a~201c‧‧‧配線
202‧‧‧信號配線
202a、202b、202z‧‧‧信號配線
210‧‧‧電容元件
220‧‧‧周邊電路
400‧‧‧保護膜
401‧‧‧矽基板
402‧‧‧元件分離膜
403‧‧‧閘極絕緣膜
406‧‧‧源極汲極區域
407‧‧‧矽化物層
408‧‧‧下部層間絕緣膜
409‧‧‧接觸件
410‧‧‧位元線
411‧‧‧下部層間絕緣膜
412a‧‧‧電容接觸件
412b‧‧‧邏輯接觸件
413‧‧‧帽蓋層
414‧‧‧上部層間絕緣膜
416‧‧‧下部電極
423‧‧‧電容絕緣膜
424‧‧‧上部電極
424a‧‧‧上部電容配線
424b‧‧‧邏輯接觸件
700‧‧‧保護層
701‧‧‧半導體基板
702‧‧‧元件分離層
703‧‧‧活性區域
704‧‧‧閘極電極
705‧‧‧源極汲極區域
706、708、780‧‧‧層間絕緣膜
707‧‧‧位元線
709‧‧‧下部電極接觸件栓塞
710、713、720‧‧‧帽蓋膜
711‧‧‧阻障膜
712‧‧‧銅膜
714‧‧‧第3絕緣膜
715‧‧‧阻障膜
716‧‧‧銅膜
717‧‧‧第2配線層
720‧‧‧第1配線層
729‧‧‧第1配線層
730‧‧‧第1絕緣膜
732‧‧‧阻障膜
733‧‧‧下層接觸件
735‧‧‧第2絕緣膜
736‧‧‧第2層間絕緣膜
738‧‧‧下部電極
739‧‧‧電容絕緣膜
740‧‧‧上部電極
741‧‧‧上部連接配線
742‧‧‧銅膜
744‧‧‧電容元件
745‧‧‧第4絕緣膜
800‧‧‧保護層
801‧‧‧半導體基板
802‧‧‧半導體晶片
803‧‧‧p形井
806‧‧‧n形井
807‧‧‧深井
808‧‧‧分離區域
809‧‧‧淺溝槽
810‧‧‧矽氧化膜
811‧‧‧閘極絕緣膜
811a‧‧‧閘極電極
811b‧‧‧多結晶矽膜
811c‧‧‧氮化鈦膜
812‧‧‧雜質半導體區域
813‧‧‧鎢膜
814‧‧‧帽蓋絕緣膜
815‧‧‧擴散層
815a‧‧‧雜質半導體區域
815b‧‧‧低濃度雜質區域
816‧‧‧側壁間隙壁
817‧‧‧層間絕緣膜
817d‧‧‧TEOS氧化膜
818‧‧‧第1層配線
818b‧‧‧氮化鈦膜
819‧‧‧鎢膜
819b‧‧‧栓塞
820‧‧‧鈷矽化物膜
821‧‧‧連接孔
822‧‧‧栓塞
822a‧‧‧氮化鈦膜
822b‧‧‧鎢膜
823‧‧‧層間絕緣膜
823b‧‧‧矽氮化膜
824‧‧‧絕緣膜
825‧‧‧栓塞
826‧‧‧栓塞
827‧‧‧下部電極
828‧‧‧電容絕緣膜
829‧‧‧板片電極
830‧‧‧絕緣膜
831‧‧‧配線溝槽
832a‧‧‧第2層配線
832a‧‧‧第1導電層
832b‧‧‧第2導電層
833‧‧‧連接孔
834‧‧‧連接部
834a‧‧‧第1導電層
834b‧‧‧第2導電層
835‧‧‧矽氮化膜
836‧‧‧層間絕緣膜
837‧‧‧配線溝槽
838‧‧‧連接孔
839‧‧‧第3層配線
839a‧‧‧第1導電層
839b‧‧‧第2導電層
840‧‧‧連接部
840a‧‧‧第1導電層
840b‧‧‧第2導電層
841‧‧‧矽氮化膜
842‧‧‧層間絕緣膜
843‧‧‧第4層配線
844‧‧‧矽氮化膜
845‧‧‧絕緣膜
846‧‧‧絕緣膜
900‧‧‧保護層
901‧‧‧半導體裝置
902‧‧‧記憶胞部
903‧‧‧周邊電路部
904‧‧‧邏輯電路
905‧‧‧半導體記憶體
906‧‧‧驅動電路
907‧‧‧位元線接觸件
908‧‧‧記憶節點接觸件
909、913A、913B‧‧‧擴散層
910‧‧‧半導體基板
911‧‧‧井區域
912‧‧‧元件分離層
913‧‧‧源極汲極區域
914‧‧‧閘極電極
915、918、938‧‧‧絕緣膜
916、921、927、935‧‧‧層間絕緣層
917‧‧‧接觸件層
919‧‧‧位元線(BL)
920、922、934、937‧‧‧絕緣膜(氮化膜)
924‧‧‧記憶節點電極(下部電極)
925‧‧‧介電膜
926‧‧‧板片電極(上部電極)
928‧‧‧第1接觸件層
929‧‧‧第1金屬配線層
930、936‧‧‧平坦化絕緣層
931‧‧‧第2接觸件層
932‧‧‧第2金屬配線層
933‧‧‧接觸洞
圖1係示意顯示依第1實施形態之半導體裝置之俯視圖。
圖2係示意顯示依第1實施形態之半導體裝置之剖面圖。
圖3係顯示依第1實施形態之半導體裝置製造順序之程序剖面圖。
圖4係顯示依第1實施形態之半導體裝置製造順序之程序剖面圖。
圖5係顯示依第1實施形態之半導體裝置製造順序之程序剖面圖。
圖6係顯示依第1實施形態之半導體裝置製造順序之程序剖面圖。
圖7係顯示依第1實施形態之半導體裝置製造順序之程序剖面圖。
圖8係顯示依第1實施形態之半導體裝置製造順序之程序剖面圖。
圖9係顯示依第1實施形態之半導體裝置製造順序之程序剖面圖。
圖10係顯示依第1實施形態之半導體裝置製造順序之程序剖 面圖。
圖11係顯示依第1實施形態之半導體裝置製造順序之程序剖面圖。
圖12係顯示依第1實施形態之半導體裝置製造順序之程序剖面圖。
圖13係顯示依第1實施形態之半導體裝置製造順序之程序剖面圖。
圖14係顯示依第1實施形態之半導體裝置製造順序之程序剖面圖。
圖15係顯示依第1實施形態之半導體裝置製造順序之程序剖面圖。
圖16係顯示依第1實施形態之半導體裝置製造順序之程序剖面圖。
圖17係顯示依第1實施形態之半導體裝置製造順序之程序剖面圖。
圖18係顯示依第1實施形態之半導體裝置製造順序之程序剖面圖。
圖19係顯示依第1實施形態之半導體裝置製造順序之程序剖面圖。
圖20係顯示依第1實施形態之半導體裝置製造順序之程序剖面圖。
圖21係顯示依第1實施形態之半導體裝置製造順序之程序剖面圖。
圖22係顯示依第1實施形態之半導體裝置製造順序之程序剖面圖。
圖23係示意顯示依第2實施形態之半導體裝置之剖面圖。
圖24係顯示依第2實施形態之半導體裝置製造順序之程序剖面圖。
圖25係顯示依第2實施形態之半導體裝置製造順序之程序剖面圖。
圖26係顯示依第2實施形態之半導體裝置製造順序之程序剖面圖。
圖27係顯示依第2實施形態之半導體裝置製造順序之程序剖面圖。
圖28係顯示依第2實施形態之半導體裝置製造順序之程序剖面圖。
圖29係顯示依第2實施形態之半導體裝置製造順序之程序剖面圖。
圖30係示意顯示依第3實施形態之半導體裝置之剖面圖。
圖31係顯示依第3實施形態之半導體裝置製造順序之程序剖面圖。
圖32係顯示依第3實施形態之半導體裝置製造順序之程序剖面圖。
圖33係顯示依第3實施形態之半導體裝置製造順序之程序剖面圖。
圖34係顯示依第3實施形態之半導體裝置製造順序之程序剖面圖。
圖35係示意顯示依第4實施形態之半導體裝置之剖面圖。
圖36係顯示依第4實施形態之半導體裝置製造順序之程序剖面圖。
圖37係示意顯示依第5實施形態之半導體裝置之剖面圖。
圖38係示意顯示依第6實施形態之半導體裝置之剖面圖。
圖39係顯示依第6實施形態之半導體裝置製造順序之程序剖面圖。
圖40係顯示依第6實施形態之半導體裝置製造順序之程序剖面圖。
圖41係顯示依第6實施形態之半導體裝置製造順序之程序剖面圖。
圖42係顯示依第6實施形態之半導體裝置製造順序之程序剖面圖。
圖43係顯示依第6實施形態之半導體裝置製造順序之程序剖面圖。
圖44係顯示依第6實施形態之半導體裝置製造順序之程序剖面圖。
圖45係顯示依第6實施形態之半導體裝置製造順序之程序剖面圖。
圖46係示意顯示依第7實施形態之半導體裝置之剖面圖。
圖47係顯示依第7實施形態之半導體裝置製造順序之程序剖面圖。
圖48係顯示依第7實施形態之半導體裝置製造順序之程序剖面圖。
圖49係示意顯示依第8實施形態之半導體裝置之剖面圖。
圖50係顯示依第8實施形態之半導體裝置製造順序之程序剖面圖。
圖51係顯示依第8實施形態之半導體裝置製造順序之程序剖面圖。
圖52係顯示依第8實施形態之半導體裝置製造順序之程序剖面圖。
圖53(a)(b)係與比較例比較並說明本實施形態之半導體裝置之效果圖。
圖54係延遲增加率計算方法之說明圖。
圖55中(a)係寄生電容增加率之說明圖。(b)係延遲增加率之說明圖。
圖56係接觸電阻之說明圖。
圖57係MIM電容器壽命之說明圖。
圖58係電晶體特性之說明圖。
圖59係延遲增加率之說明圖。
圖60係電晶體特性之說明圖。
圖61係示意顯示依本實施形態之半導體裝置變形例之剖面圖。
圖62係示意顯示依本實施形態之半導體裝置變形例之剖面圖。
圖63係示意顯示依本實施形態之半導體裝置變形例之剖面圖。
圖64係示意顯示依本實施形態之半導體裝置變形例之剖面圖。
圖65係示意顯示依本實施形態之半導體裝置變形例之剖面圖。
圖66係示意顯示依本實施形態之半導體裝置變形例之剖面圖。
圖67係示意顯示依本實施形態之半導體裝置變形例之剖面圖。
圖68係示意顯示依本實施形態之半導體裝置變形例之剖面圖。
圖69係示意顯示依本實施形態之半導體裝置變形例之剖面圖。
圖70係示意顯示依本實施形態之半導體裝置變形例之剖面圖。
圖71係示意顯示依本實施形態之半導體裝置變形例之剖面圖。
圖72係示意顯示依本實施形態之半導體裝置變形例之剖面圖。
圖73係示意顯示依本實施形態之半導體裝置變形例之剖面圖。
1‧‧‧半導體基板
2‧‧‧元件分離膜
3a、3b‧‧‧主動元件
4、5a、5b、5c‧‧‧接觸件層間絕緣層
6、6a、6b、6c、6d‧‧‧帽蓋層
7a、7b、7c‧‧‧層間絕緣層
8a、8b、8c‧‧‧配線
10a、10b、10c‧‧‧單元接觸件
11‧‧‧位元接觸件
12‧‧‧位元線
13、13a‧‧‧連接接觸件(電容接觸件)
14‧‧‧下部電極
15‧‧‧電容絕緣膜
16‧‧‧上部電極
18‧‧‧上部連接配線
18a‧‧‧引出配線部
18b‧‧‧埋設電極
19‧‧‧電容元件
20‧‧‧擴散層
23‧‧‧孔(開口部)
28‧‧‧溝槽
40、42‧‧‧凹部
72a、72b、78a、80‧‧‧保護層
74、82、84‧‧‧帽蓋層
78b‧‧‧絕緣構件
100‧‧‧邏輯電路
200‧‧‧記憶電路
201‧‧‧配線
202‧‧‧信號配線

Claims (22)

  1. 一種半導體裝置，包含：基板；多層配線層，設在該基板上；電容元件，埋入設於該多層配線層內之凹部中，包含下部電極、電容絕緣膜及上部電極；邏輯電路，設在該基板上；上部連接配線，連接該電容元件；及保護層，設於該凹部上端部周圍；且該保護層其介電常數高於構成設有該邏輯電路之該多層配線層之絕緣層，該絕緣層與該保護層位於同一層，且包含：埋設電極，埋設於該凹部內，位在該上部電極上；及絕緣構件，埋設於該凹部內，位在該埋設電極上；且該上部電極沿該凹部內壁形成，其端部位在該保護層上，該絕緣構件埋設於未埋設該下部電極、該電容絕緣膜、該上部電極及該埋設電極之剩下的該凹部所有空間，且更包含：第1帽蓋層，該第1帽蓋層位於該埋設電極與該絕緣構件之間，較該保護層更難以蝕刻。
  2. 如申請專利範圍第1項之半導體裝置，其中於該多層配線層內設置溝槽，該保護層位在該溝槽底面上，該凹部形成於該保護層，該上部連接配線位於該保護層上，埋設於該溝槽內。
  3. 如申請專利範圍第1或2項之半導體裝置，其中包含第1帽蓋層，該第1帽蓋層位於該上部連接配線上，較該保護層更難以蝕刻。
  4. 如申請專利範圍第1或2項之半導體裝置，其中該保護層係矽氧化膜。
  5. 如申請專利範圍第1或2項之半導體裝置，其中該多層配線層包含複數配線層， 橫跨複數該配線層設置該電容元件，複數該配線層的所有絕緣層皆以相對介電常數低於矽氧化膜之材料構成。
  6. 如申請專利範圍第1或2項之半導體裝置，其中該多層配線層包含複數配線層，橫跨複數該配線層設置該電容元件，複數該配線層的所有配線皆具有金屬鑲嵌構造。
  7. 如申請專利範圍第2項之半導體裝置，其中該保護層之層厚在該溝槽之溝槽深度1/2以上，該溝槽與該上部連接配線位於同一層，且位於該邏輯電路區域。
  8. 如申請專利範圍第1或2項之半導體裝置，其中包含側壁保護層，該側壁保護層設於該電容元件與該絕緣層之間。
  9. 如申請專利範圍第1或2項之半導體裝置，其中該保護層與該側壁保護層以同種材料構成。
  10. 如申請專利範圍第1或2項之半導體裝置，其中在該絕緣層的所有側壁上完全橫跨該側壁而配置該保護層，該絕緣層與該上部連接配線位於同一層，構成位於該邏輯電路區域之該多層配線層中的1個配線層。
  11. 如申請專利範圍第1或2項之半導體裝置，其中包含第2帽蓋層，該第2帽蓋層設置成連接配線上表面，該配線位於該邏輯電路區域，構成埋入有該電容元件之該多層配線層中設於最上層之該配線層，該上部連接配線上表面與該第2帽蓋層上表面構成同一面。
  12. 如申請專利範圍第1或2項之半導體裝置，其中包含：第1主動元件，位在該基板上；第1接觸件，電性連接該第1主動元件與該電容元件；及接觸件絕緣層，埋設有該第1接觸件；且該接觸件絕緣層其介電常數低於矽氧化膜。
  13. 如申請專利範圍第1或2項之半導體裝置，其中該上部連接配線上表面與位於該邏輯電路區域且與該上部連接配線位於同一層的配線上表面之高度差在30nm以下。
  14. 如申請專利範圍第1或2項之半導體裝置，其中包含：第2主動元件，位在該基板上；及第2接觸件，電性連接該第2主動元件與位於該邏輯電路區域之配線；且該第2接觸件與該電容元件位於同一層。
  15. 如申請專利範圍第1或2項之半導體裝置，其中包含第1配線，該第1配線位於埋入有該電容元件之該多層配線層中最下層的配線層，且該第1配線與該電容元件位於同一層。
  16. 一種半導體裝置之製造方法，包含下列程序：在基板上形成絕緣層；於該絕緣層內形成配線；選擇性地將與形成有該配線之邏輯電路形成區域不同之記憶電路形成區域內的該絕緣層加以去除，藉此形成溝槽；於該溝槽內形成介電常數高於該絕緣層之保護層；藉由至少去除部分該保護層形成凹部；藉由在該凹部內埋設下部電極、電容絕緣膜及上部電極形成電容元件；及形成連接在該上部電極上的上部連接配線；使與該保護層同種的該膜平坦化之該程序中包含在該上部連接配線用金屬膜上形成較與該保護層同種的該膜更難以蝕刻之帽蓋層；且在該上部電極上形成上部連接配線之該程序包含下列程序：在該上部電極上、該保護層上及於該絕緣層內所形成之該配線上橫跨此等者形成上部連接配線用金屬膜； 藉由選擇性地將位在該保護層上及於該絕緣層內所形成之該配線上的上部連接配線用金屬膜加以去除，在該上部電極上留下該上部連接配線；在因留下該上部連接配線之程序，至少一部分被去除之該保護層上，形成與該保護層同種的膜；及使與該保護層同種的該膜平坦化；且使與該保護層同種的該膜平坦化之該程序中包含在該上部連接配線用金屬膜上形成較與該保護層同種的該膜更難以蝕刻之帽蓋層之程序。
  17. 如申請專利範圍第16項之半導體裝置之製造方法，其中形成該上部連接配線之程序包含在形成於該溝槽底部之該保護層上形成上部連接配線之程序。
  18. 如申請專利範圍第16或17項之半導體裝置之製造方法，其中形成該上部連接配線之程序包含下列程序：在形成有該下部電極、該電容絕緣膜及該上部電極之，剩下的該凹部內所有空間埋設上部連接配線用金屬膜；及研磨該上部連接配線用金屬膜。
  19. 如申請專利範圍第16或17項之半導體裝置之製造方法，其中包含下列程序：在形成該上部連接配線之該程序後，在該凹部內該上部電極配線上形成帽蓋層及絕緣構件。
  20. 如申請專利範圍第16或17項之半導體裝置之製造方法，其中包含下列程序：在形成該凹部之該程序後，形成該電容元件之該程序前，在該凹部側壁上形成側壁保護層。
  21. 如申請專利範圍第16項之半導體裝置之製造方法，其中使與該保護層同種的該膜平坦化之該程序包含下列程序： 藉由化學機械拋光處理使一部分與該保護層同種的該膜平坦化；及藉由乾式蝕刻，去除剩下的與該保護層同種的該膜。
  22. 如申請專利範圍第16項之半導體裝置之製造方法，其中使與該保護層同種的該膜平坦化之該程序包含僅以乾式蝕刻去除與該保護層同種的該膜之程序。
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