JP5593673B2

JP5593673B2 - 半導体装置及びその製造方法

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Publication number: JP5593673B2
Application number: JP2009241713A
Authority: JP
Inventors: 忠紘今田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2009-10-20
Filing date: 2009-10-20
Publication date: 2014-09-24
Anticipated expiration: 2029-10-20
Also published as: JP2011091109A

Description

本発明は、半導体装置及びその製造方法に関する。

従来、基板の上方に結晶成長によりＡｌＧａＮ層及びＧａＮ層が形成されたＧａＮ系トランジスタについての研究が行われている。ＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．２ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きい。このため、ＧａＮ系トランジスタの耐圧は高く、自動車用等の高耐圧電力デバイスとして有望である。

また、ＧａＮ系トランジスタの構造には、ソース及びドレインが基板の表面に平行に配置された横型構造と、ソース及びドレインが基板の表面に垂直に配置された縦型構造とがある。

縦型構造は、電流の経路が３次元的になるため、チップ当たりの電流量を横型構造と比較して増加することができる。また、ドレイン電極及びソース電極が基板の上下に位置するため、これらの面積を大きくしてもチップの面積を小さくしやすい。従って、大きな電流を流すために、ドレイン電極及びソース電極の面積を大きくしても、チップの面積は増加しにくい。更に、チップ当たりの金属の割合が大きくなるため、放熱特性が向上する。

そして、従来のＧａＮ系縦型トランジスタの構造として、ｐ型ＧａＮ層上にｎ型ＧａＮ層が形成され、ｐ型ＧａＮ層にｐ型不純物としてＭｇイオンが導入されたものが知られている。

しかしながら、一般的にＭｇイオンは活性化しにくく、ｐ型ＧａＮ層上にｎ型ＧａＮ層が形成されていると、この活性化しにくさが顕著となる。更に、Ｍｇイオンはトランジスタの動作中にマイグレーションしやすい。このため、Ｍｇイオンが導入されたｐ型ＧａＮ層を備えたＧａＮ系縦型トランジスタの制御は困難であり、実用化も非常に困難である。

Applied Physics Express 1 (2008) 011105 Applied Physics Express 1 (2008) 021104

本発明の目的は、縦型トランジスタの制御を容易に行うことができる半導体装置及びその製造方法を提供することにある。

半導体装置の一態様には、第１の半導体層と、前記第１の半導体層とヘテロ接合した第２の半導体層と、が設けられている。更に、前記第１の半導体層と前記第２の半導体層との間のヘテロ接合面の電位を制御するゲート電極と、前記第１の半導体層に接続されたドレイン電極と、前記第２の半導体層に接続されたソース電極と、が設けられている。前記第１の半導体層は、前記ヘテロ接合面から離間するほど、連続的又は段階的にバンドギャップが小さくなる領域を含む。
半導体装置の他の一態様には、第１の半導体層と、前記第１の半導体層とヘテロ接合した第２の半導体層と、が設けられている。更に、前記第１の半導体層と前記第２の半導体層との間のヘテロ接合面の電位を制御するゲート電極と、前記第１の半導体層に接続されたドレイン電極と、前記第２の半導体層に接続されたソース電極と、が設けられている。前記第２の半導体層は、前記ヘテロ接合面に接し、前記ヘテロ接合面から離間するほどバンドギャップが大きくなる第１の領域と、前記第１の領域とヘテロ接合した第２の領域と、を含む。前記ゲート電極は、前記第１の領域と前記第２の領域との間のヘテロ接合面の電位も制御する。

上記の半導体装置等によれば、ｐ型ＧａＮ層を用いずとも縦型トランジスタを構成することができる。このため、制御を容易に行うことができる。

第１の実施形態に係る半導体装置を示す図である。第２の実施形態に係る半導体装置を示す図である。ゲート電極及びソース電極のレイアウトを示す図である。半導体装置の使用方法の一例を示す図である。第２の実施形態に係るＧａＮ系縦型トランジスタの製造方法を工程順に示す断面図である。図５Ａに引き続き、ＧａＮ系縦型トランジスタの製造方法を工程順に示す断面図である。図５Ｂに引き続き、ＧａＮ系縦型トランジスタの製造方法を工程順に示す断面図である。ＭＯＣＶＤ装置の構成を示す図である。第２の実施形態の変形例を示す図である。第２の実施形態について行ったシミュレーション及び実験の結果を示す図である。第２の実施形態について行った他の実験の結果を示す図である。第３の実施形態に係る半導体装置を示す図である。第３の実施形態について行ったシミュレーション及び実験の結果を示す図である。第３の実施形態について行った他の実験の結果を示す図である。第４の実施形態に係る半導体装置を示す図である。第４の実施形態について行ったシミュレーション及び実験の結果を示す図である。第４の実施形態について行った他の実験の結果を示す図である。

以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。

（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係る半導体装置を示す図である。

第１の実施形態では、図１（ａ）に示すように、半導体層１上に半導体層２が形成されている。半導体層１のバンドギャップは半導体層２のバンドギャップよりも大きく、半導体層１及び２は互いにヘテロ接合している。半導体層１にドレイン電極１０ｄが接続され、半導体層２にソース電極１０ｓが接続されている。また、半導体層２を貫通し、半導体層１の内部まで到達する開口部９が設けられており、この開口部９の内面に沿ってゲート絶縁膜３が形成され、その上にゲート電極１０ｇが形成されている。

このように構成された第１の実施形態では、ゲート電極１０ｇに電圧が印加されていない場合（オフ時）の半導体層１及び２の伝導帯の準位は、図１（ｂ）に示すようなものとなる。このため、オフ時には、半導体層１内の電子の密度が半導体層２内のそれよりも著しく低く、半導体層１及び２間のヘテロ接合面でのキャリア密度の変化が極めて大きい。このため、ソース電極１０ｓとドレイン電極１０ｄとの間に電流が流れない。一方、ゲート電極１０ｇに正に電圧が印加されると（オン時）、ゲート電極１０ｇが生じる電界に電子が引き寄せられ、半導体層１内の電子の密度が著しく高くなる。この結果、ソース電極１０ｓとドレイン電極１０ｄとの間に電流が流れるようになる。

従って、第１の実施形態はノーマリーオフ動作が可能なトランジスタとして機能する。また、従来のトランジスタで必要とされる、Ｍｇイオンが導入されたｐ型ＧａＮ層を用いる必要もない。

また、半導体層１及び２間のヘテロ接合面は、半導体層２から半導体層１への電子の移動を上記のように妨げることはあるが、半導体層１から半導体層２への電子の移動を妨げることはない。つまり、半導体層１及び２は寄生ダイオードを含んでいる。このため、ドレイン電極１０ｄとソース電極１０ｓとの間に逆電圧が印加された場合でも、この寄生ダイオードによってその状態を正常に戻すことが可能である。

（第２の実施形態）
次に、第２の実施形態について説明する。図２は、第２の実施形態に係る半導体装置を示す図である。

第２の実施形態では、図２に示すように、導電性のＳｉＣ基板１７上にＡｌＮ層１８、ｎ型のＡｌＧａＮ層１１、ｎ型のＧａＮ層１２及びｎ⁺ＧａＮ層１４がこの順で形成されている。ＡｌＮ層１８の厚さは１ｎｍ〜１０μｍ程度であり、バッファ層として機能する。ＡｌＧａＮ層１１の厚さは０．１μｍ〜１０μｍ程度である。ＡｌＧａＮ層１１の組成は、例えばＡｌ_0.2Ｇａ_0.8Ｎで表わされる。ＧａＮ層１２にはＳｉが１×１０¹⁶ｃｍ^-3〜１×１０²⁰ｃｍ^-3程度ドーピングされており、その厚さは１ｎｍ〜１μｍ程度であることが好ましい。１ｎｍより薄いと十分な耐圧が取れなくなり、１μｍより厚いとオン抵抗の増加により、オン時の電流密度が低下するためである。ｎ⁺ＧａＮ層１４にはＳｉがＡｌＧａＮ層１１及びＧａＮ層１２よりも高濃度でドーピングされている。つまり、ｎ⁺ＧａＮ層１４にはＳｉが１×１０¹⁷ｃｍ^-3〜１×１０²⁰ｃｍ^-3程度ドーピングされている。また、ｎ⁺ＧａＮ層１４の厚さは０．１〜１００ｎｍ程度である。

また、ｎ⁺ＧａＮ層１４及びＧａＮ層１２を貫通し、ＡｌＧａＮ層１１の内部まで到達する開口部１９が設けられており、この開口部１９の内面に沿ってゲート絶縁膜１３が形成され、その上にゲート電極２０ｇが形成されている。開口部１９の幅は、例えば１００ｎｍ〜１μｍ程度である。ゲート絶縁膜１３としては、例えば厚さが１ｎｍ〜１μｍ程度のシリコン窒化膜が形成されている。

ゲート電極２０ｇを覆う絶縁膜１６がｎ⁺ＧａＮ層１４上に形成されており、ｎ⁺ＧａＮ層１４上にソース電極用の開口部１６ｘが形成されている。そして、開口部１６ｘ内においてｎ⁺ＧａＮ層１４上にソース電極２０ｓが形成され、ソース電極２０ｓ上に絶縁膜１６を覆うソース配線１５が形成されている。また、ＳｉＣ基板１７の裏面にはドレイン電極２０ｄが形成されている。

このようにして、１個のＧａＮ系縦型トランジスタが構成されている。また、このようなＧａＮ系縦型トランジスタは、図３（ａ）に示すように、例えば互いに直交する２方向に配列するように設けられている。なお、ソース電極２０ｓの平面形状は、図３（ａ）に示す矩形の他に、図３（ｂ）に示す八角形等の他の多角形であってもよく、円形等の曲線を含む形状であってもよい。なお、ソース配線１５には、ゲート電極２０ｇの一部（又はゲート電極２０ｇに接続されたゲートパッド）を露出する開口部が形成されており、この開口部の側面は絶縁されている。

このような第２の実施形態では、ＡｌＧａＮ層１１が第１の実施形態の半導体層１と同様に機能し、ＧａＮ層１２が半導体層２と同様に機能する。このため、第１の実施形態と同様に、ノーマリーオフ動作が可能なトランジスタとして機能する。

第２の実施形態に係る半導体装置は、例えば、図４に示すように、実装基板２８に実装される。そして、実装基板２８に設けられたゲート端子Ｇとゲート電極２０ｇの一部（又はゲート電極２０ｇに接続されたゲートパッド）とがゲート用ワイヤ２６により接続され、ソース端子Ｓとソース配線１５とがソース用ワイヤ２７により接続され、ドレイン端子Ｄにドレイン電極２０ｄが接続される。

次に、上述のようなＧａＮ系縦型トランジスタを製造する方法について説明する。図５Ａ乃至図５Ｃは、第２の実施形態に係るＧａＮ系縦型トランジスタの製造方法を工程順に示す断面図である。

先ず、図５Ａ（ａ）に示すように、ＳｉＣ基板１７上に、有機化学気相堆積（ＭＯＣＶＤ：metal organic chemical vapor deposition）法によりＡｌＮ層１８を形成する。

ここで、ＭＯＣＶＤ装置について説明する。図６は、ＭＯＣＶＤ装置の構成を示す図である。石英製反応管１４０の周囲に高周波コイル１４１が配置され、反応管１４０の内側に基板１２０を載置するためのカーボンサセプタ１４２が配置されている。反応管１４０の上流端（図６中の左側の端部）に、２本のガス導入管１４４及び１４５が接続され、化合物のソースガスが供給される。例えば、ガス導入管１４４からＮソースガスとしてＮＨ₃ガスが導入され、ガス導入管１４５からＩＩＩ族元素のソースガスとしてトリメチルアルミニウム（ＴＭＡ）、トリメチルガリウム（ＴＭＧ）等の有機ＩＩＩ族化合物原料が導入される。基板１２０上で結晶成長が行われ、余剰のガスはガス排出管１４６から除害塔へ排出される。なお、ＭＯＣＶＤ法による結晶成長を減圧雰囲気で行う場合は、ガス排出管１４６は真空ポンプへ接続され、真空ポンプの排出口が除害塔に接続される。ＭＯＣＶＤ装置は、ＡｌＮ層１８だけでなく、後述のＡｌＧａＮ層１１、ＧａＮ層１２及びｎ⁺ＧａＮ層１４の形成にも使用される。

ＡｌＮ層１８を形成する場合の条件は、例えば、以下のように設定する。
トリメチルアルミニウム（ＴＭＡ）の流量：０〜３０ｓｃｃｍ、
トリメチルガリウム（ＴＭＧ）の流量：０〜３０ｓｃｃｍ、
アンモニア（ＮＨ₃）の流量：５ｓｌｍ、
ｎ型不純物：シラン（ＳｉＨ₄）、
圧力：９０Ｔｏｒｒ、
温度：１０００℃

ＡｌＮ層１８を形成した後には、ＡｌＮ層１８上に、ＭＯＣＶＤ法によりｎ型のＡｌＧａＮ層１１を形成する。

ＡｌＧａＮ層１１を形成する場合の条件は、例えば、以下のように設定する。
トリメチルアルミニウム（ＴＭＡ）の流量：０〜３０ｓｃｃｍ、
アンモニア（ＮＨ₃）の流量：５ｓｌｍ、
ｎ型不純物：シラン（ＳｉＨ₄）、
圧力：１００Ｔｏｒｒ、
温度：１１００℃

ＡｌＧａＮ層１１を形成した後には、ＡｌＧａＮ層１１上に、ＭＯＣＶＤ法によりｎ型のＧａＮ層１２を形成する。

ＧａＮ層１２を形成する場合の条件は、例えば、以下のように設定する。
トリメチルガリウム（ＴＭＧ）の流量：０〜５０ｓｃｃｍ、
アンモニア（ＮＨ₃）の流量：２０ｓｌｍ、
ｎ型不純物：シラン（ＳｉＨ₄）、
圧力：１００Ｔｏｒｒ、
温度：１１００℃

ＧａＮ層１２を形成した後には、ＧａＮ層１２上に、ＭＯＣＶＤ法によりｎ⁺ＧａＮ層１４を形成する。

ｎ⁺ＧａＮ層１４を形成する場合の条件は、例えば、以下のように設定する。
トリメチルガリウム（ＴＭＧ）の流量：０〜５０ｓｃｃｍ、
アンモニア（ＮＨ₃）の流量：２０ｓｌｍ、
ｎ型不純物：シラン（ＳｉＨ₄）

ｎ⁺ＧａＮ層１４を形成した後には、図５Ａ（ｂ）に示すように、例えばリフトオフ法により、ｎ⁺ＧａＮ層１４上にソース電極２０ｓを形成する。ソース電極２０ｓの形成の際には、例えば、Ｔａ膜を形成し、その上にＡｌ膜を形成する。

次いで、図５Ａ（ｃ）に示すように、ゲート用の開口部１９をｎ⁺ＧａＮ層１４、ＧａＮ層１２及びＡｌＧａＮ層１１に形成する。開口部１９の形成に際しては、例えば開口部１９を形成する予定の領域を露出するレジストパターンを形成し、このレジストパターンをマスクとしてｎ⁺ＧａＮ層１４、ＧａＮ層１２及びＡｌＧａＮ層１１を所定量だけエッチングすればよい。その後、レジストパターンは除去する。

その後、図５Ｂ（ｄ）に示すように、絶縁膜１３ａを表面の全体にプラズマＣＶＤ法により形成する。絶縁膜１３ａとしては、例えばシリコン窒化膜を形成する。

続いて、図５Ｂ（ｅ）に示すように、例えばリフトオフ法により、開口部１９内の絶縁膜１３ａ上にゲート電極２０ｇを形成する。ゲート電極２０ｇの形成の際には、例えば、Ｎｉ膜を形成し、その上にＡｕ膜を形成する。

なお、ソース電極２０ｓの形成を絶縁膜１３ａ及びゲート電極２０ｇの形成後に行ってもよい。この場合には、絶縁膜１３ａにソース電極２０ｓ用の開口部を形成することになる。絶縁膜１３ａの選択エッチング時には、例えばＳＦ₆ガスをエッチングガスとして用いる。

次いで、図５Ｂ（ｆ）に示すように、絶縁膜１６ａを表面の全体にプラズマＣＶＤ法により形成する。絶縁膜１６ａとしては、例えばシリコン窒化膜を形成する。

その後、図５Ｃ（ｇ）に示すように、絶縁膜１３ａ及び１６ａの選択エッチングを行い、ゲート電極２０ｇが絶縁膜１３ａ及び１６ａにより覆われた状態を維持しながら、ソース電極２０ｓを露出する。絶縁膜１３ａ及び１６ａの選択エッチング時には、例えばＳＦ₆ガスをエッチングガスとして用いる。なお、ゲート電極２０ｇのゲート用ワイヤ２６に接続される部分も露出する。

続いて、図５Ｃ（ｈ）に示すように、各ソース電極２０ｓに接するソース配線１５を、ゲート電極２０ｇのゲート用ワイヤ２６に接続される部分を除いて、表面側のほぼ全面に形成する。ソース配線１５の形成の際には、例えばＡｕ膜をめっき法で形成する。

次いで、ＳｉＣ基板１７を所定の厚さまで薄化する。この際には、例えば、ＳｉＣ基板１７の表面側に表面保護膜を形成した上で、裏面の研磨を行う。その後、ＳｉＣ基板１７の裏面の全体にドレイン電極２０ｄを形成する。その後、表面保護膜を除去する。

このようにして半導体装置を完成させることができる。

なお、絶縁膜１３ａのｎ⁺ＧａＮ層１４の表面よりも下方の部分がゲート絶縁膜１３に相当し、絶縁膜１３ａのｎ⁺ＧａＮ層１４の表面よりも上方の部分及び絶縁膜１６ａが絶縁膜１６に相当する。

なお、図７に示すように、ＳｉＣ基板１７に代えて導電性のＧａＮ基板３７を用いてもよい。この場合、ＧａＮ基板３７上にＡｌＧａＮ層１１を直接エピタキシャル成長させることが可能であるため、バッファ層として機能するＡｌＮ層１８は不要となる。

ここで、第２の実施形態について行ったシミュレーション及び実験について説明する。図８Ａ及び図８Ｂに第２の実施形態について行った種々のシミュレーション及び実験の結果を示す。このシミュレーション及び実験は、図７に示す構造に基づいて行った。図８Ａ（ａ）はシミュレーションの結果を示し、図８Ａ（ｂ）、図８Ｂ（ｃ）及び図８Ｂ（ｄ）は実測の結果を示す。

図８Ａ（ａ）は、ＡｌＧａＮ層１１の下面からの距離と電子の密度との関係を示す。このシミュレーションでは、ソース電極２０ｓを基準にしてドレイン電極２０ｄに１０Ｖの電圧を付与した。そして、ゲート電極２０ｇに印加する電圧を０Ｖ（オフ）又は５Ｖ（オン）として電子の密度を算出した。図８Ａ（ａ）に示すように、オフ時には、ＧａＮ層１２内の電子の密度がＡｌＧａＮ層１１内のそれよりも著しく高く、これらの間のヘテロ接合面でのキャリア密度の変化が極めて大きい。このため、ソース電極２０ｓとドレイン電極２０ｄとの間に電流が流れない。一方、ゲート電極２０ｇに５Ｖの電圧が付与されると（オン時）、ゲート電極２０ｇが生じる電界に電子が引き寄せられ、ＡｌＧａＮ層１１内の電子の密度が著しく高くなる。このため、ソース電極２０ｓとドレイン電極２０ｄとの間に電流が流れるようになる。

図８Ａ（ｂ）は、ゲート電極２０ｇに印加された電圧（ゲート電圧Ｖｇ）と、ソース電極２０ｓ及びドレイン電極２０ｄの間に流れる電流の密度（ソース−ドレイン間の電流密度Ｉｄｓ）との関係を示す。図８Ａ（ｂ）に示すように、ノーマリーオフ動作が確認された。図８Ｂ（ｃ）は、ゲート電圧Ｖｇを０Ｖ〜５Ｖに変化させた場合のドレイン電極２０ｄに印加された電圧（ドレイン電圧Ｖｄ）と電流密度Ｉｄｓとの関係を示す。図８Ｂ（ｃ）に示すように、オン動作時には適切な密度で電流が流れた。図８Ｂ（ｄ）は、ゲート電圧Ｖｇを０Ｖとしたときのドレイン電圧Ｖｄと電流密度Ｉｄｓとの関係を示す。図８Ｂ（ｄ）に示すように、良好なダイオード特性が得られた。

（第３の実施形態）
次に、第３の実施形態について説明する。図９は、第３の実施形態に係る半導体装置を示す図である。

第３の実施形態では、図９（ａ）に示すように、ＡｌＧａＮ層１１とＧａＮ層１２との間に、厚さ方向でＡｌ及びＧａの割合が変化するｎ型のＡｌ_XＧａ_1-XＮ層２１が設けられている。図９（ｂ）に示すように、Ａｌ_XＧａ_1-XＮ層２１内では、ＧａＮ層１２との界面におけるＡｌの割合は２０原子％（Ｘ＝０．２）である。そして、ＡｌＧａＮ層１１に近づくほどＡｌの割合は曲線的に低くなっており、ＡｌＧａＮ層１１との界面におけるＡｌの割合は０原子％である。他の構成は第２の実施形態と同様である。

このような第３の実施形態では、ＡｌＧａＮ層１１とＡｌ_XＧａ_1-XＮ層２１とがヘテロ接合し、Ａｌ_XＧａ_1-XＮ層２１とＧａＮ層１２とがヘテロ接合している。従って、ＡｌＧａＮ層１１が第１の実施形態の半導体層１と同様に機能し、Ａｌ_XＧａ_1-XＮ層２１及びＧａＮ層１２が半導体層２と同様に機能する。更に、Ａｌ_XＧａ_1-XＮ層２１が半導体層１と同様に機能し、ＧａＮ層１２が半導体層２と同様に機能する。このため、第３の実施形態の構造は、ヘテロ接合における伝導帯のエネルギの差が第２の実施形態より大きい構造と等価であるといえる。従って、第２の実施形態よりもオフ時の電流を確実に阻止することが可能である。つまり、リークによる電力損失の発生をより一層低減することが可能である。

なお、図９（ｂ）中の破線で示すように、Ａｌ_XＧａ_1-XＮ層２１中のＡｌ及びＧａの割合が直線的に変化していてもよい。

Ａｌ_XＧａ_1-XＮ層２１は、例えば、反応管１４０内に供給するＴＭＡ及びＴＭＧの量を連続的又は段階的に変化させることにより形成することができる。

また、第２の実施形態と同様に、ＧａＮ基板３７が用いられ、ＡｌＮ層１８が省略されていてもよい。

ここで、第３の実施形態について行ったシミュレーション及び実験について説明する。図１０Ａ及び図１０Ｂに第３の実施形態について行った種々のシミュレーション及び実験の結果を示す。このシミュレーション及び実験は、図７に示す構造と同様に、ＧａＮ基板３７が用いられ、ＡｌＮ層１８が省略された構造に基づいて行った。図１０Ａ（ａ）はシミュレーションの結果を示し、図１０Ａ（ｂ）、図１０Ｂ（ｃ）及び図１０Ｂ（ｄ）は実測の結果を示す。

図１０Ａ（ａ）は、ＡｌＧａＮ層１１の下面からの距離と電子の密度との関係を示す。このシミュレーションでは、ソース電極２０ｓを基準にしてドレイン電極２０ｄに１０Ｖの電圧を付与した。そして、ゲート電極２０ｇに印加する電圧を０Ｖ（オフ）又は５Ｖ（オン）として電子の密度を算出した。図１０Ａ（ａ）に示すように、オフ時には、ＧａＮ層１２内の電子の密度がＡｌ_XＧａ_1-XＮ層２１内のそれよりも著しく高く、また、Ａｌ_XＧａ_1-XＮ層２１内の電子の密度がＡｌＧａＮ層１１内のそれよりも著しく高く、これらの間のヘテロ接合面でのキャリア密度の変化が極めて大きい。このため、ソース電極２０ｓとドレイン電極２０ｄとの間に電流が流れない。一方、ゲート電極２０ｇに５Ｖの電圧が付与されると（オン時）、ゲート電極２０ｇが生じる電界に電子が引き寄せられ、ＡｌＧａＮ層１１及びＡｌ_XＧａ_1-XＮ層２１内の電子の密度が著しく高くなる。このため、ソース電極２０ｓとドレイン電極２０ｄとの間に電流が流れるようになる。

図１０Ａ（ｂ）は、ゲート電圧Ｖｇと電流密度Ｉｄｓとの関係を示す。図１０Ａ（ｂ）に示すように、ノーマリーオフ動作が確認された。図１０Ｂ（ｃ）は、ゲート電圧Ｖｇを０Ｖ〜５Ｖに変化させた場合のドレイン電圧Ｖｄと電流密度Ｉｄｓとの関係を示す。図１０Ｂ（ｃ）に示すように、オン動作時には適切な密度で電流が流れた。図１０Ｂ（ｄ）は、ゲート電圧Ｖｇを０Ｖとしたときのドレイン電圧Ｖｄと電流密度Ｉｄｓとの関係を示す。図１０Ｂ（ｄ）に示すように、良好なダイオード特性が得られた。

（第４の実施形態）
次に、第４の実施形態について説明する。図１１は、第４の実施形態に係る半導体装置を示す図である。

第４の実施形態では、図１１（ａ）に示すように、ＡｌＧａＮ層１１に代えて、厚さ方向でＡｌ及びＧａの割合が変化するｎ型のＡｌ_YＧａ_1-YＮ層２２が設けられている。図１１（ｂ）に示すように、Ａｌ_YＧａ_1-YＮ層２２内では、ＧａＮ層１２との界面におけるＡｌの割合は２０原子％（Ｘ＝０．２）である。そして、ＡｌＮ層１８に近づくほどＡｌの割合は曲線的に低くなっており、ＡｌＮ層１８との界面におけるＡｌの割合は０原子％である。他の構成は第２の実施形態と同様である。

このような第４の実施形態では、Ａｌ_YＧａ_1-YＮ層２２の下部の組成がＧａＮに極めて近いため、第２の実施形態よりもオン抵抗が低くなる。従って、ダイオードの順方向電流が大きくなり、より高速でノイズの少ないスイッチング動作が可能となる。また、第２の実施形態と同様に、ＧａＮ基板３７を用いることが可能であり、ＧａＮ基板３７を用いた場合には、ＧａＮ基板３７とＡｌ_YＧａ_1-YＮ層２２との間の格子整合が極めて良好なものとなる。このため、結晶の配向も極めて良好になり、より高い歩留まり及び信頼性を得ることができる。

なお、図１１（ｂ）中の破線で示すように、Ａｌ_YＧａ_1-YＮ層２２中のＡｌ及びＧａの割合が直線的に変化していてもよい。

Ａｌ_YＧａ_1-YＮ層２２は、例えば、反応管１４０内に供給するＴＭＡ及びＴＭＧの量を連続的又は段階的に変化させることにより形成することができる。

ここで、第４の実施形態について行ったシミュレーション及び実験について説明する。図１２Ａ及び図１２Ｂに第４の実施形態について行った種々のシミュレーション及び実験の結果を示す。このシミュレーション及び実験は、図７に示す構造と同様に、ＧａＮ基板３７が用いられ、ＡｌＮ層１８が省略された構造に基づいて行った。図１２Ａ（ａ）はシミュレーションの結果を示し、図１２Ａ（ｂ）、図１２Ｂ（ｃ）及び図１２Ｂ（ｄ）は実測の結果を示す。

図１２Ａ（ａ）は、Ａｌ_YＧａ_1-YＮ層２２の下面からの距離と電子の密度との関係を示す。このシミュレーションでは、ソース電極２０ｓを基準にしてドレイン電極２０ｄに１０Ｖの電圧を付与した。そして、ゲート電極２０ｇに印加する電圧を０Ｖ（オフ）又は５Ｖ（オン）として電子の密度を算出した。図１２Ａ（ａ）に示すように、オフ時には、ＧａＮ層１２内の電子の密度がＡｌ_YＧａ_1-YＮ層２２内のそれよりも著しく高く、これらの間のヘテロ接合面でのキャリア密度の変化が極めて大きい。このため、ソース電極２０ｓとドレイン電極２０ｄとの間に電流が流れない。一方、ゲート電極２０ｇに５Ｖの電圧が付与されると（オン時）、ゲート電極２０ｇが生じる電界に電子が引き寄せられ、Ａｌ_YＧａ_1-YＮ層２２内の電子の密度が著しく高くなる。このため、ソース電極２０ｓとドレイン電極２０ｄとの間に電流が流れるようになる。

図１２Ａ（ｂ）は、ゲート電圧Ｖｇと電流密度Ｉｄｓとの関係を示す。図１２Ａ（ｂ）に示すように、ノーマリーオフ動作が確認された。図１２Ｂ（ｃ）は、ゲート電圧Ｖｇを０Ｖ〜５Ｖに変化させた場合のドレイン電圧Ｖｄと電流密度Ｉｄｓとの関係を示す。図１２Ｂ（ｃ）に示すように、オン動作時には適切な密度で電流が流れた。図１２Ｂ（ｄ）は、ゲート電圧Ｖｇを０Ｖとしたときのドレイン電圧Ｖｄと電流密度Ｉｄｓとの関係を示す。図１２Ｂ（ｄ）に示すように、良好なダイオード特性が得られた。

なお、いずれの実施形態においても、ＧａＮ層１２の代わりに、Ａｌの割合（Ａｌ原子及びＧａ原子の総量に対するＡｌ原子の割合）がＡｌＧａＮ層１１よりも低いＡｌＧａＮ層を用いてもよい。また、ＡｌＧａＮ層１１及びＧａＮ層１２の代わりに、ＡｌＩｎＧａＮ層を用いてもよい。この場合も、ＧａＮ層１２の代わりに用いられるＡｌＩｎＧａＮ層のＡｌの割合は、ＡｌＧａＮ層１１の代わりに用いられるＡｌＩｎＧａＮ層のＡｌの割合よりも低くする。

例えば、第１の半導体層１を構成する半導体のヘテロ接合面における組成がＡｌ_aＩｎ_bＧａ_1-a-bＮが表わされ、第２の半導体層２を構成する半導体のヘテロ接合面における組成がＡｌ_cＩｎ_dＧａ_1-c-dＮで表わされ、０≦ｃ＜ａ≦１、０≦ｂ＜１及び０≦ｄ＜１が満たされていればよい。

また、ＡｌＮ層１８とＡｌＧａＮ層１１との間にｎ型のＡｌＧａＮ層がバッファ層として形成されていてもよく、ＡｌＮ層１８の代わりにｎ型のＡｌＧａＮ層がバッファ層として形成されていてもよい。更に、半導体層１、ＡｌＧａＮ層１１、Ａｌ_XＧａ_1-XＮ層２１、及びＡｌ_YＧａ_1-YＮ層２２等の導電型がｐ型でもよく、半導体層１、ＡｌＧａＮ層１１、Ａｌ_XＧａ_1-XＮ層２１、及びＡｌ_YＧａ_1-YＮ層２２等に不純物が導入されていなくてもよい。

また、いずれの実施形態においても、基板及び各層の材料、厚さ及び不純物濃度等は特に限定されない。例えば、基板として、導電性のＳｉＣ基板及びＧａＮ基板の他に、導電性シリコン基板等を用いてもよい。なお、導電性のＧａＮ基板を用いる場合には、その表面が無極性面となっているものを用いることが好ましい。無用な二次元電子ガスの発生を抑制するためである。

また、これらの半導体装置の用途は特に限定されず、サーバ及びパーソナルコンピュータの電源、並びに自動車等の部品として用いることができる。

以下、本発明の諸態様を付記としてまとめて記載する。

（付記１）
第１の半導体層と、
前記第１の半導体層とヘテロ接合した第２の半導体層と、
前記第１の半導体層と前記第２の半導体層との間のヘテロ接合面の電位を制御するゲート電極と、
前記第１の半導体層に接続されたドレイン電極と、
前記第２の半導体層に接続されたソース電極と、
を有することを特徴とする半導体装置。

（付記２）
前記第１の半導体層を構成する半導体の前記ヘテロ接合面における組成は、Ａｌ_aＩｎ_bＧａ_1-a-bＮで表わされ、
前記第２の半導体層を構成する半導体の前記ヘテロ接合面における組成は、Ａｌ_cＩｎ_dＧａ_1-c-dＮで表わされ、
０≦ｃ＜ａ≦１、０≦ｂ＜１及び０≦ｄ＜１の関係が成り立つことを特徴とする付記１に記載の半導体装置。

（付記３）
前記第１の半導体層を構成する半導体の前記ヘテロ接合面におけるバンドギャップは、前記第２の半導体層を構成する半導体の前記ヘテロ接合面におけるバンドギャップよりも大きいことを特徴とする付記１又は２に記載の半導体装置。

（付記４）
前記第２の半導体層は、
前記ヘテロ接合面に接し、前記ヘテロ接合面から離間するほどバンドギャップが大きくなる第１の領域と、
前記第１の領域とヘテロ接合した第２の領域と、
を有し、
前記ゲート電極は、前記第１の領域と前記第２の領域との間のヘテロ接合面の電位も制御することを特徴とする付記３に記載の半導体装置。

（付記５）
前記第１の半導体層は、前記ヘテロ接合面に接し、前記ヘテロ接合面から離間するほどバンドギャップが小さくなる領域を有することを特徴とする付記３又は４に記載の半導体装置。

（付記６）
少なくとも前記第２の半導体層に前記ヘテロ接合面まで到達する開口部が形成されており、
前記ゲート電極は、前記開口部内に設けられていることを特徴とする付記１乃至５のいずれか１項に記載の半導体装置。

（付記７）
前記ゲート電極と前記ヘテロ接合面との間に設けられたゲート絶縁膜を有することを特徴とする付記６に記載の半導体装置。

（付記８）
前記ゲート絶縁膜はシリコン窒化物を含むことを特徴とする付記７に記載の半導体装置。

（付記９）
互いにヘテロ接合する第１の半導体層及び第２の半導体層を形成する工程と、
前記第１の半導体層と前記第２の半導体層との間のヘテロ接合面の電位を制御するゲート電極を形成する工程と、
前記第１の半導体層に接続されるドレイン電極及び前記第２の半導体層に接続されるソース電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。

（付記１０）
前記第１の半導体層を構成する半導体の前記ヘテロ接合面における組成は、Ａｌ_aＩｎ_bＧａ_1-a-bＮで表わされ、
前記第２の半導体層を構成する半導体の前記ヘテロ接合面における組成は、Ａｌ_cＩｎ_dＧａ_1-c-dＮで表わされ、
０≦ｃ＜ａ≦１、０≦ｂ＜１及び０≦ｄ＜１の関係が成り立つことを特徴とする付記９に記載の半導体装置の製造方法。

１、２：半導体層
３：ゲート絶縁膜
１０ｇ：ゲート電極
１０ｓ：ソース電極
１０ｄ：ドレイン電極
１１：ＡｌＧａＮ層
１２：ＧａＮ層
１３：ゲート絶縁膜
１４：ｎ⁺ＧａＮ層
２１：Ａｌ_XＧａ_1-XＮ層
２２：Ａｌ_YＧａ_1-YＮ層
３７：ＧａＮ基板

Claims

第１の半導体層と、
前記第１の半導体層とヘテロ接合した第２の半導体層と、
前記第１の半導体層と前記第２の半導体層との間のヘテロ接合面の電位を制御するゲート電極と、
前記第１の半導体層に接続されたドレイン電極と、
前記第２の半導体層に接続されたソース電極と、
を有し、
前記第１の半導体層は、前記ヘテロ接合面から離間するほど、連続的又は段階的にバンドギャップが小さくなる領域を含むことを特徴とする半導体装置。
第１の半導体層と、
前記第１の半導体層とヘテロ接合した第２の半導体層と、
前記第１の半導体層と前記第２の半導体層との間のヘテロ接合面の電位を制御するゲート電極と、
前記第１の半導体層に接続されたドレイン電極と、
前記第２の半導体層に接続されたソース電極と、
を有し、
前記第２の半導体層は、
前記ヘテロ接合面に接し、前記ヘテロ接合面から離間するほどバンドギャップが大きくなる第１の領域と、
前記第１の領域とヘテロ接合した第２の領域と、
を含み、
前記ゲート電極は、前記第１の領域と前記第２の領域との間のヘテロ接合面の電位も制御することを特徴とする半導体装置。
前記第１の半導体層を構成する半導体の前記ヘテロ接合面における組成は、Ａｌ_aＩｎ_bＧａ_1-a-bＮで表わされ、
前記第２の半導体層を構成する半導体の前記ヘテロ接合面における組成は、Ａｌ_cＩｎ_dＧａ_1-c-dＮで表わされ、
０≦ｃ＜ａ≦１、０≦ｂ＜１及び０≦ｄ＜１の関係が成り立つことを特徴とする請求項１又は２に記載の半導体装置。
前記第１の半導体層を構成する半導体の前記ヘテロ接合面におけるバンドギャップは、前記第２の半導体層を構成する半導体の前記ヘテロ接合面におけるバンドギャップよりも大きいことを特徴とする請求項１乃至３の何れか１項に記載の半導体装置。
互いにヘテロ接合する第１の半導体層及び第２の半導体層を形成する工程と、
前記第１の半導体層と前記第２の半導体層との間のヘテロ接合面の電位を制御するゲート電極を形成する工程と、
前記第１の半導体層に接続されるドレイン電極及び前記第２の半導体層に接続されるソース電極を形成する工程と、
前記第１の半導体層に、前記ヘテロ接合面から離間するほど、連続的又は段階的にバンドギャップが小さくなる領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
互いにヘテロ接合する第１の半導体層及び第２の半導体層を形成する工程と、
前記第１の半導体層に接続されるドレイン電極及び前記第２の半導体層に接続されるソース電極を形成する工程と、
前記第１の半導体層と前記第２の半導体層との間のヘテロ接合面から離間するほどバンドギャップが大きくなる第１の領域と、前記第１の領域とヘテロ接合した第２の領域とを、前記第２の半導体層に形成する工程と、
前記第１の半導体層と前記第２の半導体層との間のヘテロ接合面の電位と、前記第１の領域と前記第２の領域との間のヘテロ接合面の電位とを制御するゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。