KR20110134332A - 출력 회로와 데이터 드라이버 및 표시 장치 - Google Patents

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Abstract

고속 동작에 대응 가능하게 하고, 소비 전력을 억제 가능하게 하고, 차동단을 단일 도전형으로 간소화한 구성에서도, 충전 및 방전에서의 출력 전압 파형의 대칭성을 실현한다. 제1 차동쌍(111, 112)과, 제1 차동쌍의 출력 전류를 받는 제1 도전형의 제1 커런트 미러(130)와, 제2 도전형의 제2 커런트 미러(140)와, 제1, 제2 커런트 미러의 입력(N2, N4) 사이에 접속된 제1 부유 전류원 회로(150)와, 제1, 제2 커런트 미러의 출력(N1, N3) 사이에 접속된 제2 부유 전류원 회로(160)를 구비한 차동 입력단과, 제1 도전형의 제1 트랜지스터(101)와, 제2 도전형의 제2 트랜지스터(102)를 구비한 출력 증폭단(110)과, 제1 전원 단자(E1)에 일단이 접속된 제1 및 제2 전류원(121, 123)과, 출력 단자(2)에 접속된 제1 단자와, 제1 전류원(121)의 타단에 접속된 제2 단자와, 입력 단자(1)에 접속된 제어 단자를 갖는 제2 도전형의 제3 트랜지스터(103)와, 제2 전류원(123)의 타단에 접속된 제1 단자와, 제2 커런트 미러(140)의 입력측의 미리 정해진 노드(N4)에 접속된 제2 단자와, 제1 전류원(121)의 타단과 제3 트랜지스터(103)의 제2 단자와의 접속점(3)에 접속된 제어 단자를 갖는 제1 도전형의 제4 트랜지스터(105)와, 제2 전원 단자(E2)에 일단이 접속된 제3 및 제4 전류원(122, 124)과, 출력 단자(2)에 접속된 제1 단자와, 제3 전류원(122)의 타단에 접속된 제2 단자와, 입력 단자(1)에 접속된 제어 단자를 갖는 제1 도전형의 제5 트랜지스터(104)와, 제4 전류원(124)의 타단에 접속된 제1 단자와, 제1 커런트 미러(130)의 입력측의 미리 정해진 노드(N2)에 접속된 제2 단자와, 제3 전류원(122)의 타단과 제5 트랜지스터(104)의 제2 단자와의 접속점(4)에 접속된 제어 단자를 갖는 제2 도전형의 제6 트랜지스터(106)를 구비한 전류 제어 회로(120)를 포함한다.

Description

출력 회로와 데이터 드라이버 및 표시 장치{OUTPUT CIRCUIT, DATA DRIVER, AND DISPLAY DEVICE}
본 발명은, 출력 회로와 그것을 이용한 데이터 드라이버 및 표시 장치에 관한 것이다.
최근, 표시 장치는, 박형, 경량, 저소비 전력을 특징으로 하는 액정 표시 장치(LCD)가 폭넓게 보급되고, 휴대 전화기(모바일 폰, 셀룰러 폰)나 PDA(퍼스널 디지털 어시스턴트), 노트북 PC 등의 모바일 기기의 표시부에 많이 이용되어 왔다. 그러나 최근에는 액정 표시 장치의 대화면화나 동화상 대응의 기술도 높아져, 모바일 용도뿐만 아니라 거치형의 대화면 표시 장치나 대화면 액정 텔레비전도 실현 가능해지고 있다. 이들 액정 표시 장치로서는, 고정밀 표시가 가능한 액티브 매트릭스 구동 방식의 액정 표시 장치가 이용되고 있다. 또한 박형 표시 디바이스로서 유기 발광 다이오드(Organic light-emitting diode : OLED)를 이용한 액티브 매트릭스 구동 방식의 표시 장치도 개발되고 있다.
도 24를 참조하여, 액티브 매트릭스 구동 방식의 박형 표시 장치(액정 표시 장치 및 유기 발광 다이오드 표시 장치)의 전형적인 구성에 대하여 개략적으로 설명해 둔다. 또한, 도 24의 (A)에는, 박형 표시 장치의 주요부 구성이 블록도로 도시되고, 도 24의 (B)에는, 액정 표시 장치의 표시 패널의 단위 화소의 주요부 구성, 도 24의 (C)에는, 유기 발광 다이오드 표시 장치의 표시 패널의 단위 화소의 주요부 구성이 각각 도시되어 있다. 도 24의 (B), 및 도 24의 (C)의 단위 화소는, 모식적인 등가 회로로 도시한다.
도 24의 (A)를 참조하면, 일반적으로, 액티브 매트릭스 구동 방식의 박형 표시 장치는, 전원 회로(940), 표시 컨트롤러(950), 표시 패널(960), 게이트 드라이버(970), 데이터 드라이버(980)로 구성된다. 표시 패널(960)은, 화소 스위치(964)와 표시 소자(963)를 포함하는 단위 화소가 매트릭스 형상으로 배치되는(예를 들면 컬러 SXGA(Super eXtended Graphics Array) 패널의 경우, 1280×3화소열×1024화소행), 각 단위 화소에 게이트 드라이버(970)로부터 출력되는 주사 신호를 보내는 주사선(961)과, 데이터 드라이버(980)로부터 출력되는 계조 전압 신호를 보내는 데이터선(962)이 격자 형상으로 배선된다. 또한, 게이트 드라이버(970) 및 데이터 드라이버(980)는, 표시 컨트롤러(950)에 의해 제어되고, 각각 필요한 클럭 CLK, 제어 신호 등이 표시 컨트롤러(950)로부터 공급되고, 영상 데이터는, 디지털 신호로 데이터 드라이버(980)에 공급된다. 전원 회로(940)는, 게이트 드라이버(970), 데이터 드라이버(980)에 필요한 전원을 공급한다. 표시 패널(960)은, 반도체 기판으로 구성되고, 특히 대화면 표시 장치에서는 글래스 기판이나 플라스틱 기판 등의 절연성 기판 상에 박막 트랜지스터(TFT)로 화소 스위치 등을 형성한 반도체 기판이 널리 사용되고 있다.
상기 표시 장치는, 화소 스위치(964)의 온ㆍ오프를 주사 신호에 의해 제어하고, 화소 스위치(964)가 온으로 될 때에, 영상 데이터에 대응한 계조 전압 신호가 표시 소자(963)에 인가되고, 그 계조 전압 신호에 따라서 표시 소자(963)의 휘도가 변화함으로써 화상을 표시하는 것이다.
1화면분의 데이터의 재기입은, 1프레임 기간(60㎐ 구동 시는 통상, 약 0.017초)에서 행해지고, 각 주사선(961)에서 1화소행마다(라인마다), 순차적으로, 선택(화소 스위치(964)가 온)되고, 선택 기간 내에, 각 데이터선(962)으로부터 계조 전압 신호가 화소 스위치(964)를 통하여 표시 소자(963)에 공급된다. 또한, 복수 화소행을 대응하는 복수의 주사선에서 동시에 선택하거나, 60㎐ 이상의 프레임 주파수에서 구동되는 경우도 있다.
액정 표시 장치의 경우, 도 24의 (A) 및 도 24의 (B)를 참조하면, 표시 패널(960)은, 단위 화소로서 화소 스위치(964)와 투명한 화소 전극(973)을 매트릭스 형상으로 배치한 반도체 기판과, 면 전체에 1개의 투명한 전극(974)을 형성한 대향 기판과, 이들 2매의 기판을 대향시켜 사이에 액정을 봉입한 구조로 이루어진다. 또한 단위 화소를 구성하는 표시 소자(963)는, 화소 전극(973), 대향 기판 전극(974), 액정 용량(971) 및 보조 용량(972)을 구비하고 있다. 또한 표시 패널의 배면에 광원으로서 백라이트를 구비하고 있다.
주사선(961)으로부터의 주사 신호에 의해 화소 스위치(964)가 온(도통)으로 될 때에, 데이터선(962)으로부터의 계조 전압 신호가 화소 전극(973)에 인가되어, 각 화소 전극(973)과 대향 기판 전극(974)과의 사이의 전위차에 의해 액정을 투과하는 백라이트로부터의 광의 투과율이 변화하고, 화소 스위치(964)가 오프(비도통)로 된 후도, 그 전위차를 액정 용량(971) 및 보조 용량(972)에서 일정 기간 유지함으로써 표시가 행해진다.
또한, 액정 표시 장치의 구동에서는 액정의 열화를 방지하기 위해서, 대향 기판 전극(974)의 커먼 전압에 대하여 각 화소 전극(973)의 전압 극성(플러스 또는 마이너스)을 통상 1프레임 주기로 절환하는 구동(반전 구동)이 행해진다. 대표적인 구동으로서, 인접 화소간에서 상이한 전압 극성으로 되도록 하는 도트 반전 구동이나 인접 화소열간에서 상이한 전압 극성으로 되도록 하는 컬럼 반전 구동이 있다. 데이터선(962)에는, 도트 반전 구동에서는 1선택 기간(1데이터 기간)마다 상이한 전압 극성의 계조 전압 신호가 출력되고, 컬럼 반전 구동에서는 1프레임 기간 내의 각 선택 기간(1데이터 기간)은 동일한 전압 극성이고, 1프레임 기간마다 상이한 전압 극성의 계조 전압 신호가 출력된다.
유기 발광 다이오드 표시 장치의 경우, 도 24의 (A) 및 도 24의 (C)를 참조하면, 표시 패널(960)은, 단위 화소로서, 화소 스위치(964), 및, 2개의 박막 전극층 사이에 끼워진 유기막으로 이루어지는 유기 발광 다이오드(982), 유기 발광 다이오드(982)에 공급하는 전류를 제어하는 박막 트랜지스터(TFT)(981)를 매트릭스 형상으로 배치한 반도체 기판으로 이루어진다. TFT(981)와 유기 발광 다이오드(982)는, 상이한 전원 전압이 공급되는 전원 단자(984, 985)와의 사이에 직렬 형태로 접속되어 있고, TFT(981)의 제어 단자 전압을 유지하는 보조 용량(983)을 더 구비한다. 또한, 1화소에 대응한 표시 소자(963)는, TFT(981), 유기 발광 다이오드(982), 전원 단자(984, 985) 및 보조 용량(983)으로 구성된다.
주사선(961)으로부터의 주사 신호에 의해 화소 스위치(964)가 온(도통)으로 될 때에, 데이터선(962)으로부터의 계조 전압 신호가 TFT(981)의 제어 단자에 인가되고, 그 계조 전압 신호에 대응한 전류가, TFT(981)에 의해 유기 발광 다이오드(982)에 공급되고, 전류에 따른 휘도로 유기 발광 다이오드(982)가 발광함으로써 표시가 행해진다. 화소 스위치(964)가 오프(비도통)로 된 후도, TFT(981)의 제어 단자에 인가된 그 계조 전압 신호를 보조 용량(983)에서 일정 기간 유지함으로써 발광이 유지된다. 또한 화소 스위치(964), TFT(981)는 n채널형 트랜지스터의 예를 나타내지만, p채널형 트랜지스터로 구성하는 것도 가능하다. 또한 유기 발광 다이오드는 전원 단자(984)측에 접속되는 구성도 가능하다. 또한, 유기 발광 다이오드 표시 장치의 구동에서는, 액정 표시 장치와 같은 반전 구동은 필요없고, 1선택 기간(1데이터 기간)마다 화소에 대응한 계조 전압 신호가 출력된다.
또한, 유기 발광 다이오드 표시 장치는, 상기에 설명한 데이터선(962)으로부터의 계조 전압 신호에 대응하여 표시를 행하는 구성과는 별도로, 데이터 드라이버로부터 출력된 계조 전류 신호를 받아 표시를 행하는 구성도 있지만, 본 명세서에서는 데이터 드라이버로부터 출력된 계조 전압 신호를 받아 표시를 행하는 구성에 한정하여 설명하지만, 본 발명은 이러한 구성에만 한정되는 것이 아닌 것은 물론이다.
도 24의 (A)에서, 게이트 드라이버(970)는, 적어도 2치의 주사 신호를 공급하면 되는 것에 대하여, 데이터 드라이버(980)는, 각 데이터선(962)을 계조수에 따른 다치 레벨의 계조 전압 신호로 구동하는 것이 필요로 된다. 이 때문에, 데이터 드라이버(980)는, 영상 데이터에 대응한 계조 전압 신호를 데이터선(962)에 증폭 출력하는 출력 회로를 구비하고 있다.
박형 표시 장치를 갖는 하이엔드 용도의 모바일 기기, 노트북 PC, 모니터, TV 등에서는 최근 고화질화의 수요가 높아지고 있다. 구체적으로는, RGB 각 8비트 영상 데이터(약 1680만색) 이상의 다색화(다계조화)나, 동화상 특성 향상이나 3차원 표시 대응을 위해서 프레임 주파수(1화면을 재기입하는 구동 주파수)를 120㎐나 그 이상 더 높게 하는 요구도 나오기 시작하고 있다. 프레임 주파수가 N배 로 되면, 1데이터 출력 기간은 약 1/N로 된다.
표시 장치의 데이터 드라이버는, 다계조화에 대응한 고정밀도의 전압 출력과 함께, 데이터선의 고속 구동이 요구되도록 되고 있다. 그 때문에, 데이터 드라이버(980)의 출력 회로는, 데이터선 용량을 고속으로 충방전하기 위해서 고구동 능력이 요구된다. 또한, 표시 소자에의 계조 전압 신호의 기입의 균일화를 도모하기 위해서, 충전 시 및 방전 시의 데이터선 구동 파형의 스루 레이트의 대칭성도 요구된다. 그러나, 출력 회로는, 그 고구동 능력화에 의해 소비 전류가 증가한다. 이 때문에, 출력 회로에서는, 소비 전력의 증가나 발열의 문제도 새롭게 생기고 있다.
표시 장치의 데이터선을 고속 구동하는 기술로서 이하의 기술이 개시되어 있다.
도 25는, 특허 문헌 1(일본 특개 2007-208316호 공보)의 도 1로부터 인용한 도면이다. 이 출력 회로는, P형 차동 입력단(60A) 및 N형 차동 입력단(60B)으로 이루어지는 차동 입력단(50)과, 커런트 미러부(70)와, 푸시풀형의 출력단(80)과, 제1 보조 전류원부(60C)와, 제2 보조 전류원부(60D)와, 제어 회로(90)와, 출력 보조 회로(100)를 구비하고 있다. P형 차동 입력단(60A)은, 전원 VDD와 노드 N1과의 사이에 접속된 제1 전류원(51)과, 노드 N1에 소스가 공통 접속되고, 드레인이 노드 N13, N14에 접속되며, 게이트가 IN, OUT에 접속된 PMOS 트랜지스터(Pch 트랜지스터)(61, 62)를 구비하고 있다.
N형 차동 입력단(60B)은, 노드 N2와 전원 VSS 사이에 접속된 제2 전류원(52)과, 노드 N2에 소스가 공통 접속되고, 노드 N11, N12에 드레인이 접속되며, 게이트가 IN, OUT에 접속된 NMOS 트랜지스터(Nch 트랜지스터)(63, 64)를 구비하고 있다.
커런트 미러부(70)는, 노드 N12 및 노드 N14에 제1 전원 전류를 흘리고, 노드 N11 및 노드 N13에, 제1 전원 전류에 대응한 제2 전원 전류를 흘린다. 커런트 미러부(70)에서, PMOS 트랜지스터(71)와, 저항(73)과, NMOS 트랜지스터(75)가 VDD와 VSS와의 사이에 직렬로 접속되고, PMOS 트랜지스터(72), 저항(74)과, NMOS 트랜지스터(76)가 VDD와 VSS와의 사이에 직렬로 접속되어 있다. PMOS 트랜지스터(71)의 게이트와 드레인이 접속되고, PMOS 트랜지스터(71, 72)의 게이트끼리가 접속되어 있다. NMOS 트랜지스터(75)의 게이트와 드레인이 접속되고, NMOS 트랜지스터(75, 76)의 게이트끼리가 접속되어 있다.
푸시풀형의 출력단(80)은, 소스가 전원 VDD에 접속되고, 노드 N11에 게이트가 접속되며, 드레인이 OUT에 접속된 PMOS 트랜지스터(81)와, 소스가 VSS에 접속되고, 게이트가 N13에 접속되며, 드레인이 OUT에 접속된 NMOS 트랜지스터(82)를 갖는다. PMOS 트랜지스터(81)의 게이트(노드 N11) 및 드레인 사이에는, 위상 보상용의 용량(83)이 접속되고, NMOS 트랜지스터(82)의 게이트(노드 N13) 및 드레인 사이에도, 위상 보상용의 용량(84)이 접속되어 있다.
제1 보조 전류원부(60C)는, 전원 VDD에 일단이 접속된 제3 전류원(53)과, 제3 전류원(53)의 타단에 소스가 접속되고, 노드 N15에 게이트가 접속되며, 드레인이 노드 N1에 접속된 PMOS 트랜지스터(65)와, 제3 전류원(53)의 타단에 소스가 접속되고, 노드 N17에 게이트가 접속되며, 드레인이 노드 N1에 접속된 PMOS 트랜지스터(65-9)를 구비하고 있다. 제2 보조 전류원부(60D)는, 전원 VSS에 일단이 접속된 제4 전류원(54)과, 제4 전류원(54)의 타단에 소스가 접속되고, 노드 N16에 게이트가 접속되며, 드레인이 노드 N2에 접속된 NMOS 트랜지스터(66)와, 제4 전류원(54)의 타단에 소스가 접속되고, 노드 N18에 게이트가 접속되며, 드레인이 노드 N2에 접속된 NMOS 트랜지스터(66-10)를 구비하고 있다.
제어 회로(90)는, 제어부(93)와, 출력단 보조부(94)와, 전류원(91, 92)을 갖고, 이 전류원(91), 제어부(93) 및 전류원(92)이, VDD와 VSS와의 사이에 직렬로 접속되고, 또한, 출력단 보조부(94)가, 노드 N11과 노드 N13과의 사이에 접속되어 있다. 제어부(93)는, 드레인이 노드 N15에 접속되고 게이트가 IN에 접속되며 소스가 OUT에 접속된 NMOS 트랜지스터(93-1)(제1 검출 트랜지스터)와, 소스가 OUT에 접속되고, 게이트가 IN에 접속되며, 드레인이 노드 N16에 접속된 PMOS 트랜지스터(93-2)(제2 검출 트랜지스터)를 구비하고 있다. 제어부(93)는, IN과 OUT간의 전위차를 검출하고, IN과 OUT간의 전위차의 검출 결과에 기초하여, PMOS 트랜지스터(65) 및 PMOS 트랜지스터(94-7)와, NMOS 트랜지스터(66) 및 NMOS 트랜지스터(94-8)의 각각의 게이트 전위를 제어한다.
출력단 보조부(94)는, 노드 N11에 소스가 접속되고, 게이트가 노드 N15에 접속되며, 드레인이 OUT에 접속된 pMOS 트랜지스터(94-7)와, 노드 N13에 소스가 접속되고, 게이트가 노드 N16에 접속되며, 드레인이 OUT에 접속된 pMOS 트랜지스터(94-8)를 구비하고 있다.
출력 보조 회로(100)는, 전원 VDD 및 노드 N17 사이에 접속된 전류원(101)과, 노드 N18 및 전원 VSS 사이에 접속된 전류원(102)과, 전원 VDD에 소스가 접속되어 다이오드 접속된 PMOS 트랜지스터(113)와, PMOS 트랜지스터(113)의 드레인에 소스가 접속되고, 게이트가 노드 N11에 접속되며, 드레인이 노드 N18에 접속된 PMOS 트랜지스터(111)와, PMOS 트랜지스터(113)의 드레인에 소스가 접속되고, 게이트가 노드 N17에 접속되며, 드레인이 노드 N11에 접속된 PMOS 트랜지스터(114)와, 전원 VSS에 소스가 접속되어 다이오드 접속된 NMOS 트랜지스터(116)와, NMOS 트랜지스터(116)의 드레인에 소스가 접속되고, 게이트가 노드 N13에 접속되며, 드레인이 노드 N17에 접속된 NMOS 트랜지스터(112)와, NMOS 트랜지스터(116)의 드레인에 소스가 접속되고, 게이트가 노드 N18에 접속되며, 드레인이 노드 N13에 접속된 NMOS 트랜지스터(115)를 구비하고 있다.
PMOS 트랜지스터(111)는, 노드 N11의 전위에 기초하여, NMOS 트랜지스터(66-10, 115)의 게이트(노드 N18) 전압을 제어함과 함께, NMOS 트랜지스터(115)에 의해 노드 N13의 전위를 고정하기 위한 제어를 행하는 트랜지스터이다. NMOS 트랜지스터(112)는, PMOS 트랜지스터(111)에 대하여 상보적으로 동작하고, 노드 N13의 전위에 기초하여, PMOS 트랜지스터(65-9, 114)의 게이트를 제어함과 함께, PMOS 트랜지스터(114)에 의해 노드 N11의 전위를 고정하기 위한 제어를 행한다.
제어 회로(90)는, 입력 변화 시에 입출력의 전위차를 검출(93)하여 출력단(81, 82)을 깊게 온시킴과 함께, 차동 입력단(50)의 전류를 증가시키는 제어 회로(90)를 구비하고, 스루 레이트(단위 시간당의 출력 전압의 변화량)를 높게 한다.
출력 보조 회로(100)는, 출력단(80)의 관통 전류를 억제한다.
입력 단자 IN과 출력 단자 OUT의 전압이 동일할 때에는, 제어부(93)의 트랜지스터(93-1, 93-2), 출력단 보조부(94)의 트랜지스터(94-7, 94-8)는 각각 오프하고 있다. 입력 단자 IN의 전압이 출력 단자 OUT의 전압에 대하여 예를 들면 VDD측으로 크게 변화하면, NMOS 트랜지스터(93-1)가 온하여, PMOS 트랜지스터(94-7)의 게이트(노드 N15)를, 출력 단자 OUT의 전압까지 인하한다. 이에 의해, PMOS 트랜지스터(94-7)가 온으로 되어, 출력단(80)의 PMOS 트랜지스터(81)의 게이트 전압(노드 N11)이 순시에 인하되고, PMOS 트랜지스터(81)가 온하고, 출력 단자 OUT는, 입력 단자 IN의 전압에 근접하도록 전원 VDD측으로부터 급속하게 충전된다.
이때, PMOS 트랜지스터(94-7)의 게이트(노드 N15)가 인하되면, 차동 입력단(50)의 제1 보조 전류원부(60C)의 PMOS 트랜지스터(65)가 온하고, PMOS 차동쌍(61, 62)의 구동은, 제1 전류원(51)의 전류에 제3 전류원(53)의 전류가 가해져, 용량(84)의 충방전을 가속시킨다.
출력 단자 OUT가 입력 단자 IN의 전압에 근접하면, 제어부(93)의 NMOS 트랜지스터(93-1)는 오프로 되고, 계속해서 출력단 보조부(94)의 트랜지스터(94-7)도 오프로 되어, 출력 단자 OUT의 충전 동작은 자동적으로 정지한다. 노드 N15의 전압은 전원 VDD로 되어, 차동 입력단(50)의 제1 보조 전류원부(60C)의 PMOS 트랜지스터(65)가 오프로 된다.
또한, 입력 단자 IN의 전압이 VDD측으로 변화할 때는, 제어부(93)의 트랜지스터(93-2), 출력단 보조부(94)의 NMOS 트랜지스터(94-8), 제2 보조 전류원부(60D)의 NMOS 트랜지스터(66)는 오프하고 있다. 한편, 입력 단자 IN의 전압이 VSS측으로 크게 변화하면, 이번에는, 제어부(93)의 PMOS 트랜지스터(93-2), 출력단 보조부(94)의 NMOS 트랜지스터(94-8)가 온하여, 출력단(80)의 NMOS 트랜지스터(82)의 게이트 전압(노드 N16)이 순시에 인상되어, 출력 단자 OUT를 급속하게 방전한다. 그리고 출력 단자 OUT의 전압이 입력 단자 IN의 전압에 근접하면, 방전 동작은 자동적으로 정지한다. 또한, 차동 입력단(50)의 제2 보조 전류원부(60D)의 NMOS 트랜지스터(66)도, 제어부(93)의 트랜지스터(93-2)가 동작하고 있는 동안 온으로 되어, Nch 차동쌍(63, 64)의 구동 전류를 제2 전류원(52)에 제4 전류원(54)을 가한 전류값으로 증가시켜, 용량(83)의 충방전을 가속시킨다. 이때, 제어부(93)의 NMOS 트랜지스터(93-1), 출력단 보조부(94)의 PMOS 트랜지스터(94-7), 제1 보조 전류원부(60C)의 PMOS 트랜지스터(65)는 모두 오프하고 있다.
제어 회로(90)는, 입력 단자 IN의 전압이 출력 단자 OUT의 전압에 대하여 크게 변화할 때에 동작하여, 출력 단자 OUT를 급속하게 입력 단자 IN의 전압에 가깝게 한다. 한편, 차동 입력단(50)의 보조 전류원(53, 54)은, 제어 회로(90)의 동작에 따라서 각 차동쌍과 접속되어, 용량(83, 84)의 충방전을 가속시킨다. 이에 의해, 출력 단자 OUT를 입력 단자 IN의 변화 후의 전압으로 고속 구동할 수 있다.
출력단 트랜지스터(81, 82)의 게이트와 드레인(출력 단자 OUT) 사이에 각각 접속되는 위상 보상 용량(83, 84)은 소자의 기생 용량에 비해 충분히 큰 용량값으로 된다.
[특허 문헌 1] 일본 특개 2007-208316호 공보 [특허 문헌 2] 일본 특개평 06-326529호 공보
이하에 관련 기술의 분석을 제공한다.
도 25에 도시한 회로에서는, 출력 단자 OUT의 전압이 급속하게 변화하면, 위상 보상 용량(83) 또는 위상 보상 용량(84)의 용량성 커플링에 의해, 출력단(80)에, 큰 관통 전류가 흐른다고 하는 문제가 있다(금회, 본원 발명자의 분석에 의해 해명된 과제). 이하 설명한다.
차동 입력단(50)으로부터의 출력 전류에 따른 출력단(80)의 트랜지스터(81, 82)의 게이트 전압의 변화에 관하여, 출력 단자 OUT의 충전 시에는, 출력단(80)의 트랜지스터(81, 82)의 게이트 전압(노드 N11, N13의 전압)은, 모두 인하되는 작용이 생기고, 위상 보상 용량(83, 84)도 출력 단자 전압의 변화에 따라서, 충방전이 행해진다.
한편, 출력 단자 OUT의 방전 시에는, 출력단(80)의 트랜지스터(81, 82)의 게이트 전압(노드 N11, N13의 전압)은, 모두 인상되는 작용이 생기고, 위상 보상 용량(83, 84)도 출력 단자 전압의 변화에 따라서 충방전이 행해진다.
그러나, 제어 회로(90)의 NMOS 트랜지스터(93-1)의 온에 의한 PMOS 트랜지스터(94-7)의 온 동작, 또는, PMOS 트랜지스터(93-2)의 온에 의한 NMOS 트랜지스터(94-8)의 온 동작에 의한, 출력단(80)의 PMOS 트랜지스터(81) 또는 NMOS 트랜지스터(82)의 게이트(노드 N11 또는 N13)의 전압의 변화는, 차동 입력단(50)으로부터의 출력 전류에 따른 출력단(80)의 PMOS 트랜지스터(81), NMOS 트랜지스터(82)의 게이트 전압의 변화보다도 빨라, 출력단(80)의 트랜지스터(81, 82)의 한쪽의 게이트 전압 변화만 작용한다(차동 입력단(50)으로부터의 출력 전류에 따른 출력 단자의 충전ㆍ방전에서의 트랜지스터(81, 82)의 게이트 전압이 모두 인하되거나, 혹은 모두 인상된다고 하는 작용은 생기지 않는다).
이 때문에, 출력 단자의 충전 시에는, 출력 단자 전압의 급속한 변화에 위상 보상 용량(84)의 충방전이 추종할 수 없어, 위상 보상 용량(84)의 용량성 커플링에 의해, 출력단(80)의 NMOS 트랜지스터(82)의 게이트 전위(N13의 전위)가 상승하고, NMOS 트랜지스터(82)가 온(도통)하여, 출력단(80)의 PMOS 트랜지스터(81), NMOS 트랜지스터(82)에 관통 전류가 흐른다.
또한, 출력 단자의 방전 시에는, 출력 단자 전압의 급속한 변화에 위상 보상 용량(83)의 충방전이 추종할 수 없어, 위상 보상 용량(83)의 용량성 커플링에 의해, 출력단(80)의 PMOS 트랜지스터(81)의 게이트 전위가 저하되고, PMOS 트랜지스터(81)가 온하여, 출력단(80)의 PMOS 트랜지스터(81), NMOS 트랜지스터(82)에 관통 전류가 흐른다.
이와 같은 관통 전류의 발생을 방지하기 위해서, 도 25에 도시한 바와 같이, 출력단(80)의 PMOS 트랜지스터(81), NMOS 트랜지스터(82)의 게이트 전압의 변화에 따라서 동작하는 출력 보조 회로(100)가 설치되어 있다.
예를 들면, 입력 단자 IN의 전압이 출력 단자 OUT의 전압에 대하여, VDD측으로 크게 변화할 때, 제어 회로(90)가 동작하여, 출력단(80)의 PMOS 트랜지스터(81)의 게이트 전위가 인하되고, 출력 단자 OUT는, 급속하게 입력 단자 IN의 전압에 가까워진다.
출력 단자 OUT의 급속한 전압 상승에 수반하여, 위상 보상 용량(84)의 용량성 커플링에 의해, 출력단(80)의 NMOS 트랜지스터(82)의 게이트 전압도 상승하고자 한다.
도 25에서, 만약, 출력 보조 회로(100)가 존재하지 않는 경우, 출력단(80)의 NMOS 트랜지스터(82)의 게이트 전압이 크게 상승하면, 출력단(80)에는, 전원 VDD로부터 VSS로 큰 관통 전류가 발생하게 된다.
이에 대하여, 출력단(80)의 PMOS 트랜지스터(81)의 게이트 전위가 인하될 때, 출력 보조 회로(100)의 PMOS 트랜지스터(111)가 온하여, NMOS 트랜지스터(115)의 게이트 전위를 인상하고, NMOS 트랜지스터(115)(드레인이 출력단(80)의 트랜지스터(82)의 게이트에 접속되고, 소스가 다이오드 접속된 NMOS 트랜지스터(116)를 통하여 VSS에 접속됨)를 온시켜, 출력단(80)의 NMOS 트랜지스터(82)의 게이트 전위의 상승을 억제하도록 작용한다. 이에 의해, 출력단(80)의 NMOS 트랜지스터(82)의 온(도통)은 억제되어, 출력단(80)의 관통 전류를 억제한다.
한편, 입력 단자 IN의 전압이 VSS측으로 크게 변화할 때에는, 출력단(80)의 NMOS 트랜지스터(82)의 게이트 전위가 인상될 때, 출력 보조 회로(100)의 NMOS 트랜지스터(112)가 온하여, PMOS 트랜지스터(114)의 게이트 전위를 내리고, Pch 트랜지스터(114)를 온시켜(트랜지스터(114)는 드레인이 출력단(80)의 PMOS의 트랜지스터(81)의 게이트에 접속되고, 소스가 다이오드 접속된 PMOS 트랜지스터(113)를 통하여 전원 VDD에 접속됨), 용량(83)의 용량성 커플링에 의한 출력단(80)의 PMOS 트랜지스터(81)의 게이트의 저하를 억제하고, 출력단(80)의 PMOS 트랜지스터(81)의 온(도통)은 억제되어, 출력단(80)의 관통 전류를 억제한다.
또한, 출력 보조 회로(100)는, 출력 단자의 충전 및 방전에 대응하여 출력단 트랜지스터(81, 82)의 게이트 전압이 각각 변화하였을 때에, 차동 입력단(50)의 보조 전류원(53, 54)을 활성화시키는 NMOS 트랜지스터(65-9), PMOS 트랜지스터(66-10)를 구비하고 있다. 보조 전류원(53, 54)이 활성화되면, 용량(83, 84)의 충방전이 가속된다.
즉, 도 25에서는, 제어 회로(90) 및 출력 보조 회로(100)의 동작에 따라서, 출력 단자의 충전 시에 트랜지스터(65, 66-10)가 온으로 되어, 차동 입력단(50)의 보조 전류원(53, 54)이 모두 활성화되고, 출력 단자의 방전 시에 트랜지스터(66, 65-9)가 온으로 되어, 차동 입력단(50)의 보조 전류원(53, 54)이 모두 활성화된다.
다음으로, 도 23을 참조하여, 표시용 데이터 드라이버의 출력 레인지에 대하여 설명한다. 또한, 도 23은, 참고 기술의 과제를 설명하기 위해서 본원 발명자에 의해 작성된 도면이다. 도 23의 (A)는, LCD 드라이버의 출력 레인지를 도시한다. VDD, VSS는 각각 고위측 전원 전압, 저위측 전원 전압을 나타낸다(VSS는 일반적으로 그라운드 전위=0V). LCD 드라이버는, 전원 전압 VDD 및 VSS의 중간 부근의 대향 기판 전극의 커먼 전압 COM에 대하여 정극(고전위측)과 부극(저전위측)의 극성반전 구동을 행한다.
도 23의 (B)는, 액티브 매트릭스 구동(전압 프로그램형)의 OLED 드라이버의 출력 레인지를 도시한다. OLED 드라이버는 LCD와 같은 극성 반전 구동은 없다. 도 23의 (B)에서는, 출력 레인지가, (VSS+Vdif)∼VDD인 예가 도시되어 있다. 전위차 Vdif는, 표시 패널에 형성된 OLED 소자가 발광하는 데에 필요한 전극간 전위차나, OLED 소자에 공급하는 전류를 제어하는 표시 패널상의 트랜지스터의 임계값 전압에 의한다.
도 23의 (A)의 정극 출력 레인지를 구동하는 데이터 드라이버의 출력 회로(차동 증폭기), 및, 도 23의 (B)의 출력 레인지를 구동하는 데이터 드라이버의 출력 회로(차동 증폭기)는, 모두 출력 레인지가 고전위측이기 때문에, Pch 차동단을 갖지 않는 N형 차동 입력단만의 차동 증폭기로 구동하는 것도 가능하다. 또한, 도 23의 (A)의 부극 출력 레인지를 구동하는 데이터 드라이버의 출력 회로(차동 증폭기)는, 출력 레인지가 저전위측이기 때문에, N형 차동 입력단을 갖지 않는 Pch 차동단만의 차동 증폭기로 구동하는 것도 가능하다. 차동단의 도전형을 Pch 또는 Nch 중 한쪽만으로 할 수 있으면, 차동 증폭기를 구성하는 트랜지스터 수가 삭감되어 면적 축소(저코스트)의 효과가 있다.
그러나, 차동단의 도전형이 Pch 또는 Nch 중 한쪽만의 차동 증폭기는, 충전 시 및 방전 시의 데이터선 구동 파형의 스루 레이트의 대칭성(상승 파형과 하강 파형의 단위 시간당의 출력 전압의 변화량의 부호가 대칭으로 절대값이 동등하게 되는 것)의 실현이 어렵다.
예를 들면, 도 25의 출력 회로에서, P형 차동 입력단(60A)(차동쌍(61, 62), 전류원(51))을 삭제한 경우, 회로(60C)는, 보조 전류원(53)의 전류 공급처(P형 차동 입력단(60A))가 없어지기 때문에, 기능하지 않게 된다. 이에 의해, 차동 입력단(50)은, N형 차동 입력단(60B) 및 제2 보조 전류원부(60D)의 작용만으로 된다.
이때 N형 차동 입력단(60B)의 출력 전류는, N형 차동 입력단(60B)의 차동쌍의 한쪽의 NMOS 트랜지스터(63)의 드레인(노드 N11)에 접속되는 출력단(80)의 PMOS 트랜지스터(81)의 게이트나 용량(83)에는 직접적으로 작용하지만, 노드 N13에 접속되는 출력단(80)의 NMOS 트랜지스터(82)의 게이트나 용량(84)에는, NMOS 트랜지스터(63)의 드레인(노드 N11)과 노드 N13 사이의 저항(74)을 통함으로써, 간접적으로 작용한다. 따라서, N형 차동 입력단(60B)의 출력 전류에 의한 증폭 작용이 충전과 방전에서 비대칭한 작용으로 된다. 이 때문에 데이터선 구동 파형은, 상승과 하강에서 비대칭으로 되기 쉽다.
이상의 분석으로부터, 상기한 관련 기술은, 제어 회로(90), 차동 입력단(50)의 보조 전류원(53, 54)이나 출력 보조 회로(100)의 부가에 의해, 출력단의 관통 전류를 억제하여 고스루 레이트화할 수는 있지만, 추가의 트랜지스터의 수가 많아, 면적이 증가하고, 코스트가 커진다.
또한, 차동단을 단일 도전형의 구성으로 한 경우, 부하 용량(출력 단자에 접속되는 용량성 부하)의 충전 및 방전에서의 구동 전압 파형의 대칭성의 실현이 어렵다.
따라서, 본 발명의 목적은, 고속 동작에 대응 가능하게 하고, 소비 전력을 억제 가능하게 한 출력 회로와, 그 출력 회로를 구비한 데이터 드라이버, 및, 표시 장치를 제공하는 것에 있다.
또한, 본 발명은, 상기 목적을 달성함과 함께, 차동단을 단일 도전형으로 간소화한 구성에서도, 부하 용량의 충전 및 방전에서의 출력 전압 파형의 대칭성을 실현하는 출력 회로, 및 그 출력 회로를 구비한 데이터 드라이버, 및 표시 장치를 제공하는 것에 있다.
본 발명에 따르면, 특별히 이들에 제한되는 것은 아니지만, 개략 이하의 구성으로 된다. 또한, 각 요소의 괄호 내의 참조 부호는, 어디까지나 본 발명의 이해를 용이하게 하기 위해서, 도면에 대응시켜 붙인 것이며, 본 발명을 한정하기 위한 것으로서 해석해서는 안되는 것은 물론이다.
본 발명에 따르면, 차동 입력단(170, 130, 140, 150, 160)과, 출력 증폭단(110)과, 전류 제어 회로(120)와, 입력 단자(1)와, 출력 단자(2), 제1 내지 제4 전원 단자(E1∼E4)를 구비한 출력 회로가 제공된다. 상기 차동 입력단은, 제1 전류원(113)과, 제1 전류원(113)에 의해 구동되며, 입력 단자(1)의 입력 신호(VI)와 출력 단자(2)의 출력 신호(VO)를 차동으로 입력하는 트랜지스터쌍을 구비한 제1 차동쌍(111, 112)과, 제1 전원 단자(E1)와 제1 및 제2 노드(N1, N2) 사이에 접속되며, 상기 제1 차동쌍의 출력 전류를 받는 제1 도전형의 제1 커런트 미러(130)와, 제2 전원 단자(E2)와 제3 및 제4 노드(N3, N4) 사이에 접속된 제2 도전형의 제2 커런트 미러(140)와, 상기 제1 커런트 미러의 입력이 접속된 상기 제2 노드(N2)와 상기 제2 커런트 미러의 입력이 접속된 상기 제4 노드(N4) 사이에 접속된 제1 연락 회로(150)와, 상기 제1 커런트 미러의 출력이 접속된 상기 제1 노드(N1)와 상기 제2 커런트 미러의 출력이 접속된 상기 제3 노드(N3) 사이에 접속된 제2 연락 회로(160)를 구비하고 있다. 출력 증폭단(110)은, 제3 전원 단자(E3)와 출력 단자(2) 사이에 접속되며, 제어 단자가 상기 제1 노드(N1)에 접속된 제1 도전형의 제1 트랜지스터(101)와, 상기 출력 단자(2)와 제4 전원 단자(E4) 사이에 접속되며, 제어 단자가 상기 제3 노드(N3)에 접속된 제2 도전형(N형)의 제2 트랜지스터(102)를 구비하고 있다.
본 발명에서, 전류 제어 회로(120)는,
상기 제1 전원 단자(E1)에 접속된 제2 전류원(123)을 구비하고, 상기 출력 단자(2)의 출력 전압(VO)과 상기 제1 전원 단자의 전압과의 전압차가, 상기 입력 단자(1)의 상기 입력 전압(VI)과 상기 제1 전원 단자의 전압과의 전압차와 비교하여, 미리 설정된 제1 소정값(트랜지스터(103)의 임계값 전압)보다 큰지의 여부에 따라서, 상기 제2 전류원(123)를 활성화시켜 상기 제2 전류원(123)으로부터의 전류(I5)를, 상기 제1 연락 회로(150)에의 입력측의 전류, 또는, 상기 제1 연락 회로(150)로부터 출력되는 측의 전류 중 한쪽의 전류에 가산 결합시키거나, 상기 제2 전류원(123)을 비활성화시키도록 절환 제어하는 제1 회로(103, 105, 121)와,
상기 제2 전원 단자(E2)에 접속된 제3 전류원(124)을 구비하고, 상기 출력 단자(2)의 출력 전압(VO)과 상기 제2 전원 단자의 전압과의 전압차가, 상기 입력 단자(1)의 상기 입력 전압(V1)과 상기 제2 전원 단자의 전압과의 전압차와 비교하여, 미리 정해진 제2 소정값(트랜지스터(104)의 임계값 전압(절대값))보다 큰지의 여부에 따라서, 상기 제3 전류원(124)을 활성화시켜 상기 제3 전류원(124)으로부터의 전류를, 상기 제1 연락 회로(150)에의 입력측의 전류, 또는, 상기 제1 연락 회로(150)로부터 출력되는 측의 전류 중 다른 쪽의 전류에 가산 결합시키거나, 상기 제3 전류원(124)을 비활성시키도록 절환 제어하는 제2 회로(104, 122, 106) 중 적어도 한쪽을 포함한다.
본 발명에서, 상기 전류 제어 회로(120)는, 상기 제1 전원 단자(E1)에 일단이 접속된 상기 제1 부하 소자 및 제2 전류원(121, 123)과,
상기 출력 단자(2)에 접속된 제1 단자와, 상기 제1 부하 소자(121)의 타단에 접속된 제2 단자와, 상기 입력 단자(1)에 접속된 제어 단자를 갖는 제2 도전형의 제3 트랜지스터(103)와,
상기 제2 전류원(123)의 타단에 접속된 제1 단자와, 상기 제2 커런트 미러(140)의 입력측의 미리 정해진 노드(노드 N4 또는 N4에 제2 단자가 접속하는 트랜지스터(143)의 제1 단자)에 접속된 제2 단자와, 상기 제1 부하 소자(121)의 타단과 상기 제3 트랜지스터(103)의 제2 단자와의 접속점(3)에 접속된 제어 단자를 갖는 제1 도전형의 제4 트랜지스터(105)와,
상기 제2 전원(E2)에 일단이 접속된 상기 제2 부하 소자 및 제3 전류원(122, 124)과,
상기 출력 단자(2)에 접속된 제1 단자와, 상기 제2 부하 소자(122)의 타단에 접속된 제2 단자와, 상기 입력 단자(1)에 접속된 제어 단자를 갖는 제1 도전형의 제5 트랜지스터(104)와,
상기 제3 전류원(124)의 타단에 접속된 제1 단자와, 상기 제1 커런트 미러(130)의 입력측의 미리 정해진 노드(노드 N2 또는 N2에 제2 단자가 접속하는 트랜지스터(133)의 제1 단자)에 접속된 제2 단자와, 상기 제2 부하 소자(122)의 타단과 상기 제5 트랜지스터(104)의 제2 단자와의 접속점(4)에 접속된 제어 단자를 갖는 제2 도전형의 제6 트랜지스터(106)를 구비한다.
혹은, 상기 전류 제어 회로(120)는, 상기 제1 전원 단자(E1)에 일단이 접속된 상기 제1 부하 소자 및 제2 전류원(121, 123)과,
상기 출력 단자(2)에 접속된 제1 단자와, 상기 제1 부하 소자(121)의 타단에 접속된 제2 단자와, 상기 입력 단자(1)에 접속된 제어 단자를 갖는 제2 도전형의 제3 트랜지스터(103)와,
상기 제2 전류원(123)의 타단에 접속된 제1 단자와, 상기 제1 커런트 미러(130)의 입력측의 미리 정해진 노드(노드 N2 또는 N2에 제2 단자가 접속하는 트랜지스터(133)의 제1 단자)에 접속된 제2 단자와, 상기 제1 부하 소자(121)의 타단과 상기 제3 트랜지스터(103)의 제2 단자와의 접속점(3)에 접속된 제어 단자를 갖는 제1 도전형의 제4 트랜지스터(105)와,
상기 제2 전원 단자(E2)에 일단이 접속된 상기 제2 부하 소자 및 제3 전류원(122, 124)과,
상기 출력 단자(2)에 접속된 제1 단자와, 상기 제2 부하 소자(122)의 타단에 접속된 제2 단자와, 상기 입력 단자(1)에 접속된 제어 단자를 갖는 제1 도전형의 제5 트랜지스터(104)와,
상기 제3 전류원(124)의 타단에 접속된 제1 단자와, 상기 제2 커런트 미러(140)의 입력측의 미리 정해진 노드(노드 N4 또는 N4에 제2 단자가 접속하는 트랜지스터(143)의 제1 단자)에 접속된 제2 단자와, 상기 제2 부하 소자(122)의 타단과 상기 제5 트랜지스터(104)의 제2 단자와의 접속점(4)에 접속된 제어 단자를 갖는 제2 도전형의 제6 트랜지스터(106)를 구비한다.
본 발명에 따르면, 그 출력 회로를 포함하는 표시 장치의 데이터 드라이버, 그 데이터 드라이버를 구비한 표시 장치가 제공된다.
본 발명에 따르면, 고속 동작에 대응 가능하게 하고, 소비 전력을 억제 가능하게 하고 있다. 또한, 본 발명에 따르면, 차동단을 단일 도전형으로 간소화한 구성에서도, 충전 및 방전에서의 출력 전압 파형의 대칭성을 실현할 수 있다.
도 1은 본 발명의 제1 실시예의 구성을 도시하는 도면.
도 2는 본 발명의 제2 실시예의 구성을 도시하는 도면.
도 3은 본 발명의 제3 실시예의 구성을 도시하는 도면.
도 4는 본 발명의 제4 실시예의 구성을 도시하는 도면.
도 5는 본 발명의 제5 실시예의 구성을 도시하는 도면.
도 6은 본 발명의 제6 실시예의 구성을 도시하는 도면.
도 7은 본 발명의 제7 실시예의 구성을 도시하는 도면.
도 8은 본 발명의 제8 실시예의 구성을 도시하는 도면.
도 9는 본 발명의 제9 실시예의 구성을 도시하는 도면.
도 10은 본 발명의 제10 실시예의 구성을 도시하는 도면.
도 11은 본 발명의 제11 실시예의 구성을 도시하는 도면.
도 12는 본 발명의 제12 실시예의 구성을 도시하는 도면.
도 13은 본 발명의 제13 실시예의 구성을 도시하는 도면.
도 14는 본 발명의 제14 실시예의 구성을 도시하는 도면.
도 15는 본 발명의 제15 실시예의 구성을 도시하는 도면.
도 16은 본 발명의 제16 실시예의 구성을 도시하는 도면.
도 17은 본 발명의 제17 실시예의 구성을 도시하는 도면.
도 18은 본 발명의 제18 실시예의 구성을 도시하는 도면.
도 19는 본 발명의 제1 시뮬레이션 회로를 도시하는 도면.
도 20은 본 발명의 제2 시뮬레이션 회로를 도시하는 도면.
도 21은 도 19 및 도 20의 시뮬레이션 회로에 의한 파형도를 도시하는 도면.
도 22는 본 발명의 출력 회로를 구비한 데이터 드라이버의 구성을 도시하는 도면.
도 23의 (A)는 LCD 드라이버의 출력 레인지의 일례, (B)는 OLED 디스플레이 드라이버의 출력 레인지의 일례를 모식적으로 도시하는 도면.
도 24의 (A), (B)는 표시 장치와 화소(액정 소자, 유기 EL 소자)를 설명하는 도면.
도 25는 관련 기술(특허 문헌 1)의 구성을 도시하는 도면.
본 발명의 실시 형태에 대하여 도면을 참조하여 이하에 설명한다.
본 발명의 양태(MODES)의 하나에서, 출력 회로는, 신호를 입력하는 입력 단자(1)와, 신호를 출력하는 출력 단자(2)와, 차동 입력단(170, 130, 140, 150, 160)과, 출력 증폭단(110)과, 전류 제어 회로(120)를 구비하고 있다.
차동 입력단은, 입력 단자(1)의 입력 신호(VI)와 출력 단자(2)의 출력 신호(VO)를 차동으로 입력하는 제1 차동단(170)과,
제1 전원 단자(E1)와, 제1 및 제2 노드(N1, N2) 사이에 각각 접속된 제1 도전형(P형)의 2개의 트랜지스터를 갖고, 제1 및 제2 노드(N1, N2)에 제1 차동단(170)의 출력쌍의 출력 전류를 받는 제1 커런트 미러(130)와,
제2 전원 단자(E2)와, 제3 및 제4 노드(N3, N4) 사이에 각각 접속된 제2 도전형(N형)의 2개의 트랜지스터를 갖는 제2 커런트 미러(140)와,
제1 커런트 미러(130)의 입력이 접속된 제2 노드(N2)와 제2 커런트 미러(140)의 입력이 접속된 제4 노드(N4) 사이에 접속된 제1 부유 전류원 회로(150)와,
제1 커런트 미러(130)의 출력이 접속된 제1 노드(N1)와 제2 커런트 미러(140)의 출력이 접속된 제3 노드(N3) 사이에 접속된 제2 부유 전류원 회로(160)를 구비한다.
출력 증폭단(110)은, 제3 전원 단자(E3)와 출력 단자(2) 사이에 접속되며, 제어 단자가 제1 노드(N1)에 접속된 제1 도전형(P형)의 제1 트랜지스터(101)와, 제4 전원 단자(E4)와 출력 단자(2) 사이에 접속되며, 제어 단자가 제3 노드(N3)에 접속된 제2 도전형(N형)의 제2 트랜지스터(102)를 구비한다.
전류 제어 회로(120)는, 출력 단자(2)에 접속된 제1 단자(소스 단자)와, 입력 단자(1)에 접속된 제어 단자(게이트 단자)를 갖는 제2 도전형(N형)의 제3 트랜지스터(103)와,
제1 전원 단자(E1)와 제3 트랜지스터(103)의 제2 단자(드레인 단자)와의 사이에 접속된 제1 부하 소자(121)와,
출력 단자(2)에 접속된 제1 단자(소스 단자)와, 입력 단자(1)에 접속된 제어 단자(게이트 단자)를 갖는 제1 도전형(P형)의 제4 트랜지스터(104)와,
제2 전원 단자(E2)와 제4 트랜지스터(104)의 제2 단자(드레인 단자)와의 사이에 접속된 제2 부하 소자(122)와,
제1 전원 단자(E1)와, 제2 커런트 미러의 입력측의 미리 정해진 노드(노드 N4 또는 N4에 제2 단자(드레인 단자)가 접속하는 트랜지스터(143)의 제1 단자(소스 단자)) 사이에 직렬 형태로 접속된 제2 전류원(123) 및 제1 도전형(P형)의 제5 트랜지스터(105)와,
제2 전원 단자(E2)와 제1 커런트 미러의 입력측의 미리 정해진 노드(노드 N2 또는 N2에 제2 단자(드레인 단자)가 접속하는 트랜지스터(133)의 제1 단자(소스 단자)) 사이에 직렬 형태로 접속된 제3 전류원(124) 및 제2 도전형(N형)의 제6 트랜지스터(106)
를 구비하고 있다. 제5 트랜지스터(105)의 제어 단자(게이트 단자)는, 제3 트랜지스터(103)와 제1 부하 소자(121)와의 접속점(3)에 접속되어 있다. 제6 트랜지스터(106)의 제어 단자(게이트 단자)는 제4 트랜지스터(104)와 제2 부하 소자(122)와의 접속점(4)에 접속되어 있다.
혹은, 전류 제어 회로(120)는, 출력 단자(2)에 접속된 제1 단자(소스 단자)와, 입력 단자(1)에 접속된 제어 단자(게이트 단자)를 갖는 제2 도전형(N형)의 제3 트랜지스터(103)와,
제1 전원 단자(E1)와 제3 트랜지스터(103)의 제2 단자(드레인 단자)와의 사이에 접속된 제1 부하 소자(121)와,
출력 단자(2)에 접속된 제1 단자(소스 단자)와, 입력 단자(1)에 접속된 제어 단자(게이트 단자)를 갖는 제1 도전형(P형)의 제4 트랜지스터(104)와,
제2 전원 단자(E2)와 제4 트랜지스터(104)의 제2 단자(드레인 단자)와의 사이에 접속된 제2 부하 소자(122)와,
제1 전원 단자(E1)와 제1 커런트 미러의 입력측의 미리 정해진 노드(노드 N2 또는 N2에 제2 단자(드레인 단자)가 접속하는 트랜지스터(133)의 제1 단자(소스 단자)) 사이에 직렬 형태로 접속된 제2 전류원(123) 및 제1 도전형(P형)의 제5 트랜지스터(105)와,
제2 전원 단자(E2)와 제2 커런트 미러의 입력측의 미리 정해진 노드(노드 N4 또는 N4에 제2 단자(드레인 단자)가 접속하는 트랜지스터(143)의 제1 단자(소스 단자)) 사이에 직렬 형태로 접속된 제3 전류원(124) 및 제2 도전형(N형)의 제6 트랜지스터(106)
를 구비하고, 제5 트랜지스터(105)의 제어 단자(게이트 단자)는 제3 트랜지스터(103)와 제1 부하 소자(121)와의 접속점(3)에 접속되고, 제6 트랜지스터(106)의 제어 단자(게이트 단자)는, 제4 트랜지스터(104)와 제2 부하 소자(122)와의 접속점(4)에 접속되어 있다.
이하, 몇 가지의 실시예에 의거하여 설명한다. 또한, 실시예 1∼9는 일본 특원 2010-130848호의 발명의 상세한 설명의 실시예 1∼9, 실시예 10∼18은 일본 특원 2010-130849호의 발명의 상세한 설명의 실시예 1∼9, 실시예 19는 일본 특원 2010-130848호, 일본 특원 2010-130849호의 발명의 상세한 설명의 실시예 10, 실시예 20은, 일본 특원 2010-130848호, 일본 특원 2010-130849호의 발명의 상세한 설명의 실시예 11에 기재된 사항이다.
<실시예 1>
도 1은 본 발명의 제1 실시예의 출력 회로의 구성을 도시하는 도면이다. 본 실시예에서, 출력 회로는, 바람직하게는, 배선 부하를 구동한다. 입력 단자(1)의 입력 전압 VI와 출력 단자(2)의 출력 전압 VO를 차동으로 받는 차동 입력단과, 차동 입력단의 제1 및 제2 출력(노드 N1, N3)을 받아 푸시풀 동작하여 입력 전압 VI에 따른 출력 전압 VO를 출력 단자(2)로부터 출력하는 출력 증폭단(110)과, 입력 전압 VI와 출력 전압 VO와의 전위차를 검출하고, 그 전위차에 따라서 커런트 미러(130 또는 140)의 전류 제어를 행하는 전류 제어 회로(120)를 구비한다.
도 1에 도시한 바와 같이, 본 실시예에서, 출력 단자(2)가 차동단(170)의 반전 입력 단자로 귀환되고, 출력 전압 VO가, 차동단(170)의 비반전 입력 단자의 입력 전압 VI에 동상으로 추종 변화하는 볼티지 팔로워로서 구성되어 있다(이하의 각 실시예도 마찬가지로 됨).
차동 입력단은, 제1 차동단(170)과, 제1 커런트 미러(Pch 커런트 미러)(130)와, 제2 커런트 미러(Nch 커런트 미러)(140)와, 제1 및 제2 연락 회로(150, 160)를 구비한다.
제1 차동단(170)은, 소스가 결합되고, 게이트가 입력 전압 VI가 공급되는 입력 단자(1)와 출력 전압 VO가 출력되는 출력 단자(2)에 각각 접속된 Nch 트랜지스터쌍(차동 트랜지스터쌍)(112, 111)과, 일단이 제5 전원 단자(E5)에 접속되고, 타단이 Nch 차동 트랜지스터쌍(112, 111)의 결합된 소스에 접속된 전류원(113)을 구비하고 있다.
제1 커런트 미러(130)는, 고위측의 전원 전압을 공급하는 제1 전원 단자 E1에 소스가 공통 접속되고, 드레인이 각각 제1 노드 N1, 제2 노드 N2에 각각 접속된 Pch 트랜지스터쌍(132, 131)을 구비하고 있다. Pch 트랜지스터쌍(132, 131)은 게이트끼리가 접속되고, Pch 트랜지스터(131)의 드레인 노드인 노드 N2에 접속된다. 제1, 제2 노드 N1, N2은, 각각, 커런트 미러(130)의 출력과 입력으로 된다. Nch 차동 트랜지스터쌍(112, 111)의 드레인 노드(차동쌍의 출력쌍)는 제1, 제2 노드 N1, N2에 각각 접속되어 있다. Pch MOS 트랜지스터, Nch MOS 트랜지스터를 Pch 트랜지스터, Nch 트랜지스터로 약기한다.
제2 커런트 미러(140)는, 저위측 전원 전압을 공급하는 제2 전원 단자 E2에 소스가 공통 접속되고, 드레인이 제3 노드 N3, 제4 노드 N4에 각각 접속된 Nch 트랜지스터쌍(142, 141)을 구비하고 있다. Nch 트랜지스터쌍(142, 141)은 게이트는 공통 접속되고, Nch 트랜지스터(141)의 드레인 노드인 제4 노드 N4에 접속되어 있다. 노드쌍(N3, N4)은, 각각 Nch 커런트 미러(140)의 출력과 입력으로 된다.
제1 연락 회로(150)는, 제1 커런트 미러(130)의 입력 노드인 노드 N2와, 제2 커런트 미러(140)의 입력 노드인 노드 N4 사이에 접속된 부유 전류원(151)으로 이루어지는 부유 전류원 회로로 구성된다. 이후, 제1 연락 회로(150)는 제1 부유 전류원 회로(150)로 기재한다.
제2 연락 회로(160)는, 제1 커런트 미러(130)의 출력 노드인 노드 N1과, 제2 커런트 미러(140)의 출력 노드인 노드 N3 사이에, 병렬로 접속된 Pch 트랜지스터(152) 및 Nch 트랜지스터(153)로 이루어지는 부유 전류원 회로로 구성된다. Pch 트랜지스터(152) 및 Nch 트랜지스터(153)의 게이트에는, 바이어스 전압 BP2, BN2가 각각 공급된다. 이후, 제2 연락 회로(160)는 제2 부유 전류원 회로(160)로 기재한다.
제1 부유 전류원 회로(150)는, 예를 들면, 제2 부유 전류원 회로(160)와 마찬가지의, 병렬로 접속된 Pch 트랜지스터 및 Nch 트랜지스터로 이루어지는 부유 전류원으로 구성해도 된다. 혹은, 각각의 게이트에 바이어스 전압이 공급되고, 커런트 미러(130, 140)의 입력 노드(노드 N2, N4) 사이에 직렬로 접속되는 Nch 트랜지스터 및 Pch 트랜지스터로 이루어지는 부유 전류원으로 구성해도 된다. 후자의 구성의 경우, 커런트 미러(130, 140)의 입력 노드(노드 N2, N4) 사이의 전류는 거의 정전류로 제어된다.
출력 증폭단(110)은, 출력용의 고위측 전원 전압을 공급하는 제3 전원 단자 E3과 출력 단자(2) 사이에 접속되며, 게이트가 차동 입력단의 노드 N1에 접속된 Pch 트랜지스터(101)와, 출력용의 저위측 전원 전압을 공급하는 제4 전원 단자 E4와 출력 단자(2) 사이에 접속되며, 게이트가 차동 입력단의 노드 N3에 접속된 Nch 트랜지스터(102)를 갖는다. 또한, E1과 E3이 공통의 전원(VDD)에 접속되고, E2와 E4는 공통의 전원(GND) 등에 접속되어 있는 구성으로 해도 된다. 전원에 대해서는 후술된다.
전류 제어 회로(120)는, 소스끼리가 접속되어 출력 단자(2)에 접속되고, 게이트끼리가 접속되어 입력 단자(1)에 접속된 Nch 트랜지스터(103) 및 Pch 트랜지스터(104)를 갖는다. 또한, Nch 트랜지스터(103)의 드레인 단자와 제1 전원 단자 E1과의 사이에 접속된 부하 소자로서 전류원(121)을 갖는다. Pch 트랜지스터(104)의 드레인 단자와 제2 전원 단자 E2와의 사이에 접속된 부하 소자로서 전류원(122)을 갖는다. 또한, 제1 전원 단자 E1과 차동 입력단의 노드 N4 사이에 직렬 형태로 접속된 전류원(123) 및 Pch 트랜지스터(105)를 구비하고 있다. 또한, 제2 전원 단자 E2와 차동 입력단의 노드 N2 사이에 직렬 형태로 접속된 전류원(124) 및 Nch 트랜지스터(106)를 구비한다. Pch 트랜지스터(105)의 게이트는, Nch 트랜지스터(103)와 전류원(121)의 접속점(3)에 접속되어 있다. Nch 트랜지스터(106)의 게이트는, Pch 트랜지스터(104)와 전류원(122)의 접속점(4)에 접속되어 있다. 또한, 도 1에서, Pch 트랜지스터(105)의 소스를 제1 전원 단자 E1에 접속하고, 전류원(121)을 Pch 트랜지스터(105)의 드레인과 노드 N4 사이에 접속하는 구성으로 해도 된다. Nch 트랜지스터(106)의 소스를 제2 전원 단자 E2에 접속하고, 전류원(124)을 Nch 트랜지스터(106)의 드레인과 노드 N2 사이에 접속하는 구성으로 해도 된다. 후에 설명하는 실시예도 마찬가지이다. 혹은, Pch 트랜지스터(105)를 삭제하고, 전류원(123)을, 노드(3)의 전위를 제어 신호로 하여, 그 활성, 비활성화(활성화 시 전류 출력, 비활성화 시 전류 정지)을 제어하는 구성으로 해도 된다. 마찬가지로, Nch 트랜지스터(106)를 삭제하고, 전류원(124)을, 노드(4)의 전위를 제어 신호로 하여, 그 활성, 비활성화(활성화 시 전류 출력, 비활성화 시 전류 정지)를 제어하는 구성으로 해도 된다.
또한, 부하 소자는, 전류원에 제한되는 것이 아니라, 트랜지스터(103 또는 104)의 동작에 따라서 노드(3 또는 4)의 전위를 변동시켜, 전류원(123, 124) 각각의 활성화와 비활성화의 절환 가능한 소자이면 된다. 구체적으로는, 부하 소자를 이루는 전류원(121, 122)은, 저항 소자나 다이오드로 치환해도 된다. 부하 소자를 다이오드로 구성한 예는, 제7 실시예로서 후에 설명된다.
도 1에서, 전류 제어 회로(120)는, 입력 단자(1)의 입력 전압 VI가 출력 단자(2)의 출력 전압 VO에 대하여 크게 변화할 때에 동작하여, 차동 입력단의 제2 커런트 미러(140)의 입력측의 전류(Nch 트랜지스터(141)의 드레인 전류)에, 노드 N4로부터 전류원(123)의 전류 I5(소스 전류)를 결합하여 전류값을 증가시킴으로써, 출력 단자(2)의 충전 동작을 가속시킨다. 혹은, 전류 제어 회로(120)는, 차동 입력단의 제1 커런트 미러(130)의 입력측의 전류(Pch 트랜지스터(131)의 드레인 전류)에 노드 N2로부터 전류원(124)의 전류 I6(싱크 전류)을 결합하여 전류값을 증가 시킴으로써, 출력 단자(2)의 방전 동작을 가속시킨다.
도 1에 도시한 출력 회로의 동작에 대하여 이하에 설명한다. 또한, 출력 안정 상태에서의 전류원(113, 123, 124)의 전류를 I1, I5, I6으로 하고, 부유 전류원(151)의 전류를 I3, 부유 전류원(152, 153)의 합계 전류를 I4(=I3)로 한다. 또한 입력 전압 VI는 스텝 전압으로 한다.
처음에, 전류 제어 회로(120) 이외의 출력 회로의 동작을 설명한다. 입력 단자(1)의 입력 전압 VI가 출력 단자(2)의 출력 전압 VO에 대하여, 제1 전원 단자 E1(고전압)측으로 크게 변화하였을 때, Nch 차동쌍의 트랜지스터(111, 112)는 각각 오프(비도통), 온(도통)으로 되어, 출력 안정 상태 시(즉 출력 전압 VO=입력 전압 VI로 평형 시)에 비해, Pch 커런트 미러(130)의 입력단(노드 N2)으로부터 Nch 차동쌍으로 흐르는 전류(트랜지스터(111)의 드레인 전류)는 감소하고, Pch 커런트 미러(130)의 출력단(노드 N1)으로부터 Nch 차동쌍으로 흐르는 전류(트랜지스터(112)의 드레인 전류)는 증가하여, Nch 차동쌍의 트랜지스터(111, 112)의 드레인 전류의 전류값의 차가 커진다.
Nch 차동쌍의 트랜지스터(111)의 드레인 전류의 감소에 의해, 다이오드 접속된 Pch 트랜지스터(131)의 드레인 전류는 감소하고, 그것에 대응하여 Pch 트랜지스터(131)의 게이트ㆍ소스간 전압(절대값)이 작아지기 때문에, Pch 트랜지스터(131)의 게이트 전위는 상승한다. 이에 의해, Pch 트랜지스터(131)와 게이트가 공통 접속된 Pch 트랜지스터(132)의 드레인 전류도 감소한다. 또한, Pch 트랜지스터(132)의 드레인 전류가 감소하고, Pch 트랜지스터(132)의 드레인(노드 N1)으로부터 Nch 차동쌍측으로 뽑아내어지는 전류(트랜지스터(112)의 드레인 전류)가 증가한다. 이 때문에, 노드 N1에 대한 방전 작용이 생겨, 노드 N1의 전위는 저하된다.
노드 N1의 전위의 저하에 의해, 부유 전류원(152, 153)의 Pch 트랜지스터(152)(게이트 전압=전압 BP2)에서는, 그 게이트ㆍ소스간 전압(절대값)이 작아져, Pch 트랜지스터(152)의 드레인 전류는 감소한다. 한편, Nch 커런트 미러(140)의 출력 전류(Nch 트랜지스터(142)의 드레인 전류)는, 부유 전류원(151)의 전류 I3을 절첩한 전류로 되어 있어, 출력 안정 상태와 거의 동일한 정도로 유지된다. 이 때문에, Pch 트랜지스터(152)의 드레인 전류가 감소하고, Nch 트랜지스터(142)의 드레인 전류는 변하지 않기 때문에, Nch 트랜지스터(142)의 드레인(노드 N3)에 대한 방전 작용이 생긴다. 이 때문에, Nch 트랜지스터(142)의 드레인(노드 N3)의 전위는 저하된다. 또한, Nch 트랜지스터(142)의 드레인(노드 N3)의 전위의 저하에 의해, 부유 전류원(152, 153)의 Nch 트랜지스터(153)의 게이트ㆍ소스간 전압이 확대되기 때문에, Nch 트랜지스터(153)의 전류값이 증가하고, 노드 N1의 전위는 더욱 저하된다.
이 결과, 노드 N1의 전위의 저하에 의해, 출력 증폭단(110)의 Pch 트랜지스터(101)의 게이트ㆍ소스간 전압(노드 N1과 제3 전원 전압 E3간의 차전압의 절대값)이 확대되어, 출력 증폭단(110)의 Pch 트랜지스터(101)에 의한, 제3 전원 단자 E3으로부터 출력 단자(2)로의 충전 전류가 증가한다. 한편, 노드 N3의 전위의 저하에 의해, 출력 증폭단(110)의 Nch 트랜지스터(102)의 게이트ㆍ소스간 전압이 감소하여, 출력 증폭단(110)의 Nch 트랜지스터(102)에 의한 출력 단자(2)로부터 제4 전원 단자 E4로의 방전 전류는 감소한다. 이에 의해, 출력 단자(2)의 출력 전압 VO는 상승한다. 그리고, 출력 전압 VO가 입력 전압 VI 부근에 근접하면, Nch 차동쌍의 트랜지스터(111, 112)의 전류값의 차는 작아져, Pch 커런트 미러(130)나 부유 전류원(152, 153)의 각 노드 전위나 각 트랜지스터의 전류는 평형 상태로 회복해 간다. 그리고, 출력 전압 VO가 입력 전압 VI에 도달하면, 출력 안정 상태로 된다.
한편, 입력 단자(1)의 입력 전압 VI가 출력 단자(2)의 출력 전압 VO에 대하여 제2 전원 단자 E2(저전압)의 전원 전압측으로 크게 변화하였을 때, Nch 차동 트랜지스터쌍의 트랜지스터(111, 112)는, 각각 온, 오프로 되어, 출력 안정 상태 시에 비해, 커런트 미러(130)의 입력단(노드 N2)으로부터 Nch 차동쌍으로 흐르는 전류(=트랜지스터(111)의 드레인 전류)는 증가하고, Pch 커런트 미러(130)의 출력단(노드 N1)으로부터 Nch 차동쌍으로 흐르는 전류(=트랜지스터(112)의 드레인 전류)는 감소하여, Nch 차동쌍의 트랜지스터(111, 112)의 드레인 전류의 전류값의 차가 커진다.
Nch 차동쌍의 트랜지스터(111)의 드레인 전류의 증가에 의해, 다이오드 접속된 Pch 트랜지스터(131)의 드레인 전류는 증가하고, 그것에 대응하여 Pch 트랜지스터(131)의 게이트ㆍ소스간 전압(절대값)이 증가하기 때문에, Pch 트랜지스터(131)의 게이트 전위는 저하된다. 이에 의해, Pch 트랜지스터(131)와 게이트가 공통 접속된 Pch 트랜지스터(132)의 드레인 전류도 증가한다. 또한, Pch 트랜지스터(132)의 드레인 전류가 증가하고, Pch 트랜지스터(132)의 드레인(노드 N1)으로부터 Nch 차동쌍측으로 뽑아내어지는 전류(=트랜지스터(112)의 드레인 전류)가 감소하기 때문에, Pch 트랜지스터(132)의 드레인(노드 N1)에 대한 충전 작용이 생긴다. 이 때문에, 노드 N1의 전위는 상승한다.
노드 N1의 전위 상승에 의해, 부유 전류원(152, 153)의 Pch 트랜지스터(152)의 게이트ㆍ소스간 전압(절대값)이 확대되어, Pch 트랜지스터(152)에 흐르는 전류가 증가한다. 한편, Nch 커런트 미러(140)의 출력 전류(Nch 트랜지스터(142)의 드레인 전류)는, 부유 전류원(151)의 전류 I3을 절첩한 전류로 되어 있어, 출력 안정 상태와 거의 동일한 정도로 유지된다. 이 때문에 Nch 트랜지스터(142)의 드레인(노드 N3)의 전위는, Pch 트랜지스터(152)에 흐르는 전류가 증가하고, Nch 트랜지스터(142)의 드레인 전류는 변하지 않기 때문에, 노드 N3에 대한 충전 작용이 생긴다. 이 때문에, 노드 N3의 전위는 상승한다.
이 결과, 노드 N1의 전위의 상승에 의해, 출력 증폭단(110)의 Pch 트랜지스터(101)의 게이트ㆍ소스간 전압(절대값)이 감소하여, 출력 증폭단(110)의 Pch 트랜지스터(101)에 의한, 제3 전원 단자 E3으로부터 출력 단자(2)로의 충전 전류가 감소한다. 한편, 노드 N3의 전위 상승에 의해, 출력 증폭단(110)의 Nch 트랜지스터(102)의 게이트ㆍ소스간 전압이 확대되어, 출력 증폭단(110)의 Nch 트랜지스터(102)에 의한 출력 단자(2)로부터 제4 전원 단자 E4로의 방전 전류가 증가한다. 이에 의해, 출력 단자(2)의 출력 전압 VO는 저하된다. 그리고, 출력 전압 VO가 입력 전압 VI 부근에 근접하면, Nch 차동쌍의 트랜지스터(111, 112)의 전류값의 차는 작아져, Pch 커런트 미러(130)나 부유 전류원(152, 153)의 각 노드 전위나 각 트랜지스터의 전류는 평형 상태로 회복해 간다. 그리고, 출력 전압 VO가 입력 전압 VI에 도달하면, 출력 안정 상태로 된다.
다음으로, 전류 제어 회로(120)의 동작을 설명한다. 전류 제어 회로(120)의 동작은, 전류 제어 회로(120)의 제어를 받지 않는 통상의 차동 증폭 동작에의 추가의 작용으로 된다. 입력 단자(1)의 입력 전압 VI가 출력 단자(2)의 출력 전압 VO에 대하여, 제1 전원 단자 E1(고전압)측으로 크게 변화하고, Nch 트랜지스터(103)의 게이트ㆍ소스간 전압이, 그 임계값 전압 Vtn을 초과하였을 때, 즉, 출력 전압 VO와 제1 전원 단자 E1의 전압 VE1과의 전압차가, 입력 전압 VI와 제1 전원 단자 E1의 전압 VE1과의 전압차와 비교하여, Nch 트랜지스터(103)의 임계값 전압 Vtn을 초과하였을 때(VI-VO>Vtn>0), Nch 트랜지스터(103)는 온한다.
이 때문에, Nch 트랜지스터(103)의 드레인과 전류원(121)의 접속점(3)의 전압이 제1 전원 단자 E1의 전압으로부터 출력 전압 VO측으로 인하되어, 접속점(3)에 게이트가 접속된 Pch 트랜지스터(105)가 온으로 된다.
이에 의해, 전류원(123)의 전류 I5가, 온 상태의 Pch 트랜지스터(105)를 통하여, Nch 커런트 미러(140)의 입력단(노드 N4)에 공급된다. 이때, Pch 트랜지스터(104)는 오프 상태로 되어, Pch 트랜지스터(104)의 드레인과 전류원(122)의 접속점(4)의 전압은 제2 전원 단자 E2의 전압으로 되고, 접속점(4)에 게이트가 접속된 Nch 트랜지스터(106)는 오프 상태로 된다.
또한, 도 1의 출력 회로는, 전류 제어 회로(120)의 제어를 받지 않는 통상의 차동 증폭 동작에서, 상기에서 설명한 바와 같이, 입력 전압 VI가 출력 전압 VO에 대하여, 전원 단자 E1(고전압)측으로 크게 변화하였을 때, Nch 차동쌍의 출력 전류의 변화(Nch 트랜지스터(111, 112)의 드레인 전류의 감소 및 증가)에 의해, 노드 N1, N3의 전위가 인하되어, 출력 증폭단(110)의 트랜지스터(101, 102)에 의한 출력 단자(2)의 충전 작용이 생긴다. 이 출력 단자(2)의 충전 작용 외에, 전류 제어 회로(120)의 전류원(123)의 전류 I5가 노드 N4에 공급되면, Nch 커런트 미러(140)의 입력 전류(Nch 트랜지스터(141)의 드레인 전류)가 증가한다. 이 때문에, Nch 커런트 미러(140)의 출력 전류(Nch 트랜지스터(142)의 드레인 전류)도 증가하여, 노드 N3에 대한 방전 작용이 더욱 강해진다. 이 때문에 노드 N3의 전위는, 저하된다. 또한, 노드 N3의 전위 저하에 의해, 부유 전류원(152, 153)의 Nch 트랜지스터(153)의 게이트ㆍ소스간 전압이 확대되어, Nch 트랜지스터(153)에 흐르는 드레인 전류가 증가하기 때문에, 노드 N1에 대한 방전 작용이 더욱 강해진다. 이 때문에, 노드 N1의 전위도 저하된다.
이 결과, 노드 N1, N3의 전위 저하가 촉진되어, 출력 증폭단(110)의 Pch 트랜지스터(101)의 게이트ㆍ소스간 전압(절대값)이 더욱 확대되고, 출력 증폭단(110)의 Nch 트랜지스터(102)의 게이트ㆍ소스간 전압은 신속하게 감소하여, 출력 단자(2)의 출력 전압 VO의 상승이 빨라진다. 즉, 전류 제어 회로(120)로부터 공급되는 전류 I5가, 제1 부유 전류원 회로(150)로부터 출력되는 측의 전류에 결합되고, Nch 커런트 미러(140)의 입력 전류에 가산됨으로써, 출력 단자(2)의 충전 동작이 가속되어, 출력 전압 VO의 상승이 빨라진다.
또한, 출력 신호 VO가 입력 전압 VI에 근접하여, 그 전압차(Nch 트랜지스터(103)의 게이트ㆍ소스간 전압)가 Nch 트랜지스터(103)의 임계값 전압 이하로 작아지면, 즉, 출력 전압 VO와 제1 전원 단자 전압 VE1과의 전압차가, 입력 전압 VI와 제1 전원 단자 전압 VE1과의 전압차와 비교하여, Nch 트랜지스터(103)의 임계값 전압 Vtn 이하로 작아지면(VI-VO≤Vtn), Nch 트랜지스터(103)는 오프(비도통)로 되어, 접속점(3)의 전압이 상승하고, 그 결과, Pch 트랜지스터(105)가 오프로 된다. 이 때문에, 노드 N4에의 전류원(123)으로부터의 전류 I5의 공급은 정지되고, 출력 단자(2)의 충전 가속 작용도 정지된다. 이 후는, 상기에서 설명한, 전류 제어 회로(120)의 작용을 받지 않는 통상의 차동 증폭 동작으로 이행하여 출력 단자(2)의 충전 동작이 행해지고, 출력 전압 VO가 입력 전압 VI에 도달하면, 출력 안정 상태로 된다.
한편, 입력 단자(1)의 입력 전압 VI가 출력 단자(2)의 출력 전압 VO에 대하여 제2 전원 단자 E2(저전압)측으로 크게 변화하고, Pch 트랜지스터(104)의 게이트ㆍ소스간 전압의 절대값이, 그 임계값 전압(절대값)을 초과하였을 때, 즉, 출력 전압 VO와 제2 전원 단자 E2의 전압 VE2와의 전압차가, 입력 전압 VI와 제2 전원 단자 E2의 전압 VE2와의 전압차와 비교하여, Pch 트랜지스터(104)의 임계값 전압 Vtp의 절대값을 초과하였을 때(VI-VO<Vtp<0, 즉, │VI-VO│>│Vtp│), Pch 트랜지스터(104)가 온으로 된다.
Pch 트랜지스터(104)의 온에 의해, 접속점(4)의 전압(Nch 트랜지스터(106)의 게이트 전압)이 인상되어, Nch 트랜지스터(106)가 온으로 된다. 이에 의해, 전류원(124)의 전류 I6이, 싱크 전류로서, Pch 커런트 미러(130)의 입력단(노드 N2)으로부터 전류 제어 회로(120)측으로 흡입된다. 이때, Nch 트랜지스터(103)는 오프 상태로 되어, 접속점(3)은 제1 전원 단자 E1의 전압으로 되고, Pch 트랜지스터(105)는 오프 상태로 된다.
또한, 도 1의 출력 회로는, 전류 제어 회로(120)의 제어를 받지 않는 통상의 차동 증폭 동작에서, 상기에서 설명한 바와 같이, 입력 전압 VI가 출력 전압 VO에 대하여 전원 단자 E2(저전압)측으로 크게 변화하였을 때, Nch 차동쌍의 출력 전류의 변화(Nch 트랜지스터(111, 112)의 드레인 전류의 증가 및 감소)에 의해, 노드 N1, N3의 전위가 인상되어, 출력 증폭단(110)의 트랜지스터(101, 102)에 의한 출력 단자(2)의 방전 작용이 생긴다. 이 출력 단자(2)의 방전 작용 외에, 전류 제어 회로(120)에 의해, 전류원(124)의 전류 I6이 노드 N2로부터 흡입되면, Pch 커런트 미러(130)의 Pch 트랜지스터(131)의 입력 전류의 전류값은 증가한다. 이 때문에, Pch 커런트 미러(130)의 출력 전류(Pch 트랜지스터(132)의 드레인 전류)도 증가하여, 노드 N1에 대한 충전 작용이 더욱 강해진다. 이 때문에, 노드 N1의 전위는 상승한다. 또한, 노드 N1의 전위 상승에 의해, 부유 전류원(152, 153)의 Pch 트랜지스터(152)의 게이트ㆍ소스간 전압(절대값)이 확대되어, Pch 트랜지스터(152)에 흐르는 드레인 전류가 증가하기 때문에, 노드 N3에 대한 충전 작용이 더욱 강해진다. 이 때문에, 노드 N3의 전위도 상승한다.
이 결과, 노드 N1, N3의 전위 상승이 촉진되어, 출력 증폭단(110)의 Pch 트랜지스터(101)의 게이트ㆍ소스간 전압(절대값)은 신속하게 감소하고, 출력 증폭단(110)의 Nch 트랜지스터(102)의 게이트ㆍ소스간 전압은 더욱 확대되어, 출력 단자(2)의 출력 전압 VO의 저하가 빨라진다. 즉, 전류 제어 회로(120)의 전류원(124)의 전류 I6(싱크 전류)이, 제1 부유 전류원 회로(150)에 입력되는 측의 전류에 결합되고, Pch 커런트 미러(130)의 입력 전류에 가산됨으로써, 출력 단자(2)의 방전 동작이 가속되어, 출력 전압 VO의 저하가 빨라진다.
또한, 출력 신호 VO가 입력 전압 VI에 근접하여, 그 전압차(절대값)가 Pch 트랜지스터(104)의 임계값 전압(절대값) 이하로 작아지면, 즉, 출력 전압 VO와 제2 전원 단자 전압 VE2와의 전압차가, 입력 전압 VI와 제2 전원 단자 전압 VE2와의 전압차와 비교하여, Pch 트랜지스터(104)의 임계값 전압 Vtp의 절대값 이하로 작아지면(│VI-VO│≤│Vtp│), Pch 트랜지스터(104)는 오프로 되어, 접속점(4)의 전압이 저하되고, Nch 트랜지스터(106)가 오프로 되어, 노드 N4로부터의 흡입 전류 I6은 정지되고, 출력 단자(2)의 방전 가속 작용도 정지된다. 이 후는, 상기에서 설명한, 전류 제어 회로(120)의 작용을 받지 않는 통상의 차동 증폭 동작으로 이행하여 출력 단자(2)의 방전 동작이 행해지고, 출력 전압 VO가 입력 전압 VI에 도달하면, 출력 안정 상태로 된다.
이상으로부터, 전류 제어 회로(120)는, 입력 전압 VI와 출력 신호 VO의 전압차가 클 때에 동작하여, 출력 단자(2)의 충전 동작 또는 방전 동작을 가속시키고, 출력 전압 VO가 입력 전압 VI에 근접하면 자동적으로 정지한다. 입력 전압 VI의 변화가 작아, 입력 전압 VI와 출력 신호 VO의 전압차가 Nch 트랜지스터(103)의 임계값 전압 또는 Pch 트랜지스터(104)의 임계값 전압(절대값) 이하일 때는, 전류 제어 회로(120)는 동작하지 않는다. 또한, 트랜지스터(103, 104)는 충분히 작은 사이즈의 소자로 해도 되고, 입력 단자(1)에 접속되어 있는 트랜지스터(103, 104)의 게이트 기생 용량을 작게 억제하여, 도 1의 출력 회로의 입력 용량의 증가가 최소한으로 억제되는 것이 바람직하다.
<방전 시와 충전 시의 출력 전압 파형의 대칭성과 면적>
다음으로, 본 실시예에서의, 출력 전압 파형에 대하여 설명한다.
또한, 입력 전압 VI가 제2 전원 단자 E2(저전압)측으로 크게 변화하였을 때의 전류 제어 회로(120)의 전류 I6의 작용은, Pch 커런트 미러(130)(131, 132)의 입력측의 전류를 증가시키는 작용이다. 이 작용은, Nch 차동쌍(112, 111)의 구동 전류 I1이, 트랜지스터(111)에 흘러 Pch 커런트 미러(130)(131, 132)의 입력측의 전류를 증가시키는 작용과 동일하다. 즉, 전류 제어 회로(120)의 전류 I6은, Nch 차동쌍(112, 111)에 의한 증폭 작용과 동등한 작용이 있다.
한편, 입력 전압 VI가 제1 전원 단자 E1(고전압)측으로 크게 변화하였을 때의 전류 제어 회로(120)의 전류 I5의 작용은, Nch 커런트 미러(140)(141, 142)의 입력측의 전류를 증가시키는 작용이다. 이 작용은, Pch 차동쌍이 있는 경우와 동등한 작용으로 간주할 수 있다.
따라서, 전류 제어 회로(120)가 동작하고 있는 동안의 출력 단자(2)의 충전 동작 및 방전 동작은, Nch 차동쌍과 Pch 차동쌍을 함께 구비한 차동 증폭기의 동작과 동등하게 간주할 수 있다.
따라서, 도 1에서, Nch 차동쌍을 구동하는 전류원의 전류 I1을 고려하여, 전류 제어 회로(120)의 전류원(123, 124)의 전류 I5, I6을 조정함으로써, Nch 차동쌍과, Pch 차동쌍을 함께 구비한 차동 증폭기와 동등 동작이 가능하여, 충전 시와 방전 시의 출력 전압 파형의 대칭성을 용이하게 실현할 수 있다.
또한, 도 1의 실시예에 따르면, 차동 입력단의 차동쌍을 단일 도전형으로 구성할 수 있음으로써, 소자 수가 삭감되어 면적도 삭감할 수 있다.
<위상 보상 용량>
다음으로 본 실시예에서의 위상 보상 용량에 대하여 설명한다.
도 1에 도시한 실시예에서, 귀환 접속 구성에서의 출력 안정성을 확보하기 위해서, 위상 보상 용량을 설치해도 된다. 도 1에서, 위상 보상 용량은, 예를 들면, 출력 단자(2)와 출력 증폭단(110)의 Pch 트랜지스터(101)와 Nch 트랜지스터(102) 중 한쪽(노드 N1 또는 N3) 또는 양방의 게이트(노드 N1 및 N3) 사이에 설치할 수 있다. 위상 보상 용량의 접속에 따라서, 전류 제어 회로(120)의 전류원(123, 124)의 전류 I5, I6을 조정함으로써, 위상 보상 용량의 신속한 충방전을 실현하고, 충전 시와 방전 시의 출력 전압 파형의 대칭성도 실현할 수 있다.
<구동 속도, 소비 전력>
다음으로, 본 실시예에서의 구동 속도, 소비 전력에 대하여 설명한다.
도 1의 실시예에서는, 입력 전압 VI가 출력 전압 VO에 대하여 크게 변화하였을 때에, 전류 제어 회로(120)가 동작하여 충전 동작 및 방전 동작이 가속된다.
충전 가속 및 방전 가속의 기간은, 출력 전압 VO가 크게 변화하는 동안만이며, 데이터 출력 기간에 대하여 충분히 단기간이기 때문에, 전류 제어 회로(120)의 동작에 의한 소비 전력의 증가는 충분히 작다.
입력 전압 VI의 변화가 작은 경우나, 출력 전압 VO가 입력 전압 VI에 도달 한 후는, 전류 제어 회로(120)는 정지하고 있다. 따라서, 출력 안정 상태에서의 아이들링 전류(전류 I1, I3, I4 및 출력 증폭단(110)의 Pch 트랜지스터(101, 102)의 전류)를 작게 하여 정소비(靜消費) 전력을 억제해도, 출력 단자(2)의 고속 충전, 고속 방전이 가능하여 데이터선 부하의 고속 구동을 실현할 수 있다. 이 때문에, 도 1의 출력 회로는 저소비 전력, 고속 구동을 실현할 수 있다.
<전원 단자의 공급 전압>
다음으로, 본 실시예에서의 전원 단자의 공급 전압에 대하여 설명한다. 예를 들면 도 1의 구성을, 도 23의 (B)의 OLED 드라이버의 출력 레인지를 구동하는 출력 회로로서 이용하는 경우에는, 제1, 제3 전원 단자 E1, E3의 전원 전압은 모두 고위측 전원 전압 VDD, 제2, 제4, 제5 전원 단자 E2, E4, E5의 전원 전압은 모두 저위측 전원 전압 VSS로 할 수 있다.
한편, 도 1의 구성을, 도 23의 (A)의 LCD 드라이버의 정극 및 부극 출력 레인지를 구동하는 출력 회로로서 이용하는 경우에는, OLED 드라이버용 출력 회로와 마찬가지로, 제1, 제3 전원 단자 E1, E3의 전원 전압은 모두 고위측 전원 전압 VDD, 제2, 제4, 제5 전원 단자 E2, E4, E5의 전원 전압은 모두 저위측 전원 전압 VSS로 할 수 있다. 또한, 커먼 전압(C0M) 부근의 정극 출력 레인지의 하한에 대응한 전원 전압 VML, 부극 출력 레인지의 상한에 대응한 전원 전압 VMH가 더 공급되는 경우도 있다. 이때, 정극 출력 레인지를 구동하는 출력 회로의 경우에는, 제1, 제3 전원 단자 E1, E3의 전원 전압은 모두 VDD, 제2, 제4 전원 단자 E2, E4의 전원 전압은 모두 VML, 제5 전원 단자 E5의 전원 전압은 VSS로 해도 된다. 특히, 흐르는 전류가 큰 출력 증폭단(110)의 제3, 제4 전원 단자 E4, E4간의 전원 전압차를 작게 함으로써, (전류×전압)에 의존하는 소비 전력이 저감되고, 발열 억제 효과도 있다.
또한, N형 차동 입력단(170)의 전류원(113)에 접속되어 있는 제5 전원 단자 E5의 전원 전압에 관하여, N형 차동 입력단(170)의 동작 범위 하한은, 제5 전원 단자 E5로부터 Nch 차동 트랜지스터쌍(112, 111)의 임계값 전압만큼 높은 전압으로 된다.
Nch 차동 트랜지스터쌍(112, 111)의 임계값 전압이 어느 정도 큰 경우라도, 제5 전원 단자 E5를 VSS로 하면, VML∼VDD의 정극 출력 레인지의 구동에 지장은 없다. Nch 차동 트랜지스터쌍(112, 111)의 임계값 전압이 거의 제로 부근인 경우에는, 제5 전원 단자 E5를 VML로 해도 되는 것은 물론이다.
또한, 제1, 제3 전원 단자 E1, E3의 전원 전압은 모두 VDD, 제2, 제5 전원 단자 E2, E5의 전원 전압은 모두 VSS, 제4 전원 단자 E4의 전원 전압만 VML로 해도 된다.
또한, 도 1에서는, 전류 제어 회로(120)의 제1, 제2 전원 단자를 E1, E2로 하고 있지만, 커런트 미러(130, 140)의 전원 단자와 분리하여, 출력 증폭단(110)의 제3, 제4 전원 단자 E4, E4에 합치는 것도 가능하다.
<본 실시예와 관련 기술과의 비교>
이하에, 도 1의 본 실시예의 전류 제어 회로(120)와, 도 25에 도시한 관련 기술을 비교하여 설명한다.
도 1의 전류 제어 회로(120)와, 도 25의 제어 회로(90)의 트랜지스터(93-1, 93-2), 전류원(91, 92), 및 차동 입력단(50)의 트랜지스터(65, 66, 65-9, 66-10), 보조 전류원(53, 54)은, 모두, 입력 전압이 크게 변화하였을 때에 동작하여, 전류를 공급 또는 흡입하는 작용을 갖는다.
그러나, 양자는 전류의 공급 및 흡입 작용의 접속처가 상이하다.
도 25의 출력 회로에서는, Nch 차동쌍(63, 64) 및 Pch 차동쌍(61, 62)의 구동 전류를 증가시키도록 접속되어 있다. 이 때문에, 출력 전압 파형의 대칭성을 실현하기 위해서는, 차동 입력단이 Nch 차동쌍과 Pch 차동쌍을 함께 구비한 출력 회로이어야 한다.
한편, 도 1의 실시예에서, 전류 제어 회로(120)의 전류원(123, 124)은, 각각의 전류 I5, I6이 커런트 미러(130, 140)의 입력측의 전류에 결합되어 전류값을 증가시키도록 접속되고, 입력 전압이 크게 변화하였을 때에 동작하여, Nch 차동쌍 및 Pch 차동쌍과 동등한 증폭 작용을 행한다. 이 때문에, 차동 입력단을 한쪽의 도전형의 차동쌍만의 구성으로 해도, 출력 전압 파형의 대칭성을 실현하는 것이 용이하다.
또한, 도 1의 실시예에서는, 차동쌍을 단일 도전형으로 구성할 수 있음으로써, 소자 수의 삭감, 면적의 삭감, 차동쌍의 정소비 전류의 삭감을 실현할 수 있다.
또한, 도 1의 실시예에서는, 전류 제어 회로(120)로부터의 추가 전류(I5, I6)가, 차동쌍을 통하지 않고, 커런트 미러(130, 140)의 입력 전류에 가산되기 때문에, 차동 트랜지스터의 온 저항의 영향 등을 받지 않아, 충전 가속 및 방전 가속의 응답 특성도 우수하다.
또한, 도 1의 실시예에서는, 전류 제어 회로(120)에 의한 출력 단자(2)의 충전 가속 및 방전 가속의 각 동작에서, 위상 보상 용량의 용량성 커플링에 의한 출력 증폭단(110)의 관통 전류는 거의 생기지 않는다. 이것은, 전류 제어 회로(120)로부터의 전류(I5 또는 I6)에 의한 커런트 미러(130 또는 140)의 출력 전류의 증가에 의해, 출력 증폭단(110)의 트랜지스터(101, 102)의 게이트(노드 N1, N3)의 전압변화가 가속됨과 동시에, 위상 보상 용량(예를 들면, 출력 단자(2)와 출력 증폭단(110)의 Pch 트랜지스터(101)와 Nch 트랜지스터(102) 중 한쪽(노드 N1 또는 N3) 또는 양방의 게이트(노드 N1 및 N3) 사이에 설치한 경우)의 충방전도 가속되기 때문이다. 따라서, 도 1에서는, 도 25의 출력 보조 회로(100)와 같은 관통 전류를 억제하기 위한 추가 회로는 필요로 되지 않는다.
<실시예 2>
다음으로 본 발명의 제2 실시예를 설명한다. 도 2는 본 발명의 제2 실시예의 출력 회로의 구성을 도시하는 도면이다. 도 2의 출력 회로는, 도 1의 커런트 미러(130, 140)를, 저전압 캐스코드ㆍ커런트 미러(130', 140')로 변경한 것이다. 도 2의 출력 회로도, 도 1과 마찬가지로, 입력 전압 VI와 출력 전압 VO를 차동으로 받는 차동 입력단과, 차동 입력단의 제1 및 제2 출력(노드 N1, N3)을 받아 푸시풀 동작하여 입력 전압 VI에 따른 출력 전압 VO를 출력 단자(2)로부터 출력하는 출력 증폭단(110)과, 입력 전압 VI와 출력 전압 VO와의 전위차를 검출하고, 그 전위차에 따라서, 커런트 미러(130' 또는 140)'의 전류 제어를 행하는 전류 제어 회로(120)를 구비한다. 커런트 미러(130', 140')의 구성 이외는 도 1과 마찬가지이다.
차동 입력단은, 제1 차동단(170)과, Pch의 커런트 미러(130')와, Nch의 커런트 미러(140')와, 제1 및 제2 부유 전류원 회로(150, 160)를 구비한다. 이하에서는, 커런트 미러(130', 140')의 구성에 대하여 설명하고, 제1 차동단(170), 제1 및 제2 부유 전류원 회로(150, 160), 전류 제어 회로(120)의 구성의 상세 설명은 생략한다.
Pch의 커런트 미러(130')는, 제1 전원 단자 E1과 노드쌍(N1, N2) 사이에 접속된 저전압 캐스코드ㆍ커런트 미러로 구성되어 있다.
구체적으로는, 게이트가 공통 접속되고, 소스가 제1 전원 단자 E1에 공통 접속된 1단째의 Pch 트랜지스터쌍(132, 131)과, 게이트가 공통 접속되어 바이어스 전압 BP1을 받고, 소스가 1단째의 Pch 트랜지스터쌍(132, 131)의 드레인에 각각 접속되고, 드레인이 노드쌍(N1, N2)에 접속된 2단째의 Pch 트랜지스터쌍(134, 133)으로 구성된다. 1단째의 Pch 트랜지스터쌍(132, 131)의 공통 접속 게이트는 노드 N2에 접속되어 있다. 노드쌍(N1, N2)은, 각각 Pch 커런트 미러(130')의 출력과 입력으로 된다. 제1 차동단(170)의 Nch 차동 트랜지스터쌍(112, 111)의 출력쌍은, Pch 트랜지스터(132, 134)의 접속점(노드 N5)과 Pch 트랜지스터(131, 133)의 접속점(노드 N6)에 접속되어 있다.
Nch의 커런트 미러(140')는, 제2 전원 단자 E2와 노드쌍(N3, N4) 사이에 접속된 저전압 캐스코드ㆍ커런트 미러로 구성된다. 구체적으로는, 게이트가 공통 접속되고, 소스가 제2 전원 단자 E2에 공통 접속된 1단째의 Nch 트랜지스터쌍(142, 141)과, 게이트가 공통 접속되어 바이어스 전압 BN1을 받고, 소스가 1단째의 Nch 트랜지스터쌍(142, 141)의 드레인에 각각 접속되고, 드레인이 노드쌍(N3, N4)에 접속된 2단째의 Nch 트랜지스터쌍(144, 143)으로 구성된다. 1단째의 Nch 트랜지스터쌍(142, 141)의 공통 접속 게이트는 노드 N4에 접속되어 있다. 노드쌍(N3, N4)은, 각각 Nch 커런트 미러(140')의 출력과 입력으로 된다.
전류 제어 회로(120)의 전류원(123)은, 트랜지스터(105)를 통하여 Nch 커런트 미러(140')의 입력단(노드 N4)에 접속되고, 전류원(124)은, 트랜지스터(106)를 통하여 Pch 커런트 미러(130')의 입력단(노드 N2)에 접속되어 있다.
도 2에 도시한 출력 회로의 동작에 대하여 이하에 설명한다. 우선, 전류 제어 회로(120) 이외의 출력 회로의 동작을 설명한다. 입력 단자(1)의 입력 전압 VI가 출력 단자(2)의 출력 전압 VO에 대하여 제1 전원 단자 E1(고전압)측으로 크게 변화하였을 때, Nch 차동쌍의 트랜지스터(111, 112)는, 각각 오프, 온으로 되어, 출력 안정 상태 시에 비해, 커런트 미러(130')의 입력측의 Pch 트랜지스터(131, 133)의 접속점(노드 N6)으로부터 Nch 차동쌍으로 흐르는 전류(=트랜지스터(111)의 드레인 전류)는 감소하고, Pch 커런트 미러(130')의 출력측의 Pch 트랜지스터(132, 134)의 접속점(노드 N5)으로부터 Nch 차동쌍으로 흐르는 전류(=트랜지스터(112)의 드레인 전류)는 증가하여, Nch 차동쌍의 트랜지스터(111, 112)의 드레인 전류의 전류값의 차가 커진다.
Nch 차동쌍의 트랜지스터(111)의 드레인 전류의 감소에 의해, Pch 트랜지스터(131)의 드레인 전류는 감소한다. 이 때문에, Pch 트랜지스터(131)의 드레인ㆍ소스간 전압(노드 N6과 제1 전원 단자 E1간의 차전압의 절대값)을 작게 하는 작용이 생기지만, Pch 트랜지스터(133)의 게이트ㆍ소스간 전압(전압 BP1과 노드 N6간의 차전압의 절대값)이 증가한다. 이 때문에, Pch 트랜지스터(133)의 드레인(노드 N2)의 충전 작용이 생긴다. 결과로서, Pch 트랜지스터(131)의 드레인 전류의 감소에 대응하여, Pch 트랜지스터(133)의 드레인(노드 N2)의 전위가 상승한다.
한편, Pch 트랜지스터(131)와 함께 게이트가 노드 N2에 공통 접속된 Pch 트랜지스터(132)의 드레인 전류도 감소한다. 이때, Pch 트랜지스터(132, 134)의 접속점(노드 N5)의 전위는, Pch 트랜지스터(132)의 드레인 전류가 감소하고, Nch 차동쌍측으로 뽑아내어지는 트랜지스터(112)의 드레인 전류가 증가하기 때문에, 노드 N5에 대한 방전 작용이 생겨, 저하된다. 이에 의해, Pch 트랜지스터(134)의 게이트ㆍ소스간 전압(절대값)이 감소하여, 노드 N1에 공급하는 Pch 트랜지스터(134)의 드레인 전류가 감소한다. 이 때문에, 노드 N1에 대한 방전 작용이 생겨, 노드 N1의 전위는 저하된다.
노드 N1의 전위의 저하에 의해, 부유 전류원(152, 153)의 Pch 트랜지스터(152)에 흐르는 전류가 감소한다. 한편, Nch 커런트 미러(140')의 출력 전류(Nch 트랜지스터(142, 144)의 드레인 전류)는, 부유 전류원(151)의 전류 I3의 미러 전류로 되어 있어, 출력 안정 상태와 거의 동일한 정도로 유지된다. Pch 트랜지스터(152)의 드레인 전류가 감소하고, Nch 트랜지스터(144)의 드레인 전류는 변하지 않기 때문에, Nch 트랜지스터(144)의 드레인(노드 N3)에 대한 방전 작용이 생겨, Nch 트랜지스터(144)의 드레인(노드 N3)의 전위는 저하된다. 또한, Nch 트랜지스터(144)의 드레인(노드 N3)의 전위의 저하에 의해, 부유 전류원(152, 153)의 Nch 트랜지스터(153)의 게이트ㆍ소스간 전압이 확대된다. 이 때문에, Nch 트랜지스터(153)의 전류값이 증가하고, 노드 N1의 전위는 더욱 저하된다.
이 결과, 노드 N1의 전위의 저하에 의해, 출력 증폭단(110)의 Pch 트랜지스터(101)의 게이트ㆍ소스간 전압(절대값)이 확대되어, 출력 증폭단(110)의 Pch 트랜지스터(101)에 의한, 제3 전원 단자 E3으로부터 출력 단자(2)에의 충전 전류가 증가한다. 한편, 노드 N3의 전위의 저하에 의해, 출력 증폭단(110)의 Nch 트랜지스터(102)의 게이트ㆍ소스간 전압이 감소하여, 출력 증폭단(110)의 Nch 트랜지스터(102)에 의한 출력 단자(2)로부터 제4 전원 단자 E4로의 방전 전류는 감소한다. 이에 의해, 출력 단자(2)의 출력 전압 VO는 상승한다. 그리고, 출력 전압 VO가 입력 전압 VI 부근에 근접하면, Nch 차동쌍의 트랜지스터(111, 112)의 전류값의 차는 작아져, Pch 커런트 미러(130)나 부유 전류원(152, 153)의 각 노드 전위나 각 트랜지스터의 전류는 평형 상태로 회복해 간다. 그리고, 출력 전압 VO가 입력 전압 VI에 도달하면, 출력 안정 상태로 된다.
한편, 입력 단자(1)의 입력 전압 VI가 출력 단자(2)의 출력 전압 VO에 대하여 제2 전원 단자 E2(저전압)측으로 크게 변화하였을 때, Nch 차동쌍의 트랜지스터(111, 112)는, 각각 온, 오프로 되어, 출력 안정 상태 시에 비해, 커런트 미러(130')의 입력측의 Pch 트랜지스터(131, 133)의 접속점(노드 N6)으로부터 Nch 차동쌍으로 흐르는 전류(=트랜지스터(111)의 드레인 전류)는 증가하고, Pch 커런트 미러(130')의 출력측의 Pch 트랜지스터(132, 134)의 접속점(노드 N5)으로부터 Nch 차동쌍으로 흐르는 전류(=트랜지스터(112)의 드레인 전류)는 감소하여, Nch 차동쌍의 트랜지스터(111, 112)의 드레인 전류의 전류값의 차가 커진다.
Nch 차동쌍의 트랜지스터(111)의 드레인 전류가 증가함으로써, Pch 트랜지스터(131)의 드레인 전류는 증가한다. 이 때문에, Pch 트랜지스터(131)의 드레인ㆍ소스간 전압(절대값)의 확대 작용이 생기지만, Pch 트랜지스터(133)의 게이트ㆍ소스간 전압(절대값)이 감소하기 때문에, Pch 트랜지스터(133)의 드레인(노드 N2)에 방전 작용이 생긴다. 결과로서, Pch 트랜지스터(131)의 드레인 전류의 증가에 대응하여 Pch 트랜지스터(133)의 드레인(노드 N2)의 전위가 저하된다.
한편, Pch 트랜지스터(131)와 함께 게이트가 노드 N2에 공통 접속된 Pch 트랜지스터(132)의 드레인 전류도 증가한다. 이때, Pch 트랜지스터(132, 134)의 접속점(노드 N5)의 전위는, Pch 트랜지스터(132)의 드레인 전류가 증가하고, 노드 N5로부터 Nch 차동쌍측으로 뽑아내어지는 전류(=트랜지스터(112)의 드레인 전류)가 감소하기 때문에, 노드 N5에 대한 충전 작용이 생겨 상승한다. 이에 의해, Pch 트랜지스터(134)의 게이트ㆍ소스간 전압(절대값)이 확대되어, 노드 N1에 공급하는 Pch 트랜지스터(134)의 드레인 전류가 증가한다. 이 때문에, 노드 N1에 대한 충전 작용이 생겨, 노드 N1의 전위는 상승한다.
노드 N1의 전위의 상승에 의해, 부유 전류원(152, 153)의 Pch 트랜지스터(152)의 게이트ㆍ소스간 전압(절대값)이 확대되어, Pch 트랜지스터(152)에 흐르는 전류가 증가한다. 한편, Nch 커런트 미러(140')의 출력 전류(Nch 트랜지스터(142, 144)의 드레인 전류)는, 부유 전류원(151)의 전류 I3의 미러 전류로 되어 있어, 출력 안정 상태와 거의 동일한 정도로 유지된다. Nch 트랜지스터(144)의 드레인(노드 N3)의 전위는, Pch 트랜지스터(152)의 드레인 전류가 증가하고, Nch 트랜지스터(144)의 드레인 전류는 변하지 않기 때문에, 노드 N3에 대한 충전 작용이 생긴다. 이 때문에, 노드 N3의 전위는 상승한다.
이 결과, 노드 N1의 전위의 상승에 의해, 출력 증폭단(110)의 Pch 트랜지스터(101)의 게이트ㆍ소스간 전압(노드 N1과 제3 전원 전압 E3간의 차전압의 절대값)이 감소하여, 출력 증폭단(110)의 Pch 트랜지스터(101)에 의한, 제3 전원 단자 E3으로부터 출력 단자(2)로의 충전 전류가 감소한다. 한편, 노드 N3의 전위 상승에 의해, 출력 증폭단(110)의 Nch 트랜지스터(102)의 게이트ㆍ소스간 전압이 확대되어, 출력 증폭단(110)의 Nch 트랜지스터(102)에 의한 출력 단자(2)로부터 제4 전원 단자 E4로의 방전 전류는 증가한다. 이에 의해, 출력 단자(2)의 출력 전압 VO는 저하된다. 그리고, 출력 전압 VO가 입력 전압 VI 부근에 근접하면, Nch 차동쌍의 트랜지스터(111, 112)의 전류값의 차는 작아져, Pch 커런트 미러(130')나 부유 전류원(152, 153)의 각 노드 전위나 각 트랜지스터의 전류는 평형 상태로 회복해 간다. 그리고, 출력 전압 VO가 입력 전압 VI에 도달하면, 출력 안정 상태로 된다.
다음으로, 전류 제어 회로(120)의 동작을 간단히 설명한다. 전류 제어 회로(120)의 동작은, 전류 제어 회로(120)의 제어를 받지 않는 통상의 차동 증폭 동작에의 추가의 작용으로 된다. 전류 제어 회로(120)의 구성 및 상세한 동작은 도 1에서의 설명과 마찬가지이다. 즉, 전류 제어 회로(120)는, 입력 전압 VI가 출력 전압 VO에 대하여 제1 전원 단자 E1(고전압)측으로 크게 변화하였을 때, 전류원(123)의 전류 I5를 Nch 커런트 미러(140')의 입력단(노드 N4)에 공급한다.
또한, 도 2의 출력 회로는, 전류 제어 회로(120)의 제어를 받지 않는 통상의 차동 증폭 동작에서, 상기에서 설명한 바와 같이, 입력 전압 VI가 출력 전압 VO에 대하여, 전원 단자 E1(고전압)측으로 크게 변화하였을 때, Nch 차동쌍의 출력 전류의 변화(Nch 트랜지스터(111, 112)의 드레인 전류의 감소 및 증가)에 의해, 노드 N1, N3의 전위가 인하되어, 출력 증폭단(110)의 트랜지스터(101, 102)에 의한 출력 단자(2)의 충전 작용이 생긴다. 이 출력 단자(2)의 충전 작용 외에, 전류 제어 회로(120)에 의해, 전류원(123)의 전류 I5가 노드 N4에 공급되면, Nch 커런트 미러(140')의 입력 전류(Nch 트랜지스터(141, 143)의 드레인 전류)가 증가한다. 이에 의해, Nch 커런트 미러(140')의 출력 전류(Nch 트랜지스터(142, 144)의 드레인 전류)도 증가하여, 노드 N3에 대한 방전 작용이 더욱 강해진다. 이 때문에, 노드 N3의 전위는 저하된다. 또한, 노드 N3의 전위 저하에 의해, 부유 전류원(152, 153)의 Nch 트랜지스터(153)의 게이트ㆍ소스간 전압이 확대되어, Nch 트랜지스터(153)에 흐르는 전류가 증가하기 때문에, 노드 N1에 대한 방전 작용이 더욱 강해진다. 이 때문에, 노드 N1의 전위도 저하된다.
이 결과, 노드 N1, N3의 전위 저하가 촉진되어, 출력 증폭단(110)의 Pch 트랜지스터(101)의 게이트ㆍ소스간 전압(절대값)이 더욱 확대되어, 출력 증폭단(110)의 Nch 트랜지스터(102)의 게이트ㆍ소스간 전압은 신속하게 감소하여, 출력 단자(2)의 출력 전압 VO의 상승이 빨라진다. 즉, 전류 제어 회로(120)로부터 공급되는 전류 I5가, Nch 커런트 미러(140')의 입력 전류에 가산됨으로써, 출력 단자(2)의 충전 동작이 가속되어, 출력 전압 VO의 상승이 빨라진다.
한편, 전류 제어 회로(120)는, 입력 전압 VI가 출력 전압 VO에 대하여 제2 전원 단자 E2(저전압)측으로 크게 변화하였을 때, 전류원(124)의 전류 I6을 Pch 커런트 미러(130')의 입력단(노드 N2)으로부터 흡입한다.
또한, 도 2의 출력 회로는, 전류 제어 회로(120)의 제어를 받지 않는 통상의 차동 증폭 동작에서, 상기에서 설명한 바와 같이, 입력 전압 VI가 출력 전압 VO에 대하여 전원 단자 E2(저전압)측으로 크게 변화하였을 때, Nch 차동쌍의 출력 전류의 변화(Nch 트랜지스터(111, 112)의 드레인 전류의 증가 및 감소)에 의해, 노드 N1, N3의 전위가 인상되어, 출력 증폭단(110)의 트랜지스터(101, 102)에 의한 출력 단자(2)의 방전 작용이 생긴다. 이 출력 단자(2)의 방전 작용 외에, 전류 제어 회로(120)에 의해, 전류원(124)의 전류 I6이 노드 N2로부터 흡입되면, Pch 커런트 미러(130')의 입력 전류(Pch 트랜지스터(131, 133)의 드레인 전류)가 증가한다. 이에 의해, Pch 커런트 미러(130')의 출력 전류(Pch 트랜지스터(132, 134)의 드레인 전류)도 증가하여, 노드 N1에 대한 충전 작용이 더욱 강해진다. 이 때문에, 노드 N1의 전위는 상승한다. 또한, 노드 N1의 전위 상승에 의해, 부유 전류원(152, 153)의 Pch 트랜지스터(152)의 게이트ㆍ소스간 전압(절대값)이 확대되어, Pch 트랜지스터(152)에 흐르는 드레인 전류가 증가하기 때문에, 노드 N3에 대한 충전 작용이 더욱 강해진다. 이 때문에, 노드 N3의 전위도 상승한다.
이 결과, 노드 N1, N3의 전위 상승이 촉진되어, 출력 증폭단(110)의 Pch 트랜지스터(101)의 게이트ㆍ소스간 전압(절대값)은 신속하게 감소하고, 출력 증폭단(110)의 Nch 트랜지스터(102)의 게이트ㆍ소스간 전압은 더욱 확대되어, 출력 단자(2)의 출력 전압 VO의 저하가 빨라진다. 즉, 전류 제어 회로(120)의 흡입 전류 I6이, Pch 커런트 미러(130')의 입력 전류에 가산됨으로써, 출력 단자(2)의 방전 동작이 가속되어, 출력 전압 VO의 저하가 빨라진다.
또한, 출력 단자(2)의 충전 시, 방전 시 모두, 출력 신호 VO가 입력 전압 VI에 근접하여, 그 전압차가 Nch 트랜지스터(103), Pch 트랜지스터(104)의 임계값 전압(절대값) 이하로 작아지면, Nch 트랜지스터(103), Pch 트랜지스터(104)는 오프로 되어, 노드 N4에의 전류 I5의 공급, 또는, 노드 N2로부터의 전류 I6의 흡입은 정지되고, 출력 단자(2)의 충전 또는 방전의 가속 작용도 정지된다. 이 후는, 전류 제어 회로(120)의 제어를 받지 않는 통상의 차동 증폭 동작으로 이행하고, 출력 전압 VO가 입력 전압 VI에 도달하면, 출력 안정 상태로 된다.
이상과 같이, 도 2의 출력 회로에서도, 전류 제어 회로(120)는, 입력 전압 VI와 출력 신호 VO의 전압차가 클 때에 동작하여, 출력 단자(2)의 충전 동작 또는 방전 동작을 가속시키고, 출력 전압 VO가 입력 전압 VI에 근접하면 자동적으로 정지한다. 또한, 입력 전압 VI의 변화가 작아, 입력 전압 VI와 출력 신호 VO와의 전압차의 절대값이, Nch 트랜지스터(103)의 임계값 전압(Vtn) 또는 Pch 트랜지스터(104)의 임계값 전압(절대값=│Vtp│) 이하일 때는(즉, │VI-VO│≤│Vtn│, 또는, │VI-VO│≤│Vtp│), 전류 제어 회로(120)는 동작하지 않는다. 또한, 도 1과 마찬가지로, 전류 제어 회로(120)가 동작하고 있는 동안의 출력 단자(2)의 충전 동작 및 방전 동작은, Nch 차동쌍과 Pch 차동쌍을 함께 구비한 차동 증폭기와 동등 동작하기 때문에, 충전 시와 방전 시의 출력 전압 파형의 대칭성을 용이하게 실현할 수 있다.
또한, 도 2의 출력 회로에서, 귀환 접속 구성에서의 출력 안정성을 확보하기 위해서, 위상 보상 용량을 설치해도 된다. 도 2에서, 위상 보상 용량은, 예를 들면, Pch 트랜지스터(132, 134)의 접속점(노드 N5)과 출력 단자(2) 사이나, Nch 트랜지스터(142, 144)의 접속점(노드 N7)과 출력 단자(2) 사이 중 한쪽 또는 양방에 설치할 수 있다. 혹은, 출력 증폭단(110)의 Nch 트랜지스터(101), Pch 트랜지스터(102) 중 한쪽(노드 N1 또는 N3) 또는 양방의 게이트(노드 N1 및 N3)와 출력 단자(2) 사이에 설치해 된다. 위상 보상 용량의 접속에 따라서, 전류 제어 회로(120)의 전류원(123, 124)의 전류 I5, I6을 조정함으로써, 위상 보상 용량의 신속한 충방전을 실현하고, 충전 시와 방전 시의 출력 전압 파형의 대칭성을 실현할 수 있다.
또한, 도 2의 출력 회로는, 차동 입력단의 차동쌍을 단일 도전형으로 구성할 수 있음으로써, 소자 수가 삭감되고, 면적도 삭감할 수 있다. 또한, 도 1과 마찬가지로, 출력 증폭단(110)의 관통 전류를 억제하는 추가 회로도 필요없다.
또한, 도 2의 출력 회로는, 아이들링 전류(전류 I1, I3, I4 및 출력 증폭단(110)의 Pch 트랜지스터(101, 102)의 전류)를 작게 하여 정소비 전력을 억제해도, 전류 제어 회로(120)의 작용에 의해 고속 동작이 가능하기 때문에, 저소비 전력, 고속 구동을 실현할 수 있다. 본 실시예에서, 각 전원 단자에 공급되는 전원 전압에 대해서는, 도 1과 마찬가지이며, 도 1에서의 설명이 참조된다.
<실시예 3>
다음으로 본 발명의 제3 실시예를 설명한다. 도 3은 본 발명의 제3 실시예의 출력 회로의 구성을 도시하는 도면이다. 도 3의 출력 회로는, 도 2의 출력 회로에서 전류 제어 회로(120)의 접속처를 변경한 구성이다. 도 3에서, 전류 제어 회로(120)의 전류원(123)은, Pch 트랜지스터(105)를 통하여 Nch 커런트 미러(140')의 트랜지스터(141, 143)의 접속점(노드 N8)에 접속되어 있다. 전류원(124)은, Nch 트랜지스터(106)를 통하여 Pch 커런트 미러(130')의 트랜지스터(131, 133)의 접속점(노드 N6)에 접속되어 있다. 그 밖의 구성은 도 2와 마찬가지이다.
도 2와 마찬가지로 도 3에서도, 전류 제어 회로(120)의 제어를 받지 않는 통상의 차동 증폭 동작에서는, 입력 전압 VI가 출력 전압 VO에 대하여, 전원 단자 E1(고전압)측으로 크게 변화하였을 때, 노드 N1, N3의 전위가 인하되어, 출력 증폭단(110)의 트랜지스터(101, 102)에 의한 출력 단자(2)의 충전 작용이 생긴다. 이 출력 단자(2)의 충전 작용 외에, 전류 제어 회로(120)로부터, 전류원(123)의 전류 I5가 노드 N8에 공급되면, Nch 커런트 미러(140')의 입력측의 전류(Nch 트랜지스터(141)의 드레인 전류)가 증가한다. 이때 Nch 트랜지스터(141)의 드레인ㆍ소스간 전압의 확대 작용이 생기지만, Nch 트랜지스터(143)의 게이트ㆍ소스간 전압이 감소하기 때문에, Nch 트랜지스터(143)의 드레인(노드 N4)에 대하여 충전 작용이 생기고, 결과로서, Nch 트랜지스터(141)의 드레인 전류의 증가에 대응하여, Nch 트랜지스터(143)의 드레인(노드 N4)의 전위가 상승한다. 이 때문에, Nch 트랜지스터(141)와 게이트가 공통 접속된 Nch 트랜지스터(142)의 드레인 전류도 증가하여, Nch 커런트 미러(140')의 출력 전류(Nch 트랜지스터(142, 144)의 드레인 전류)가 증가한다. 이 Nch 커런트 미러(140')의 출력 전류의 증가 작용은, 도 2에서, 전류 제어 회로(120)의 전류원(123)의 전류 I5가 노드 N4에 공급된 경우와 동일한 작용이며, 노드 N3, N1의 전위는, 강한 방전 작용에 의해 인하되게 된다. 따라서, 도 2와 마찬가지로, 출력 단자(2)의 충전 동작이 가속된다.
또한, 도 3에서, 전류 제어 회로(120)의 제어를 받지 않은 통상의 차동 증폭 동작에서는, 입력 전압 VI가 출력 전압 VO에 대하여 전원 단자 E2(저전압)측으로 크게 변화하였을 때, 노드 N1, N3의 전위가 인상되어, 출력 증폭단(110)의 트랜지스터(101, 102)에 의한 출력 단자(2)의 방전 작용이 생긴다. 이 출력 단자(2)의 방전 작용 외에, 전류 제어 회로(120)로부터 전류원(124)의 전류 I6이 노드 N6으로부터 흡입되면, Pch 커런트 미러(130')의 입력측의 전류(트랜지스터(131)의 드레인 전류)가 증가한다. 이때 Pch 트랜지스터(131)의 드레인ㆍ소스간 전압(절대값)의 확대 작용이 생기지만, Pch 트랜지스터(133)의 게이트ㆍ소스간 전압(절대값)이 감소하기 때문에, Pch 트랜지스터(133)의 드레인(노드 N2)에 대하여 방전 작용이 생기고, 결과로서, Pch 트랜지스터(131)의 드레인 전류의 증가에 대응하여 Pch 트랜지스터(133)의 드레인(노드 N2)의 전위가 저하된다. 이 때문에, Pch 트랜지스터(131)와 게이트가 공통 접속된 Pch 트랜지스터(132)의 드레인 전류도 증가하여, Pch 커런트 미러(130')의 출력 전류(Pch 트랜지스터(132, 134)의 드레인 전류)가 증가한다. 이 Pch 커런트 미러(130')의 출력 전류의 증가 작용은, 도 2에서, 전류 제어 회로(120)의 전류원(124)의 전류 I6이 노드 N2로부터 흡입된 경우와 동일한 작용이며, 노드 N1, N3의 전위는, 강한 충전 작용에 의해 인상되게 된다. 따라서, 도 2와 마찬가지로, 출력 단자(2)의 방전 동작이 가속된다.
이상으로부터, 도 3의 출력 회로는, 도 2와 동등 작용이며, 도 2와 마찬가지의 특성으로 된다. 또한, 도 2와 도 3의 출력 회로는, 전류 제어 회로(120)의 전류원(123, 124)으로부터의 전류를 커런트 미러(130', 140')의 입력측의 전류에 결합하는 위치가 상이하지만, 어느 것이나 커런트 미러(130', 140')의 입력측의 전류를 증가시키는 작용에 의해, 출력 단자(2)의 충전 동작 및 방전 동작의 가속을 실현하고 있다.
<실시예 4>
다음으로 본 발명의 제4 실시예를 설명한다. 도 4는 본 발명의 제4 실시예의 출력 회로의 구성을 도시하는 도면이다. 도 4의 출력 회로는, 도 1의 출력 회로에서, Pch 차동단을 제2 차동단(180)으로서 추가하여, 입력 다이내믹 레인지를 확대한 것이다. 즉, 도 4에서, 제2 차동단(180)은, 소스가 공통 접속된 Pch 트랜지스터(115, 114)(Pch 차동 트랜지스터쌍)와, Pch 차동 트랜지스터쌍(115, 114)의 공통 소스와 제6 전원 단자 E6 사이에 접속된 전류원(116)을 구비하고 있다. Pch 차동 트랜지스터쌍(115, 114)의 게이트는, Nch 차동 트랜지스터쌍(112, 111)의 게이트와 각각 공통 접속되고, Pch 차동 트랜지스터쌍(115, 114)의 출력쌍(드레인 쌍)은 각각 노드쌍(N3, N4)과 접속되어 있다.
도 4의 출력 회로는, Nch 차동쌍 및 Pch 차동쌍을 함께 구비한 구성에, 전류 제어 회로(120)가 부가된 출력 회로이다. 도 1의 출력 회로와 비교한 경우, 소자 수 삭감에 의한 면적 축소 효과는 뒤떨어지지만, 전류 제어 회로(120)를 구비한 것에 의해, 도 1과 마찬가지로 출력 단자(2)의 충전 동작 및 방전 동작의 고속화가 가능하게 된다. 그리고, 도 1과 마찬가지로 부하 구동 속도를 유지한 채로 아이들링 전류를 억제하여 정소비 전력화가 가능하게 된다.
또한, 도 4의 출력 회로의 전류 제어 회로(120)와, 도 25의 관련 기술의 제어 회로(90)(트랜지스터(93-1, 93-2), 전류원(91, 92), 및 차동 입력단(50)의 트랜지스터(65, 66, 65-9, 66-10), 보조 전류원(53, 54))는, 추가 전류의 공급 및 흡입 작용의 접속처가 상이하다. 도 4의 전류 제어 회로(120)는, 추가 전류(전류 I5, I6)의 접속처를 커런트 미러(130, 140)의 입력측의 전류의 증가에 기여하는 접속점(노드 N2, N4)으로 하고 있어, 도 25와 같은 차동 트랜지스터의 온 저항의 영향을 받지 않기 때문에, 추가 전류(전류 I5, I6)에 대한 충전 가속 및 방전 가속의 응답 특성이 우수하다.
<실시예 5>
다음으로 본 발명의 제5 실시예를 설명한다. 도 5는 본 발명의 제5 실시예의 출력 회로의 구성을 도시하는 도면이다. 도 5의 출력 회로는, 도 2의 출력 회로에서, 제2 차동단(180)이 추가된 구성이다. 제2 차동단(180)은, Pch 차동 트랜지스터쌍(115, 114)과, Pch 차동 트랜지스터쌍(115, 114)을 구동하는 전류원(116)으로 구성된다. Pch 차동 트랜지스터쌍(115, 114)의 게이트는 Nch 차동 트랜지스터쌍(112, 111)의 게이트와 각각 공통 접속되어 있다. Pch 차동 트랜지스터쌍(115, 114)의 출력쌍(드레인쌍)은 각각 노드쌍(N7, N8)과 접속되어 있다.
도 5의 출력 회로는, Nch 차동쌍 및 Pch 차동쌍을 함께 구비한 구성에, 전류 제어 회로(120)가 부가된 출력 회로이다. 전류 제어 회로(120) 이외의 구성은, 도 25에 도시한 특허 문헌 1(일본 특개 2007-208316호 공보)이 참조된다.
도 5의 출력 회로는, 도 2의 출력 회로와 비교하여, 소자 수 삭감에 의한 면적 축소 효과는 없지만, 전류 제어 회로(120)를 구비한 것에 의해, 도 2와 마찬가지로 출력 단자(2)의 충전 동작 및 방전 동작의 고속화가 가능하게 된다. 또한, 도 2와 마찬가지로 부하 구동 속도를 유지한 채로 아이들링 전류를 억제하여 정소비 전력화가 가능하게 된다. 전류 제어 회로(120)는, 추가 전류(전류 I5, I6)의 접속처를 커런트 미러(130, 140)의 입력측의 전류의 증가에 기여하는 접속점(노드 N2, N4)으로 하고 있어, 추가 전류(전류 I5, I6)에 대한 충전 가속 및 방전 가속의 응답 특성이 우수하다.
또한, 본 발명의 제3 실시예의 변형예로서, 도 3의 출력 회로에, 제2 차동단(180)을 추가할 수도 있다. 이 경우도, 도 5의 출력 회로와 동등한 성능을 갖는다.
<실시예 6>
다음으로 본 발명의 제6 실시예를 설명한다. 도 6은 본 발명의 제6 실시예의 출력 회로의 구성을 도시하는 도면이다. 도 6의 출력 회로는, 도 1의 출력 회로에서, 제1 차동단(170)을 삭제하고, 대신에, 도 4에 도시한 제2 차동단(180)을 구비한 구성이다. 제2 차동단(180)은, 소스가 공통 접속되고, 게이트가 입력 전압 VI가 공급되는 입력 단자(1)와 출력 전압 VO가 출력되는 출력 단자(2)에 각각 접속된 Pch 차동 트랜지스터쌍(115, 114)과, 제6 전원 단자 E6과 Pch 차동 트랜지스터쌍(115, 114)의 공통 소스 사이에 접속된 전류원(116)을 구비하고 있다. Pch 차동 트랜지스터쌍(115, 114)의 출력쌍(드레인쌍)은 각각 노드쌍(N3, N4)과 접속되어 있다.
도 6의 출력 회로는, 차동단의 작용이 Nch 차동쌍으로부터 Pch 차동쌍의 작용으로 변한 것뿐이며, 전류 제어 회로(120) 구성 및 그 작용은, 도 1과 마찬가지이다. 따라서, 도 1의 출력 회로와 마찬가지의 성능을 갖는다.
또한, 도 6의 출력 회로에서의 전원 단자의 공급 전압에 대하여 설명한다. 예를 들면 도 6의 구성을, 도 23의 (A)의 LCD 드라이버의 부극 출력 레인지를 구동하는 출력 회로로서 이용하는 경우에는, 제1, 제3, 제6 전원 단자 E1, E3, E6의 전원 전압은 모두 고위측 전원 전압 VDD, 제2, 제4 전원 단자 E2, E4의 전원 전압은 모두 저위측 전원 전압 VSS로 할 수 있다. 또한, 부극 출력 레인지를 구동하는 출력 회로로서 이용하는 경우에서, 커먼 전압(COM) 부근의 부극 출력 레인지의 상한에 대응한 전원 전압 VMH가 공급되는 경우에는, 제1, 제3 전원 단자 E1, E3의 전원 전압은 모두 VMH, 제2, 제4 전원 단자 E2, E4의 전원 전압은 모두 VSS, 제6 전원 단자 E6의 전원 전압은 VDD로 해도 된다. 특히, 흐르는 전류가 큰 출력 증폭단(110)의 제3, 제4 전원 단자 E4, E4간의 전원 전압차를 작게 함으로써, (전류×전압)에 의존하는 소비 전력이 저감되고, 발열 억제 효과도 있다.
또한, P형 차동 입력단(180)의 전류원(116)에 접속되어 있는 제6 전원 단자 E6의 전원 전압에 관하여, P형 차동 입력단(180)의 동작 범위 상한은, 제6 전원 단자 E6으로부터 Pch 차동 트랜지스터쌍(115, 114)의 임계값 전압의 절대값만큼 낮은 전압으로 된다.
Pch 차동 트랜지스터쌍(115, 114)의 임계값 전압의 절대값이 어느 정도 큰 경우라도, 제6 전원 단자 E6을 VDD로 하면, VMH∼VSS의 부극 출력 레인지의 구동에 지장은 없다. Pch 차동 트랜지스터쌍(115, 114)의 임계값 전압이 거의 제로 부근인 경우에는, 제6 전원 단자 E6을 VMH로 해도 되는 것은 물론이다.
또한, 제1, 제6 전원 단자 E1, E6의 전원 전압은 모두 VDD, 제2, 제4 전원 단자 E2, E4는 모두 VSS, 제3 전원 단자 E3의 전원 전압만 VMH로 해도 된다.
또한, 도 2, 도 3에 도시한 제2, 제3 실시예의 변형예로서, 제6 실시예와 마찬가지로, 제1 차동단(170)을 제2 차동단(180)으로 치환하여, 차동쌍의 도전형을 변경하는 것이 가능하다.
<실시예 7>
다음으로 본 발명의 제7 실시예를 설명한다. 도 7은 본 발명의 제7 실시예의 출력 회로의 구성을 도시하는 도면이다. 도 7의 출력 회로는, 도 1의 출력 회로에서, 전류 제어 회로(120)를 일부 변경한 구성이다.
도 7의 전류 제어 회로(120)에서는, 도 1의 전류원(121)을 다이오드 접속의 Pch 트랜지스터(121)로 치환하고, 전류원(122)을 다이오드 접속의 Nch 트랜지스터(122)로 치환하고 있다.
전류 제어 회로(120)에서, 다이오드 접속의 Pch 트랜지스터(부하 소자)(121)는, Nch 트랜지스터(103)가 오프하였을 때에, Pch 트랜지스터(105)의 게이트(접속점(3))를 제1 전원 단자 E1(고전압)측으로 변화시켜, 커런트 미러(140)의 입력측의 전류에의 전류 I5의 가산을 정지시키는 작용을 담당하고 있다. 또한, 다이오드 접속의 Nch 트랜지스터(부하 소자)(122)는, Pch 트랜지스터(104)가 오프하였을 때에, Nch 트랜지스터(106)의 게이트(접속점(4))를 제2 전원 단자 E2(저전압)측으로 변화시켜, 커런트 미러(130)의 입력측의 전류에의 전류 I6의 가산을 정지시키는 작용을 담당하고 있다.
도 1의 전류 제어 회로(120)는, 부하 소자(121, 122)를 전류원으로 구성하고 있지만, 도 7과 같은 다이오드 접속의 트랜지스터로 구성해도, 마찬가지의 작용을 실현할 수 있다. 이때, 다이오드 접속의 트랜지스터(121, 122)는, 트랜지스터(105, 106)보다도, 각각 임계값 전압(절대값)이 작아지도록 구성된다. 또한, 도시하지 않지만, 부하 소자(121, 122)를 저항 소자로 구성해도 된다.
또한, 전류 제어 회로(120)에서, 부하 소자(121, 122)를, 전류원으로부터 다이오드 접속 트랜지스터로 변경한 구성은, 도 1∼도 6의 각 실시예의 출력 회로의 전류 제어 회로(120)에도 적용할 수 있다.
<실시예 8>
다음으로 본 발명의 제8 실시예를 설명한다. 도 8은 본 발명의 제8 실시예의 출력 회로의 구성을 도시하는 도면이다. 도 8의 출력 회로는, 도 1의 출력 회로에서, 동일 도전형의 차동단을 복수개(N개)(170-1, 170-2, …, 170-N) 구비한 구성이다. 도 8을 참조하면, 차동 입력단은, 전류원(113_1)에 의해 구동되며, 입력 전압 VI_1, 출력 전압 VO를 차동 입력하는 Nch 차동 트랜지스터쌍(112_1, 111_1), 전류원(113_2)에 의해 구동되며, 입력 전압 VI_2, 출력 전압 VO를 차동 입력하는 Nch 차동 트랜지스터쌍(112_2, 111_2), …, 전류원(113_N)에 의해 구동되며, 입력 전압 VI_N, 출력 전압 VO를 차동 입력하는 Nch 차동 트랜지스터쌍(112_N, 111_N)을 구비하고, 각 차동 트랜지스터쌍의 제1 출력끼리가 노드 N1에 공통 접속되고, 제2 출력끼리가 노드 N2에 공통 접속되어 있다.
차동쌍의 트랜지스터쌍을 이루는 트랜지스터끼리의 사이즈를 동일하게, 또한, 각각을 구동하는 전류원의 전류값을 동일하게 한 경우, N개의 입력 전압 VI_1, VI-2, …, VI-N에 대하여, 출력 단자(2)의 출력 전압 VO로서, N개의 입력 전압의 평균 전압
VO={(VI-1)+(VI-2)+ …+(VI-N)}/N
이 출력된다.
전류 제어 회로(120)의 트랜지스터(103, 104)의 공통 접속된 게이트는, N개의 입력 단자(1-1∼1-N) 중의 입력 전압 VI_1을 받는 입력 단자(1-1)에 접속되어 있다.
도 8의 출력 회로에서도, 전류 제어 회로(120)는, 입력 전압 VI-1과 출력 전압 VO의 전압차가 클 때에 동작하여, 출력 단자(2)의 충전 동작 또는 방전 동작을 가속시키는 작용을 갖는다. 또한, N개의 입력 전압(VI_1, VI-2, …, VI-N)간의 전압차는, N개의 차동쌍을 이루는 트랜지스터의 임계값 전압보다 충분히 작은 것이 바람직하다.
도 8에 도시한 제8 실시예와 마찬가지로, 도 2∼도 7의 각 실시예의 출력 회로에서, 동일 도전형의 차동단을 복수개 구비한 구성으로 변경할 수 있다.
<실시예 9>
다음으로 본 발명의 제9 실시예를 설명한다. 도 9는 본 발명의 제9 실시예의 출력 회로의 구성을 도시하는 도면이다. 도 9의 출력 회로는, 도 2의 출력 회로에서, Nch 커런트 미러(140')를 삭제하고, 대신에, 도 1에 도시한 Nch 커런트 미러(140)를 구비한 구성이다. Nch 커런트 미러(140')와 Nch 커런트 미러(140)는 어느 것이나 마찬가지의 작용을 갖고 있어 치환이 가능하다. 또한, 도 3의 출력 회로에서도, Nch 커런트 미러(140')를 도 1의 Nch 커런트 미러(140)로 치환할 수 있다. 단, 그 경우에는, 전류 제어 회로(120)의 전류원(123)의 전류 I5는 노드 N4에 공급된다. 또한, 제1 차동단(170) 대신에 제2 차동단(180)만을 구비하고, 커런트 미러가 저전압 캐스코드ㆍ커런트 미러(130', 140')로 구성된 출력 회로에 대해서는, Pch 커런트 미러(130')(도 2, 도 3)를 Pch 커런트 미러(130)(도 1)로 치환할 수 있다.
<실시예 10>
다음으로 본 발명의 제10 실시예를 설명한다. 도 10은 본 발명의 제10 실시예의 출력 회로의 구성을 도시하는 도면이다. 도 10의 출력 회로도 도 1과 마찬가지로, 입력 전압 VI와 출력 전압 VO를 차동으로 받는 차동 입력단과, 차동 입력단의 제1 및 제2 출력(노드 N1, N3)을 받아 푸시풀 동작하여 입력 전압 VI에 따른 출력 전압 VO를 출력 단자(2)로부터 출력하는 출력 증폭단(110)과, 입력 전압 VI와 출력 전압 VO와의 전위차를 검출하고, 그 전위차에 따라서 커런트 미러(130 또는 140)의 전류 제어를 행하는 전류 제어 회로를 구비하고 있다. 도 10의 출력 회로는, 도 1의 출력 회로에서 전류 제어 회로(120)의 접속처를 변경하고, 제1 부유 전류원 회로(150)를 변경한 구성이다. 차동 입력단의 제1 차동단(170), 제1 커런트 미러(Pch 커런트 미러)(130), 제2 커런트 미러(Nch 커런트 미러)(140), 제2 부유 전류원 회로(160), 및, 출력 증폭단(110)의 구성은 도 1과 마찬가지이다.
도 10의 전류 제어 회로는, 전류원(123)의 전류 I5(소스 전류)를, 제1 부유 전류원 회로(150)를 통하여 제2 커런트 미러(140)의 입력측의 전류(Nch 트랜지스터(141)의 드레인 전류)에 가산 결합하여 전류값을 증가시킴으로써, 출력 단자(2)의 충전 동작을 가속시키는 구성으로 된다. 혹은, 전류원(124)의 전류 I6(싱크 전류)을, 제1 부유 전류원 회로(150)를 통하여 제1 커런트 미러(130)의 입력측의 전류(Pch 트랜지스터(131)의 드레인 전류)에 가산 결합하여 전류값을 증가시킴으로써, 출력 단자(2)의 방전 동작을 가속시키는 구성으로 된다. 이와 같은 제1 부유 전류원 회로(150)를 통하여 커런트 미러(130)의 입력측의 전류를 증가시키는 전류 제어 회로를 전류 제어 회로(120')로 한다.
전류 제어 회로(120')에 바람직한 제1 부유 전류원 회로(150)로서, 도 10의 제1 부유 전류원 회로(150)는, 노드 N2, N4 사이에 병렬 접속된 Pch 트랜지스터(154) 및 Nch 트랜지스터(155)로 이루어지는 부유 전류원으로 구성되고, Pch 트랜지스터(154, 155)의 각각의 게이트에는 바이어스 전압 BP3, BN3이 공급된다. 전류 제어 회로(120')에 대응하는 제1 부유 전류원 회로(150)는, 노드 N2 또는 노드 N4의 전위 변동에 의해 노드 N2, N4간의 전류가 변동하는 부유 전류원 회로로 구성된다.
전류 제어 회로(120')는, 도 1의 전류 제어 회로(120)와 접속처가 상이할 뿐이고 구성 소자는 동일하다. 따라서 전류 제어 회로(120')의 소자 번호는, 편의상, 도 1의 전류 제어 회로(120)와 동일한 소자 번호를 이용한다. 전류 제어 회로(120)와의 상위점으로서는, 전류 제어 회로(120')에서, Pch 트랜지스터(105)가, 제1 전원 단자 E1과 차동 입력단의 노드 N2 사이에 전류원(123)과 직렬 형태로 접속되고, Nch 트랜지스터(106)가, 제2 전원 단자 E2와 차동 입력단의 노드 N4 사이에 전류원(124)과 직렬 형태로 접속된다. 또한, 전류 제어 회로(120)와 마찬가지로, Pch 트랜지스터(105)와 전류원(123)의 접속순, 및, Nch 트랜지스터(106)와 전류원(124)의 접속순이 교체되어도 된다. 또한, 전류 제어 회로(120')에 대해서도, 도 1의 전류 제어 회로(120)에서 가능한 소자의 치환을 적용할 수 있다.
도 10에서, 전류 제어 회로(120')는, 입력 단자(1)의 입력 전압 VI가 출력 단자(2)의 출력 전압 VO에 대하여 크게 변화할 때에 동작하여, VI-VO>Vtn>0(단, Vtn은 Nch 트랜지스터(103)의 임계값 전압)일 때, 차동 입력단의 Pch 커런트 미러(130)의 입력단(노드 N2)에, 전류원(123)으로부터의 전류 I5를 공급한다. 전류 I5는, 제1 부유 전류원 회로(150)에 입력되는 측의 전류에 결합되고, 제1 부유 전류원 회로(150)를 통하여 Nch 커런트 미러(140)의 입력 전류에 가산되고, 이 결과, 출력 단자(2)의 충전 동작을 가속시킨다.
전류 제어 회로(120')는, 입력 단자(1)의 입력 전압 VI가 출력 단자(2)의 출력 전압 VO에 대하여 저전위측으로 크게 변화하고, VI-VO<Vtp<0(단, Vtp는 Pch 트랜지스터(104)의 임계값 전압)일 때, 차동 입력단의 Nch 커런트 미러(140)의 입력단(노드 N4)으로부터 전류원(124)의 전류 I6을 뽑아낸다(싱크 전류를 노드 N4에 공급한다). 전류 I6은, 제1 부유 전류원 회로(150)로부터 출력되는 측의 전류에 결합되고, 제1 부유 전류원 회로(150)를 통하여 Pch 커런트 미러(140)의 입력 전류에 가산 결합되고, 이 결과, 출력 단자(2)의 방전 동작을 가속시킨다.
도 10에 도시한 본 실시예의 출력 회로의 동작에 대하여 이하에 설명한다. 또한, 출력 안정 상태에서의 전류원(113, 123, 124)의 전류를 I1, I5, I6으로 하고, 부유 전류원(154, 155)의 합계 전류를 I3, 부유 전류원(152, 153)의 합계 전류를 I4(=I3)로 한다. 또한 입력 전압 VI는 스텝 전압으로 한다.
도 10의 출력 회로에서, 전류 제어 회로(120')의 제어를 받지 않는 통상의 차동 증폭 동작은, 입력 전압 VI가 출력 전압 VO에 대하여, 제1 전원 단자 E1(고전압)측으로 크게 변화하였을 때, 노드 N1과 N3의 전위가 저하되어, 출력 증폭단(110)에 의한 출력 단자(2)의 충전 작용이 생긴다. 또한, 입력 전압 VI가 출력 전압 VO에 대하여 제2 전원 단자 E2(저전압)측으로 크게 변화하였을 때, 노드 N1과 N3의 전위가 상승하여, 출력 증폭단(110)에 의한 출력 단자(2)의 방전 작용이 생긴다. 이때의 동작은, 도 1의 출력 회로에서의, 전류 제어 회로(120)의 제어를 받지 않는 통상의 차동 증폭 동작과 동일하며, 상세는 도 1의 설명이 참조된다.
다음으로, 전류 제어 회로(120')의 동작을 설명한다. 전류 제어 회로(120')의 동작은, 전류 제어 회로(120')의 제어를 받지 않는 통상의 차동 증폭 동작에의 추가의 작용으로 된다. 입력 단자(1)의 입력 전압 VI가 출력 단자(2)의 출력 전압 VO에 대하여 제1 전원 단자 E1(고전압)측으로 크게 변화하고, Nch 트랜지스터(103)의 게이트ㆍ소스간 전압이, 그 임계값 전압 Vtn을 초과하였을 때, 즉, 출력 전압 VO와 제1 전원 단자 E1의 전압 VE1과의 전압차가, 입력 전압 VI와 제1 전원 단자 E1의 전압 VE1과의 전압차와 비교하여, Nch 트랜지스터(103)의 임계값 전압 Vtn을 초과하였을 때(VI-VO>Vtn>0), Nch 트랜지스터(103)가 온으로 되어, Nch 트랜지스터(103)의 드레인과 전류원(121)의 접속점(3)의 전압이 인하되고, Pch 트랜지스터(105)가 온으로 된다.
이에 의해, 전류원(123)의 전류 I5가, 온 상태의 Pch 트랜지스터(105)를 통하여, Pch 커런트 미러(130)의 입력단(노드 N2)에 공급된다. 이때, Pch 트랜지스터(104)는 오프 상태로 되어, Pch 트랜지스터(104)의 드레인과 전류원(122)의 접속점(4)의 전압은, 제2 전원 단자 E2의 전압으로 되고, Nch 트랜지스터(106)는 오프 상태로 된다.
또한, 도 10의 출력 회로는, 전류 제어 회로(120')의 제어를 받지 않는 통상의 차동 증폭 동작에서, 입력 전압 VI가 출력 전압 VO에 대하여, 제1 전원 단자 E1(고전압)측으로 크게 변화하였을 때, Nch 차동쌍의 출력 전류의 변화(Nch 트랜지스터(111, 112)의 드레인 전류의 감소 및 증가)에 의해, 노드 N1과 N3의 전위가 저하되어, 출력 증폭단(110)에 의한 출력 단자(2)의 충전 작용이 생긴다. 이 차동 증폭 동작 외에, 전류 제어 회로(120')에서, 전류원(123)의 전류 I5가 노드 N2에 공급되면, 노드 N2의 전위가 상승하여, 부유 전류원(154, 155)의 Pch 트랜지스터(154)의 게이트ㆍ소스간 전압(절대값)이 확대된다. 이 때문에, 전류 I5는, Pch 트랜지스터(154)를 통하여 노드 N4에 공급되어, Nch 커런트 미러(140)의 입력 전류(Nch 트랜지스터(141)의 드레인 전류)가 증가한다. 이때, Nch 트랜지스터(141, 142)의 공통 게이트(노드 N4)의 전위가 상승하여, Nch 커런트 미러(140)의 출력 전류(Nch 트랜지스터(142)의 드레인 전류)가 증가한다. 이에 의해, 노드 N3에 대한 방전 작용이 강해져, 노드 N3의 전위는 더욱 저하된다. 또한, 노드 N3의 전위의 저하에 의해, 부유 전류원(152, 153)의 Nch 트랜지스터(153)의 게이트ㆍ소스간 전압이 확대되어, Nch 트랜지스터(153)에 흐르는 드레인 전류가 증가한다. 이에 의해, 노드 N1에 대한 방전 작용도 강해져, 노드 N1의 전위도 더욱 저하된다.
또한, 전류원(123)의 전류 I5가 노드 N2에 공급되어, 노드 N2의 전위가 상승하면, 노드 N2에 게이트가 공통 접속된 Pch 트랜지스터(131, 132)의 게이트ㆍ소스간 전압(절대값)이 감소하여, Pch 커런트 미러(130)의 출력 전류(Pch 트랜지스터(132)의 드레인 전류)가 감소한다. 따라서, 노드 N1의 전위의 저하는, Pch 커런트 미러(130)의 출력 전류의 감소에 의해서도 발생한다.
이 결과, 노드 N1과 N3의 전위의 저하가 촉진되어, 출력 증폭단(110)의 Pch 트랜지스터(101)의 게이트ㆍ소스간 전압(절대값)이 더욱 확대되고, 출력 증폭단(110)의 Nch 트랜지스터(102)의 게이트ㆍ소스간 전압은 신속하게 감소하여, 출력 단자(2)의 출력 전압 VO의 상승이 빨라진다. 즉, 전류 제어 회로(120')로부터, 전류원(123)의 전류 I5가, Pch 커런트 미러(130)의 입력단(노드 N2)으로부터 부유 전류원(154, 155)에 흐르는 전류(Pch 커런트 미러(130)의 입력측의 전류)에 결합되고, 부유 전류원(154, 155)을 통하여, Nch 커런트 미러(140)의 입력 전류에 가산 결합됨으로써, 출력 단자(2)의 충전 동작이 가속되어, 출력 전압 VO의 상승이 빨라진다.
또한, 출력 신호 VO가 입력 전압 VI에 근접하여, 그 전압차가 Nch 트랜지스터(103)의 임계값 전압 이하로 작아지면, 즉, 출력 전압 VO와 제1 전원 단자 전압 VE1과의 전압차가, 입력 전압 VI와 제1 전원 단자 전압 VE1과의 전압차와 비교하여, Nch 트랜지스터(103)의 임계값 전압 Vtn 이하로 작아지면(VI-VO≤Vtn), Nch 트랜지스터(103)는 오프로 되어, 접속점(3)의 전위가 상승하고, Pch 트랜지스터(105)가 오프로 되어, 노드 N2에의 전류 I5의 공급은 정지되고, 출력 단자(2)의 충전 가속 작용도 정지된다.
이 후는, 전류 제어 회로(120')의 제어를 받지 않는 통상의 차동 증폭 동작으로 이행하여 출력 단자(2)의 충전 동작이 행해지고, 출력 전압 VO가 입력 전압 VI에 도달하면 출력 안정 상태로 된다.
한편, 입력 단자(1)의 입력 전압 VI가 출력 단자(2)의 출력 전압 VO에 대하여 제2 전원 단자 E2(저전압)측으로 크게 변화하고, Pch 트랜지스터(104)의 게이트ㆍ소스간 전압의 절대값이, 그 임계값 전압(절대값)을 초과하였을 때, 즉, 출력 전압 VO와 제2 전원 단자 E2의 전압 VE2와의 전압차가, 입력 전압 VI와 제2 전원 단자 E2의 전압 VE2와의 전압차와 비교하여, Pch 트랜지스터(104)의 임계값 전압 Vtp의 절대값을 초과하였을 때(VI-VO<Vtp<0, 즉, │VI-VO│>│Vtp│), Pch 트랜지스터(104)가 온으로 되어, 접속점(4)의 전압이 인상되고, Nch 트랜지스터(106)가 온으로 된다.
이에 의해, 전류원(124)의 전류 I6(싱크 전류)이 Nch 커런트 미러(130)의 입력단(노드 N4)으로부터 전류 제어 회로(120')측으로 흡입된다. 이때, Nch 트랜지스터(103)는 오프로 되어, 접속점(3)은 제1 전원 단자 E1의 전압으로 되고, Pch 트랜지스터(105)는 오프로 된다.
또한, 도 10의 출력 회로는, 전류 제어 회로(120')의 제어를 받지 않는 통상의 차동 증폭 동작에서, 입력 전압 VI가 출력 전압 VO에 대하여 제2 전원 단자 E2(저전압)측으로 크게 변화하였을 때, Nch 차동쌍의 출력 전류의 변화(Nch 트랜지스터(111, 112)의 드레인 전류의 증가 및 감소)에 의해, 노드 N1과 N3의 전위가 상승하여, 출력 증폭단(110)에 의한 출력 단자(2)의 방전 작용이 생긴다. 이 차동 증폭 동작 외에, 전류 제어 회로(120')의 전류원(124)의 전류 I6이 노드 N4로부터 흡입되면, 노드 N4의 전위가 저하되어, 부유 전류원(154, 155)의 Nch 트랜지스터(155)의 게이트ㆍ소스간 전압이 확대된다. 이 때문에, 전류 I6이, Nch 트랜지스터(155)를 통하여 노드 N2로부터 흡입되어, Pch 커런트 미러(130)의 입력 전류(Pch 트랜지스터(131)의 드레인 전류)가 증가한다. 이때, Pch 트랜지스터(131, 132)의 공통 게이트(노드 N2)의 전위가 저하되고, Pch 커런트 미러(130)의 출력 전류(Pch 트랜지스터(132)의 드레인 전류)가 증가한다. 이에 의해, 노드 N1에 대한 충전 작용이 강해져, 노드 N1의 전위는 더욱 상승한다. 또한, 노드 N1의 전위의 상승에 의해, 부유 전류원(152, 153)의 Pch 트랜지스터(152)의 게이트ㆍ소스간 전압이 확대되어, Pch 트랜지스터(152)에 흐르는 드레인 전류가 증가한다. 이에 의해, 노드 N3에 대한 충전 작용이 강해져, 노드 N3의 전위도 더욱 상승한다.
또한, 전류원(124)의 전류 I6이 노드 N4로부터 흡입되어, 노드 N4의 전위가 저하되면, 노드 N4에 게이트가 공통 접속된 Nch 트랜지스터(141, 142)의 게이트ㆍ소스간 전압이 감소하여, Nch 커런트 미러(140)의 출력 전류(Nch 트랜지스터(142)의 드레인 전류)가 감소한다. 따라서, 노드 N3의 전위의 상승은, Nch 커런트 미러(140)의 출력 전류의 감소에 의해서도 발생한다.
이 결과, 노드 N1과 N3의 전위의 상승이 촉진되어, 출력 증폭단(110)의 Pch 트랜지스터(101)의 게이트ㆍ소스간 전압(절대값)은 신속하게 감소하고, 출력 증폭단(110)의 Nch 트랜지스터(102)의 게이트ㆍ소스간 전압은 더욱 확대되어, 출력 단자(2)의 출력 전압 VO의 저하가 빨라진다. 즉, 전류 제어 회로(120')로부터, 전류원(124)의 전류 I6이, 부유 전류원(154, 155)으로부터 Nch 커런트 미러(140)의 입력단(노드 N4)으로 흐르는 전류(Nch 커런트 미러(140)의 입력측의 전류)에 싱크 전류로서 결합되고, 부유 전류원(154, 155)을 통하여, Pch 커런트 미러(130)의 입력 전류에 가산됨으로써, 출력 단자(2)의 방전 동작이 가속되어, 출력 전압 VO의 저하가 빨라진다.
또한, 출력 신호 VO가 입력 전압 VI에 근접하여, 그 전압차(절대값)가 Pch 트랜지스터(104)의 임계값 전압(절대값) 이하로 작아지면, 즉, 출력 전압 VO와 제2 전원 단자 전압 VE2와의 전압차가, 입력 전압 VI와 제2 전원 단자 전압 VE2와의 전압차와 비교하여, Pch 트랜지스터(104)의 임계값 전압 Vtp의 절대값 이하로 작아지면(│VI-VO│≤│Vtp│), Pch 트랜지스터(104)는 오프로 되어, 접속점(4)의 전압이 저하되고, Nch 트랜지스터(106)가 오프로 되어, 노드 N4로부터의 흡입 전류 I6은 정지되고, 출력 단자(2)의 방전 가속 작용도 정지된다. 이 후는, 상기에서 설명한, 전류 제어 회로(120')의 제어를 받지 않는 통상의 차동 증폭 동작으로 이행하여 출력 단자(2)의 방전 동작이 행해지고, 출력 전압 VO가 입력 전압 VI에 도달하면 출력 안정 상태로 된다.
이상으로부터, 전류 제어 회로(120')는, 입력 전압 VI와 출력 신호 VO의 전압차가 클 때에 동작하여, 출력 단자(2)의 충전 동작 또는 방전 동작을 가속시키고, 출력 전압 VO가 입력 전압 VI에 근접하면 자동적으로 정지한다. 또한, 입력 전압 VI의 변화가 작아, 입력 전압 VI와 출력 신호 VO의 전압차가 트랜지스터(103 또는 104)의 임계값 전압(절대값) 이하일 때는, 전류 제어 회로(120')는 동작하지 않는다. 또한, 도 1과 마찬가지로, 전류 제어 회로(120')가 동작하고 있는 동안의 출력 단자(2)의 충전 동작 및 방전 동작은, Nch 차동쌍과 Pch 차동쌍을 함께 구비한 차동 증폭기와 동등 동작하기 때문에, 충전 시와 방전 시의 출력 전압 파형의 대칭성을 용이하게 실현할 수 있다.
또한, 도 10의 출력 회로에서, 귀환 접속 구성에서의 출력 안정성을 확보하기 위해서, 위상 보상 용량을 설치해도 된다. 도 10에서, 위상 보상 용량은, 예를 들면, 출력 증폭단(110)의 Pch 트랜지스터(101, 102) 중 한쪽(노드 N1 또는 N3) 또는 양방의 게이트(노드 N1 및 N3)와, 출력 단자(2)와의 사이에 설치해도 된다. 위상 보상 용량의 접속에 따라서, 전류 제어 회로(120')의 전류원(123, 124)의 전류 I5, I6을 조정함으로써, 위상 보상 용량의 신속한 충방전을 실현하고, 충전 시와 방전 시의 출력 전압 파형의 대칭성을 실현할 수 있다.
또한, 도 10의 출력 회로는, 차동 입력단의 차동쌍을 단일 도전형으로 구성할 수 있음으로써, 소자 수가 삭감되고, 회로 면적도 삭감할 수 있다. 또한, 아이들링 전류(전류 I1, I3, I4 및 출력 증폭단(110)의 Pch 트랜지스터(101, 102)의 전류)를 작게 하여 정소비 전력을 억제해도, 전류 제어 회로(120')의 제어에 의해, 고속 동작이 가능하기 때문에, 저소비 전력, 고속 구동을 실현할 수 있다.
또한, 도 10의 출력 회로의 각 전원 단자에 공급되는 전원 전압에 대해서는, 도 1과 마찬가지의 설정이나 변경이 가능하다. 예를 들면 도 10의 회로를, 도 23의 (B)의 OLED 드라이버의 출력 레인지를 구동하는 출력 회로로서 이용하는 것이나, 도 23의 (A)의 LCD 드라이버의 출력 레인지를 구동하는 출력 회로로서 이용하는 것도 가능하다. 전원 전압의 설정예의 상세는 도 1의 설명이 참조된다. 또한, 전류 제어 회로(120')의 제1, 제2 전원 단자의 설정예에 대해서도, 도 1의 전류 제어 회로(120)의 경우와 마찬가지이다.
<실시예 11>
다음으로 본 발명의 제11 실시예를 설명한다. 도 11은 본 발명의 제11 실시예의 출력 회로의 구성을 도시하는 도면이다. 도 11의 출력 회로는, 도 10의 커런트 미러(130, 140)를, 각각 도 2와 마찬가지의 저전압 캐스코드ㆍ커런트 미러(130', 140')로 변경한 구성이다. 전류 제어 회로는, 도 10과 마찬가지로, 제1 부유 전류원 회로(150)를 통하여 커런트 미러(130' 또는 140)'의 입력 전류를 증가시키는 전류 제어 회로(120')를 구비한다. 커런트 미러(130', 140')에 대하여, 도 2와 동일한 요소, 소자에는 동일한 참조 부호가 붙여지고, 전류 제어 회로(120')에 대하여, 도 10과 동일한 요소, 소자에는 동일한 참조 부호가 붙여져 있다.
도 11의 출력 회로의 동작에 대하여 이하에 설명한다. 도 11의 출력 회로에서, 전류 제어 회로(120')의 제어를 받지 않는 통상의 차동 증폭 동작은, 입력 전압 VI가 출력 전압 VO에 대하여, 제1 전원 단자 E1(고전압)측으로 크게 변화하였을 때, 노드 N1과 N3의 전위가 저하되어, 출력 증폭단(110)에 의한 출력 단자(2)의 충전 작용이 생긴다. 또한, 입력 전압 VI가 출력 전압 VO에 대하여 제2 전원 단자 E2(저전압)측으로 크게 변화하였을 때, 노드 N1과 N3의 전위가 상승하여, 출력 증폭단(110)에 의한 출력 단자(2)의 방전 작용이 생긴다. 이때의 동작은, 도 2의 출력 회로에서의, 전류 제어 회로(120)의 제어를 받지 않는 통상의 차동 증폭 동작과 동일하며, 상세는 도 2의 설명이 참조된다.
다음으로, 전류 제어 회로(120')의 동작을 간단히 설명한다. 전류 제어 회로(120')의 동작은, 전류 제어 회로(120')의 제어를 받지 않는 통상의 차동 증폭 동작에의 추가의 작용으로 된다. 전류 제어 회로(120')의 구성 및 상세한 동작은 도 10에서의 설명과 마찬가지이다. 즉 전류 제어 회로(120')는, 입력 전압 VI가 출력 전압 VO에 대하여 제1 전원 단자 E1(고전압)측으로 크게 변화하였을 때, 전류원(123)의 전류 I5를 Pch 커런트 미러(130)의 입력단(노드 N2)에 공급한다.
또한, 도 11의 출력 회로는, 전류 제어 회로(120')의 제어를 받지 않는 통상의 차동 증폭 동작에서, 입력 전압 VI가 출력 전압 VO에 대하여, 제1 전원 단자 E1(고전압)측으로 크게 변화하였을 때, Nch 차동쌍의 출력 전류의 변화(Nch 트랜지스터(111, 112)의 드레인 전류의 감소 및 증가)에 의해, 노드 N1과 N3의 전위가 저하되어, 출력 증폭단(110)에 의한 출력 단자(2)의 충전 작용이 생긴다. 이 차동 증폭 동작 외에, 전류 제어 회로(120')에 의해, 전류원(123)의 전류 I5가 노드 N2에 공급되면, 노드 N2의 전위가 상승하여, 부유 전류원(154, 155)의 Pch 트랜지스터(154)의 게이트ㆍ소스간 전압(절대값)이 확대된다. 이 때문에, 전류 I5는, Pch 트랜지스터(154)를 통하여 노드 N4에 공급되어, Nch 커런트 미러(140')의 입력 전류(Nch 트랜지스터(141, 143)의 드레인 전류)가 증가한다. 이때, Nch 트랜지스터(141, 142)의 공통 게이트(노드 N4)의 전위가 상승하여, Nch 커런트 미러(140')의 출력 전류(Nch 트랜지스터(142, 144)의 드레인 전류)가 증가한다. 이에 의해, 노드 N3에 대한 방전 작용이 강해져, 노드 N3의 전위는 더욱 저하된다. 또한, 노드 N3의 전위 저하에 의해, 부유 전류원(152, 153)의 Nch 트랜지스터(153)의 게이트ㆍ소스간 전압이 확대되어, Nch 트랜지스터(153)에 흐르는 드레인 전류가 증가한다. 이에 의해, 노드 N1에 대한 방전 작용이 강해져, 노드 N1의 전위도 더욱 저하된다.
또한, 전류원(123)의 전류 I5가, 노드 N2에 공급되어, 노드 N2의 전압이 상승하면, 노드 N2에 게이트가 공통 접속된 Pch 트랜지스터(131, 132)의 게이트ㆍ소스간 전압(절대값)이 감소하여, Pch 트랜지스터(131, 132)의 드레인 전류가 감소한다. 따라서, 노드 N1의 전위의 저하는, Pch 커런트 미러(130')의 출력 전류(Pch 트랜지스터(131, 132)의 드레인 전류)의 감소에 의해서도 발생한다.
이 결과, 노드 N1과 N3의 전위의 저하가 촉진되어, 출력 증폭단(110)의 Pch 트랜지스터(101)의 게이트ㆍ소스간 전압(절대값)이 더욱 확대되고, 출력 증폭단(110)의 Nch 트랜지스터(102)의 게이트ㆍ소스간 전압은 신속하게 감소하여, 출력 단자(2)의 출력 전압 VO의 상승이 빨라진다. 즉, 전류 제어 회로(120')로부터, 전류원(123)의 전류 I5가, Pch 커런트 미러(130')의 입력단(노드 N2)으로부터 부유 전류원(154, 155)으로 흐르는 전류(Pch 커런트 미러(130')의 입력측의 전류)에 결합되고, 부유 전류원(154, 155)을 통하여, Nch 커런트 미러(140')의 입력 전류에 가산됨으로써, 출력 단자(2)의 충전 동작이 가속되어, 출력 전압 VO의 상승이 빨라진다.
한편, 전류 제어 회로(120')는, 입력 전압 VI가 출력 전압 VO에 대하여 제2 전원 단자 E2(저전압)측으로 크게 변화하였을 때, 전류원(124)의 전류 I6을 Nch 커런트 미러(140')의 입력단(노드 N4)으로부터 흡입한다.
또한, 도 11의 출력 회로는, 전류 제어 회로(120')의 제어를 받지 않는 통상의 차동 증폭 동작에서, 입력 전압 VI가 출력 전압 VO에 대하여, 제2 전원 단자 E2(저전압)측으로 크게 변화하였을 때, Nch 차동쌍의 출력 전류의 변화(Nch 트랜지스터(111, 112)의 드레인 전류의 증가 및 감소)에 의해, 노드 N1과 N3의 전위가 상승하여, 출력 증폭단(110)에 의한 출력 단자(2)의 방전 작용이 생긴다. 이 차동 증폭 동작 외에, 전류 제어 회로(120')에 의해, 전류원(124)의 전류 I6이 노드 N4로부터 흡입되면, 노드 N4의 전압이 저하되어, 부유 전류원(154, 155)의 Nch 트랜지스터(155)의 게이트ㆍ소스간 전압이 확대된다. 이 때문에, 전류 I6이, Nch 트랜지스터(155)를 통하여 노드 N2로부터 흡입되어, Pch 커런트 미러(130')의 입력 전류(Pch 트랜지스터(131, 133)의 드레인 전류)가 증가한다. 이때, Pch 트랜지스터(131, 132)의 공통 게이트(노드 N2)의 전위가 저하되어, Pch 커런트 미러(130')의 출력 전류(Nch 트랜지스터(142, 144)의 드레인 전류)가 증가한다. 이에 의해, 노드 N1에 대한 충전 작용이 강해져, 노드 N1의 전위는 더욱 상승한다. 또한, 노드 N1의 전위 상승에 의해, 부유 전류원(152, 153)의 Pch 트랜지스터(152)의 게이트ㆍ소스간 전압(절대값)이 확대되어, Pch 트랜지스터(152)에 흐르는 드레인 전류가 증가한다. 이에 의해, 노드 N3에 대한 충전 작용이 강해져, 노드 N3의 전위도 더욱 상승한다.
또한, 전류원(124)의 전류 I6이 노드 N4로부터 흡입되어, 노드 N4의 전위가 저하되면, 노드 N4에 게이트가 공통 접속된 Nch 트랜지스터(141, 142)의 게이트ㆍ소스간 전압이 감소하여, Nch 커런트 미러(140')의 출력 전류(Nch 트랜지스터(142, 144)의 드레인 전류)가 감소한다. 따라서, 노드 N3의 전위의 상승은, Nch 커런트 미러(140')의 출력 전류의 감소에 의해서도 발생한다.
이 결과, 노드 N1과 N3의 전위 상승이 촉진되어, 출력 증폭단(110)의 Pch 트랜지스터(101)의 게이트ㆍ소스간 전압(절대값)은 신속하게 감소하고, 출력 증폭단(110)의 Nch 트랜지스터(102)의 게이트ㆍ소스간 전압은 더욱 확대되어, 출력 단자(2)의 출력 전압 VO의 저하가 빨라진다. 즉, 전류 제어 회로(120')로부터, 전류원(124)의 전류 I6이, 부유 전류원(154, 155)으로부터 Nch 커런트 미러(140')의 입력단(노드 N4)으로 흐르는 전류(Nch 커런트 미러(140')의 입력측의 전류)에 싱크 전류로서 결합되고, 부유 전류원(154, 155)을 통하여, Pch 커런트 미러(130')의 입력 전류에 가산됨으로써, 출력 단자(2)의 방전 동작이 가속되어, 출력 전압 VO의 저하가 빨라진다.
또한, 출력 단자(2)의 충전 시, 방전 시 모두, 출력 신호 VO가 입력 전압 VI에 근접하여, 그 전압차가 Nch 트랜지스터(103), Pch 트랜지스터(104)의 임계값 전압(절대값)보다도 작아지면, Nch 트랜지스터(103), Pch 트랜지스터(104)는 오프로 되어, 노드 N2에의 전류 I5의 공급, 또는, 노드 N4로부터의 전류 I6의 흡입은 정지되고, 출력 단자(2)의 충전 또는 방전의 가속 작용도 정지된다. 이 후는, 전류 제어 회로(120')의 제어를 받지 않는 통상의 차동 증폭 동작으로 이행하여, 출력 전압 VO가 입력 전압 VI에 도달하면 출력 안정 상태로 된다.
이상과 같이, 도 11의 출력 회로에서도, 전류 제어 회로(120')는, 입력 전압 VI와 출력 신호 VO의 전압차가 클 때에 동작하여, 출력 단자(2)의 충전 동작 또는 방전 동작을 가속시키고, 출력 전압 VO가 입력 전압 VI에 근접하면 자동적으로 정지한다.
또한, 입력 전압 VI의 변화가 작아, 입력 전압 VI와 출력 신호 VO의 전압차가 트랜지스터(103 또는 104)의 임계값 전압(절대값) 이하일 때는, 전류 제어 회로(120')는 동작하지 않는다. 또한, 도 10과 마찬가지로, 전류 제어 회로(120')가 동작하고 있는 동안의 출력 단자(2)의 충전 동작 및 방전 동작은, Nch 차동쌍과 Pch 차동쌍을 함께 구비한 차동 증폭기와 동등 동작하기 때문에, 충전 시와 방전 시의 출력 전압 파형의 대칭성을 용이하게 실현할 수 있다.
또한, 도 11의 출력 회로에서, 귀환 접속 구성에서의 출력 안정성을 확보하기 위해서, 위상 보상 용량을 설치해도 된다. 도 11에서, 위상 보상 용량은, 예를 들면, Pch 트랜지스터(132, 134)의 접속점(노드 N5)과 출력 단자(2) 사이나, Nch 트랜지스터(142, 144)의 접속점(노드 N7)과 출력 단자(2)와의 사이 중 한쪽 또는 양방에 설치할 수 있다. 혹은 출력 증폭단(110)의 Pch 트랜지스터(101, 102)의 한쪽(노드 N1 또는 N3) 또는 양방의 게이트(노드 N1 및 N3)와의 사이에 설치해도 된다. 위상 보상 용량의 접속에 따라서, 전류 제어 회로(120')의 전류원(123, 124)의 전류 I5, I6을 조정함으로써, 위상 보상 용량의 신속한 충방전을 실현하고, 충전 시와 방전 시의 출력 전압 파형의 대칭성을 실현할 수 있다.
또한, 도 11의 출력 회로는, 차동 입력단의 차동쌍을 단일 도전형으로 구성할 수 있음으로써, 소자 수가 삭감되고, 회로 면적도 삭감할 수 있다. 또한, 아이들링 전류(전류 I1, I3, I4 및 출력 증폭단(110)의 Pch 트랜지스터(101, 102)의 전류)를 작게 하여 정소비 전력을 억제해도, 전류 제어 회로(120')의 제어에 의해, 고속 동작이 가능하기 때문에, 저소비 전력, 고속 구동을 실현할 수 있다. 각 전원 단자에 공급되는 전원 전압에 대해서는, 도 1과 마찬가지의 설정 또는 변경이 가능하고, 도 1의 설명이 참조된다.
<실시예 12>
다음으로 본 발명의 제12 실시예를 설명한다. 도 12는 본 발명의 제12 실시예의 출력 회로의 구성을 도시하는 도면이다. 또한, 도 12에서, 도 11과 동일한 요소, 소자에는 동일한 참조 부호가 붙여져 있다. 도 12의 출력 회로는, 도 11의 출력 회로에서 전류 제어 회로(120')의 접속처를 변경한 구성이다. 또는, 도 12의 출력 회로는, 도 3의 출력 회로에서 전류 제어 회로(120)를 전류 제어 회로(120')로 치환한 구성이다. 도 12에서, 전류 제어 회로(120')의 전류원(123)은, Pch 트랜지스터(105)를 통하여 Pch 커런트 미러(130')의 트랜지스터(131, 133)의 접속점(노드 N6)에 접속되고, 전류원(124)은, Nch 트랜지스터(106)를 통하여 Nch 커런트 미러(140')의 트랜지스터(141, 143)의 접속점(노드 N8)에 접속된다. 그 밖의 구성은 도 11과 마찬가지이다.
도 11과 마찬가지로 도 12에서도, 전류 제어 회로(120')의 제어를 받지 않는 통상의 차동 증폭 동작에서는, 입력 전압 VI가 출력 전압 VO에 대하여, 제1 전원 단자 E1(고전압)측으로 크게 변화하였을 때, 노드 N1과 N3의 전위가 저하되어, 출력 증폭단(110)에 의한 출력 단자(2)의 충전 작용이 생긴다. 이 차동 증폭 동작 외에, 전류 제어 회로(120')로부터, 전류원(123)의 전류 I5가 노드 N6에 공급되면, 노드 N6의 전위가 상승하여, Pch 트랜지스터(133)의 게이트ㆍ소스간 전압이 확대된다. 이 때문에, 전류 I5는 Pch 트랜지스터(133)를 통하여 노드 N2에 공급되어, 노드 N2의 전위가 상승한다. 또한, 노드 N2의 전위의 상승에 의해, 부유 전류원(154, 155)의 Pch 트랜지스터(154)의 게이트ㆍ소스간 전압(절대값)이 확대된다. 이에 의해, 전류 I5는, Pch 트랜지스터(154)를 통하여 노드 N4에 공급되어, Nch 커런트 미러(140')의 입력 전류(Nch 트랜지스터(141, 143)의 드레인 전류)가 증가한다. 즉, 노드 N6에의 전류 I5의 공급은, 도 11의 노드 N2에의 전류 I5의 공급과 마찬가지의 작용으로 된다. 따라서, 출력 단자(2)의 충전 동작이 가속된다.
또한, 도 12에서, 전류 제어 회로(120')의 제어를 받지 않는 통상의 차동 증폭 동작에서는, 입력 전압 VI가 출력 전압 VO에 대하여 제2 전원 단자 E2(저전압)측으로 크게 변화하였을 때, 노드 N1과 N3의 전위가 상승하여, 출력 증폭단(110)에 의한 출력 단자(2)의 방전 작용이 생긴다. 이 차동 증폭 동작 외에, 전류원(124)의 전류 I6이 노드 N8로부터 흡입되면, 노드 N8의 전위가 저하되어, Nch 트랜지스터(143)의 게이트ㆍ소스간 전압이 확대된다. 이 때문에, 노드 N4로부터 Nch 트랜지스터(143)를 통하여 전류 I6이 흡입되어, 노드 N4의 전위가 저하된다. 또한, 노드 N4의 전위의 저하에 의해, 부유 전류원(154, 155)의 Nch 트랜지스터(155)의 게이트ㆍ소스간 전압이 확대된다. 이 때문에, 전류 I6이, Nch 트랜지스터(155)를 통하여 노드 N2로부터 흡입되어, Pch 커런트 미러(130')의 입력 전류(Pch 트랜지스터(131, 133)의 드레인 전류)가 증가한다. 즉, 노드 N8로부터의 전류 I6의 흡입은, 도 11의 노드 N4로부터의 전류 I6의 흡입과 마찬가지의 작용으로 된다. 따라서, 출력 단자(2)의 방전 동작이 가속된다.
이상으로부터, 도 12의 출력 회로는, 도 11과 동등 작용이며, 도 11과 마찬가지의 특성으로 된다. 또한, 도 11과 도 12의 출력 회로는, 전류 제어 회로(120')의 전류원(123, 124)으로부터의 전류 I5, I6를 커런트 미러(130', 140')의 입력측의 전류에 결합하는 위치가 상이하지만, 어느 것이나 전류 결합한 위치로부터 부유 전류원(154, 155)을 통한 반대측의 커런트 미러의 입력측의 전류를 증가시키는 작용에 의해, 출력 단자(2)의 충전 동작 및 방전 동작의 가속을 실현하고 있다.
<실시예 13>
다음으로 본 발명의 제13 실시예를 설명한다. 도 13은 본 발명의 제13 실시예의 출력 회로의 구성을 도시하는 도면이다. 또한, 도 13에서, 도 10과 동일한 요소, 소자에는 동일한 참조 부호가 붙여져 있다. 도 13의 출력 회로는, 도 10의 출력 회로에서, Pch 차동단을 제2 차동단(180)으로서 추가하여, 입력 다이내믹 레인지를 확대한 것이다. 또한 도 13의 출력 회로는, 도 4의 출력 회로에서 전류 제어 회로(120)를 전류 제어 회로(120')로 치환한 구성이기도 하다. 제2 차동단(180)은, 도 4의 차동단(180)과 동일한 구성 및 동일한 접속으로, 도 4의 설명이 참조된다.
도 13의 출력 회로는, Nch 차동쌍 및 Pch 차동쌍을 함께 구비한 구성에, 전류 제어 회로(120)가 부가된 출력 회로이다. 도 10의 출력 회로와 비교하여, 소자 수 삭감에 의한 면적 축소 효과는 없지만, 전류 제어 회로(120')를 구비한 것에 의해, 출력 단자(2)의 충전 동작 및 방전 동작의 고속화가 가능하게 된다. 그리고, 도 10과 마찬가지로 부하 구동 속도를 유지한 채로 아이들링 전류를 억제하여 정소비 전력의 저감이 가능하게 된다.
또한, 도 13의 출력 회로의 전류 제어 회로(120')와, 도 25의 관련 기술의 제어 회로(90)(트랜지스터(93-1, 93-2), 전류원(91, 92), 및 차동 입력단(50)의 트랜지스터(65, 66), 보조 전류원(53, 54))는, 추가 전류의 공급 및 흡입 작용의 접속처가 상이하다. 도 13의 전류 제어 회로(120')는, 추가 전류(전류 I5, I6)의 접속처를 커런트 미러(130, 140)의 입력측 단자(노드 N2, N4)로 하고 있다.
<실시예 14>
다음으로 본 발명의 제14 실시예를 설명한다. 도 14는 본 발명의 제14 실시예의 출력 회로의 구성을 도시하는 도면이다. 또한, 도 14에서, 도 11과 동일한 요소, 소자에는 동일한 참조 부호가 붙여져 있다. 도 14의 출력 회로는, 도 11의 출력 회로에서, Pch 차동단을 제2 차동단(180)으로서 추가하여, 입력 다이내믹 레인지를 확대한 것이다. 또한 도 14의 출력 회로는, 도 5의 출력 회로에서 전류 제어 회로(120)를 전류 제어 회로(120')로 치환한 구성이기도 하다. 제2 차동단(180)은, 도 5의 차동단(180)과 동일한 구성 및 동일한 접속으로, 도 5의 설명이 참조된다.
도 14의 출력 회로는, Nch 차동쌍 및 Pch 차동쌍을 함께 구비한 구성에, 전류 제어 회로(120')가 부가된 출력 회로이다. 전류 제어 회로(120') 이외의 구성은, 특허 문헌 2(일본 특개평 06-326529호 공보)의 도 1이 참조된다. 특허 문헌 2의 도 1의 차동 증폭기에 대응하여, 출력 단자를 반전 입력 단자로 귀환 접속한 볼티지 팔로워의 구성이다. 도 13의 출력 회로는, 도 11의 출력 회로와 비교하여, 소자 수 삭감에 의한 면적 축소 효과는 없지만, 전류 제어 회로(120')를 구비한 것에 의해, 출력 단자(2)의 충전 동작 및 방전 동작의 고속화가 가능하게 된다. 또한, 도 11과 마찬가지로 부하 구동 속도를 유지한 채로 아이들링 전류를 억제하여 정소비 전력의 저감이 가능하게 된다. 전류 제어 회로(120')는, 추가 전류(전류 I5, I6)의 접속처를 커런트 미러(130, 140)의 입력측 단자(노드 N2, N4)로 하고 있다.
또한, 본 발명의 제12 실시예의 변형예로서, 도 12의 출력 회로에, 제2 차동단(180)을 추가할 수도 있다. 이 경우, 도 14의 출력 회로와 동등한 성능을 갖는다.
<실시예 15>
다음으로 본 발명의 제15 실시예를 설명한다. 도 15는 본 발명의 제15 실시예의 출력 회로의 구성을 도시하는 도면이다. 또한, 도 15에서, 도 10과 동일한 요소, 소자에는 동일한 참조 부호가 붙여져 있다. 도 15의 출력 회로는, 도 10의 출력 회로에서, 제1 차동단(170)을 제2 차동단(180)으로 치환한 구성이다. 또는, 도 15의 출력 회로는, 도 6의 출력 회로에서 전류 제어 회로(120)를 전류 제어 회로(120')로 치환한 구성이다. 제2 차동단(180)은, 도 6의 차동단(180)과 동일한 구성 및 동일한 접속으로, 도 6의 설명이 참조된다.
도 15의 출력 회로는, 차동단의 작용이 Nch 차동쌍으로부터 Pch 차동쌍의 작용으로 변한 것뿐이고, 전류 제어 회로(120')의 작용은, 도 10과 마찬가지이다. 따라서, 본 실시예도 도 10의 출력 회로와 마찬가지의 성능을 갖는다.
또한, 도 15의 출력 회로에서의 각 전원 단자의 공급 전압에 대해서는, 도 6과 마찬가지의 설정이나 변경이 가능하다. 예를 들면 도 15의 구성을, 도 23의 (A)의 LCD 드라이버의 부극 출력 레인지를 구동하는 출력 회로로서 이용하는 것도 가능하다. 전원 전압의 설정예의 상세는 도 6의 설명이 참조된다.
또한, 도 11, 도 12에 도시한 제11, 제12 실시예의 변형예로서, 제15 실시예와 마찬가지로, 제1 차동단(170)을 제2 차동단(180)으로 치환하여, 차동쌍의 도전형을 변경하는 것이 가능하다.
<실시예 16>
다음으로 본 발명의 제16 실시예를 설명한다. 도 16은 본 발명의 제16 실시예의 출력 회로의 구성을 도시하는 도면이다. 또한, 도 16에서, 도 11과 동일한 요소, 소자에는 동일한 참조 부호가 붙여져 있다. 도 16의 출력 회로는, 도 11의 출력 회로에서, 전류 제어 회로(120')를 일부 변경한 구성이다. 도 16의 전류 제어 회로(120')에서는, 도 10의 전류원(121)을 다이오드 접속의 Pch 트랜지스터(121)로 치환하고, 전류원(122)을 다이오드 접속의 Nch 트랜지스터(122)로 치환하고 있다. 또한, 도 16의 출력 회로는, 도 7의 출력 회로에서 전류 제어 회로(120)를 전류 제어 회로(120')로 치환한 구성이기도 하다.
도 16의 전류 제어 회로(120')에서, 부하 소자(121)는, 트랜지스터(103)가 오프하였을 때에, 트랜지스터(105)의 게이트(접속점(3))를 제1 전원 단자 E1(고전압)측으로 변화시켜, 커런트 미러(140)의 입력측의 전류에의 전류 I5의 가산을 정지시키는 작용을 담당하고 있다. 또한, 부하 소자(122)는, 트랜지스터(104)가 오프하였을 때에, 트랜지스터(106)의 게이트(접속점(4))를 제2 전원 단자 E2(저전압)측으로 변화시켜, 커런트 미러(130)의 입력측의 전류에의 전류 I6의 가산을 정지시키는 작용을 담당하고 있다.
도 10의 전류 제어 회로(120')는, 부하 소자(121, 122)를 전류원으로 한 구성이지만, 도 16과 같은 다이오드 접속 트랜지스터로 구성해도 마찬가지의 작용을 실현할 수 있다. 이때, 다이오드 접속의 트랜지스터(121, 122)는, 트랜지스터(105, 106)보다도, 각각 임계값 전압(절대값)이 작아지도록 구성된다. 또한, 도시하지 않지만, 부하 소자(121, 122)를 저항 소자로 구성해도 된다.
또한, 전류 제어 회로(120')에서, 부하 소자(121, 122)를 전류원으로부터 다이오드 접속의 트랜지스터로 변경한 구성은, 도 10∼도 15의 출력 회로의 전류 제어 회로(120')에도 적용할 수 있다.
<실시예 17>
다음으로 본 발명의 제17 실시예를 설명한다. 도 17은 본 발명의 제17 실시예의 출력 회로의 구성을 도시하는 도면이다. 또한, 도 17에서, 도 10과 동일한 요소, 소자에는 동일한 참조 부호가 붙여져 있다. 도 17의 출력 회로는, 도 10의 출력 회로에서, 동일 도전형의 차동단을 복수개(N개)(170-1, 170-2, …, 170-N) 구비한 구성이다. 또한, 도 17의 출력 회로는, 도 8의 출력 회로에서 전류 제어 회로(120)를 전류 제어 회로(120')로 치환한 구성이기도 하다. 복수개(170-1, 170-2, …, 170-N)의 차동단은 도 8과 동일한 구성으로, 도 8의 설명이 참조된다. 도 17의 출력 회로에서도, N개의 입력 전압 VI-1, VI-2, …, VI-N에 대하여, 출력 단자(2)의 출력 전압 VO로서, N개의 입력 전압의 평균 전압
VO=((VI-1)+(VI-2)+ … +(VI-N))/N)
을 출력할 수 있다.
도 17의 출력 회로에서도, 전류 제어 회로(120')는, 입력 전압 VI-1과 출력 전압 VO의 전압차가 클 때에 동작하여, 출력 단자(2)의 충전 동작 또는 방전 동작을 가속시키는 작용을 갖는다. 또한, N개의 입력 전압(VI_1, VI-2, …, VI-N)간의 전압차는, N개의 차동쌍을 이루는 트랜지스터의 임계값 전압보다 충분히 작은 것이 바람직하다.
도 17과 마찬가지로, 도 11∼도 16의 출력 회로에서, 동일 도전형의 차동단을 복수개 구비한 구성으로 변경할 수 있다.
<실시예 18>
다음으로 본 발명의 제18 실시예를 설명한다. 도 18은 본 발명의 제18 실시예의 출력 회로의 구성을 도시하는 도면이다. 도 18의 출력 회로는, 도 11의 출력 회로에서, Nch 커런트 미러(140')를 삭제하고, 대신에, 도 10에 도시한 Nch 커런트 미러(140)를 구비한 구성이다. Nch 커런트 미러(140')와 Nch 커런트 미러(140)는 마찬가지의 작용을 갖고 있어, 치환이 가능하다. 또한, 도 12의 출력 회로에서도, Nch 커런트 미러(140')를 도 10의 Nch 커런트 미러(140)로 치환할 수 있다. 단, 그 경우에는, 전류 제어 회로(120')의 전류원(124)의 전류 I6은 노드 N4에 공급된다. 또한, 제1 차동단(170) 대신에, 제2 차동단(180)만을 구비하고, 커런트 미러가 저전압 캐스코드ㆍ커런트 미러(130', 140')로 구성된 출력 회로에 대해서는, Pch 커런트 미러(130')(도 11, 도 12)를 Pch 커런트 미러(130)(도 10)로 치환해도 된다.
<실시예 19>
다음으로 본 발명의 제19 실시예를 설명한다. 본 실시예에서는, 본 발명에 따른 출력 회로를 회로 시뮬레이션하였다. 도 19 및 도 20은, 본 발명의 제19 실시예로서, 회로 시뮬레이션에 이용한 출력 회로의 구성을 도시하는 도면이다. 도 19 및 도 20의 구성은, 각각 도 2 및 도 11에 도시한 출력 회로에서, 위상 보상 용량 C1이, Nch 커런트 미러(140')의 Nch 트랜지스터(142, 144)의 접속점(노드 N7)과 출력 단자(2) 사이에 접속되어 있다. 도 19 및 도 20에는, 도시되지 않지만, 출력 단자(2)에는, 데이터선 상당의 부하 회로가 접속되어 있다(회로 시뮬레이션에서는 부하 회로를 접속한 상태에서 시뮬레이션을 행하였다).
도 21은 도 19의 출력 회로에서의 출력 단자(2)의 출력 파형도의 시뮬레이션 결과(과도 해석 결과)를 도시하는 도면이다. 제1, 제3 전원 단자 E1, E3의 전원 전압은 13.5V, 제2, 제4, 제5 전원 단자 E2, E4, E5의 전원 전압은 0V로 하고 있다. 입력 전압 VI는 도시하고 있지 않지만, 1.5V-12V의 스텝 신호이며, 시각 t0에서 1.5V로부터 12V, 또는, 12V로부터 1.5V로 변화하고 있다.
도 21의 출력 파형 VO_1은, 입력 전압 VI의 1.5V로부터 12V로의 변화(상승)에 대응하고 있고, 출력 파형 VO_2는, 입력 전압 VI의 12V로부터 1.5V로의 변화(하강)에 대응하고 있다.
출력 파형 VO_1, VO_2 모두, 시각 t0 내지 시각 ta 동안에 전류 제어 회로(120)가 동작한 것에 의해, 전압 변화가 가속되어, 출력 파형의 기울기가 커져 있다. 시각 ta 이후는, 전류 제어 회로(120)가 정지하고, 통상의 차동 증폭 동작으로 이행하여 변화하고 있다. 또한, 출력 파형 VO_1, VO_2의 진폭에 대하여 전류 제어 회로(120)가 동작하는 전압 범위(시간 t0-ta의 전압 변동 범위)는, 주로 전류 제어 회로(120)의 트랜지스터(103, 104)의 기판 바이어스 효과를 포함하는 임계값 전압의 크기에 의존한다. 트랜지스터(103, 104)의 기판 바이어스 효과를 포함하는 임계값 전압을 작게 하면, 전류 제어 회로(120)가 동작하는 전압 범위가 넓어지고, 전압 변화의 가속 기간도 넓어진다.
도 21의 출력 파형 VO_1, VO_2로부터, 도 19의 전류 제어 회로(120)에 의한 출력 단자(2)의 충전 동작 및 방전 동작의 가속 효과가 확인되었다. 또한, 도 20의 출력 회로에서의 출력 단자(2)의 출력 파형도의 시뮬레이션 결과(과도 해석 결과)에 대해서도, 전류 제어 회로(120')의 전류 I5, I6의 조정에 의해, 도 21의 출력 파형과 VO_1, VO_2와 거의 동등한 파형을 실현할 수 있었다. 이 때문에, 도 20의 전류 제어 회로(120')에 의한 출력 단자(2)의 충전 동작 및 방전 동작의 가속 효과도 확인되었다.
또한, 차동단이 단일 도전형으로 구성되고, 위상 보상 용량 C1도 비대칭의 접속이어도, 출력 단자(2)의 충전 시 및 방전 시의 파형 대칭성도 실현할 수 있는 것이 확인되었다.
<실시예 20>
도 22는 본 발명의 제20 실시예의 표시 장치의 데이터 드라이버의 주요부 구성을 도시하는 도면이다. 도 22를 참조하면, 예를 들면 도 24의 (A)의 데이터 드라이버(980)에 대응하고 있다. 도 22를 참조하면, 이 데이터 드라이버는, 시프트 레지스터(801)와, 데이터 레지스터/래치(802)와, 레벨 시프트 회로군(레벨 시프터군)(803)과, 참조 전압 발생 회로(804)와, 디코더 회로군(805)과, 출력 회로군(806)을 포함하여 구성된다.
출력 회로군(806)의 각 출력 회로는, 도 1 내지 도 21을 참조하여 설명한 각 실시예의 출력 회로를 이용할 수 있다. 출력 회로군(806)은, 출력 수에 대응하여, 출력 회로를 복수개 구비하고 있다.
시프트 레지스터(801)는, 스타트 펄스와 클럭 신호 CLK에 기초하여, 데이터 래치의 타이밍을 결정한다. 데이터 레지스터/래치(802)는, 시프트 레지스터(801)에서 결정된 타이밍에 기초하여, 입력된 영상 디지털 데이터를 각 출력 단위의 디지털 데이터 신호에 전개하고, 소정의 출력 수마다 래치하고, 제어 신호에 따라서, 레벨 시프트 회로군(803)에 출력한다. 레벨 시프트 회로군(803)은, 데이터 레지스터/래치(802)로부터 출력되는 각 출력 단위의 디지털 데이터 신호를 저진폭 신호로부터 고진폭 신호로 레벨 변환하여, 디코더 회로군(805)에 출력한다. 디코더 회로군(805)은, 각 출력마다, 참조 전압 발생 회로(804)에서 생성된 참조 전압군으로부터, 레벨 변환된 디지털 데이터 신호에 따른 참조 전압을 선택한다. 출력 회로군(806)은, 각 출력마다, 디코더 회로군(805)의 대응하는 디코더에서 선택된 하나 또는 복수의 참조 전압을 입력하고, 그 참조 전압에 대응한 계조 신호를 증폭 출력한다. 출력 회로군(806)의 출력 단자군은 표시 장치의 데이터선에 접속되어 있다. 시프트 레지스터(801) 및 데이터 레지스터/래치(802)는 로직 회로로, 일반적으로 저전압(예를 들면 0V∼3.3V)으로 구성되고, 대응하는 전원 전압이 공급되어 있다. 레벨 시프터군(803), 디코더 회로군(805) 및 출력 회로군(806)은, 일반적으로 표시 소자를 구동하는 데에 필요한 고전압(예를 들면 0V(VSS)∼18V(VDD))으로 구성되고, 대응하는 전원 전압이 공급되어 있다.
도 1 내지 도 21을 참조하여 설명한 각 실시예, 실시예의 출력 회로는, 출력 회로의 출력 단자에 접속하는 데이터선의 충전 동작 및 방전 동작이 가속되어, 충전 시 및 방전 시의 파형 대칭성이 실현 가능하게 되어 있고, 또한 면적, 소비 전력의 감축에 바람직하게 되기 때문에, 표시 장치의 데이터 드라이버의 출력 회로군(806)의 각 출력 회로로서 바람직한 구성으로 되어 있다.
본 실시예에 따르면, 저소비 전력으로 고속 구동이 가능한 데이터 드라이버, 표시 장치를 실현 가능하게 하고 있다.
또한, 상기의 특허 문헌의 각 개시를, 본서에 인용으로써 포함하는 것으로 한다. 본 발명의 전체 개시(청구의 범위를 포함함)의 틀 내에서, 또한 그 기본적 기술 사상에 기초하여, 실시예 또는 실시예의 변경ㆍ조정이 가능하다. 예를 들면, 본 발명에서 이용한 전류원은, 소스에 소정의 전원이 공급되고, 게이트에 소정의 바이어스 전압이 공급되는 트랜지스터로 해도 된다. 또한, 본 발명의 청구의 범위의 틀 내에서 다양한 개시 요소의 다양한 조합 또는 선택이 가능하다. 즉, 본 발명은, 청구의 범위를 포함하는 전체 개시, 기술적 사상에 따라서 당업자이면 이룰 수 있을 것인 각종 변형, 수정을 포함하는 것은 물론이다.
상기 실시 형태의 전부 또는 일부는 이하와 같이 부기된다(단, 하기에 한정되지 않는다). 또한, 특허 청구 범위의 청구항 1-20은 일본 특원 2010-130848호의 청구항 1-20에 대응하고(부기 31-50), 청구항 21-40은 일본 특원 2010-130849호의 청구항 1-20에 대응한다(부기 51-70). 청구항 41은, 청구항 1과 청구항 21을 포괄한 청구항이다(부기 1).
(부기 1)
차동 입력단과, 출력 증폭단과, 전류 제어 회로와, 입력 단자와, 출력 단자와, 제1 내지 제4 전원 단자를 구비한 출력 회로로서,
상기 차동 입력단은,
상기 입력 단자의 입력 전압과 상기 출력 단자의 출력 전압을 차동으로 입력하는 트랜지스터쌍을 구비한 제1 차동쌍과,
상기 제1 차동쌍을 구동하는 제1 전류원과,
상기 제1 전원 단자와 제1 및 제2 노드 사이에 접속되며, 상기 제1 차동쌍의 출력 전류를 받는 제1 도전형의 트랜지스터쌍을 포함하는 제1 커런트 미러와,
상기 제2 전원 단자와 제3 및 제4 노드 사이에 접속된 제2 도전형의 트랜지스터쌍을 포함하는 제2 커런트 미러와,
상기 제1 커런트 미러의 입력이 접속된 상기 제2 노드와 상기 제2 커런트 미러의 입력이 접속된 상기 제4 노드 사이에 접속된 제1 부유 전류원 회로와,
상기 제1 커런트 미러의 출력이 접속된 상기 제1 노드와 상기 제2 커런트 미러의 출력이 접속된 상기 제3 노드 사이에 접속된 제2 부유 전류원 회로
를 구비하고,
상기 출력 증폭단은,
상기 제3 전원 단자와 상기 출력 단자와의 사이에 접속되며, 제어 단자가 상기 제1 노드에 접속된 제1 도전형의 제1 트랜지스터와,
상기 제4 전원 단자와 상기 출력 단자와의 사이에 접속되며, 제어 단자가 상기 제3 노드에 접속된 제2 도전형의 제2 트랜지스터
를 구비하고,
상기 전류 제어 회로는,
상기 제1 전원 단자에 접속되는 제2 전류원을 갖고, 상기 출력 단자의 출력 전압과 상기 제1 전원 단자의 전압과의 전압차가, 상기 입력 단자의 입력 전압과 상기 제1 전원 단자의 전압과의 전압차와 비교하여, 미리 정해진 제1 소정값보다 큰지의 여부에 따라서,
상기 제2 전류원을 활성화시켜 상기 제2 전류원으로부터의 전류를, 상기 제1 부유 전류원 회로에 입력되는 측의 전류, 또는 상기 제1 부유 전류원 회로로부터 출력되는 측의 전류 중 한쪽의 전류에 결합시키거나,
상기 제2 전류원을 비활성화시키도록
절환 제어하는 제1 회로와,
상기 제2 전원 단자 사이에 접속되는 제3 전류원을 갖고, 상기 출력 단자의 출력 전압과 상기 제2 전원 단자의 전압과의 전압차가, 상기 입력 단자의 입력 전압과 상기 제2 전원 단자의 전압과의 전압차와 비교하여, 미리 정해진 제2 소정값보다 큰지의 여부에 따라서,
상기 제3 전류원을 활성화시켜 상기 제3 전류원으로부터의 전류를, 상기 제1 부유 전류원 회로에 입력되는 측의 전류, 또는 상기 제1 부유 전류원 회로로부터 출력되는 측의 전류 중 다른 쪽의 전류에 결합시키거나,
상기 제3 전류원을 비활성화시키도록
절환 제어하는 제2 회로
중 적어도 한쪽을 포함하는 것을 특징으로 하는 출력 회로.
(부기 2)
상기 전류 제어 회로에서,
상기 제1 회로가,
상기 제1 전원 단자와 상기 제2 커런트 미러 사이에 접속되는 상기 제2 전류원을 갖고, 상기 출력 단자의 출력 전압과 상기 제1 전원 단자의 전압과의 전압차가, 상기 입력 단자의 입력 전압과 상기 제1 전원 단자의 전압과의 전압차와 비교하여, 미리 정해진 제1 소정값보다 큰지의 여부에 따라서,
상기 제2 전류원을 활성화시켜 상기 제2 전류원으로부터의 전류를 상기 제2 커런트 미러의 입력측의 전류에 결합시키거나,
상기 제2 전류원을 비활성화시키도록
절환 제어하고,
상기 제2 회로가,
상기 제2 전원 단자와 상기 제1 커런트 미러 사이에 접속되는 상기 제3 전류원을 갖고, 상기 출력 단자의 출력 전압과 상기 제2 전원 단자의 전압과의 전압차가, 상기 입력 단자의 입력 전압과 상기 제2 전원 단자의 전압과의 전압차와 비교하여, 미리 정해진 제2 소정값보다 큰지의 여부에 따라서,
상기 제3 전류원을 활성화시켜 상기 제3 전류원으로부터의 전류를 상기 제1 커런트 미러의 입력측의 전류에 결합시키거나,
상기 제3 전류원을 비활성화시키도록
절환 제어하는 것을 특징으로 하는 부기 1에 기재된 출력 회로.
(부기 3)
상기 전류 제어 회로에서,
상기 제1 회로가,
상기 제1 전원 단자와 상기 제2 커런트 미러의 입력측의 소정의 노드와의 사이에 직렬 형태로 접속되는 상기 제2 전류원과 제1 스위치를 구비하고,
상기 제1 스위치는, 상기 출력 전압과 상기 제1 전원 단자의 전압과의 전압차가, 상기 입력 전압과 상기 제1 전원 단자의 전압과의 전압차와 비교하여, 상기 제1 소정값보다 큰지의 여부에 따라서, 각각 온과 오프로 설정되고,
상기 제2 회로가,
상기 제2 전원 단자와 상기 제1 커런트 미러의 입력측의 소정의 노드와의 사이에 직렬 형태로 접속되는 상기 제3 전류원과 제2 스위치를 구비하고,
상기 제2 스위치는, 상기 출력 전압과 상기 제2 전원 단자의 전압과의 전압차가, 상기 입력 전압과 상기 제2 전원 단자의 전압과의 전압차와 비교하여, 상기 제2 소정값보다 큰지의 여부에 따라서, 각각 온과 오프로 설정되는 것을 특징으로 하는 부기 2에 기재된 출력 회로.
(부기 4)
상기 전류 제어 회로에서,
상기 제1 회로가,
상기 제1 전원 단자에 일단이 공통으로 접속된 제1 부하 소자 및 상기 제2 전류원과,
상기 출력 단자에 접속된 제1 단자와, 상기 제1 부하 소자의 타단에 접속된 제2 단자와, 상기 입력 단자에 접속된 제어 단자를 갖는 제2 도전형의 제3 트랜지스터와,
상기 제2 전류원의 타단에 접속된 제1 단자와, 상기 제2 커런트 미러의 입력측의 미리 정해진 노드에 접속된 제2 단자와, 상기 제1 부하 소자의 타단과 상기 제3 트랜지스터의 제2 단자와의 접속점에 접속된 제어 단자를 갖는 제1 도전형의 제4 트랜지스터
를 구비하고,
상기 제2 회로가,
상기 제2 전원 단자에 일단이 공통으로 접속된 제2 부하 소자 및 상기 제3 전류원과,
상기 출력 단자에 접속된 제1 단자와, 상기 제2 부하 소자의 타단에 접속된 제2 단자와, 상기 입력 단자에 접속된 제어 단자를 갖는 제1 도전형의 제5 트랜지스터와,
상기 제3 전류원의 타단에 접속된 제1 단자와, 상기 제1 커런트 미러의 입력측의 미리 정해진 노드에 접속된 제2 단자와, 상기 제2 부하 소자의 타단과 상기 제5 트랜지스터의 제2 단자와의 접속점에 접속된 제어 단자를 갖는 제2 도전형의 제6 트랜지스터
를 구비하고 있는 것을 특징으로 하는 부기 2에 기재된 출력 회로.
(부기 5)
상기 제1 커런트 미러가,
상기 제1 도전형의 트랜지스터쌍으로서,
상기 제1 전원 단자에 제1 단자가 공통으로 접속되며, 제어 단자끼리가 접속된 제1 도전형의 1단째의 트랜지스터쌍과,
제1 도전형의 상기 1단째의 트랜지스터쌍의 제2 단자에 제1 단자가 각각 접속되고, 제2 단자가 상기 제1 노드와 상기 제2 노드에 각각 접속되며, 제어 단자끼리가 접속된 제1 도전형의 2단째의 트랜지스터쌍
을 구비하고,
상기 제2 노드에 접속하는 제1 도전형의 상기 2단째의 트랜지스터쌍의 한쪽의 트랜지스터의 제2 단자는, 제1 도전형의 상기 1단째의 트랜지스터쌍의 제어 단자에 접속되고,
상기 제1 차동쌍의 출력쌍은, 제1 도전형의 상기 1단째의 트랜지스터쌍과 상기 2단째의 트랜지스터쌍의 접속점쌍에 각각 접속되어 있는 것을 특징으로 하는 부기 1 내지 4 중 어느 하나에 기재된 출력 회로.
(부기 6)
상기 제2 커런트 미러가,
상기 제2 도전형의 트랜지스터쌍으로서,
상기 제2 전원 단자에 제1 단자가 공통으로 접속되며, 제어 단자끼리가 접속된 제2 도전형의 1단째의 트랜지스터쌍과,
제2 도전형의 상기 1단째의 트랜지스터쌍의 제2 단자에 제1 단자가 각각 접속되고, 제2 단자가 상기 제3 노드와 상기 제4 노드에 각각 접속되며, 제어 단자끼리가 접속된 제2 도전형의 2단째의 트랜지스터쌍
을 구비하고,
상기 제4 노드에 접속하는 상기 제2 도전형의 상기 2단째의 트랜지스터쌍의 한쪽의 트랜지스터의 제2 단자는, 상기 제2 도전형의 상기 1단째의 트랜지스터쌍의 제어 단자에 접속되어 있는 것을 특징으로 하는 부기 1 내지 5 중 어느 하나에 기재된 출력 회로.
(부기 7)
상기 차동 입력단은,
입력쌍이 상기 제1 차동쌍의 입력쌍과 공통 접속되고, 출력쌍이 상기 제2 커런트 미러의 입력측과 출력측의 소정의 노드에 각각 접속된 상기 제1 차동쌍과 역도전형의 트랜지스터쌍을 구비한 제2 차동쌍과,
상기 제2 차동쌍을 구동하는 제4 전류원
을 더 구비하고 있는 것을 특징으로 하는 부기 1 내지 4 중 어느 하나에 기재된 출력 회로.
(부기 8)
상기 제1 커런트 미러가,
상기 제1 도전형의 트랜지스터쌍으로서,
상기 제1 전원 단자에 제1 단자가 공통으로 접속되며, 제어 단자끼리가 접속된 제1 도전형의 1단째의 트랜지스터쌍과,
제1 도전형의 상기 1단째의 트랜지스터쌍의 제2 단자에 제1 단자가 각각 접속되고, 제2 단자가 상기 제1 노드와 상기 제2 노드에 각각 접속되며, 제어 단자끼리가 접속된 제1 도전형의 2단째의 트랜지스터쌍
을 구비하고,
상기 제2 노드에 접속하는 제1 도전형의 상기 2단째의 트랜지스터쌍의 한쪽의 트랜지스터의 제2 단자는, 제1 도전형의 상기 1단째의 트랜지스터쌍의 제어 단자에 접속되고,
상기 제1 차동쌍의 출력쌍은, 제1 도전형의 상기 1단째의 트랜지스터쌍과 상기 2단째의 트랜지스터쌍의 접속점쌍에 각각 접속되고,
상기 제2 커런트 미러가,
상기 제2 도전형의 트랜지스터쌍으로서,
상기 제2 전원 단자에 제1 단자가 공통으로 접속되며, 제어 단자끼리가 접속된 제2 도전형의 1단째의 트랜지스터쌍과,
제2 도전형의 상기 1단째의 트랜지스터쌍의 제2 단자에 제1 단자가 각각 접속되고, 제2 단자가, 상기 제3 노드와 상기 제4 노드에 각각 접속되며, 제어 단자끼리가 접속된 제2 도전형의 2단째의 트랜지스터쌍
을 구비하고,
상기 제4 노드에 접속하는 제2 도전형의 상기 2단째의 트랜지스터쌍의 한쪽의 트랜지스터의 제2 단자는, 제2 도전형의 상기 1단째의 트랜지스터쌍의 제어 단자에 접속되고,
상기 제2 차동쌍의 출력쌍은, 제2 도전형의 상기 1단째의 트랜지스터쌍과 상기 2단째의 트랜지스터쌍의 접속점쌍에 각각 접속되어 있는 것을 특징으로 하는 부기 7에 기재된 출력 회로.
(부기 9)
상기 제1 도전형의 제4 트랜지스터의 제2 단자가, 상기 제2 커런트 미러의 입력이 접속하는 상기 제4 노드에 접속되고,
상기 제2 도전형의 제6 트랜지스터의 제2 단자가, 상기 제1 커런트 미러의 입력이 접속하는 상기 제2 노드에 접속되어 있는 것을 특징으로 하는 부기 4 내지 8 중 어느 하나에 기재된 출력 회로.
(부기 10)
상기 제1 도전형의 제4 트랜지스터의 제2 단자가, 상기 제4 노드에 접속하는 제2 도전형의 상기 2단째의 트랜지스터쌍의 한쪽의 트랜지스터의 제1 단자에 접속되어 있는 것을 특징으로 하는 부기 6 또는 8에 기재된 출력 회로.
(부기 11)
상기 제2 도전형의 제6 트랜지스터의 제2 단자가, 상기 제2 노드에 접속하는 제1 도전형의 상기 2단째의 트랜지스터쌍의 한쪽의 트랜지스터의 제1 단자에 접속되어 있는 것을 특징으로 하는 부기 5 또는 8에 기재된 출력 회로.
(부기 12)
상기 제1 부유 전류원 회로가, 전류원을 구비하고,
상기 제2 부유 전류원 회로가,
상기 제1 노드와 상기 제3 노드 사이에 접속되며 제어 단자에 제1 바이어스 전압을 받는 제1 도전형의 트랜지스터와,
상기 제1 노드와 상기 제3 노드 사이에 접속되며 제어 단자에 제2 바이어스 전압을 받는 제2 도전형의 트랜지스터
를 구비하고 있는 것을 특징으로 하는 부기 1 또는 2에 기재된 출력 회로.
(부기 13)
상기 전류 제어 회로에서,
상기 제1 회로가,
상기 제1 전원 단자와 상기 제1 커런트 미러 사이에 접속되는 상기 제2 전류원을 갖고, 상기 출력 단자의 출력 전압과 상기 제1 전원 단자의 전압과의 전압차가, 상기 입력 단자의 입력 전압과 상기 제1 전원 단자의 전압과의 전압차와 비교하여, 미리 정해진 제1 소정값보다 큰지의 여부에 따라서,
상기 제2 전류원을 활성화시켜 상기 제2 전류원으로부터의 전류를 상기 제1 커런트 미러의 입력측의 전류에 결합시키거나,
상기 제2 전류원을 비활성화시키도록
절환 제어하고,
상기 제2 회로가,
상기 제2 전원 단자와 상기 제2 커런트 미러 사이에 접속되는 상기 제3 전류원을 갖고, 상기 출력 단자의 출력 전압과 상기 제2 전원 단자의 전압과의 전압차가, 상기 입력 단자의 입력 전압과 상기 제2 전원 단자의 전압과의 전압차와 비교하여, 미리 정해진 제2 소정값보다 큰지의 여부에 따라서,
상기 제3 전류원을 활성화시켜 상기 제3 전류원으로부터의 전류를 상기 제2 커런트 미러의 입력측의 전류에 결합시키거나,
상기 제3 전류원을 비활성화시키도록
절환 제어하는 것을 특징으로 하는 부기 1에 기재된 출력 회로.
(부기 14)
상기 전류 제어 회로에서,
상기 제1 회로가,
상기 제1 전원 단자와 상기 제1 커런트 미러의 입력측의 소정의 노드와의 사이에 직렬 형태로 접속되는 상기 제2 전류원과 제1 스위치를 구비하고,
상기 제1 스위치는, 상기 출력 전압과 상기 제1 전원 단자의 전압과의 전압차가, 상기 입력 전압과 상기 제1 전원 단자의 전압과의 전압차와 비교하여, 상기 제1 소정값보다 큰지의 여부에 따라서, 각각 온과 오프로 설정되고,
상기 제2 회로가,
상기 제2 전원 단자와 상기 제2 커런트 미러의 입력측의 소정의 노드와의 사이에 직렬 형태로 접속되는 상기 제3 전류원과 제2 스위치를 구비하고,
상기 제2 스위치는, 상기 출력 전압과 상기 제2 전원 단자의 전압과의 전압차가, 상기 입력 전압과 상기 제2 전원 단자의 전압과의 전압차와 비교하여, 상기 제2 소정값보다 큰지의 여부에 따라서, 각각 온과 오프로 설정되는 것을 특징으로 하는 부기 13에 기재된 출력 회로.
(부기 15)
상기 전류 제어 회로에서,
상기 제1 회로가,
상기 제1 전원 단자에 일단이 공통으로 접속된 제1 부하 소자 및 상기 제2 전류원과,
상기 출력 단자에 접속된 제1 단자와, 상기 제1 부하 소자의 타단에 접속된 제2 단자와, 상기 입력 단자에 접속된 제어 단자를 갖는 제2 도전형의 제3 트랜지스터와,
상기 제2 전류원의 타단에 접속된 제1 단자와, 상기 제1 커런트 미러의 입력측의 미리 정해진 노드에 접속된 제2 단자와, 상기 제1 부하 소자의 타단과 상기 제3 트랜지스터의 제2 단자와의 접속점에 접속된 제어 단자를 갖는 제1 도전형의 제4 트랜지스터
를 구비하고,
상기 제2 회로가,
상기 제2 전원 단자에 일단이 공통으로 접속된 상기 제2 부하 소자 및 상기 제3 전류원과,
상기 출력 단자에 접속된 제1 단자와, 상기 제2 부하 소자의 타단에 접속된 제2 단자와, 상기 입력 단자에 접속된 제어 단자를 갖는 제1 도전형의 제5 트랜지스터와,
상기 제3 전류원의 타단에 접속된 제1 단자와, 상기 제2 커런트 미러의 입력측의 미리 정해진 노드에 접속된 제2 단자와, 상기 제2 부하 소자의 타단과 상기 제5 트랜지스터의 제2 단자와의 접속점에 접속된 제어 단자를 갖는 제2 도전형의 제6 트랜지스터
를 구비하고 있는 것을 특징으로 하는 부기 13에 기재된 출력 회로.
(부기 16)
상기 제1 커런트 미러가,
상기 제1 도전형의 트랜지스터쌍으로서,
상기 제1 전원 단자에 제1 단자가 공통으로 접속되며, 제어 단자끼리가 접속된 제1 도전형의 1단째의 트랜지스터쌍과,
제1 도전형의 상기 1단째의 트랜지스터쌍의 제2 단자에 제1 단자가 각각 접속되고, 제2 단자가 상기 제1 노드와 상기 제2 노드에 각각 접속되며, 제어 단자끼리가 접속된 제1 도전형의 2단째의 트랜지스터쌍
을 구비하고,
상기 제2 노드에 접속하는 제1 도전형의 상기 2단째의 트랜지스터쌍의 한쪽의 트랜지스터의 제2 단자는, 제1 도전형의 상기 1단째의 트랜지스터쌍의 제어 단자에 접속되고,
상기 제1 차동쌍의 출력쌍은, 제1 도전형의 상기 1단째의 트랜지스터쌍과 상기 2단째의 트랜지스터쌍의 접속점쌍에 각각 접속되어 있는 것을 특징으로 하는 부기 13 내지 15 중 어느 하나에 기재된 출력 회로.
(부기 17)
상기 제2 커런트 미러가,
상기 제2 도전형의 트랜지스터쌍으로서,
상기 제2 전원 단자에 제1 단자가 공통으로 접속되며, 제어 단자끼리가 접속된 제2 도전형의 1단째의 트랜지스터쌍과,
제2 도전형의 상기 1단째의 트랜지스터쌍의 제2 단자에 제1 단자가 각각 접속되고, 제2 단자가, 상기 제3 노드와 상기 제4 노드에 각각 접속되며, 제어 단자끼리가 접속된 제2 도전형의 2단째의 트랜지스터쌍
을 구비하고,
상기 제4 노드에 접속하는 상기 제2 도전형의 상기 2단째의 트랜지스터쌍의 한쪽의 트랜지스터의 제2 단자는, 상기 제2 도전형의 상기 1단째의 트랜지스터쌍의 제어 단자에 접속되어 있는 것을 특징으로 하는 부기 13 내지 16 중 어느 하나에 기재된 출력 회로.
(부기 18)
상기 차동 입력단은,
입력쌍이 상기 제1 차동쌍의 입력쌍과 공통 접속되고, 출력쌍이 상기 제2 커런트 미러의 입력측과 출력측의 소정의 노드에 각각 접속된 상기 제1 차동쌍과 역도전형의 트랜지스터쌍을 구비한 제2 차동쌍과,
상기 제2 차동쌍을 구동하는 제4 전류원
을 더 구비하고 있는 것을 특징으로 하는 부기 13 내지 15에 기재된 출력 회로.
(부기 19)
상기 제1 커런트 미러가,
상기 제1 도전형의 트랜지스터쌍으로서,
상기 제1 전원 단자에 제1 단자가 공통으로 접속되며, 제어 단자끼리가 접속된 제1 도전형의 1단째의 트랜지스터쌍과,
제1 도전형의 상기 1단째의 트랜지스터쌍의 제2 단자에 제1 단자가 각각 접속되고, 제2 단자가 상기 제1 노드와 상기 제2 노드에 각각 접속되며, 제어 단자끼리가 접속된 제1 도전형의 2단째의 트랜지스터쌍
을 구비하고,
상기 제2 노드에 접속하는 제1 도전형의 상기 2단째의 트랜지스터쌍의 한쪽의 트랜지스터의 제2 단자는, 제1 도전형의 상기 1단째의 트랜지스터쌍의 제어 단자에 접속되고,
상기 제1 차동쌍의 출력쌍은, 제1 도전형의 상기 1단째의 트랜지스터쌍과 상기 2단째의 트랜지스터쌍의 접속점쌍에 각각 접속되고,
상기 제2 커런트 미러가,
상기 제2 도전형의 트랜지스터쌍으로서,
상기 제2 전원 단자에 제1 단자가 공통으로 접속되며, 제어 단자끼리가 접속된 제2 도전형의 1단째의 트랜지스터쌍과,
제2 도전형의 상기 1단째의 트랜지스터쌍의 제2 단자에 제1 단자가 각각 접속되고, 제2 단자가, 상기 제3 노드와 상기 제4 노드에 각각 접속되며, 제어 단자끼리가 접속된 제2 도전형의 2단째의 트랜지스터쌍
을 구비하고,
상기 제4 노드에 접속하는 제2 도전형의 상기 2단째의 트랜지스터쌍의 한쪽의 트랜지스터의 제2 단자는, 제2 도전형의 상기 1단째의 트랜지스터쌍의 제어 단자에 접속되고,
상기 제2 차동쌍의 출력쌍은, 제2 도전형의 상기 1단째의 트랜지스터쌍과 상기 2단째의 트랜지스터쌍의 접속점쌍에 각각 접속되어 있는 것을 특징으로 하는 부기 18에 기재된 출력 회로.
(부기 20)
상기 제1 도전형의 제4 트랜지스터의 제2 단자가, 상기 제1 커런트 미러의 입력이 접속하는 상기 제2 노드에 접속되고,
상기 제2 도전형의 제6 트랜지스터의 제2 단자가, 상기 제2 커런트 미러의 입력이 접속하는 상기 제4 노드에 접속되어 있는 것을 특징으로 하는 부기 15 내지 19 중 어느 하나에 기재된 출력 회로.
(부기 21)
상기 제1 도전형의 제4 트랜지스터의 제2 단자가, 상기 제2 노드에 접속하는 제1 도전형의 상기 2단째의 트랜지스터쌍의 한쪽의 트랜지스터의 제1 단자에 접속되어 있는 것을 특징으로 하는 부기 16 또는 19에 기재된 출력 회로.
(부기 22)
상기 제2 도전형의 제6 트랜지스터의 제2 단자가, 상기 제4 노드에 접속하는 제2 도전형의 상기 2단째의 트랜지스터쌍의 한쪽의 트랜지스터의 제1 단자에 접속되어 있는 것을 특징으로 하는 부기 17 또는 19에 기재된 출력 회로.
(부기 23)
상기 제1 및 제2 부하 소자가, 각각, 전류원을 포함하는 것을 특징으로 하는 부기 4 또는 14에 기재된 출력 회로.
(부기 24)
상기 제1 및 제2 부하 소자가, 각각 다이오드를 포함하는 것을 특징으로 하는 부기 4 또는 14에 기재된 출력 회로.
(부기 25)
상기 제1 및 제2 부하 소자가, 각각 저항 소자를 포함하는 것을 특징으로 하는 부기 4 또는 14에 기재된 출력 회로.
(부기 26)
상기 입력 단자 외에, N-1개(단, N은 2 이상의 정수)의 입력 단자를 더 구비하고,
상기 차동 입력단이,
상기 제1 차동쌍 및 상기 제1 전류원 외에,
상기 제1 차동쌍과 출력쌍이 공통으로 접속된, 상기 제1 차동쌍과 동일 극성의 N-1개의 차동쌍과,
상기 N-1개의 차동쌍을 각각 구동하는 N-1개의 전류원
을 더 구비하고,
상기 제1 차동쌍의 입력쌍의 한쪽은 상기 입력 단자에 접속되고,
상기 N-1개의 차동쌍의 입력쌍의 한쪽은 상기 N-1개의 입력 단자에 각각 접속되고,
상기 N-1개의 차동쌍의 입력쌍의 다른 쪽은, 상기 제1 차동쌍의 입력쌍의 다른 쪽과 공통으로 상기 출력 단자에 접속되어 있는 것을 특징으로 하는 부기 4 또는 14에 기재된 출력 회로.
(부기 27)
상기 제1 차동쌍의 트랜지스터쌍이 제1 도전형인 것을 특징으로 하는 부기 1, 2, 7, 13, 15, 18, 26 중 어느 하나에 기재된 출력 회로.
(부기 28)
상기 제1 차동쌍의 트랜지스터쌍이 제2 도전형인 것을 특징으로 하는 부기 1, 2, 7, 13, 15, 18, 26 중 어느 하나에 기재된 출력 회로.
(부기 29)
상기 제1 부유 전류원 회로가,
상기 제2 노드와 상기 제4 노드 사이에 병렬로 접속되며, 제어 단자에 제1 바이어스 전압과 제2 바이어스 전압을 각각 받는, 제1 도전형의 트랜지스터 및 제2 도전형의 트랜지스터
를 구비하고,
상기 제2 부유 전류원 회로가,
상기 제1 노드와 상기 제3 노드 사이에 병렬로 접속되며, 제어 단자에 제3 바이어스 전압과 제4 바이어스 전압을 각각 받는, 제1 도전형의 트랜지스터 및 제2 도전형의 트랜지스터
를 구비하고 있는 것을 특징으로 하는 부기 13 또는 15에 기재된 출력 회로.
(부기 30)
참조 전압을 받고, 입력된 영상 데이터를 디코드하여 상기 영상 데이터에 대응하는 전압을 출력하는 디코더와,
상기 디코더의 출력 전압을 입력 단자로부터 받고, 출력 단자가 데이터선에 접속되는 출력 회로로서, 부기 1 내지 28 중 어느 하나에 기재된 출력 회로
를 구비한 데이터 드라이버, 혹은, 그 데이터 드라이버를 구비한 표시 장치.
(부기 31)
차동 입력단과, 출력 증폭단과, 전류 제어 회로와, 입력 단자와, 출력 단자와, 제1 내지 제4 전원 단자를 구비한 출력 회로로서,
상기 차동 입력단은,
상기 입력 단자의 입력 전압과 상기 출력 단자의 출력 전압을 차동으로 입력하는 트랜지스터쌍을 구비한 제1 차동쌍과,
상기 제1 차동쌍을 구동하는 제1 전류원과,
상기 제1 전원 단자와 제1 및 제2 노드 사이에 접속되며, 상기 제1 차동쌍의 출력 전류를 받는 제1 도전형의 트랜지스터쌍을 포함하는 제1 커런트 미러와,
상기 제2 전원 단자와 제3 및 제4 노드 사이에 접속된 제2 도전형의 트랜지스터쌍을 포함하는 제2 커런트 미러와,
상기 제1 커런트 미러의 입력이 접속된 상기 제2 노드와 상기 제2 커런트 미러의 입력이 접속된 상기 제4 노드 사이에 접속된 제1 부유 전류원 회로와,
상기 제1 커런트 미러의 출력이 접속된 상기 제1 노드와 상기 제2 커런트 미러의 출력이 접속된 상기 제3 노드 사이에 접속된 제2 부유 전류원 회로
를 구비하고,
상기 출력 증폭단은,
상기 제3 전원 단자와 상기 출력 단자와의 사이에 접속되며, 제어 단자가 상기 제1 노드에 접속된 제1 도전형의 제1 트랜지스터와,
상기 제4 전원 단자와 상기 출력 단자와의 사이에 접속되며, 제어 단자가 상기 제3 노드에 접속된 제2 도전형의 제2 트랜지스터
를 구비하고,
상기 전류 제어 회로는,
상기 제1 전원 단자와 상기 제2 커런트 미러 사이에 접속되는 제2 전류원을 갖고, 상기 입력 단자의 입력 전압과 상기 출력 단자의 출력 전압을 비교하여, 상기 입력 전압이 상기 출력 전압보다도 미리 정해진 제1 소정값 이상 높은지의 여부에 따라서,
상기 제2 전류원을 활성화시켜 상기 제2 전류원으로부터의 전류를 상기 제2 커런트 미러의 입력측의 전류에 결합시키거나,
상기 제2 전류원을 비활성화시키도록
절환 제어하는 제1 회로와,
상기 제2 전원 단자와 상기 제1 커런트 미러 사이에 접속되는 제3 전류원을 갖고, 상기 입력 단자의 입력 전압과 상기 출력 단자의 출력 전압을 비교하여,
상기 입력 전압이 상기 출력 전압보다도 미리 정해진 제2 소정값 이상 낮은지의 여부에 따라서,
상기 제3 전류원을 활성화시켜 상기 제3 전류원으로부터의 전류를 상기 제1 커런트 미러의 입력측의 전류에 결합시키거나,
상기 제3 전류원을 비활성화시키도록
절환 제어하는 제2 회로
중 적어도 한쪽을 포함하는 것을 특징으로 하는 출력 회로.
(부기 32)
상기 전류 제어 회로에서,
상기 제1 회로가,
상기 제1 전원 단자와 상기 제2 커런트 미러의 입력측의 소정의 노드와의 사이에 직렬 형태로 접속되는 상기 제2 전류원과 제1 스위치를 구비하고,
상기 제1 스위치는, 상기 입력 전압이 상기 출력 전압보다도 상기 제1 소정값 이상 높은지의 여부에 따라서, 각각 온과 오프로 설정되고,
상기 제2 회로가,
상기 제2 전원 단자와 상기 제1 커런트 미러의 입력측의 소정의 노드와의 사이에 직렬 형태로 접속되는 상기 제3 전류원과 제2 스위치를 구비하고,
상기 제2 스위치는, 상기 입력 전압이 상기 출력 전압보다 상기 제2 소정값 이상 낮은지의 여부에 따라서, 각각 온과 오프로 설정되는 것을 특징으로 하는 부기 31에 기재된 출력 회로.
(부기 33)
상기 전류 제어 회로에서,
상기 제1 회로가,
상기 제1 전원 단자에 일단이 공통으로 접속된 상기 제1 부하 소자 및 상기 제2 전류원과,
상기 출력 단자에 접속된 제1 단자와, 상기 제1 부하 소자의 타단에 접속된 제2 단자와, 상기 입력 단자에 접속된 제어 단자를 갖는 제2 도전형의 제3 트랜지스터와,
상기 제2 전류원의 타단에 접속된 제1 단자와, 상기 제2 커런트 미러의 입력측의 미리 정해진 노드에 접속된 제2 단자와, 상기 제1 부하 소자의 타단과 상기 제3 트랜지스터의 제2 단자와의 접속점에 접속된 제어 단자를 갖는 제1 도전형의 제4 트랜지스터
를 구비하고,
상기 제2 회로가,
상기 제2 전원 단자에 일단이 공통으로 접속된 상기 제2 부하 소자 및 상기 제3 전류원과,
상기 출력 단자에 접속된 제1 단자와, 상기 제2 부하 소자의 타단에 접속된 제2 단자와, 상기 입력 단자에 접속된 제어 단자를 갖는 제1 도전형의 제5 트랜지스터와,
상기 제3 전류원의 타단에 접속된 제1 단자와, 상기 제1 커런트 미러의 입력측의 미리 정해진 노드에 접속된 제2 단자와, 상기 제2 부하 소자의 타단과 상기 제5 트랜지스터의 제2 단자와의 접속점에 접속된 제어 단자를 갖는 제2 도전형의 제6 트랜지스터
를 구비하고 있는 것을 특징으로 하는 부기 31에 기재된 출력 회로.
(부기 34)
차동 입력단과, 출력 증폭단과, 전류 제어 회로와, 입력 단자와, 출력 단자와, 제1 내지 제4 전원 단자를 구비한 출력 회로로서,
상기 차동 입력단은,
상기 입력 단자의 입력 신호와 상기 출력 단자의 출력 신호를 차동으로 입력하는 트랜지스터쌍을 구비한 제1 차동쌍과,
상기 제1 차동쌍을 구동하는 제1 전류원과,
상기 제1 전원 단자와 제1 및 제2 노드 사이에 접속되며, 상기 제1 차동쌍의 출력 전류를 받는 제1 도전형의 트랜지스터쌍을 포함하는 제1 커런트 미러와,
상기 제2 전원 단자와 제3 및 제4 노드 사이에 접속된 제2 도전형의 트랜지스터쌍을 포함하는 제2 커런트 미러와,
상기 제1 커런트 미러의 입력이 접속된 상기 제2 노드와 상기 제2 커런트 미러의 입력이 접속된 상기 제4 노드 사이에 접속된 제1 부유 전류원 회로와,
상기 제1 커런트 미러의 출력이 접속된 상기 제1 노드와 상기 제2 커런트 미러의 출력이 접속된 상기 제3 노드 사이에 접속된 제2 부유 전류원 회로
를 구비하고,
상기 출력 증폭단은,
상기 제3 전원 단자와 상기 출력 단자와의 사이에 접속되며, 제어 단자가 상기 제1 노드에 접속된 제1 도전형의 제1 트랜지스터와,
상기 출력 단자와 상기 제4 전원 단자와의 사이에 접속되며, 제어 단자가 상기 제3 노드에 접속된 제2 도전형의 제2 트랜지스터
를 구비하고,
상기 전류 제어 회로는,
상기 제1 전원 단자에 일단이 공통으로 접속된 상기 제1 부하 소자 및 제2 전류원과,
상기 출력 단자에 접속된 제1 단자와, 상기 제1 부하 소자의 타단에 접속된 제2 단자와, 상기 입력 단자에 접속된 제어 단자를 갖는 제2 도전형의 제3 트랜지스터와,
상기 제2 전류원의 타단에 접속된 제1 단자와, 상기 제2 커런트 미러의 입력측의 미리 정해진 노드에 접속된 제2 단자와, 상기 제1 부하 소자의 타단과 상기 제3 트랜지스터의 제2 단자와의 접속점에 접속된 제어 단자를 갖는 제1 도전형의 제4 트랜지스터와,
상기 제2 전원 단자에 일단이 공통으로 접속된 상기 제2 부하 소자 및 제3 전류원과,
상기 출력 단자에 접속된 제1 단자와, 상기 제2 부하 소자의 타단에 접속된 제2 단자와, 상기 입력 단자에 접속된 제어 단자를 갖는 제1 도전형의 제5 트랜지스터와,
상기 제3 전류원의 타단에 접속된 제1 단자와, 상기 제1 커런트 미러의 입력측의 미리 정해진 노드에 접속된 제2 단자와, 상기 제2 부하 소자의 타단과 상기 제5 트랜지스터의 제2 단자와의 접속점에 접속된 제어 단자를 갖는 제2 도전형의 제6 트랜지스터
를 포함하는 것을 특징으로 하는 출력 회로.
(부기 35)
상기 제1 커런트 미러가,
상기 제1 도전형의 트랜지스터쌍으로서,
상기 제1 전원 단자에 제1 단자가 공통으로 접속되며, 제어 단자끼리가 접속된 제1 도전형의 1단째의 트랜지스터쌍과,
제1 도전형의 상기 1단째의 트랜지스터쌍의 제2 단자에 제1 단자가 각각 접속되고, 제2 단자가 상기 제1 노드와 상기 제2 노드에 각각 접속되며, 제어 단자끼리가 접속된 제1 도전형의 2단째의 트랜지스터쌍
을 구비하고,
상기 제2 노드에 접속하는 제1 도전형의 상기 2단째의 트랜지스터쌍의 한쪽의 트랜지스터의 제2 단자는, 제1 도전형의 상기 1단째의 트랜지스터쌍의 제어 단자에 접속되고,
상기 제1 차동쌍의 출력쌍은, 제1 도전형의 상기 1단째의 트랜지스터쌍과 상기 2단째의 트랜지스터쌍의 접속점쌍에 각각 접속되어 있는 것을 특징으로 하는 부기 31 내지 34 중 어느 하나에 기재된 출력 회로.
(부기 36)
상기 제2 커런트 미러가,
상기 제2 도전형의 트랜지스터쌍으로서,
상기 제2 전원 단자에 제1 단자가 공통으로 접속되며, 제어 단자끼리가 접속된 제2 도전형의 1단째의 트랜지스터쌍과,
제2 도전형의 상기 1단째의 트랜지스터쌍의 제2 단자에 제1 단자가 각각 접속되고, 제2 단자가 상기 제3 노드와 상기 제4 노드에 각각 접속되며, 제어 단자끼리가 접속된 제2 도전형의 2단째의 트랜지스터쌍
을 구비하고,
상기 제4 노드에 접속하는 상기 제2 도전형의 상기 2단째의 트랜지스터쌍의 한쪽의 트랜지스터의 제2 단자는, 상기 제2 도전형의 상기 1단째의 트랜지스터쌍의 제어 단자에 접속되어 있는 것을 특징으로 하는 부기 31 내지 35 중 어느 하나에 기재된 출력 회로.
(부기 37)
상기 차동 입력단은,
입력쌍이 상기 제1 차동쌍의 입력쌍과 공통 접속되며, 출력쌍이 상기 제2 커런트 미러의 입력측과 출력측의 소정의 노드에 각각 접속된 상기 제1 차동쌍과 역도전형의 트랜지스터쌍을 구비한 제2 차동쌍과,
상기 제2 차동쌍을 구동하는 제4 전류원
을 더 구비하고 있는 것을 특징으로 하는 부기 31 내지 34 중 어느 하나에 기재된 출력 회로.
(부기 38)
상기 제1 커런트 미러가,
상기 제1 도전형의 트랜지스터쌍으로서,
상기 제1 전원 단자에 제1 단자가 공통으로 접속되며, 제어 단자끼리가 접속된 제1 도전형의 1단째의 트랜지스터쌍과,
제1 도전형의 상기 1단째의 트랜지스터쌍의 제2 단자에 제1 단자가 각각 접속되고, 제2 단자가 상기 제1 노드와 상기 제2 노드에 각각 접속되며, 제어 단자끼리가 접속된 제1 도전형의 2단째의 트랜지스터쌍
을 구비하고,
상기 제2 노드에 접속하는 제1 도전형의 상기 2단째의 트랜지스터쌍의 한쪽의 트랜지스터의 제2 단자는, 제1 도전형의 상기 1단째의 트랜지스터쌍의 제어 단자에 접속되고,
상기 제1 차동쌍의 출력쌍은, 제1 도전형의 상기 1단째의 트랜지스터쌍과 상기 2단째의 트랜지스터쌍의 접속점쌍에 각각 접속되고,
상기 제2 커런트 미러가,
상기 제2 도전형의 트랜지스터쌍으로서,
상기 제2 전원 단자에 제1 단자가 공통으로 접속되며, 제어 단자끼리가 접속된 제2 도전형의 1단째의 트랜지스터쌍과,
제2 도전형의 상기 1단째의 트랜지스터쌍의 제2 단자에 제1 단자가 각각 접속되고, 제2 단자가, 상기 제3 노드와 상기 제4 노드에 각각 접속되며, 제어 단자끼리가 접속된 제2 도전형의 2단째의 트랜지스터쌍
을 구비하고,
상기 제4 노드에 접속하는 제2 도전형의 상기 2단째의 트랜지스터쌍의 한쪽의 트랜지스터의 제2 단자는, 제2 도전형의 상기 1단째의 트랜지스터쌍의 제어 단자에 접속되고,
상기 제2 차동쌍의 출력쌍은, 제2 도전형의 상기 1단째의 트랜지스터쌍과 상기 2단째의 트랜지스터쌍의 접속점쌍에 각각 접속되어 있는 것을 특징으로 하는 부기 37에 기재된 출력 회로.
(부기 39)
상기 제1 도전형의 제4 트랜지스터의 제2 단자가, 상기 제2 커런트 미러의 입력이 접속하는 상기 제4 노드에 접속되고,
상기 제2 도전형의 제6 트랜지스터의 제2 단자가, 상기 제1 커런트 미러의 입력이 접속하는 상기 제2 노드에 접속되어 있는 것을 특징으로 하는 부기 33 내지 38 중 어느 하나에 기재된 출력 회로.
(부기 40)
상기 제1 도전형의 제4 트랜지스터의 제2 단자가, 상기 제4 노드에 접속하는 제2 도전형의 상기 2단째의 트랜지스터쌍의 한쪽의 트랜지스터의 제1 단자에 접속되어 있는 것을 특징으로 하는 부기 36 또는 38에 기재된 출력 회로.
(부기 41)
상기 제2 도전형의 제6 트랜지스터의 제2 단자가, 상기 제2 노드에 접속하는 제1 도전형의 상기 2단째의 트랜지스터쌍의 한쪽의 트랜지스터의 제1 단자에 접속되어 있는 것을 특징으로 하는 부기 35 또는 38에 기재된 출력 회로.
(부기 42)
상기 제1 및 제2 부하 소자가, 각각, 전류원을 포함하는 것을 특징으로 하는 부기 33 또는 34에 기재된 출력 회로.
(부기 43)
상기 제1 및 제2 부하 소자가, 각각 다이오드를 포함하는 것을 특징으로 하는 부기 33 또는 34에 기재된 출력 회로.
(부기 44)
상기 제1 및 제2 부하 소자가, 각각 저항 소자를 포함하는 것을 특징으로 하는 부기 33 또는 34에 기재된 출력 회로.
(부기 45)
상기 입력 단자 외에, N-1개(단, N은 2 이상의 정수)의 입력 단자를 더 구비하고,
상기 차동 입력단이,
상기 제1 차동쌍 및 상기 제1 전류원 외에,
상기 제1 차동쌍과 출력쌍이 공통으로 접속된, 상기 제1 차동쌍과 동일 극성의 N-1개의 차동쌍과,
상기 N-1개의 차동쌍을 각각 구동하는 N-1개의 전류원
을 더 구비하고,
상기 제1 차동쌍의 입력쌍의 한쪽은 상기 입력 단자에 접속되고,
상기 N-1개의 차동쌍의 입력쌍의 한쪽은 상기 N-1개의 입력 단자에 각각 접속되고,
상기 N-1개의 차동쌍의 입력쌍의 다른 쪽은, 상기 제1 차동쌍의 입력쌍의 다른 쪽과 함께 공통으로 상기 출력 단자에 접속되어 있는 것을 특징으로 하는 부기 31 또는 34에 기재된 출력 회로.
(부기 46)
상기 제1 차동쌍의 트랜지스터쌍이 제1 도전형인 것을 특징으로 하는 부기 31, 34, 37, 45 중 어느 하나에 기재된 출력 회로.
(부기 47)
상기 제1 차동쌍의 트랜지스터쌍이 제2 도전형인 것을 특징으로 하는 부기 31, 34, 37, 45 중 어느 하나에 기재된 출력 회로.
(부기 48)
상기 제1 부유 전류원 회로가, 전류원을 구비하고,
상기 제2 부유 전류원 회로가,
상기 제1 노드와 상기 제3 노드 사이에 접속되며 제어 단자에 제1 바이어스 전압을 받는 제1 도전형의 트랜지스터와,
상기 제1 노드와 상기 제3 노드 사이에 접속되며 제어 단자에 제2 바이어스 전압을 받는 제2 도전형의 트랜지스터
를 구비하고 있는 것을 특징으로 하는 부기 31 또는 34에 기재된 출력 회로.
(부기 49)
참조 전압을 받고, 입력된 영상 데이터를 디코드하여 상기 영상 데이터에 대응하는 전압을 출력하는 디코더와,
상기 디코더의 출력 전압을 입력 단자로부터 받고, 출력 단자가 데이터선에 접속되는 출력 회로로서, 부기 31 내지 48 중 어느 하나에 기재된 출력 회로
를 구비한 데이터 드라이버.
(부기 50)
부기 49에 기재된 데이터 드라이버를 구비한 표시 장치.
(부기 51)
차동 입력단과, 출력 증폭단과, 전류 제어 회로와, 입력 단자와, 출력 단자, 제1 내지 제4 전원 단자를 구비한 출력 회로로서,
상기 차동 입력단은,
상기 입력 단자의 입력 신호와 상기 출력 단자의 출력 신호를 차동으로 입력하는 트랜지스터쌍을 구비한 제1 차동쌍과,
상기 제1 차동쌍을 구동하는 제1 전류원과,
상기 제1 전원 단자와 제1 및 제2 노드 사이에 접속되며, 상기 제1 차동쌍의 출력 전류를 받는 제1 도전형의 트랜지스터쌍을 포함하는 제1 커런트 미러와,
상기 제2 전원 단자와 제3 및 제4 노드 사이에 접속된 제2 도전형의 트랜지스터쌍을 포함하는 제2 커런트 미러와,
상기 제1 커런트 미러의 입력이 접속된 상기 제2 노드와 상기 제2 커런트 미러의 입력이 접속된 상기 제4 노드 사이에 접속된 제1 부유 전류원 회로와,
상기 제1 커런트 미러의 출력이 접속된 상기 제1 노드와 상기 제2 커런트 미러의 출력이 접속된 상기 제3 노드 사이에 접속된 제2 부유 전류원 회로
를 구비하고,
상기 출력 증폭단은,
상기 제3 전원 단자와 상기 출력 단자와의 사이에 접속되며, 제어 단자가 상기 제1 노드에 접속된 제1 도전형의 제1 트랜지스터와,
상기 제4 전원 단자와 상기 출력 단자와의 사이에 접속되며, 제어 단자가 상기 제3 노드에 접속된 제2 도전형의 제2 트랜지스터
를 구비하고,
상기 전류 제어 회로는,
상기 제1 전원 단자와 상기 제1 커런트 미러 사이에 접속되는 제2 전류원을 갖고, 상기 입력 단자의 입력 전압과 상기 출력 단자의 출력 전압을 비교하여, 상기 입력 전압이 상기 출력 전압보다도 미리 정해진 제1 소정값 이상 높은지의 여부에 따라서,
상기 제2 전류원을 활성화시켜 상기 제2 전류원으로부터의 전류를 상기 제1 커런트 미러의 입력측의 전류에 결합시키거나,
상기 제2 전류원을 비활성화시키도록
절환 제어하는 제1 회로와,
상기 제2 전원 단자와 상기 제2 커런트 미러 사이에 접속되는 제3 전류원을 갖고, 상기 입력 단자의 입력 전압과 상기 출력 단자의 출력 전압을 비교하여,
상기 입력 전압이 상기 출력 전압보다도 미리 정해진 제2 소정값 이상 낮은지의 여부에 따라서,
상기 제3 전류원을 활성화시켜 상기 제3 전류원으로부터의 전류를 상기 제2 커런트 미러의 입력측의 전류에 결합시키거나,
상기 제3 전류원을 비활성화시키도록
절환 제어하는 제2 회로
중 적어도 한쪽을 포함하는 것을 특징으로 하는 출력 회로.
(부기 52)
상기 전류 제어 회로에서,
상기 제1 회로가,
상기 제1 전원 단자와 상기 제1 커런트 미러의 입력측의 소정의 노드와의 사이에 직렬 형태로 접속되는 상기 제2 전류원과 제1 스위치를 구비하고,
상기 제1 스위치는, 상기 입력 전압이 상기 출력 전압보다도 상기 제1 소정값 이상 높은지의 여부에 따라서, 각각 온과 오프로 설정되고,
상기 제2 회로가,
상기 제2 전원 단자와 상기 제2 커런트 미러의 입력측의 소정의 노드와의 사이에 직렬 형태로 접속되는 상기 제3 전류원과 제2 스위치를 구비하고,
상기 제2 스위치는, 상기 입력 전압이 상기 출력 전압보다 상기 제2 소정값 이상 낮은지의 여부에 따라서, 각각 온과 오프로 설정되는 것을 특징으로 하는 부기 51에 기재된 출력 회로.
(부기 53)
상기 전류 제어 회로에서,
상기 제1 회로가,
상기 제1 전원 단자에 일단이 공통으로 접속된 상기 제1 부하 소자 및 상기 제2 전류원과,
상기 출력 단자에 접속된 제1 단자와, 상기 제1 부하 소자의 타단에 접속된 제2 단자와, 상기 입력 단자에 접속된 제어 단자를 갖는 제2 도전형의 제3 트랜지스터와,
상기 제2 전류원의 타단에 접속된 제1 단자와, 상기 제1 커런트 미러의 입력측의 미리 정해진 노드에 접속된 제2 단자와, 상기 제1 부하 소자의 타단과 상기 제3 트랜지스터의 제2 단자와의 접속점에 접속된 제어 단자를 갖는 제1 도전형의 제4 트랜지스터
를 구비하고,
상기 제2 회로가,
상기 제2 전원 단자에 일단이 공통으로 접속된 상기 제2 부하 소자 및 상기 제3 전류원과,
상기 출력 단자에 접속된 제1 단자와, 상기 제2 부하 소자의 타단에 접속된 제2 단자와, 상기 입력 단자에 접속된 제어 단자를 갖는 제1 도전형의 제5 트랜지스터와,
상기 제3 전류원의 타단에 접속된 제1 단자와, 상기 제2 커런트 미러의 입력측의 미리 정해진 노드에 접속된 제2 단자와, 상기 제2 부하 소자의 타단과 상기 제5 트랜지스터의 제2 단자와의 접속점에 접속된 제어 단자를 갖는 제2 도전형의 제6 트랜지스터
를 구비하고 있는 것을 특징으로 하는 부기 51에 기재된 출력 회로.
(부기 54)
차동 입력단과, 출력 증폭단과, 전류 제어 회로와, 입력 단자와, 출력 단자와, 제1 내지 제4 전원 단자를 구비한 출력 회로로서,
상기 차동 입력단은,
상기 입력 단자의 입력 신호와 상기 출력 단자의 출력 신호를 차동으로 입력하는 트랜지스터쌍을 구비한 제1 차동쌍과,
상기 제1 차동쌍을 구동하는 제1 전류원과,
상기 제1 전원 단자와 제1 및 제2 노드 사이에 접속되며, 상기 제1 차동쌍의 출력 전류를 받는 제1 도전형의 트랜지스터쌍을 포함하는 제1 커런트 미러와,
상기 제2 전원 단자와 제3 및 제4 노드 사이에 접속된 제2 도전형의 트랜지스터쌍을 포함하는 제2 커런트 미러와,
상기 제1 커런트 미러의 입력이 접속된 상기 제2 노드와 상기 제2 커런트 미러의 입력이 접속된 상기 제4 노드 사이에 접속된 제1 부유 전류원 회로와,
상기 제1 커런트 미러의 출력이 접속된 상기 제1 노드와 상기 제2 커런트 미러의 출력이 접속된 상기 제3 노드 사이에 접속된 제2 부유 전류원 회로
를 구비하고,
상기 출력 증폭단은,
상기 제3 전원 단자와 상기 출력 단자와의 사이에 접속되며, 제어 단자가 상기 제1 노드에 접속된 제1 도전형의 제1 트랜지스터와,
상기 출력 단자와 상기 제4 전원 단자와의 사이에 접속되며, 제어 단자가 상기 제3 노드에 접속된 제2 도전형의 제2 트랜지스터
를 구비하고,
상기 전류 제어 회로는,
상기 제1 전원 단자에 일단이 공통으로 접속된 상기 제1 부하 소자 및 제2 전류원과,
상기 출력 단자에 접속된 제1 단자와, 상기 제1 부하 소자의 타단에 접속된 제2 단자와, 상기 입력 단자에 접속된 제어 단자를 갖는 제2 도전형의 제3 트랜지스터와,
상기 제2 전류원의 타단에 접속된 제1 단자와, 상기 제1 커런트 미러의 입력측의 미리 정해진 노드에 접속된 제2 단자와, 상기 제1 부하 소자의 타단과 상기 제3 트랜지스터의 제2 단자와의 접속점에 접속된 제어 단자를 갖는 제1 도전형의 제4 트랜지스터와,
상기 제2 전원 단자에 일단이 공통으로 접속된 상기 제2 부하 소자 및 제3 전류원과,
상기 출력 단자에 접속된 제1 단자와, 상기 제2 부하 소자의 타단에 접속된 제2 단자와, 상기 입력 단자에 접속된 제어 단자를 갖는 제1 도전형의 제5 트랜지스터와,
상기 제3 전류원의 타단에 접속된 제1 단자와, 상기 제2 커런트 미러의 입력측의 미리 정해진 노드에 접속된 제2 단자와, 상기 제2 부하 소자의 타단과 상기 제5 트랜지스터의 제2 단자와의 접속점에 접속된 제어 단자를 갖는 제2 도전형의 제6 트랜지스터
를 포함하는 것을 특징으로 하는 출력 회로.
(부기 55)
상기 제1 커런트 미러가,
상기 제1 도전형의 트랜지스터쌍으로서,
상기 제1 전원 단자에 제1 단자가 공통으로 접속되며, 제어 단자끼리가 접속된 제1 도전형의 1단째의 트랜지스터쌍과,
제1 도전형의 상기 1단째의 트랜지스터쌍의 제2 단자에 제1 단자가 각각 접속되고, 제2 단자가 상기 제1 노드와 상기 제2 노드에 각각 접속되며, 제어 단자끼리가 접속된 제1 도전형의 2단째의 트랜지스터쌍
을 구비하고,
상기 제2 노드에 접속하는 제1 도전형의 상기 2단째의 트랜지스터쌍의 한쪽의 트랜지스터의 제2 단자는, 제1 도전형의 상기 1단째의 트랜지스터쌍의 제어 단자에 접속되고,
상기 제1 차동쌍의 출력쌍은, 제1 도전형의 상기 1단째의 트랜지스터쌍과 상기 2단째의 트랜지스터쌍의 접속점쌍에 각각 접속되어 있는 것을 특징으로 하는 부기 51 내지 54 중 어느 하나에 기재된 출력 회로.
(부기 56)
상기 제2 커런트 미러가,
상기 제2 도전형의 트랜지스터쌍으로서,
상기 제2 전원 단자에 제1 단자가 공통으로 접속되며, 제어 단자끼리가 접속된 제2 도전형의 1단째의 트랜지스터쌍과,
제2 도전형의 상기 1단째의 트랜지스터쌍의 제2 단자에 제1 단자가 각각 접속되고, 제2 단자가, 상기 제3 노드와 상기 제4 노드에 각각 접속되며, 제어 단자끼리가 접속된 제2 도전형의 2단째의 트랜지스터쌍
을 구비하고,
상기 제4 노드에 접속하는 상기 제2 도전형의 상기 2단째의 트랜지스터쌍의 한쪽의 트랜지스터의 제2 단자는, 상기 제2 도전형의 상기 1단째의 트랜지스터쌍의 제어 단자에 접속되어 있는 것을 특징으로 하는 부기 51 내지 55 중 어느 하나에 기재된 출력 회로.
(부기 57)
상기 차동 입력단은,
입력쌍이 상기 제1 차동쌍의 입력쌍과 공통 접속되고, 출력쌍이 상기 제2 커런트 미러의 입력측과 출력측의 소정의 노드에 각각 접속된 상기 제1 차동쌍과 역도전형의 트랜지스터쌍을 구비한 제2 차동쌍과,
상기 제2 차동쌍을 구동하는 제4 전류원
을 더 구비하고 있는 것을 특징으로 하는 부기 51 내지 54 중 어느 하나에 기재된 출력 회로.
(부기 58)
상기 제1 커런트 미러가,
상기 제1 도전형의 트랜지스터쌍으로서,
상기 제1 전원 단자에 제1 단자가 공통으로 접속되며, 제어 단자끼리가 접속된 제1 도전형의 1단째의 트랜지스터쌍과,
제1 도전형의 상기 1단째의 트랜지스터쌍의 제2 단자에 제1 단자가 각각 접속되고, 제2 단자가 상기 제1 노드와 상기 제2 노드에 각각 접속되며, 제어 단자끼리가 접속된 제1 도전형의 2단째의 트랜지스터쌍
을 구비하고,
상기 제2 노드에 접속하는 제1 도전형의 상기 2단째의 트랜지스터쌍의 한쪽의 트랜지스터의 제2 단자는, 제1 도전형의 상기 1단째의 트랜지스터쌍의 제어 단자에 접속되고,
상기 제1 차동쌍의 출력쌍은, 제1 도전형의 상기 1단째의 트랜지스터쌍과 상기 2단째의 트랜지스터쌍의 접속점쌍에 각각 접속되고,
상기 제2 커런트 미러가,
상기 제2 도전형의 트랜지스터쌍으로서,
상기 제2 전원 단자에 제1 단자가 공통으로 접속되며, 제어 단자끼리가 접속된 제2 도전형의 1단째의 트랜지스터쌍과,
제2 도전형의 상기 1단째의 트랜지스터쌍의 제2 단자에 제1 단자가 각각 접속되고, 제2 단자가, 상기 제3 노드와 상기 제4 노드에 각각 접속되며, 제어 단자끼리가 접속된 제2 도전형의 2단째의 트랜지스터쌍
을 구비하고,
상기 제4 노드에 접속하는 제2 도전형의 상기 2단째의 트랜지스터쌍의 한쪽의 트랜지스터의 제2 단자는, 제2 도전형의 상기 1단째의 트랜지스터쌍의 제어 단자에 접속되고,
상기 제2 차동쌍의 출력쌍은, 제2 도전형의 상기 1단째의 트랜지스터쌍과 상기 2단째의 트랜지스터쌍의 접속점쌍에 각각 접속되어 있는 것을 특징으로 하는 부기 57에 기재된 출력 회로.
(부기 59)
상기 제1 도전형의 제4 트랜지스터의 제2 단자가, 상기 제1 커런트 미러의 입력이 접속하는 상기 제2 노드에 접속되고,
상기 제2 도전형의 제6 트랜지스터의 제2 단자가, 상기 제2 커런트 미러의 입력이 접속하는 상기 제4 노드에 접속되어 있는 것을 특징으로 하는 부기 53 내지 57 중 어느 하나에 기재된 출력 회로.
(부기 60)
상기 제1 도전형의 제4 트랜지스터의 제2 단자가, 상기 제2 노드에 접속하는 제1 도전형의 상기 2단째의 트랜지스터쌍의 한쪽의 트랜지스터의 제1 단자에 접속되어 있는 것을 특징으로 하는 부기 55 또는 58에 기재된 출력 회로.
(부기 61)
상기 제2 도전형의 제6 트랜지스터의 제2 단자가, 상기 제4 노드에 접속하는 제2 도전형의 상기 2단째의 트랜지스터쌍의 한쪽의 트랜지스터의 제1 단자에 접속되어 있는 것을 특징으로 하는 부기 56 또는 58에 기재된 출력 회로.
(부기 62)
상기 제1 및 제2 부하 소자가, 각각, 전류원을 포함하는 것을 특징으로 하는 부기 53 또는 54에 기재된 출력 회로.
(부기 63)
상기 제1 및 제2 부하 소자가, 각각 다이오드를 포함하는 것을 특징으로 하는 부기 53 또는 54에 기재된 출력 회로.
(부기 64)
상기 제1 및 제2 부하 소자가, 각각 저항 소자를 포함하는 것을 특징으로 하는 부기 53 또는 54에 기재된 출력 회로.
(부기 65)
상기 입력 단자 외에, N-1개(단, N은 2 이상의 정수)의 입력 단자를 더 구비하고,
상기 차동 입력단이,
상기 제1 차동쌍 및 상기 제1 전류원 외에,
상기 제1 차동쌍과 출력쌍이 공통으로 접속된, 상기 제1 차동쌍과 동일 극성의 N-1개의 차동쌍과,
상기 N-1개의 차동쌍을 각각 구동하는 N-1개의 전류원
을 더 구비하고,
상기 제1 차동쌍의 입력쌍의 한쪽은 상기 입력 단자에 접속되고,
상기 N-1개의 차동쌍의 입력쌍의 한쪽은 상기 N-1개의 입력 단자에 각각 접속되고,
상기 N-1개의 차동쌍의 입력쌍의 다른 쪽은, 상기 제1 차동쌍의 입력쌍의 다른 쪽과 공통으로 상기 출력 단자에 접속되어 있는 것을 특징으로 하는 부기 51 또는 54에 기재된 출력 회로.
(부기 66)
상기 제1 차동쌍의 트랜지스터쌍이 제1 도전형인 것을 특징으로 하는 부기 51, 54, 57, 65 중 어느 하나에 기재된 출력 회로.
(부기 67)
상기 제1 차동쌍의 트랜지스터쌍이 제2 도전형인 것을 특징으로 하는 부기 51, 54, 57, 65 중 어느 하나에 기재된 출력 회로.
(부기 68)
상기 제1 부유 전류원 회로가,
상기 제2 노드와 상기 제4 노드 사이에 병렬로 접속되며, 제어 단자에 제1 바이어스 전압과 제2 바이어스 전압을 각각 받는, 제1 도전형의 트랜지스터 및 제2 도전형의 트랜지스터
를 구비하고,
상기 제2 부유 전류원 회로가,
상기 제1 노드와 상기 제3 노드 사이에 병렬로 접속되며, 제어 단자에 제3 바이어스 전압과 제4 바이어스 전압을 각각 받는, 제1 도전형의 트랜지스터 및 제2 도전형의 트랜지스터
를 구비하고 있는 것을 특징으로 하는 부기 51 또는 54에 기재된 출력 회로.
(부기 69)
참조 전압을 받고, 입력된 영상 데이터를 디코드하여 상기 영상 데이터에 대응하는 전압을 출력하는 디코더와,
상기 디코더의 출력 전압을 입력 단자로부터 받고, 출력 단자가 데이터선에 접속되는 출력 회로로서, 부기 51 내지 68 중 어느 하나에 기재된 출력 회로
를 구비한 데이터 드라이버.
(부기 70)
부기 69에 기재된 데이터 드라이버를 구비한 표시 장치.
1 : 입력 단자
2 : 출력 단자
3, 4 : 접속점
80 : 제2 차동단
101, 104, 105 : Pch 트랜지스터
102, 103, 106 : Nch 트랜지스터
110 : 출력 증폭단
111, 112 : Nch 트랜지스터
113, 123, 124 : 전류원
114, 115 : Pch 트랜지스터
116, 121, 122 : 전류원
120, 120' : 전류 제어 회로
130, 130' : 제1 커런트 미러(Pch 커런트 미러)
131, 132, 133, 134 : Pch 트랜지스터
141, 142, 143, 144 : Nch 트랜지스터
140, 140' : 제2 커런트 미러(Nch 커런트 미러)
150 : 제1 부유 전류원 회로(제1 연락 회로)
151 : 부유 전류원
152 : Pch 트랜지스터
153 : Nch 트랜지스터
160 : 제2 부유 전류원 회로(제2 연락 회로)
170 : 제1 차동단
180 : 제2 차동단
500 : 제어 신호 발생 회로
510, 511, 520, 521 : 스위치부
801 : 시프트 레지스터(래치 어드레스 셀렉터)
802 : 데이터 레지스터/래치
803 : 레벨 시프터군
804 : 참조 전압 발생 회로
805 : 디코더 회로군
805P : 정극 디코더
805N : 부극 디코더
806 : 출력 회로군
940 : 전원 회로
950 : 표시 컨트롤러
960 : 표시 패널
961 : 주사선
962 : 데이터선
963 : 표시 소자
964 : 화소 스위치(박막 트랜지스터 : TFT)
965 : 액정 용량
966 : 보조 용량
967 : 대향 기판 전극
969 : 표시 소자
970 : 게이트 드라이버
971 : 액정 용량
972 : 보조 용량
973 : 화소 전극
974 : 대향 기판 전극
980 : 데이터 드라이버
981 : 박막 트랜지스터(TFT)
982 : 유기 발광 다이오드
983 : 보조 용량
984, 985 : 전원 단자

Claims (31)

  1. 차동 입력단과, 출력 증폭단과, 전류 제어 회로와, 입력 단자와, 출력 단자와, 제1 내지 제4 전원 단자를 구비한 출력 회로로서,
    상기 차동 입력단은,
    상기 입력 단자의 입력 전압과 상기 출력 단자의 출력 전압을 차동으로 입력하는 트랜지스터쌍을 구비한 제1 차동쌍과,
    상기 제1 차동쌍을 구동하는 제1 전류원과,
    상기 제1 전원 단자와 제1 및 제2 노드 사이에 접속되며, 상기 제1 차동쌍의 출력 전류를 받는 제1 도전형의 트랜지스터쌍을 포함하는 제1 커런트 미러와,
    상기 제2 전원 단자와 제3 및 제4 노드 사이에 접속된 제2 도전형의 트랜지스터쌍을 포함하는 제2 커런트 미러와,
    상기 제1 커런트 미러의 입력이 접속된 상기 제2 노드와 상기 제2 커런트 미러의 입력이 접속된 상기 제4 노드 사이에 접속된 제1 부유 전류원 회로와,
    상기 제1 커런트 미러의 출력이 접속된 상기 제1 노드와 상기 제2 커런트 미러의 출력이 접속된 상기 제3 노드 사이에 접속된 제2 부유 전류원 회로
    를 구비하고,
    상기 출력 증폭단은,
    상기 제3 전원 단자와 상기 출력 단자와의 사이에 접속되며, 제어 단자가 상기 제1 노드에 접속된 제1 도전형의 제1 트랜지스터와,
    상기 제4 전원 단자와 상기 출력 단자와의 사이에 접속되며, 제어 단자가 상기 제3 노드에 접속된 제2 도전형의 제2 트랜지스터
    를 구비하고,
    상기 전류 제어 회로는,
    상기 제1 전원 단자에 접속되는 제2 전류원을 갖고, 상기 출력 단자의 출력 전압과 상기 제1 전원 단자의 전압과의 전압차가, 상기 입력 단자의 입력 전압과 상기 제1 전원 단자의 전압과의 전압차와 비교하여, 미리 정해진 제1 소정값보다 큰지의 여부에 따라서,
    상기 제2 전류원을 활성화시켜 상기 제2 전류원으로부터의 전류를, 상기 제1 부유 전류원 회로에 입력되는 측의 전류, 또는 상기 제1 부유 전류원 회로로부터 출력되는 측의 전류 중 한쪽의 전류에 결합시키거나,
    상기 제2 전류원을 비활성화시키도록
    절환 제어하는 제1 회로와,
    상기 제2 전원 단자에 접속되는 제3 전류원을 갖고, 상기 출력 단자의 출력 전압과 상기 제2 전원 단자의 전압과의 전압차가, 상기 입력 단자의 입력 전압과 상기 제2 전원 단자의 전압과의 전압차와 비교하여, 미리 정해진 제2 소정값보다 큰지의 여부에 따라서,
    상기 제3 전류원을 활성화시켜 상기 제3 전류원으로부터의 전류를, 상기 제1 부유 전류원 회로에 입력되는 측의 전류, 또는 상기 제1 부유 전류원 회로로부터 출력되는 측의 전류 중 다른 쪽의 전류에 결합시키거나,
    상기 제3 전류원을 비활성화시키도록
    절환 제어하는 제2 회로
    중 적어도 한쪽을 포함하는 것을 특징으로 하는 출력 회로.
  2. 제1항에 있어서,
    상기 전류 제어 회로에서,
    상기 제1 회로가,
    상기 제1 전원 단자와 상기 제2 커런트 미러의 사이에 접속되는 상기 제2 전류원을 갖고, 상기 출력 단자의 출력 전압과 상기 제1 전원 단자의 전압과의 전압차가, 상기 입력 단자의 입력 전압과 상기 제1 전원 단자의 전압과의 전압차와 비교하여, 미리 정해진 제1 소정값보다 큰지의 여부에 따라서,
    상기 제2 전류원을 활성화시켜 상기 제2 전류원으로부터의 전류를 상기 제2 커런트 미러의 입력측의 전류에 결합시키거나,
    상기 제2 전류원을 비활성화시키도록
    절환 제어하고,
    상기 제2 회로가,
    상기 제2 전원 단자와 상기 제1 커런트 미러 사이에 접속되는 상기 제3 전류원을 갖고, 상기 출력 단자의 출력 전압과 상기 제2 전원 단자의 전압과의 전압차가, 상기 입력 단자의 입력 전압과 상기 제2 전원 단자의 전압과의 전압차와 비교하여, 미리 정해진 제2 소정값보다 큰지의 여부에 따라서,
    상기 제3 전류원을 활성화시켜 상기 제3 전류원으로부터의 전류를 상기 제1 커런트 미러의 입력측의 전류에 결합시키거나,
    상기 제3 전류원을 비활성화시키도록
    절환 제어하는 것을 특징으로 하는 출력 회로.
  3. 제2항에 있어서,
    상기 전류 제어 회로에서,
    상기 제1 회로가,
    상기 제1 전원 단자와 상기 제2 커런트 미러의 입력측의 소정의 노드와의 사이에 직렬 형태로 접속되는 상기 제2 전류원과 제1 스위치를 구비하고,
    상기 제1 스위치는, 상기 출력 전압과 상기 제1 전원 단자의 전압과의 전압차가, 상기 입력 전압과 상기 제1 전원 단자의 전압과의 전압차와 비교하여, 상기 제1 소정값보다 큰지의 여부에 따라서, 각각 온과 오프로 설정되고,
    상기 제2 회로가,
    상기 제2 전원 단자와 상기 제1 커런트 미러의 입력측의 소정의 노드와의 사이에 직렬 형태로 접속되는 상기 제3 전류원과 제2 스위치를 구비하고,
    상기 제2 스위치는, 상기 출력 전압과 상기 제2 전원 단자의 전압과의 전압차가, 상기 입력 전압과 상기 제2 전원 단자의 전압과의 전압차와 비교하여, 상기 제2 소정값보다 큰지의 여부에 따라서, 각각 온과 오프로 설정되는 것을 특징으로 하는 출력 회로.
  4. 제2항에 있어서,
    상기 전류 제어 회로에서,
    상기 제1 회로가,
    상기 제1 전원 단자에 일단이 공통으로 접속된 제1 부하 소자 및 상기 제2 전류원과,
    상기 출력 단자에 접속된 제1 단자와, 상기 제1 부하 소자의 타단에 접속된 제2 단자와, 상기 입력 단자에 접속된 제어 단자를 갖는 제2 도전형의 제3 트랜지스터와,
    상기 제2 전류원의 타단에 접속된 제1 단자와, 상기 제2 커런트 미러의 입력측의 미리 정해진 노드에 접속된 제2 단자와, 상기 제1 부하 소자의 타단과 상기 제3 트랜지스터의 제2 단자와의 접속점에 접속된 제어 단자를 갖는 제1 도전형의 제4 트랜지스터
    를 구비하고,
    상기 제2 회로가,
    상기 제2 전원 단자에 일단이 공통으로 접속된 제2 부하 소자 및 상기 제3 전류원과,
    상기 출력 단자에 접속된 제1 단자와, 상기 제2 부하 소자의 타단에 접속된 제2 단자와, 상기 입력 단자에 접속된 제어 단자를 갖는 제1 도전형의 제5 트랜지스터와,
    상기 제3 전류원의 타단에 접속된 제1 단자와, 상기 제1 커런트 미러의 입력측의 미리 정해진 노드에 접속된 제2 단자와, 상기 제2 부하 소자의 타단과 상기 제5 트랜지스터의 제2 단자와의 접속점에 접속된 제어 단자를 갖는 제2 도전형의 제6 트랜지스터
    를 구비하고 있는 것을 특징으로 하는 출력 회로.
  5. 제1항에 있어서,
    상기 제1 커런트 미러가,
    상기 제1 도전형의 트랜지스터쌍으로서,
    상기 제1 전원 단자에 제1 단자가 공통으로 접속되며, 제어 단자끼리가 접속된 제1 도전형의 1단째의 트랜지스터쌍과,
    제1 도전형의 상기 1단째의 트랜지스터쌍의 제2 단자에 제1 단자가 각각 접속되고, 제2 단자가 상기 제1 노드와 상기 제2 노드에 각각 접속되며, 제어 단자끼리가 접속된 제1 도전형의 2단째의 트랜지스터쌍
    을 구비하고,
    상기 제2 노드에 접속하는 제1 도전형의 상기 2단째의 트랜지스터쌍의 한쪽의 트랜지스터의 제2 단자는, 제1 도전형의 상기 1단째의 트랜지스터쌍의 제어 단자에 접속되고,
    상기 제1 차동쌍의 출력쌍은, 제1 도전형의 상기 1단째의 트랜지스터쌍과 상기 2단째의 트랜지스터쌍의 접속점쌍에 각각 접속되어 있는 것을 특징으로 하는 출력 회로.
  6. 제1항에 있어서,
    상기 제2 커런트 미러가,
    상기 제2 도전형의 트랜지스터쌍으로서,
    상기 제2 전원 단자에 제1 단자가 공통으로 접속되며, 제어 단자끼리가 접속된 제2 도전형의 1단째의 트랜지스터쌍과,
    제2 도전형의 상기 1단째의 트랜지스터쌍의 제2 단자에 제1 단자가 각각 접속되고, 제2 단자가 상기 제3 노드와 상기 제4 노드에 각각 접속되며, 제어 단자끼리가 접속된 제2 도전형의 2단째의 트랜지스터쌍
    을 구비하고,
    상기 제4 노드에 접속하는 상기 제2 도전형의 상기 2단째의 트랜지스터쌍의 한쪽의 트랜지스터의 제2 단자는, 상기 제2 도전형의 상기 1단째의 트랜지스터쌍의 제어 단자에 접속되어 있는 것을 특징으로 하는 출력 회로.
  7. 제1항에 있어서,
    상기 차동 입력단은,
    입력쌍이 상기 제1 차동쌍의 입력쌍과 공통 접속되고, 출력쌍이 상기 제2 커런트 미러의 입력측과 출력측의 소정의 노드에 각각 접속된 상기 제1 차동쌍과 역도전형의 트랜지스터쌍을 구비한 제2 차동쌍과,
    상기 제2 차동쌍을 구동하는 제4 전류원
    을 더 구비하고 있는 것을 특징으로 하는 출력 회로.
  8. 제7항에 있어서,
    상기 제1 커런트 미러가,
    상기 제1 도전형의 트랜지스터쌍으로서,
    상기 제1 전원 단자에 제1 단자가 공통으로 접속되며, 제어 단자끼리가 접속된 제1 도전형의 1단째의 트랜지스터쌍과,
    제1 도전형의 상기 1단째의 트랜지스터쌍의 제2 단자에 제1 단자가 각각 접속되고, 제2 단자가 상기 제1 노드와 상기 제2 노드에 각각 접속되며, 제어 단자끼리가 접속된 제1 도전형의 2단째의 트랜지스터쌍
    을 구비하고,
    상기 제2 노드에 접속하는 제1 도전형의 상기 2단째의 트랜지스터쌍의 한쪽의 트랜지스터의 제2 단자는, 제1 도전형의 상기 1단째의 트랜지스터쌍의 제어 단자에 접속되고,
    상기 제1 차동쌍의 출력쌍은, 제1 도전형의 상기 1단째의 트랜지스터쌍과 상기 2단째의 트랜지스터쌍의 접속점쌍에 각각 접속되고,
    상기 제2 커런트 미러가,
    상기 제2 도전형의 트랜지스터쌍으로서,
    상기 제2 전원 단자에 제1 단자가 공통으로 접속되며, 제어 단자끼리가 접속된 제2 도전형의 1단째의 트랜지스터쌍과,
    제2 도전형의 상기 1단째의 트랜지스터쌍의 제2 단자에 제1 단자가 각각 접속되고, 제2 단자가, 상기 제3 노드와 상기 제4 노드에 각각 접속되며, 제어 단자끼리가 접속된 제2 도전형의 2단째의 트랜지스터쌍
    을 구비하고,
    상기 제4 노드에 접속하는 제2 도전형의 상기 2단째의 트랜지스터쌍의 한쪽의 트랜지스터의 제2 단자는, 제2 도전형의 상기 1단째의 트랜지스터쌍의 제어 단자에 접속되고,
    상기 제2 차동쌍의 출력쌍은, 제2 도전형의 상기 1단째의 트랜지스터쌍과 상기 2단째의 트랜지스터쌍의 접속점쌍에 각각 접속되어 있는 것을 특징으로 하는 출력 회로.
  9. 제4항에 있어서,
    상기 제1 도전형의 제4 트랜지스터의 제2 단자가, 상기 제2 커런트 미러의 입력이 접속하는 상기 제4 노드에 접속되고,
    상기 제2 도전형의 제6 트랜지스터의 제2 단자가, 상기 제1 커런트 미러의 입력이 접속하는 상기 제2 노드에 접속되어 있는 것을 특징으로 하는 출력 회로.
  10. 제6항에 있어서,
    상기 제1 도전형의 제4 트랜지스터의 제2 단자가, 상기 제4 노드에 접속하는 제2 도전형의 상기 2단째의 트랜지스터쌍의 한쪽의 트랜지스터의 제1 단자에 접속되어 있는 것을 특징으로 하는 출력 회로.
  11. 제5항에 있어서,
    상기 제2 도전형의 제6 트랜지스터의 제2 단자가, 상기 제2 노드에 접속하는 제1 도전형의 상기 2단째의 트랜지스터쌍의 한쪽의 트랜지스터의 제1 단자에 접속되어 있는 것을 특징으로 하는 출력 회로.
  12. 제1항에 있어서,
    상기 제1 부유 전류원 회로가, 전류원을 구비하고,
    상기 제2 부유 전류원 회로가,
    상기 제1 노드와 상기 제3 노드 사이에 접속되며 제어 단자에 제1 바이어스 전원을 받는 제1 도전형의 트랜지스터와,
    상기 제1 노드와 상기 제3 노드 사이에 접속되며 제어 단자에 제2 바이어스 전압을 받는 제2 도전형의 트랜지스터
    를 구비하고 있는 것을 특징으로 하는 출력 회로.
  13. 제1항에 있어서,
    상기 전류 제어 회로에서,
    상기 제1 회로가,
    상기 제1 전원 단자와 상기 제1 커런트 미러 사이에 접속되는 상기 제2 전류원을 갖고, 상기 출력 단자의 출력 전압과 상기 제1 전원 단자의 전압과의 전압차가, 상기 입력 단자의 입력 전압과 상기 제1 전원 단자의 전압과의 전압차와 비교하여, 미리 정해진 제1 소정값보다 큰지의 여부에 따라서,
    상기 제2 전류원을 활성화시켜 상기 제2 전류원으로부터의 전류를 상기 제1 커런트 미러의 입력측의 전류에 결합시키거나,
    상기 제2 전류원을 비활성화시키도록
    절환 제어하고,
    상기 제2 회로가,
    상기 제2 전원 단자와 상기 제2 커런트 미러 사이에 접속되는 상기 제3 전류원을 갖고, 상기 출력 단자의 출력 전압과 상기 제2 전원 단자의 전압과의 전압차가, 상기 입력 단자의 입력 전압과 상기 제2 전원 단자의 전압과의 전압차와 비교하여, 미리 정해진 제2 소정값보다 큰지의 여부에 따라서,
    상기 제3 전류원을 활성화시켜 상기 제3 전류원으로부터의 전류를 상기 제2 커런트 미러의 입력측의 전류에 결합시키거나,
    상기 제3 전류원을 비활성화시키도록
    절환 제어하는 것을 특징으로 하는 출력 회로.
  14. 제13항에 있어서,
    상기 전류 제어 회로에서,
    상기 제1 회로가,
    상기 제1 전원 단자와 상기 제1 커런트 미러의 입력측의 소정의 노드와의 사이에 직렬 형태로 접속되는 상기 제2 전류원과 제1 스위치를 구비하고,
    상기 제1 스위치는, 상기 출력 전압과 상기 제1 전원 단자의 전압과의 전압차가, 상기 입력 전압과 상기 제1 전원 단자의 전압과의 전압차와 비교하여, 상기 제1 소정값보다 큰지의 여부에 따라서, 각각 온과 오프로 설정되고,
    상기 제2 회로가,
    상기 제2 전원 단자와 상기 제2 커런트 미러의 입력측의 소정의 노드와의 사이에 직렬 형태로 접속되는 상기 제3 전류원과 제2 스위치를 구비하고,
    상기 제2 스위치는, 상기 출력 전압과 상기 제2 전원 단자의 전압과의 전압차가, 상기 입력 전압과 상기 제2 전원 단자의 전압과의 전압차와 비교하여, 상기 제2 소정값보다 큰지의 여부에 따라서, 각각 온과 오프로 설정되는 것을 특징으로 하는 출력 회로.
  15. 제13항에 있어서,
    상기 전류 제어 회로에서,
    상기 제1 회로가,
    상기 제1 전원 단자에 일단이 공통으로 접속된 제1 부하 소자 및 상기 제2 전류원과,
    상기 출력 단자에 접속된 제1 단자와, 상기 제1 부하 소자의 타단에 접속된 제2 단자와, 상기 입력 단자에 접속된 제어 단자를 갖는 제2 도전형의 제3 트랜지스터와,
    상기 제2 전류원의 타단에 접속된 제1 단자와, 상기 제1 커런트 미러의 입력측의 미리 정해진 노드에 접속된 제2 단자와, 상기 제1 부하 소자의 타단과 상기 제3 트랜지스터의 제2 단자와의 접속점에 접속된 제어 단자를 갖는 제1 도전형의 제4 트랜지스터
    를 구비하고,
    상기 제2 회로가,
    상기 제2 전원 단자에 일단이 공통으로 접속된 상기 제2 부하 소자 및 상기 제3 전류원과,
    상기 출력 단자에 접속된 제1 단자와, 상기 제2 부하 소자의 타단에 접속된 제2 단자와, 상기 입력 단자에 접속된 제어 단자를 갖는 제1 도전형의 제5 트랜지스터와,
    상기 제3 전류원의 타단에 접속된 제1 단자와, 상기 제2 커런트 미러의 입력측의 미리 정해진 노드에 접속된 제2 단자와, 상기 제2 부하 소자의 타단과 상기 제5 트랜지스터의 제2 단자와의 접속점에 접속된 제어 단자를 갖는 제2 도전형의 제6 트랜지스터
    를 구비하고 있는 것을 특징으로 하는 출력 회로.
  16. 제13항에 있어서,
    상기 제1 커런트 미러가,
    상기 제1 도전형의 트랜지스터쌍으로서,
    상기 제1 전원 단자에 제1 단자가 공통으로 접속되며, 제어 단자끼리가 접속된 제1 도전형의 1단째의 트랜지스터쌍과,
    제1 도전형의 상기 1단째의 트랜지스터쌍의 제2 단자에 제1 단자가 각각 접속되고, 제2 단자가 상기 제1 노드와 상기 제2 노드에 각각 접속되며, 제어 단자끼리가 접속된 제1 도전형의 2단째의 트랜지스터쌍
    을 구비하고,
    상기 제2 노드에 접속하는 제1 도전형의 상기 2단째의 트랜지스터쌍의 한쪽의 트랜지스터의 제2 단자는, 제1 도전형의 상기 1단째의 트랜지스터쌍의 제어 단자에 접속되고,
    상기 제1 차동쌍의 출력쌍은, 제1 도전형의 상기 1단째의 트랜지스터쌍과 상기 2단째의 트랜지스터쌍의 접속점쌍에 각각 접속되어 있는 것을 특징으로 하는 출력 회로.
  17. 제13항에 있어서,
    상기 제2 커런트 미러가,
    상기 제2 도전형의 트랜지스터쌍으로서,
    상기 제2 전원 단자에 제1 단자가 공통으로 접속되며, 제어 단자끼리가 접속된 제2 도전형의 1단째의 트랜지스터쌍과,
    제2 도전형의 상기 1단째의 트랜지스터쌍의 제2 단자에 제1 단자가 각각 접속되고, 제2 단자가, 상기 제3 노드와 상기 제4 노드에 각각 접속되며, 제어 단자끼리가 접속된 제2 도전형의 2단째의 트랜지스터쌍
    을 구비하고,
    상기 제4 노드에 접속하는 상기 제2 도전형의 상기 2단째의 트랜지스터쌍의 한쪽의 트랜지스터의 제2 단자는, 상기 제2 도전형의 상기 1단째의 트랜지스터쌍의 제어 단자에 접속되어 있는 것을 특징으로 하는 출력 회로.
  18. 제13항에 있어서,
    상기 차동 입력단은,
    입력쌍이 상기 제1 차동쌍의 입력쌍과 공통 접속되고, 출력쌍이 상기 제2 커런트 미러의 입력측과 출력측의 소정의 노드에 각각 접속된 상기 제1 차동쌍과 역도전형의 트랜지스터쌍을 구비한 제2 차동쌍과,
    상기 제2 차동쌍을 구동하는 제4 전류원
    을 더 구비하고 있는 것을 특징으로 하는 출력 회로.
  19. 제18항에 있어서,
    상기 제1 커런트 미러가,
    상기 제1 도전형의 트랜지스터쌍으로서,
    상기 제1 전원 단자에 제1 단자가 공통으로 접속되며, 제어 단자끼리가 접속된 제1 도전형의 1단째의 트랜지스터쌍과,
    제1 도전형의 상기 1단째의 트랜지스터쌍의 제2 단자에 제1 단자가 각각 접속되고, 제2 단자가 상기 제1 노드와 상기 제2 노드에 각각 접속되며, 제어 단자끼리가 접속된 제1 도전형의 2단째의 트랜지스터쌍
    을 구비하고,
    상기 제2 노드에 접속하는 제1 도전형의 상기 2단째의 트랜지스터쌍의 한쪽의 트랜지스터의 제2 단자는, 제1 도전형의 상기 1단째의 트랜지스터쌍의 제어 단자에 접속되고,
    상기 제1 차동쌍의 출력쌍은, 제1 도전형의 상기 1단째의 트랜지스터쌍과 상기 2단째의 트랜지스터쌍의 접속점쌍에 각각 접속되고,
    상기 제2 커런트 미러가,
    상기 제2 도전형의 트랜지스터쌍으로서,
    상기 제2 전원 단자에 제1 단자가 공통으로 접속되며, 제어 단자끼리가 접속된 제2 도전형의 1단째의 트랜지스터쌍과,
    제2 도전형의 상기 1단째의 트랜지스터쌍의 제2 단자에 제1 단자가 각각 접속되고, 제2 단자가, 상기 제3 노드와 상기 제4 노드에 각각 접속되며, 제어 단자끼리가 접속된 제2 도전형의 2단째의 트랜지스터쌍
    을 구비하고,
    상기 제4 노드에 접속하는 제2 도전형의 상기 2단째의 트랜지스터쌍의 한쪽의 트랜지스터의 제2 단자는, 제2 도전형의 상기 1단째의 트랜지스터쌍의 제어 단자에 접속되고,
    상기 제2 차동쌍의 출력쌍은, 제2 도전형의 상기 1단째의 트랜지스터쌍과 상기 2단째의 트랜지스터쌍의 접속점쌍에 각각 접속되어 있는 것을 특징으로 하는 출력 회로.
  20. 제15항에 있어서,
    상기 제1 도전형의 제4 트랜지스터의 제2 단자가, 상기 제1 커런트 미러의 입력이 접속하는 상기 제2 노드에 접속되고,
    상기 제2 도전형의 제6 트랜지스터의 제2 단자가, 상기 제2 커런트 미러의 입력이 접속하는 상기 제4 노드에 접속되어 있는 것을 특징으로 하는 출력 회로.
  21. 제16항에 있어서,
    상기 제1 도전형의 제4 트랜지스터의 제2 단자가, 상기 제2 노드에 접속하는 제1 도전형의 상기 2단째의 트랜지스터쌍의 한쪽의 트랜지스터의 제1 단자에 접속되어 있는 것을 특징으로 하는 출력 회로.
  22. 제17항에 있어서,
    상기 제2 도전형의 제6 트랜지스터의 제2 단자가, 상기 제4 노드에 접속하는 제2 도전형의 상기 2단째의 트랜지스터쌍의 한쪽의 트랜지스터의 제1 단자에 접속되어 있는 것을 특징으로 하는 출력 회로.
  23. 제4항에 있어서,
    상기 제1 및 제2 부하 소자가, 각각, 전류원을 포함하는 것을 특징으로 하는 출력 회로.
  24. 제4항에 있어서,
    상기 제1 및 제2 부하 소자가, 각각 다이오드를 포함하는 것을 특징으로 하는 출력 회로.
  25. 제4항에 있어서,
    상기 제1 및 제2 부하 소자가, 각각 저항 소자를 포함하는 것을 특징으로 하는 출력 회로.
  26. 제4항에 있어서,
    상기 입력 단자 외에, N-1개(단, N은 2 이상의 정수)의 입력 단자를 더 구비하고,
    상기 차동 입력단이,
    상기 제1 차동쌍 및 상기 제1 전류원 외에,
    상기 제1 차동쌍과 출력쌍이 공통으로 접속된, 상기 제1 차동쌍과 동일 도전형의 N-1개의 차동쌍과,
    상기 N-1개의 차동쌍을 각각 구동하는 N-1개의 전류원
    을 더 구비하고,
    상기 제1 차동쌍의 입력쌍의 한쪽은 상기 입력 단자에 접속되고,
    상기 N-1개의 차동쌍의 입력쌍의 한쪽은 상기 N-1개의 입력 단자에 각각 접속되고,
    상기 N-1개의 차동쌍의 입력쌍의 다른 쪽은, 상기 제1 차동쌍의 입력쌍의 다른 쪽과 공통으로 상기 출력 단자에 접속되어 있는 것을 특징으로 하는 출력 회로.
  27. 차동 입력단과, 출력 증폭단과, 전류 제어 회로와, 입력 단자와, 출력 단자와, 제1 내지 제4 전원 단자를 구비한 출력 회로로서,
    상기 차동 입력단은,
    상기 입력 단자의 입력 신호와 상기 출력 단자의 출력 신호를 차동으로 입력하는 트랜지스터쌍을 구비한 제1 차동쌍과,
    상기 제1 차동쌍을 구동하는 제1 전류원과,
    상기 제1 전원 단자와 제1 및 제2 노드 사이에 접속되며, 상기 제1 차동쌍의 출력 전류를 받는 제1 도전형의 트랜지스터쌍을 포함하는 제1 커런트 미러와,
    상기 제2 전원 단자와 제3 및 제4 노드 사이에 접속된 제2 도전형의 트랜지스터쌍을 포함하는 제2 커런트 미러와,
    상기 제1 커런트 미러의 입력이 접속된 상기 제2 노드와 상기 제2 커런트 미러의 입력이 접속된 상기 제4 노드 사이에 접속된 제1 부유 전류원 회로와,
    상기 제1 커런트 미러의 출력이 접속된 상기 제1 노드와 상기 제2 커런트 미러의 출력이 접속된 상기 제3 노드 사이에 접속된 제2 부유 전류원 회로
    를 구비하고,
    상기 출력 증폭단은,
    상기 제3 전원 단자와 상기 출력 단자와의 사이에 접속되며, 제어 단자가 상기 제1 노드에 접속된 제1 도전형의 제1 트랜지스터와,
    상기 출력 단자와 상기 제4 전원 단자와의 사이에 접속되며, 제어 단자가 상기 제3 노드에 접속된 제2 도전형의 제2 트랜지스터
    를 구비하고,
    상기 전류 제어 회로는,
    상기 제1 전원 단자에 일단이 공통으로 접속된 제1 부하 소자 및 제2 전류원과,
    상기 출력 단자에 접속된 제1 단자와, 상기 제1 부하 소자의 타단에 접속된 제2 단자와, 상기 입력 단자에 접속된 제어 단자를 갖는 제2 도전형의 제3 트랜지스터와,
    상기 제2 전류원의 타단에 접속된 제1 단자와, 상기 제2 커런트 미러의 입력측의 미리 정해진 노드에 접속된 제2 단자와, 상기 제1 부하 소자의 타단과 상기 제3 트랜지스터의 제2 단자와의 접속점에 접속된 제어 단자를 갖는 제1 도전형의 제4 트랜지스터와,
    상기 제2 전원 단자에 일단이 공통으로 접속된 제2 부하 소자 및 제3 전류원과,
    상기 출력 단자에 접속된 제1 단자와, 상기 제2 부하 소자의 타단에 접속된 제2 단자와, 상기 입력 단자에 접속된 제어 단자를 갖는 제1 도전형의 제5 트랜지스터와,
    상기 제3 전류원의 타단에 접속된 제1 단자와, 상기 제1 커런트 미러의 입력측의 미리 정해진 노드에 접속된 제2 단자와, 상기 제2 부하 소자의 타단과 상기 제5 트랜지스터의 제2 단자와의 접속점에 접속된 제어 단자를 갖는 제2 도전형의 제6 트랜지스터
    를 포함하는 것을 특징으로 하는 출력 회로.
  28. 차동 입력단과, 출력 증폭단과, 전류 제어 회로와, 입력 단자와, 출력 단자와, 제1 내지 제4 전원 단자를 구비한 출력 회로로서,
    상기 차동 입력단은,
    상기 입력 단자의 입력 신호와 상기 출력 단자의 출력 신호를 차동으로 입력하는 트랜지스터쌍을 구비한 제1 차동쌍과,
    상기 제1 차동쌍을 구동하는 제1 전류원과,
    상기 제1 전원 단자와 제1 및 제2 노드 사이에 접속되며, 상기 제1 차동쌍의 출력 전류를 받는 제1 도전형의 트랜지스터쌍을 포함하는 제1 커런트 미러와,
    상기 제2 전원 단자와 제3 및 제4 노드 사이에 접속된 제2 도전형의 트랜지스터쌍을 포함하는 제2 커런트 미러와,
    상기 제1 커런트 미러의 입력이 접속된 상기 제2 노드와 상기 제2 커런트 미러의 입력이 접속된 상기 제4 노드 사이에 접속된 제1 부유 전류원 회로와,
    상기 제1 커런트 미러의 출력이 접속된 상기 제1 노드와 상기 제2 커런트 미러의 출력이 접속된 상기 제3 노드 사이에 접속된 제2 부유 전류원 회로
    를 구비하고,
    상기 출력 증폭단은,
    상기 제3 전원 단자와 상기 출력 단자와의 사이에 접속되며, 제어 단자가 상기 제1 노드에 접속된 제1 도전형의 제1 트랜지스터와,
    상기 출력 단자와 상기 제4 전원 단자와의 사이에 접속되며, 제어 단자가 상기 제3 노드에 접속된 제2 도전형의 제2 트랜지스터
    를 구비하고,
    상기 전류 제어 회로는,
    상기 제1 전원 단자에 일단이 공통으로 접속된 제1 부하 소자 및 제2 전류원과,
    상기 출력 단자에 접속된 제1 단자와, 상기 제1 부하 소자의 타단에 접속된 제2 단자와, 상기 입력 단자에 접속된 제어 단자를 갖는 제2 도전형의 제3 트랜지스터와,
    상기 제2 전류원의 타단에 접속된 제1 단자와, 상기 제1 커런트 미러의 입력측의 미리 정해진 노드에 접속된 제2 단자와, 상기 제1 부하 소자의 타단과 상기 제3 트랜지스터의 제2 단자와의 접속점에 접속된 제어 단자를 갖는 제1 도전형의 제4 트랜지스터와,
    상기 제2 전원 단자에 일단이 공통으로 접속된 제2 부하 소자 및 제3 전류원과,
    상기 출력 단자에 접속된 제1 단자와, 상기 제2 부하 소자의 타단에 접속된 제2 단자와, 상기 입력 단자에 접속된 제어 단자를 갖는 제1 도전형의 제5 트랜지스터와,
    상기 제3 전류원의 타단에 접속된 제1 단자와, 상기 제2 커런트 미러의 입력측의 미리 정해진 노드에 접속된 제2 단자와, 상기 제2 부하 소자의 타단과 상기 제5 트랜지스터의 제2 단자와의 접속점에 접속된 제어 단자를 갖는 제2 도전형의 제6 트랜지스터
    를 포함하는 것을 특징으로 하는 출력 회로.
  29. 제13항에 있어서,
    상기 제1 부유 전류원 회로가,
    상기 제2 노드와 상기 제4 노드 사이에 병렬로 접속되며, 제어 단자에 제1 바이어스 전압과 제2 바이어스 전압을 각각 받는, 제1 도전형의 트랜지스터 및 제2 도전형의 트랜지스터
    를 구비하고,
    상기 제2 부유 전류원 회로가,
    상기 제1 노드와 상기 제3 노드 사이에 병렬로 접속되며, 제어 단자에 제3 바이어스 전압과 제4 바이어스 전압을 각각 받는, 제1 도전형의 트랜지스터 및 제2 도전형의 트랜지스터
    를 구비하고 있는 것을 특징으로 하는 출력 회로.
  30. 참조 전압을 받고, 입력된 영상 데이터를 디코드하여 상기 영상 데이터에 대응하는 전압을 출력하는 디코더와,
    상기 디코더로부터 출력된 상기 전압을 입력 단자에 받고, 출력 단자가 데이터선에 접속되는 출력 회로로서, 제1항에 기재된 출력 회로
    를 구비한 데이터 드라이버.
  31. 제30항의 데이터 드라이버를 구비한 표시 장치.
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