JP5660359B2 - 力率改善回路 - Google Patents
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Description
DC/DC部制御回路20aは、第2スイッチング素子Q2を駆動するパルス信号VGのパルス幅を、DC−DCコンバータ27の出力端に設けられた出力電圧検出回路31の検出結果に基づいて、出力電圧を一定に保ちつつ、負荷が軽くなるに連れそのパルス幅を狭くするように制御する。
負荷状態判定回路25は、オン期間比較回路21と基準期間出力回路22とから構成されている。
基準期間出力回路22は、切換スイッチ22a、第1の基準期間発生回路22b及び第2の基準時間発生回路22cから構成されている。第1の基準期間発生回路22bは、第1の基準オン期間を有するパルス信号V1を発生する。第2の基準時間発生回路22cは、第1の基準オン期間より短い第2の基準オン期間を有するパルス信号V2を発生する。切換スイッチ22aは、オン期間比較回路21からの信号V4に応じて、第1の基準期間発生回路22bからのパルス信号V1及び第2の基準時間発生回路22cからのパルス信号V2の何れかを選択し、パルス信号V3としてオン期間比較回路21に供給する。
オン期間比較回路21は、DC/DC部制御回路20aからDC−DCコンバータ27内の、MOSトランジスタから構成される第2スイッチング素子Q2のゲート端子に供給されるパルス信号VGのオン期間と基準期間出力回路22からのパルス信号V3のオン期間とを比較する。このオン期間比較回路21で比較された結果を表す信号V4は、PFCオンオフ切換回路24に供給されると共に、基準期間出力回路22の切換スイッチ22aに供給される。
PFCオンオフ切換回路24は、オン期間比較回路21が、基準期間出力回路22から出力されるパルス信号V2の第2の基準オン期間とパルス信号VGのオン期間とを比較し、パルス信号VGのオン期間が第2の基準オン期間以下であることを表す信号V4を出力したときはPFC部制御回路10aの動作を停止させ、これにより第1スイッチング素子Q1のオンオフ動作を停止させる。
また、PFCオンオフ切換回路24は、オン期間比較回路21が、基準期間出力回路22から出力されるパルス信号V1の第1の基準オン期間とパルス信号VGのオン期間とを比較し、パルス信号VGのオン期間が第1の基準オン期間以上であることを表す信号V4を出力したときはPFC部制御回路10aを起動させ、これにより第1スイッチング素子Q1をスイッチングさせる。
すなわち、無負荷時の電力消費の抑制が不十分であり、交流入力電圧によって数10mW〜100mWの電力消費を余分に生じていた。
た整流電圧を第1のスイッチング素子のオン/オフにより昇圧するとともに力率を改善し
て昇圧出力電圧を、第1パルス信号により駆動されるDC−DCコンバータ回路に出力す
る力率改善回路であって、
前記DC−DCコンバータ回路の出力電圧に応じたパルス幅の前記第1パルス信号を入
力し、前記第1パルス信号のオンパルスが発生した時に、前記整流電圧に応じたパルス幅
を有する遅延パルス信号を発生させ、前記第1パルス信号と前記遅延パルス信号とを合成
することにより第2パルス信号を生成する遅延回路と、
前記遅延回路は、前記整流電圧が大きくなるに従って前記遅延パルス信号のパルス幅を
広げ、前記整流電圧が小さくなるに従って前記遅延パルス信号のパルス幅を狭め、
前記遅延回路で生成された前記第2パルス信号により前記第1のスイッチング素子を駆
動するスイッチ駆動回路を備え、
前記遅延回路は前記整流電圧に応じたパルス幅を有する遅延パルス信号を発生するため
の前記整流電圧を検出する電圧検出回路を有し、
前記遅延回路で生成された前記第2パルス信号のパルス幅がゼロの時に前記電圧検出回路
をGNDから切り離す回路を有する、ことを特徴とする。
また、同時にPFCゲート信号dをゲートON/OFF回路13のダイオードD5を介してコンデンサC6、抵抗R15の並列回路が充電される。ゲートON/OFF回路13は、スイッチ素子Q10のゲート電圧であるゲートON/OFF回路信号gを生成して、
スイッチ素子Q10をオン状態とする。ここで、コンデンサC6、抵抗R15の放電時定数は、交流入力電圧周波数の周期よりも長い値に設定することが望ましい。また、PFCゲート信号dの駆動損失を抑制するためにも抵抗R15は高抵抗に設定することが望ましい。
従って、整流電圧がトップ付近Aにある場合には昇圧率が低下し、力率を十分に改善することができる。このため、「ENAGY STAR」の新規格LEVEL Vに適合させて力率を改善し、かつ安価な力率改善回路を提供できる。
なお、この時の交流入力電圧の整流後分圧信号fとスイッチング素子Q1に流れるドレイン電流PFCIdとの波形を図6に示す。また、交流入力電圧とPFC出力電圧との関係を図7に示す。
また、PFCゲート信号dのパルス幅がゼロになると、ゲートON/OFF回路13へのパルス入力もなくなる。従い、コンデンサC6及び抵抗R15は放電し、ゲートON/OFF回路信号gはゼロとなり、スイッチ素子Q10はオフする。すなわち検出部11はグランドから切り離され、抵抗R1及び抵抗R2の電力消費はゼロとなり、無負荷〜軽負荷状態時における検出部11の電力消費を抑制できる。
DB,整流器
T1,T1aトランス
P1,P1a 1次巻線
S1,S2a 2次巻線
P2,P2a 補助巻線
L1,L 昇圧リアクトル
D1〜D5 ダイオード
Q1,Q2, スイッチング素子
Q3〜Q8 トランジスタ
C2,C12,Cs 平滑コンデンサ
C1,C3,C4,C5,C6 コンデンサ
CP1 コンパレータ
R1〜R15 抵抗
PC1 フォトカプラ
Q10 スイッチ素子
2,26 力率改善回路
3,27 DC−DCコンバータ回路
10,10a PFC制御回路
11 検出部
12 遅延回路
20,20a DD制御回路
Claims (1)
- 交流電源からの交流入力電圧を整流した整流電圧を第1のスイッチング素子のオン/オ
フにより昇圧するとともに力率を改善して昇圧出力電圧を、第1パルス信号により駆動さ
れるDC−DCコンバータ回路に出力する力率改善回路であって、
前記DC−DCコンバータ回路の出力電圧に応じたパルス幅の前記第1パルス信号を入
力し、前記第1パルス信号のオンパルスが発生した時に、前記整流電圧に応じたパルス幅
を有する遅延パルス信号を発生させ、前記第1パルス信号と前記遅延パルス信号とを合成
することにより第2パルス信号を生成する遅延回路と、
前記遅延回路は、前記整流電圧が大きくなるに従って前記遅延パルス信号のパルス幅を
広げ、前記整流電圧が小さくなるに従って前記遅延パルス信号のパルス幅を狭め、
前記遅延回路で生成された前記第2パルス信号により前記第1のスイッチング素子を駆
動するスイッチ駆動回路を備え、
前記遅延回路は前記整流電圧に応じたパルス幅を有する遅延パルス信号を発生するため
の前記整流電圧を検出する電圧検出回路を有し、
前記遅延回路で生成された前記第2パルス信号のパルス幅がゼロの時に前記電圧検出回路
をGNDから切り離す回路を有する、ことを特徴とする力率改善回路。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009284626A JP5660359B2 (ja) | 2009-12-16 | 2009-12-16 | 力率改善回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009284626A JP5660359B2 (ja) | 2009-12-16 | 2009-12-16 | 力率改善回路 |
Publications (2)
Publication Number | Publication Date |
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JP2011130538A JP2011130538A (ja) | 2011-06-30 |
JP5660359B2 true JP5660359B2 (ja) | 2015-01-28 |
Family
ID=44292495
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2009284626A Active JP5660359B2 (ja) | 2009-12-16 | 2009-12-16 | 力率改善回路 |
Country Status (1)
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Families Citing this family (2)
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JP5850069B2 (ja) * | 2012-09-28 | 2016-02-03 | ダイキン工業株式会社 | 消費電力削減装置 |
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JP3975828B2 (ja) * | 2002-05-22 | 2007-09-12 | 松下電器産業株式会社 | 半導体装置 |
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2009
- 2009-12-16 JP JP2009284626A patent/JP5660359B2/ja active Active
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