JP5657264B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置 Download PDF

Info

Publication number
JP5657264B2
JP5657264B2 JP2010081983A JP2010081983A JP5657264B2 JP 5657264 B2 JP5657264 B2 JP 5657264B2 JP 2010081983 A JP2010081983 A JP 2010081983A JP 2010081983 A JP2010081983 A JP 2010081983A JP 5657264 B2 JP5657264 B2 JP 5657264B2
Authority
JP
Japan
Prior art keywords
input
terminal
power supply
common ground
cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2010081983A
Other languages
English (en)
Other versions
JP2011216592A (ja
Inventor
廣田　誠
誠 廣田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lapis Semiconductor Co Ltd
Original Assignee
Lapis Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lapis Semiconductor Co Ltd filed Critical Lapis Semiconductor Co Ltd
Priority to JP2010081983A priority Critical patent/JP5657264B2/ja
Priority to US13/072,926 priority patent/US20110242714A1/en
Publication of JP2011216592A publication Critical patent/JP2011216592A/ja
Application granted granted Critical
Publication of JP5657264B2 publication Critical patent/JP5657264B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

本発明は、半導体集積回路装置に関し、特に半導体集積回路装置に係る電源端子及びグランド端子の配置に関する。
半導体集積回路装置においては、外部の電源供給源から電源電圧及びグランド（ＧＮＤ）電圧が供給されている。また、半導体集積回路装置は、外部装置への信号の出力及び外部装置からの信号の入力を可能にするために、外部装置と電気的に接続するための多数の端子を有している。このうち、半導体集積回路装置への電圧供給源となる電源端子及びＧＮＤ端子は、半導体集積回路装置が動作するために必要な電圧及び電流の供給をするために用いられる単なる供給端子としてだけでなく、電源又はＧＮＤ端子用のセル領域内に静電気放電（ＥＳＤ：Electrostatic Discharge）対策用の回路又はノイズ対策用のバイパスコンデンサが内蔵される場合があり、重要な端子である。
また、半導体集積回路装置において、かかる電源端子又はＧＮＤ端子の数が少ないと、内部回路（ロジック回路）への電流供給量が不十分になり、半導体集積回路装置自体が動作しないことがある。また、電源端子又はＧＮＤ端子の数が少ないと、電源端子又はＧＮＤ端子から内部回路までの距離が長くなる経路が存在してしまい、電源端子に接続された電源配線又はＧＮＤ端子に接続されたＧＮＤ配線の配線抵抗が大きくなり、内部回路での電圧降下が大きくなり、電源電位又はＧＮＤ電位が変動し、半導体集積回路装置の誤作動を引き起こす問題もある。また、電源端子又はＧＮＤ端子用のセル領域内にＥＳＤ対策用の回路を内蔵している場合に、電源端子又はＧＮＤ端子の数が少ないと、これらに接続されるＥＳＤ保護回路も少なくなり、半導体集積回路装置自体のＥＳＤ耐性が不十分になる可能性がある。
これらの問題から電源端子及びＧＮＤ端子の数量をできる限り多くする設計が従来からなされていた。例えば、従来の半導体集積回路装置においては、内部回路に電源電圧を供給するための内部回路用電源端子と、内部回路にＧＮＤ電圧を供給するための内部回路用ＧＮＤ端子と、半導体集積回路装置の外部に対して信号の入出力を行う入出力回路に電源電圧を供給するための入出力回路用電源端子と、当該入出力回路にＧＮＤ電圧を供給するための入出力回路用ＧＮＤ端子と、が内部回路の周囲を囲むように複数設けられている。例えば、特許文献１及び２に従来の半導体集積回路装置が開示されている。
特開平０６−２５２２６７号公報 特開２００４−１１９７１２号公報
しかしながら、各種の端子を複数設けると、リード（ピン）数が増加し、半導体集積回路装置のコスト上昇に繋がる。また、端子及びリード数が増加すると、半導体集積回路装置自体の寸法が大きくなり、小型機器又は携帯機器向け用途に十分に対応することが困難になる。
本発明は、以上の如き事情に鑑みてなされたものであり、半導体集積回路装置の性能を下げることなく、コスト低減及び小型化を図ることができる半導体集積回路装置を提供する。
上述した課題を解決するために、本発明の半導体集積回路装置は、内部回路と、外部から入力された入力信号を前記内部回路に供給及び前記内部回路から供給された出力信号を外部に出力する入出力回路と、を有する半導体集積回路装置であって、前記内部回路に駆動電圧を供給するための内部回路用電源端子と、前記入出力回路に駆動電圧を供給するための入出力回路用電源端子と、前記内部回路及び前記入出力回路に共通のグランド電圧を供給するための共通グランド端子と、を有し、前記内部回路用電源端子、前記入出力回路用電源端子、及び前記共通グランド端子が隣り合って配置されることによって当該３つの端子から単位端子群が形成され、前記内部回路用電源端子は内部回路用電源セルを介して前記内部回路に、前記入出力回路用電源端子は入出力回路用電源セルを介して前記入出力回路に、前記共通グランド端子は共通グランドセルを介して前記内部回路及び前記入出力回路に接続され、前記内部回路用電源セル、前記入出力回路用電源セル及び前記共通グランドセルは、前記内部回路用電源端子、前記入出力回路用電源端子及び前記共通グランド端子に対応するように隣り合って配置され、前記共通グランドセルは、前記入出力回路用電源セルとの間に接続された第１のバイパスコンデンサと、前記内部回路用電源セルとの間に接続された第２のバイパスコンデンサとを含むことを特徴とする。
本願発明に係る半導体集積回路装置においては、内部回路に駆動電圧を供給するための内部回路用電源端子と、入出力回路に駆動電圧を供給するための入出力回路用電源端子と、内部回路及び入出力回路に共通のグランド電圧を供給するための共通グランド端子とが隣り合うように配置されることによって単位端子群が形成されている。
このような構成により、内部回路及び入出力回路のグランド端子の共通化を図りつつ、半導体集積回路装置内部における端子間の配線経路及び半導体集積回路装置外部における端子間の配線経路をより短くすることが可能になる。これにより、半導体集積回路装置の性能を下げることなく、コスト低減及び小型化を図ることが可能になる。
（ａ）は実施例１に係る半導体集積回路装置のレイアウトを示す模式的な平面図であり、（ｂ）は図１（ａ）中に示された線１Ｂ−１Ｂに沿った断面図である。 図１（ａ）中に示された破線領域２Ａの拡大図である。 実施例１に係る半導体回路装置のブロック図である。 本実施例に係る各種セルの等価回路図である。 実施例１に係る半導体集積回路装置を実装基板に実装した場合の模式的な平面図である。 （ａ）は実施例２に係る半導体集積回路装置のレイアウトを示す模式的な平面図であり、（ｂ）は図６（ａ）中に示された破線領域６Ｂの拡大図である。 （ａ）は実施例３に係る半導体集積回路装置のレイアウトを示す模式的な平面図であり、（ｂ）は図７（ａ）中に示された破線領域７Ｂの拡大図である。
以下、本発明の実施例について添付図面を参照しつつ詳細に説明する。
先ず、図１乃至図５を参照しつつ、実施例１に係る半導体集積回路装置の構造について説明する。図１（ａ）は、半導体集積回路装置１０のレイアウトを示す模式的な平面図である。図１（ｂ）は、図１（ａ）中に示された線１Ｂ−１Ｂ（破線で示す）に沿った断面図である。図２は、図１（ａ）中に示された破線領域２Ａの拡大図である。図３は、本実施例に係る半導体集積回路装置のブロック図である。図４は、図２に示された部分の模式的な等価回路図である。
図１（ａ）に示されているように、半導体集積回路装置１０は、平面形状が略正方形であり、例えば５ｍｍ×５ｍｍのサイズである。また、図１（ａ）、（ｂ）に示されているように、半導体集積回路装置１０は、半導体基板１１の主面上において絶縁層、配線層を複数段積み重ねて形成された多層配線層１２、多層配線層１２の主面上に形成された端子１３、及び入出力（ＩＯ）回路用電源配線１４、内部回路用電源配線１５、共通グランド（ＧＮＤ）配線１６を含んでいる。ここで、入出力回路用電源配線１４、内部回路用電源配線１５は、多層配線層１２の主面上だけでなく、多層配線層１２の内部の配線層であってもかまわない。更に、半導体集積回路装置１０には、その中央部に内部回路（ロジック回路）２０が形成され、半導体集積回路装置１０の外縁に沿って、内部回路２０を囲むように４つのセル形成領域３０が形成されている。ここで、各セル形成領域には、内部回路２０に入力信号を供給する入力セル３１、及び内部回路２０から供給された出力信号を外部に出力する出力セル３２が複数形成されており、かかる入力及び出力セルから入出力回路３３が形成されている。また、セル形成領域３０には、内部回路２０に駆動電圧を供給する内部回路用電源セル２１、入出力回路３３に駆動電圧を供給する入出力回路用電源セル２２、内部回路２０及び入出力回路３３に共通のグランド電圧を供給する共通グランドセル２３、が形成されている。各セルの説明は後述する。
図１（ｂ）に示されているように、内部回路２０及びセル形成領域３０は、半導体基板１１の一部及び多層配線層１２に亘って形成されている。内部回路２０は、例えば、中央処理（ＣＰＵ：Central Processing Unit）、メモリ回路、周辺回路等の複数の回路を含んでいる。
入出力回路用電源配線１４、内部回路用電源配線１５及び共通グランド配線１６のそれぞれは、内部回路２０を囲むように形成されている。具体的には、内部回路２０を囲むように共通グランド配線１６、内部回路用電源配線１５、及び入出力回路用電源配線１４が環状に形成されている。図１（ａ）では、共通グランド配線１６、内部回路電源配線１５、入出力回路用電源配線１４のうち、共通グランド１６が最も内側に配置されているが、３つの配線間の位置関係はどんな配置であってもかまわない。また、入出力回路用電源配線１４、内部回路用電源配線１５及び共通グランド配線１６は、セル形成領域３０の上方に形成されている。このような構造により、内部回路２０に対する静電遮蔽を行うことができ、また、各セル形成領域３０に形成された入出力回路、内部回路用電源セル、共通グランドセル同士を電気的に接続することができ、それぞれを等電位にすることができる。
端子１３は、多層配線層１２の主面上であって、その外縁部分に沿って複数形成されている。端子１３は、その機能によって３種類に分けられる。具体的には、内部回路２０に駆動電圧を供給するために設けられた内部回路用電源端子１３Ａ、セル形成領域３０内の入出力回路３３に駆動電圧を供給するために設けられた入出力回路用電源端子１３Ｂ、内部回路２０及び入出力回路３３に共通のグランド電圧を供給するために設けられた共通グランド端子１３Ｃである。また、内部回路用電源端子１３Ａ、入出力回路用電源端子１３Ｂ及び共通グランド端子１３Ｃが隣り合って配置され、当該３つの端子から単位端子群４０が構成されている。なお、図１（ａ）においては、半導体集積回路装置１０の各辺に単位端子群４０が１つ形成されているが、これに限られることはなく、各辺に複数の単位端子群４０が形成されてもよい。すなわち、内部回路２０又は入出力回路３３に供給する電流量に応じて単位端子群４０を適宜増減させることができる。また、各種の端子１３（内部回路用電源端子１３Ａ、入出力回路用電源端子１３Ｂ及び共通グランド端子１３Ｃ）の寸法は全て同一である。
次に、図２及び図３に示されているように、内部回路用電源端子１３Ａ、入出力回路用電源端子１３Ｂ及び共通グランド端子１３Ｃの内側に位置するセル形成領域３０内には、内部回路用電源セル２１、入出力回路用電源セル２２、共通グランドセル２３が形成されている。すなわち、内部回路用電源セル２１、入出力回路用電源セル２２、共通グランドセル２３のそれぞれは、内部回路用電源端子１３Ａ、入出力回路用電源端子１３Ｂ及び共通グランド端子１３Ｃのそれぞれに対応するように隣り合って設けられている。内部回路用電源端子１３Ａは内部配線２４を介して内部回路電源用セル２１に接続され、内部回路用電源セル２１は内部配線２５を介して内部回路２０に接続されている。また、入出力回路用電源端子１３Ｂは、内部配線２６を介して入出力回路用電源セル２２に接続されている。更に、共通グランド端子１３Ｃは内部配線２７を介して共通グランドセル２３に接続され、共通グランドセル２３は内部配線２８を介して内部回路２０に接続されている。更に、内部回路用電源端子１３Ａは内部回路用グランドセル２１を介して内部回路用電源配線１５に、入出力回路用電源端子１３Ｂは入出力回路用電源セル２２を介して入出力回路用電源配線１４に、共通グランド端子１３Ｃは共通グランドセル２３を介して共通グランド配線１６に、電気的に接続されている。このような構成により、図１（ａ）に示された各セル形成領域３０の内部回路用電源セル２１、入出力回路用電源セル２２、共通グランドセル２３のそれぞれは、入出力回路用電源配線１４、内部回路用電源配線１５及び共通グランド配線１６を介して電気的に接続されている。
本実施例においては、内部回路用電源端子１３Ａには内部回路２０に供給するための比較的低い電圧（例えば、１．５Ｖ）が印加され、入出力回路用電源端子１３Ｂには入出力回路用電源セル２２に供給するための比較的高い電圧（例えば、３．３Ｖ）が印加される。
また、セル形成領域３０には、信号入力端子Ｔｉｎから供給された入力信号を内部回路２０に供給するための入力セル３１、及び内部回路２０における演算結果等の出力信号を信号出力端子Ｔｏｕｔに供給する出力セル３２が形成されている。入力セル３１及び出力セル３２から入出力回路３３が構成されている。入力セル３１には内部配線３４を介して内部回路２０に接続され、出力セル３２は内部配線３５を介して内部回路２０に接続されている。なお、信号入力端子Ｔｉｎ及び信号出力端子Ｔｏｕｔは、例えば、セル形成領域３０の上方であって、入出力回路用電源配線１４及び内部回路用電源配線１５又は内部回路用電源配線１５及び共通グランド配線１６の下方に形成されている。信号入力端子Ｔｉｎから内部回路２０に所定の信号を入力され、内部回路２０の演算結果に係る出力信号が信号出力端子Ｔｏｕｔから出力される。
上述した図２及び図３の構造は、図１（ａ）に示された他の単位端子群４０についても同一である。このような単位端子群４０の構造から、各単位端子群４０に対応する内部回路用電源セル２１、入出力回路用電源セル２２、共通グランドセル２３は、他の単位端子群４０に対応する内部回路用電源セル２１、入出力回路用電源セル２２、共通グランドセル２３と、入出力回路用電源配線１４、内部回路用電源配線１５及び共通グランド配線１６を介して接続されている。
次に、図４を参照しつつ内部回路用電源セル２１、入出力回路用電源セル２２及び共通グランドセル２３の詳細な構成について説明する。図４に示されているように、内部回路用電源セル２１は、保護回路２１Ａを含んだ構成である。ここで保護回路とは、例えば、静電気放電（ＥＳＤ：Electrostatic Discharge）対策に用いられる回路である。また、入出力回路用電源セル２２は、保護回路２２Ａを含んでいる。共通グランドセル２３は、保護回路２３Ａ及び保護回路２３Ａの両端に接続されたバイパスコンデンサＣ１、Ｃ２から構成されている。バイパスコンデンサＣ１、Ｃ２は、ＭＯＳトランジスタのゲート容量で構成してもよく、また配線間の容量で構成することも可能である。
共通グランドセル２３は、内部回路２０を介して内部回路用電源セル２１、及び入出力回路３３を介して入出力回路用電源セル２２に接続されている。これにより、内部回路２０及び入出力回路３３を駆動するための駆動電流が共通グランドセル２３を介して共通グランド端子１３Ｃに流れ、更には共通グランド端子１３Ｃから半導体集積回路装置１０の外部に流れる。
また、図４に示されているように、１つの内部回路用電源セル２１、１つの入出力回路用電源セル２２及び１つの共通グランドセル２３から１つの単位セル群５０が構成されている。なお、内部回路用電源端子１３Ａから内部回路２０までの経路を内部回路用電源供給路３６とし、入出力回路用電源端子１３Ｂから入出力回路用電源セル２２までの経路を入出力信号経路３７とし、共通グランド端子１３Ｃから内部回路２０までの経路を共通グランド経路３８と称する。
次に、本実施例に係る半導体集積回路装置１０の製造方法を説明する。半導体集積回路装置１０の製造方法としては、先ず、半導体基板１１を準備する。その後、公知のフォトリソグラフィ技術、イオン注入技術、成膜技術等からなる公知の半導体素子形成技術を用い、半導体基板１１の所定領域に複数の半導体素子を形成する。
続いて、公知のフォトリソグラフィ技術、成膜技術等からなる公知の配線層形成技術を用い、半導体基板１１の上に多層配線層１２を形成する。多層配線層１２が形成されることにより、上述した半導体素子同士が電気的に接続され、内部回路２０、内部回路用電源セル２１、入出力回路用電源セル２２、共通グランドセル２３及び入出力回路３３が形成されている。ここでは、１つの内部回路用電源セル２１、１つの入出力回路用電源セル２２、及び１つの共通グランドセル２３が隣り合うように形成し、当該３つのセルから１つの単位セル群５０を形成する。
更に、公知のフォトリソグラフィ技術、成膜技術等からなる公知の配線形成技術を用い、多層配線層１２の上に各種の端子１３（内部回路用電源端子１３Ａ、入出力回路用電源端子１３Ｂ及び共通グランド端子１３Ｃ）、各種の配線（入出力回路用電源配線１４、内部回路用電源配線１５及び共通グランド配線１６）、信号入力端子Ｔｉｎ、及び信号出力端子Ｔｏｕｔを形成する。ここで、１つの内部回路用電源端子１３Ａ、１つの入出力回路用電源端子１３Ｂ及び１つの共通グランド端子１３Ｃが隣り合うように形成し、当該３つの端子からなる単位端子群４０を形成する。また、単位端子群４０を単位セル群５０の外周部近傍に位置するように配置する。単位端子群４０が形成されることにより、内部回路用電源供給路３１、入出力信号経路３２及び共通グランド経路３３が形成される。
以上の工程を経て、半導体集積回路装置１０の形成が完了する。
次に、本発明の半導体集積回路装置１０の効果を説明する。第１に、内部回路２０のグランド端子と、入出力回路用電源セル２２用のグランド端子が共通グランド端子１３Ｃによって共通化が図られているため、半導体集積回路装置１０のグランド端子数を減らすことができ、半導体集積回路装置１０の小型化を図りやすくなる。
第２に、各単位端子群４０には共通グランド端子１３Ｃが含まれており、内部回路用電源端子１３Ａ又は入出力回路用電源端子１３Ｂと共通グランド端子１３Ｃが隣り合って形成されているため、内部回路用電源セル２１又は入出力回路用電源セル２２及び入出力回路３３を経由して共通グランドセル２３に至る経路、すなわち、ＥＳＤサージが抜けるための経路が短くなり、ＥＳＤ耐性が向上する。
第３に、ノイズの低減を効果的に行うことができる。このことを図５を参照しつつ説明する。図５は、半導体集積回路装置１０が実装基板に実装された場合の模式図を示している。図５に示されているように、内部回路用電源端子１３Ａ、入出力回路用電源端子１３Ｂ及び共通グランド端子１３Ｃのそれぞれは、ボンディングワイヤ４１を介してリード４２に接続されている。また、半導体集積回路装置１０、ボンディングワイヤ４１、及びリード４２の一部は、パッケージ化されて、樹脂４３によって覆われている。更に、リード４２のそれぞれは、実装基板上に配置された実装パッド４４に接続されている。
また、内部回路用電源端子１３Ａに対してボンディングワイヤ４１及びリード４２を介して接続された実装パッド４４と、共通グランド端子１３Ｃに対してボンディングワイヤ４１及びリード４２を介して接続された実装パッド４４とは、バイパスコンデンサＣ３を介して接続されている。同様に、入出力回路用電源端子１３Ｂに対してボンディングワイヤ４１及びリード４２を介して接続された実装パッド４４と、共通グランド端子１３Ｃに対してボンディングワイヤ４１及びリード４２を介して接続された実装パッド４４とは、バイパスコンデンサＣ４を介して接続されている。バイパスコンデンサＣ３及びバイパスコンデンサＣ４は、内部回路用電源端子１３Ａから内部回路用電源セル２１及び内部回路２０を経由して共通グランド端子１３Ｃに至るまでの経路、及び入出力回路用電源端子１３Ｂから入出力回路用電源セル２２及び入出力回路３３を経由して共通グランド端子１３Ｃに至るまでの経路におけるノイズ対策として設けられている。
上述したように、実施例においては、各種の端子１３が隣り合って配置されることにより１つの単位端子群４０を形成しているため、単位端子群４０を構成する各端子にバイパスコンデンサＣ３及びバイパスコンデンサＣ４を接続する場合に、全ての端子１３に対して短距離でバイパスコンデンサを接続することが可能になる。これにより、各種の端子１３及びバイパスコンデンサ間の寄生インダクタンスをより小さくすることができ、ノイズの低減を効果的に行うことができる。
また、本実施例においては、共通グランドセル２３の内部にもノイズ対策用のバイパスコンデンサＣ１、Ｃ２（図４参照）を設けている。このように、セル内部にバイパスコンデンサを配置する場合においても、各種の端子をばらばらに配置する場合と比較して、各種の端子１３からバイパスコンデンサの距離が短距離になっているため、ノイズの低減をより効果的に行うことが可能である。本実施例では、共通グランドセル２３の内部にバイパスコンデンサが配置された構成になっているが、内部回路用電源セル２１及び入出力回路用電源セル２２のようにＥＳＤ対策用の保護回路のみの構成であっても構わない。
なお、上述した３つの効果は、半導体集積回路装置１０における端子１３及び信号入力・出力端子の合計数が少なくなるほど効果的になる。例えば、当該合計数が１００以下の場合に効果があり、より詳細には３０〜６０の場合により効果がある。
また、上述した実施例において、単位端子群４０内における各種の端子１３の配置構成に制限はない。例えば、内部回路用電源端子１３Ａを単位端子群４０において中央に配置してもよい。この場合には、内部回路用電源セル２１が単位セル群５０において中央に配置される。更に、半導体集積回路装置１０に設けられた単位端子群４０は、端子群ごとに端子１３の配置構成が異なってもよい。すなわち、１つの単位端子群４０においては内部回路用電源端子１３Ａが中央に配置され、他の単位端子群においては入出力回路用電源端子１３Ｂが中央に配置されてもよい。
実施例１に係る半導体集積回路装置１０においては、単位端子群４０における各種の端子１３の配置構成を制限していなかったが、実施例２においては、共通グランド端子１３Ｃを単位端子群４０の中央に配置する。また、これに伴って、共通グランドセル２３が単位セル群５０の中央に配置される。このような構造の半導体集積回路装置１００を図６（ａ）、（ｂ）に示す。図６（ａ）は、半導体集積回路装置１００のレイアウトを示す模式的な平面図である。図６（ｂ）は、図６（ａ）中に示された破線領域５Ｂの拡大図である。
単位端子群４０及び単位セル群５０において、上述したような配置構成を行うことにより、内部回路用電源端子１３Ａから内部回路２０を経由して共通グランド端子１３Ｃまでに至る経路と、入出力回路用電源端子１３Ｂから入出力回路用電源セル２２を経由して共通グランド端子１３Ｃまでに至る経路とを、共通グランド端子１３Ｃが単位端子群４０において中央に配置されない場合よりも短くすることができる。これにより、配線抵抗がより小さくなり、ＥＳＤ耐性をより向上させることが可能になる。
更に、図５に示すような半導体集積回路装置１０の外部にバイパスコンデンサを配置する場合においても、共通グランド端子１３Ｃが単位端子群４０において中央に配置されない場合よりも、各種の端子１３から当該バイパスコンデンサまでの距離を短くすることができる。これにより、ノイズ低減をより効果的に行うことが可能になる。
上述した実施例１及び２においては、各種の端子１３の寸法は全て同じであったが、共通グランド端子１３Ｃのみの寸法を他の端子（内部回路用電源端子１３Ａ及び入出力回路用電源端子１３Ｂ）の寸法よりも大きくしてもよい。かかる場合を図７（ａ）、（ｂ）を参照しつつ説明する。図７（ａ）は、半導体集積回路装置２００のレイアウトを示す模式的な平面図である。図７（ｂ）は、図７（ａ）中に示された破線領域６Ｂの拡大図である。
図７（ａ）、（ｂ）に示されているように、半導体集積回路装置２００は、複数の単位端子群４０を有している。単位端子群４０は、内部回路用電源端子１３Ａ、入出力回路用電源端子１３Ｂ及び共通グランド端子６１から構成されている。共通グランド端子６１のみが、他の端子よりも幅が広く、その寸法が大きい。また、共通グランド端子６１に対応して共通グランドセル６２も、他のセル（内部回路用電源セル２１及び入出力回路用電源セル２２）よりも幅が広くなっている。このような構成を用いることで以下の効果が得られる。共通グランド端子６１は、図３に示される内部回路２０及び入出力回路３３に対して共通のグランド電位を供給する端子であり、内部回路用電源端子１３Ａと入出力回路用電源端子１３Ｂとから流れる電流の合計が共通グランド端子６１を流れるため、共通グランドセル６２内の配線を太くして配線抵抗を下げることにより、大きな電流が流れることによる電圧降下を少なくし、また、信頼性的な許容電流を大きくすることが可能になる。
また、共通グランド端子６１の幅を大きくしていることから、例えば、２本のボンディングワイヤを配置できる幅を持たせた場合、共通グランド端子６１においてはダブルボンディングが可能である。従って、１本のリードに対して２本のボンディングワイヤを接続することが可能になり、リード及び実装パッド間の配線抵抗を下げることができる。また、共通グランド端子６１における抵抗値を下げることもできる。更には、共通グランドセル６２の配線抵抗の減少にも繋がり、共通グランドセル６２における信頼性的な許容電流量を大きくすることが可能になる。
なお、上記実施例１から３で説明した単位端子群４０の構成は、必要に応じて一つの半導体集積回路装置内で組み合わせて使用することも可能である。
１０ 半導体集積回路装置
１１ 半導体基板
１２ 多層配線層
１３ 端子
１３Ａ 内部回路用電源端子
１３Ｂ 入出力回路用電源端子
１３Ｃ 共通グランド端子
２０ 内部回路
２１ 内部回路用電源セル
２２ 入出力回路用電源セル
２３ 共通グランドセル
３０ セル形成領域
４０ 単位端子群
５０ 単位セル群

Claims (7)

  1. 内部回路と、外部から入力された入力信号を前記内部回路に供給及び前記内部回路から供給された出力信号を外部に出力する入出力回路と、を有する半導体集積回路装置であって、
    前記内部回路に駆動電圧を供給するための内部回路用電源端子と、
    前記入出力回路に駆動電圧を供給するための入出力回路用電源端子と、
    前記内部回路及び前記入出力回路に共通のグランド電圧を供給するための共通グランド端子と、を有し、
    前記内部回路用電源端子、前記入出力回路用電源端子、及び前記共通グランド端子が隣り合って配置されることによって当該３つの端子から単位端子群が形成され、
    前記内部回路用電源端子は内部回路用電源セルを介して前記内部回路に、前記入出力回路用電源端子は入出力回路用電源セルを介して前記入出力回路に、前記共通グランド端子は共通グランドセルを介して前記内部回路及び前記入出力回路に接続され、
    前記内部回路用電源セル、前記入出力回路用電源セル及び前記共通グランドセルは、前記内部回路用電源端子、前記入出力回路用電源端子及び前記共通グランド端子に対応するように隣り合って配置され、
    前記共通グランドセルは、前記入出力回路用電源セルとの間に接続された第１のバイパスコンデンサと、前記内部回路用電源セルとの間に接続された第２のバイパスコンデンサとを含むことを特徴とする半導体集積回路装置。
  2. 前記内部回路用電源セルは保護回路を含み、
    前記入出力回路用電源セルは保護回路を含み、
    前記共通グランドセルは保護回路を含むことを特徴とする請求項１に記載の半導体集積回路装置。
  3. 前記単位端子群においては、前記共通グランド端子の両端に前記内部回路用電源端子及び前記入出力回路用電源端子が隣り合って配置されていることを特徴とする請求項１又は２に記載の半導体集積回路装置。
  4. 前記内部回路用電源端子、前記入出力回路用電源端子、前記共通グランド端子、前記入出力回路の入力端子及び出力端子の合計数が１００以下であることを特徴とする請求項１乃至３のいずれか１に記載の半導体集積回路装置。
  5. 前記内部回路用電源端子、前記入出力回路用電源端子、前記共通グランド端子、前記入出力回路の入力端子及び出力端子の合計数が３０〜６０であることを特徴とする請求項４に記載の半導体集積回路装置。
  6. 前記共通グランド端子は、前記内部回路用電源端子及び前記入出力電源端子よりも幅が広いことを特徴とする請求項１乃至５のいずれか１に記載の半導体集積回路装置。
  7. 前記共通グランド端子は、２本のボンディングワイヤを接続することができる幅を有することを特徴とする請求項６に記載の半導体集積回路装置。
JP2010081983A 2010-03-31 2010-03-31 半導体集積回路装置 Active JP5657264B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2010081983A JP5657264B2 (ja) 2010-03-31 2010-03-31 半導体集積回路装置
US13/072,926 US20110242714A1 (en) 2010-03-31 2011-03-28 Semiconductor integrated circuit device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010081983A JP5657264B2 (ja) 2010-03-31 2010-03-31 半導体集積回路装置

Publications (2)

Publication Number Publication Date
JP2011216592A JP2011216592A (ja) 2011-10-27
JP5657264B2 true JP5657264B2 (ja) 2015-01-21

Family

ID=44709422

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010081983A Active JP5657264B2 (ja) 2010-03-31 2010-03-31 半導体集積回路装置

Country Status (2)

Country Link
US (1) US20110242714A1 (ja)
JP (1) JP5657264B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5270497B2 (ja) * 2009-09-02 2013-08-21 シャープ株式会社 半導体装置およびその電力供給方法
JP2015088508A (ja) 2013-10-28 2015-05-07 ルネサスエレクトロニクス株式会社 半導体集積回路装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63301546A (ja) * 1987-05-31 1988-12-08 Nec Ic Microcomput Syst Ltd 半導体集積回路
JPH0240934A (ja) * 1988-07-30 1990-02-09 Toshiba Corp 大規模集積回路
JP2888898B2 (ja) * 1990-02-23 1999-05-10 株式会社日立製作所 半導体集積回路
JPH04127464A (ja) * 1990-09-18 1992-04-28 Seiko Epson Corp マスタースライス方式集積回路装置用電源キャパシタセル
JPH0459959U (ja) * 1990-10-01 1992-05-22
JPH04199673A (ja) * 1990-11-29 1992-07-20 Oki Electric Ind Co Ltd 半導体装置
JP2000183285A (ja) * 1998-12-18 2000-06-30 Nec Corp 半導体集積回路
JP3727220B2 (ja) * 2000-04-03 2005-12-14 Ｎｅｃエレクトロニクス株式会社 半導体装置
DE60037242D1 (de) * 2000-05-04 2008-01-10 St Microelectronics Srl Eine Methode und Schaltungssysteme für die Benutzung äquivalenter integrierter Schaltungselemente mit verschiedenen Betriebsspannungen
JP2003077950A (ja) * 2001-09-03 2003-03-14 Fujitsu Ltd 半導体装置
JP4913329B2 (ja) * 2004-02-09 2012-04-11 ルネサスエレクトロニクス株式会社 半導体装置
JP2005302832A (ja) * 2004-04-07 2005-10-27 Sanyo Electric Co Ltd 半導体集積回路
JP2006186156A (ja) * 2004-12-28 2006-07-13 Seiko Epson Corp 半導体装置
TWM301367U (en) * 2006-03-17 2006-11-21 A Data Technology Co Ltd Function unit interface circuit of multi-chip system
JP2008147376A (ja) * 2006-12-08 2008-06-26 Toshiba Corp 半導体装置

Also Published As

Publication number Publication date
JP2011216592A (ja) 2011-10-27
US20110242714A1 (en) 2011-10-06

Similar Documents

Publication Publication Date Title
US10692856B2 (en) Semiconductor integrated circuit device
US7508696B2 (en) Decoupling capacitor for semiconductor integrated circuit device
TWI496225B (zh) Semiconductor integrated circuit device
JP6326553B2 (ja) 半導体装置
US9401602B2 (en) Semiconductor integrated circuit device
US9478525B2 (en) Semiconductor device
JP2008147338A (ja) 半導体集積回路装置
US8247841B2 (en) Semiconductor device and method for manufacturing semiconductor device
JP2008177491A (ja) 半導体装置
WO2021090471A1 (ja) 半導体集積回路装置
US20140071567A1 (en) Semiconductor device
JP2006202866A (ja) 半導体装置
JP5657264B2 (ja) 半導体集積回路装置
JP2008078354A (ja) 半導体装置
JP5604602B2 (ja) 半導体集積回路装置
JP2004165246A (ja) 半導体装置
JP4175155B2 (ja) 半導体装置
JP7323847B2 (ja) 半導体集積回路装置
JP5916820B2 (ja) 半導体集積回路装置
JP2008218751A (ja) 半導体装置及びｉ／ｏセル
JP2004311670A (ja) 半導体装置
JP2006269513A (ja) 半導体集積回路装置
JP2005116648A (ja) Ｅｓｄ保護素子及びｅｓｄ保護素子内蔵集積回路

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130315

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140116

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140225

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140425

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20141111

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141126

R150 Certificate of patent or registration of utility model

Ref document number: 5657264

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150