JP2006080145A - チップオンチップ型半導体集積回路装置 - Google Patents
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Abstract
【課題】 搭載されるチップの電源電圧が異なるSiPを採用する半導体集積回路装置について,当該チップ間の信号の伝送速度の低下の抑制と当該チップの面積の縮小との両方を実現する。
【解決手段】 本発明によるCOC型半導体集積回路装置10は,電源電圧VDD1で動作するチップ1と,チップ間接続バンプ3によってチップ1に接続され,電源電圧VDD1より高い電源電圧VDD2で動作するチップ2とを備えている。チップ2は,信号レベルが電源電圧VDD2に一致する送信信号S2→1をチップ間接続バンプ3のうちの一のバンプを介してチップ1に送信する出力バッファ24を含む。一方,チップ1は,送信信号S2→1の信号レベルを変換し,変換後の信号S2→1’をその内部回路11に入力するように構成されている。
【選択図】 図2
【解決手段】 本発明によるCOC型半導体集積回路装置10は,電源電圧VDD1で動作するチップ1と,チップ間接続バンプ3によってチップ1に接続され,電源電圧VDD1より高い電源電圧VDD2で動作するチップ2とを備えている。チップ2は,信号レベルが電源電圧VDD2に一致する送信信号S2→1をチップ間接続バンプ3のうちの一のバンプを介してチップ1に送信する出力バッファ24を含む。一方,チップ1は,送信信号S2→1の信号レベルを変換し,変換後の信号S2→1’をその内部回路11に入力するように構成されている。
【選択図】 図2
Description
本発明は,チップオンチップ型半導体集積回路装置に関し,特に,異なる電源電圧で動作する2つのチップが一つのパッケージに集積化されたチップオンチップ型半導体集積回路装置に関する。
複数のチップを一つのパッケージに搭載するSiP(system in package)は,高機能な半導体デバイスを安価に提供するための有力な手法の一つである。SiPと同等な機能を提供する技術としてはSoC(system on Chip)があるが,SiPは,SoCに対して開発期間や開発費用の面で有利である。積層された,又は同一基板の上に並べられたチップをワイヤを介して接続するMCP(Multi Chip Package),及び,チップをバンプを介してフリップチップ接続するCOC(Chip On Chip)は,典型的なSiP技術である。
SiPを採用する半導体デバイスでは,チップ間のインターフェースを適切に設計することが重要である。不適切なチップ間インターフェースは,チップ間の信号の伝送速度を不所望に低下させ得る。特開平5−267560号公報に開示されているように,レベル変換回路チップを別途に設けるというアプローチも提案されているが,これは,コストの増大を招くため好ましくない。
特開平5−267560号公報
より具体的には,チップ間のインターフェースの設計における一つの問題は,チップの外部で信号を伝送する必要がある,即ち,容量が大きい配線を介して信号を伝送する必要があることである。もう一つの問題は,チップの電源電圧が異なる場合があることである。
前者の問題は,一般的には,チップ間の信号の入出力に,大きな駆動能力を有するバッファ,具体的には,パッケージの外部と信号を入出力するために使用されるI/Oバッファと同一のバッファを使用することによって対処される。後者の問題に対しては,一般的には,電源電圧が高いチップから電源電圧が低いチップに送信される送信信号の信号レベルを,電源電圧が低いチップが受信可能な信号レベルに低下させることによって対処される。
本発明の発明者は,上述の一般的な手法が,不必要に信号の伝送速度を低下させ,又は,チップの面積を増大させていることを見出した。より具体的にいえば,電源電圧が高いチップから,その電源電圧よりも低い信号レベルの送信信号を出力することは,信号の伝送速度を低下させる。なぜなら,各チップに含まれるトランジスタは,通常,それぞれの電源電圧で駆動されるときに最適に動作するように設計されており,電源電圧よりも低い信号レベルの送信信号を出力すると,送信信号の出力波形鈍りが大きくなるからである。例えば,電源電圧が2Vであるように設計されたチップのMOSトランジスタを1Vの電圧で駆動すると,駆動能力の不足によって出力信号の出力波形鈍りが大きくなる。出力波形鈍りの増大を抑えるためには,大きな駆動能力のバッファを使用することが必要になり,チップの面積を不所望に増大させる。
このように,SiPを採用する半導体集積回路装置に搭載されるチップの電源電圧が異なる場合に,当該チップ間の信号の伝送速度の低下を抑制しつつ,当該チップの面積を小さくすることは互いに相反する課題である。
本発明は,「COCを採用する半導体集積回路装置では,チップ間のインターフェースで使用される出力バッファに最適な電源電圧が供給されていれば,パッケージの外部に信号を出力するI/Oバッファほどの大きなサイズ(即ち,ゲート幅)のMOSトランジスタを当該出力バッファに使用する必要がない」という知見に基づいたものである。これは,COCを採用する半導体集積回路装置のチップ間で信号の入出力する経路となるバンプ及びパッドの容量は,外部に信号を入出力する配線の容量ほどは大きくないからである。
より具体的には,電源電圧が高いチップが送信側である場合,送信側の出力バッファを当該高い電源電圧で駆動すれば,送信側の出力バッファのサイズが小さくても充分に高速に送信信号を伝送可能である。信号レベルの相違は,受信側のチップ(電源電圧の低いチップ)で信号レベルの変換を行うことによって克服可能である。
電源電圧が低いチップが送信側である場合も同様である。送信側の出力バッファを当該低い電源電圧で駆動しても,電源電圧が低いチップは当該低い電源電圧に最適に設計されているから,送信側の出力バッファは,そのサイズが小さくても充分に高速に送信信号を伝送可能である。
具体的には,本発明は,下記のような手段を採用している。当該手段に含まれている技術的事項には,[特許請求の範囲]の記載と[発明を実施するための最良の形態]の記載との対応関係を明らかにするために,[発明を実施するための最良の形態]で使用される番号・符号が付加されている。但し,付加された番号・符号は,[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明によるチップオンチップ型半導体集積回路装置(10)は,第1電源電圧(VDD1)で動作する第1チップ(1)と,複数のチップ間接続用バンプ(3)によって第1チップ(1)に接続され,第1電源電圧(VDD1)より高い第2電源電圧(VDD2)で動作する第2チップ(2)とを備えている。第2チップ(2)は,信号レベルが第2電源電圧(VDD2)に一致する第1送信信号(S2→1)をチップ間接続用バンプ(3)のうちの一のバンプを介して第1チップ(1)に送信する出力バッファ(24)を含む。一方,第1チップ(1)は,第1送信信号(S2→1)の信号レベルを変換し,変換後の信号(S2→1’)をその内部回路(11)に入力するように構成されている。
このような構成のCOC型半導体集積回路装置(10)は,第1送信信号(S2→1)の伝送速度の低下を抑制しながら,より小さなサイズのトランジスタで出力バッファ(24)を構成することが可能である。より具体的には,当該COC型半導体集積回路装置の構成は,出力バッファ(24)を,当該チップオンチップ型半導体集積回路装置の外部に信号を出力するための外部出力バッファ(12)を構成するトランジスタよりも小さなサイズのトランジスタによって構成することを可能にする。
当該出力バッファ(24)が,第1送信信号(S2→1)を出力する出力端子(4)に接続されている第1ESD保護素子(42a,42b)を具備しているときには,当該第1ESD保護素子(42a,42b)のサイズは,当該外部出力バッファ(12)の出力端子に接続されている第2ESD保護素子(52a,52b)のサイズよりも小さいことが好ましい。これは,チップ面積を縮小すると共に,第1送信信号(S2→1)の伝送速度を向上させる。
第1チップ(1)において第1送信信号(S2→1)の信号レベルを変換するために使用される電圧変換回路(15)は,第1送信信号(S2→1)を受け取る入力端子(5)に接続されている第3ESD保護素子(32a,32b)を具備することがある。この場合,第3ESD保護素子(32a,32b)のサイズは,当該チップオンチップ型半導体集積回路装置の外部から信号を受け取る外部入力バッファ(13)の入力端子(7)に接続される第4ESD保護素子(54a,54b)のサイズよりも小さいことが好ましい。
第2チップ(2)は,チップ間接続用バンプ(3)のうちの他のバンプを介して第1チップ(1)から第2送信信号(S1→2)を受け取るように構成され得る。この場合,COC型半導体集積回路装置(10)は,第1送信信号(S2→1)の信号レベルが,第2送信信号(S1→2)の信号レベルとは異なるように構成される。より具体的には,第2チップ(2)は,第2送信信号(S1→2)の信号レベルを変換し,変換後の信号をその内部回路(21)に入力するように構成される。この場合,第2送信信号(S1→2)の信号レベルは,第1電源電圧(VDD1)に一致されることが好ましい。
本発明によれば,SiPを採用する半導体集積回路装置に搭載されるチップの電源電圧が異なる場合に,当該チップ間の信号の伝送速度の低下の抑制と当該チップの面積の縮小との両方を実現することができる。
第1 全体構成
図1は,本発明の実施の一形態のCOC型半導体集積回路装置10の構成を示す側面断面図である。本実施の形態のCOC型半導体集積回路装置10は,チップ間接続バンプ3によってフリップチップ接続された2つのチップ1,2を備えている。チップ1には,チップ2との間で信号を入出力するためのパッド4が設けられ,チップ2には,チップ1との間で信号を入出力するためのパッド5が設けられている。チップ間接続バンプ3は,チップ1,2とを機械的に結合するとともに,チップ1,2のパッド4,5を電気的に接続している。
図1は,本発明の実施の一形態のCOC型半導体集積回路装置10の構成を示す側面断面図である。本実施の形態のCOC型半導体集積回路装置10は,チップ間接続バンプ3によってフリップチップ接続された2つのチップ1,2を備えている。チップ1には,チップ2との間で信号を入出力するためのパッド4が設けられ,チップ2には,チップ1との間で信号を入出力するためのパッド5が設けられている。チップ間接続バンプ3は,チップ1,2とを機械的に結合するとともに,チップ1,2のパッド4,5を電気的に接続している。
チップ1には,更に,パッケージの外部の装置から信号を入出力するための外部接続パッド6,7が設けられている。外部接続パッド6,7にはそれぞれ,ワイヤ8,9が接続されている。COC型半導体集積回路装置10と外部の装置との信号の入出力は,ワイヤ8,9を介して行われる。
チップ1とチップ2は,その電源電圧が異なっており,チップ2の電源電圧VDD2は,チップ1の電源電圧VDD1よりも高い。上述のように,チップ1,2の電源電圧が相違することは,それらの間のインターフェースの設計の最適化が重要であることを意味している。本発明は,チップ1,2の間のインターフェースの最適化に関連している。
図2は,チップ1,2の具体的な構成,特に,チップ1,2との間のインターフェースの具体的な構成を示す回路図である。チップ1は,内部回路11と,I/Oバッファ12,13と,出力バッファ14と,電圧変換回路15とを備えており,チップ2は,内部回路21と,出力バッファ24と,電圧変換回路25とを備えている。
内部回路11,21は,チップ1,2の機能を司る主たる回路である。内部回路11,21が動作する電源電圧は,互いに異なっている。具体的には,チップ1に内蔵されている内部回路11は,電源電圧VDD1で動作し,チップ2に内蔵されている内部回路21は,電源電圧VDD1より高い電源電圧VDD2で動作する。電源電圧の違いから,内部回路11,21を構成するMOSトランジスタは,異なるプロセスで形成されている。内部回路11を構成するMOSトランジスタは,電源電圧VDD1で動作するために最適に設計され,内部回路21を構成するMOSトランジスタは,電源電圧VDD2で動作するために最適に設計されている。より具体的には,電源電圧VDD1で動作する内部回路11を構成するMOSトランジスタのゲート酸化膜の厚さは,電源電圧VDD2で動作する内部回路21を構成するMOSトランジスタのゲート酸化膜の厚さよりも薄い。
I/Oバッファ12は,COC型半導体集積回路装置10の外部の装置に外部出力信号を出力するためのものである。I/Oバッファ12は,その入力が内部回路11に,その出力が外部接続パッド6に接続されており,内部回路11からの信号に応答して外部出力信号を外部の装置に出力する。I/Oバッファ12は,寄生容量が大きいワイヤ8を介して外部出力信号を外部に出力することが要求されることから,大きなサイズのMOSトランジスタ,より詳細には,ゲート幅が大きいMOSトランジスタで構成される必要がある。
加えて,外部接続パッド6に比較的に大きなサージが印加され得ることから,I/Oバッファ12の出力には,比較的に大きなサイズのESD(electrostatic discharge)保護素子が接続される必要がある。ESD保護素子としては,オフトランジスタ(ドレインがソースに接続されたPMOSトランジスタ,及びNMOSトランジスタ)が使用可能であり,また,保護ダイオードが使用可能である。大きなサイズのESD保護素子を使用することは,外部接続パッド6に印加されるサージによるチップ1の破壊を防止するために重要である。
I/Oバッファ13は,外部の装置からの信号を内部回路11に入力するためのものである。I/Oバッファ13は,入力が外部接続パッド7に,出力が内部回路11に接続されており,外部の装置から供給される信号に対応する信号を内部回路11に出力する。I/Oバッファ12と同様に,I/Oバッファ13は,比較的にサイズが大きいMOSトランジスタで構成される。これは,レイアウトの制約からI/Oバッファ13から内部回路11への距離は大きくならざるを得ず,したがって,I/Oバッファ13の出力と内部回路11とを接続する配線の容量は,大きくなる傾向があるためである。
I/Oバッファ12と同様に,I/Oバッファ13の入力には,比較的に大きなサイズのESD保護素子が接続される必要がある。大きなサイズのESD保護素子を使用することは,外部接続パッド7に印加されるサージによるチップ1の破壊を防止するために重要である。
チップ1の出力バッファ14,電圧変換回路15,及び,チップ2の出力バッファ24,電圧変換回路25は,チップ1,2の間で信号を交換するためのインターフェースである;以下では,チップ1からチップ2に送信される信号は,送信信号S1→2と記載され,チップ2からチップ1に送信される信号は,送信信号S2→1と記載される。
出力バッファ14を構成するMOSトランジスタは,内部回路11を構成するMOSトランジスタと同一のプロセスで構成され,出力バッファ24を構成するMOSトランジスタは,内部回路21を構成するMOSトランジスタと同一のプロセスで構成される。言い換えれば,出力バッファ14を構成するMOSトランジスタは,電源電圧VDD1で動作するために最適に設計され,出力バッファ24を構成するMOSトランジスタは,電源電圧VDD2で動作するために最適に設計されている。
チップ1,2の間で交換される送信信号S1→2,S2→1の信号レベルは,送信側のチップの電源電圧に一致される;送信信号の信号レベルは,受信側のチップに設けられた電圧変換回路によって,受信側のチップの内部回路に対応する信号レベルに変換される。より具体的には,チップ2の出力バッファ24には電源電圧VDD2が供給され,出力バッファ24は,信号レベルが電源電圧VDD2である送信信号S2→1をチップ1に出力する。チップ1の電圧変換回路15は,送信信号S2→1を,信号レベルが電源電圧VDD1に一致する受信信号S2→1’に変換し,電源電圧VDD1で動作する内部回路11に供給する。同様に,チップ1の出力バッファ14には電源電圧VDD1が供給され,信号レベルが電源電圧VDD1である送信信号S1→2をチップ2に出力する。チップ2の電圧変換回路25は,送信信号S1→2を,信号レベルが電源電圧VDD2に一致する受信信号S1→2’に変換し,電源電圧VDD2で動作する内部回路21に供給する。
このようなアーキテクチャは,チップ1,2の間で入出力される送信信号S1→2,S2→1の伝送速度の低下を抑制しながら,サイズが小さな出力バッファ14,24を使用することを可能にする。たとえば,チップ2に搭載されている出力バッファ24について記載すれば,上述のアーキテクチャでは,出力バッファ24に供給される駆動電圧は,受信側のチップ1の電源電圧VDD1ではなく,それが搭載されているチップ2の電源電圧VDD2(>VDD1)である。したがって,出力バッファ24は,その駆動能力を充分に発揮できる;仮に,出力バッファ24が受信側のチップ1の電源電圧VDD1と同一の駆動電圧が供給されていたなら,出力バッファ24は,その駆動能力を充分に発揮できない。出力バッファ24の駆動能力が充分に活用されるため,出力バッファ24を構成するMOSトランジスタのサイズは,内部回路21を構成するMOSトランジスタのサイズと同程度で充分であり,伝送速度を確保するためにI/Oバッファ12のように大きなサイズのMOSトランジスタで出力バッファ24を構成する必要はない。COC型半導体集積回路装置10では,送信信号S1→2を伝送する経路であるチップ間接続バンプ3,パッド4,5の寄生容量はそれほど大きくないため,MOSトランジスタの駆動能力を充分に発揮できれば,大きなMOSトランジスタを出力バッファ24に使用する必要はない。
チップ1に搭載されている出力バッファ14についても同様である。上述のアーキテクチャでは,電源電圧VDD1で最適に動作するように設計されている出力バッファ14には,電源電圧VDD1と同一の駆動電圧が供給される。したがって,出力バッファ14は,その駆動能力を充分に発揮でき,従って,I/Oバッファ12のように大きなサイズのMOSトランジスタで構成される必要はない。
出力バッファ14,24の出力(即ち,パッド4,5)にESD保護素子が接続される場合には,そのESD保護素子のサイズは,I/Oバッファ12のESD保護素子のサイズよりも小さくされる。これは,一つには,チップ面積を小さくするためである。ESD保護素子のサイズが小さいことは,チップ面積の縮小に好適である。その一方で,出力バッファ14,24のESD保護素子のサイズが小さいことは,ESD保護の上で問題にならない。なぜなら,出力バッファ14,24の出力には,COC構造を形成する際に比較的に小さなサージが印加され得るものの,パッケージの外部からの大きなサージが印加されることはないからである。ESD保護素子のサイズが小さいことは,送信信号S1→2,S1→2の伝送速度の低下を防ぐためにも有効である。ESD保護素子のサイズの縮小は,出力バッファ14,24の負荷容量を低減させ,これによって送信信号S1→2,S1→2の伝送速度を向上させる。
また,電圧変換回路15,25の入力(即ち,パッド4,5)にESD保護素子が接続される場合には,そのESD保護素子のサイズは,I/Oバッファ13のESD保護素子のサイズよりも小さくされる。電圧変換回路15,25の入力に接続されるESD保護素子のサイズが小さいことは,ESD保護の上で問題にはならない。むしろ,チップ面積を縮小させ,更に,送信信号S1→2,S1→2の伝送速度を向上させる。
以上に説明されたアーキテクチャを具体的に実現するI/Oバッファ12,13,出力バッファ14,24,及び,電圧変換回路15,25の構成が詳細に説明される。
第2 I/Oバッファの構成
図3は,外部出力信号を外部の装置に出力するためのI/Oバッファ12の構成を示す回路図である。本実施の形態では,I/Oバッファ12としては,当業者に広く知られているI/Oバッファが採用されている。より具体的には,I/Oバッファ12は,入力が内部回路11に接続され,出力が外部接続パッド6に接続されたインバータ51と,ESD(electrostatic discharge)保護回路52とを備えている。インバータ51としては,イネーブル端子付のインバータが使用されており,インバータ51は,4つのMOSトランジスタ:PMOSトランジスタ51a,51bと,NMOSトランジスタ51c,51dから構成されている。ESD保護回路52は,外部接続パッド6と電源端子52cの間に接続されているESD保護素子52aと,外部接続パッド6と接地端子52dの間に接続されているESD保護素子52bとから構成されている。ESD保護素子52aとしては,ゲートがドレインに接続されたPMOSトランジスタが使用され,ESD保護素子52bとしては,ゲートがドレインに接続されたNMOSトランジスタが使用される。
図3は,外部出力信号を外部の装置に出力するためのI/Oバッファ12の構成を示す回路図である。本実施の形態では,I/Oバッファ12としては,当業者に広く知られているI/Oバッファが採用されている。より具体的には,I/Oバッファ12は,入力が内部回路11に接続され,出力が外部接続パッド6に接続されたインバータ51と,ESD(electrostatic discharge)保護回路52とを備えている。インバータ51としては,イネーブル端子付のインバータが使用されており,インバータ51は,4つのMOSトランジスタ:PMOSトランジスタ51a,51bと,NMOSトランジスタ51c,51dから構成されている。ESD保護回路52は,外部接続パッド6と電源端子52cの間に接続されているESD保護素子52aと,外部接続パッド6と接地端子52dの間に接続されているESD保護素子52bとから構成されている。ESD保護素子52aとしては,ゲートがドレインに接続されたPMOSトランジスタが使用され,ESD保護素子52bとしては,ゲートがドレインに接続されたNMOSトランジスタが使用される。
容量が大きいワイヤ8を介して外部出力信号を外部に出力するために,インバータ51のPMOSトランジスタ51a,51b,NMOSトランジスタ51c,51dとしては,大きなサイズのMOSトランジスタ,より詳細には,大きなゲート幅のMOSトランジスタが使用される。具体的には,PMOSトランジスタ51a,51b,NMOSトランジスタ51c,51dのゲート幅は,数十μm程度である。
加えて,ワイヤ8に比較的に大きなサージが印加され得ることから,ESD保護素子52a,52bとしても,比較的に大きなサイズのMOSトランジスタが使用される。大きなサイズのESD保護素子52a,52bを使用することは,ワイヤ8に印加されるサージによるチップ1の破壊を防止するために重要である。
図4は,外部の装置からの信号を内部回路11に入力するために使用されるI/Oバッファ13の構成を示す回路図である。I/Oバッファ13としても,当業者に広く知られているI/Oバッファが採用されている。I/Oバッファ13は,入力が外部接続パッド7に接続され,出力が内部回路11に接続されたインバータ53と,ESD保護回路54とを備えている。I/Oバッファ13のインバータ53とESD保護回路54の構成は,I/Oバッファ12に使用されているインバータ51とESD保護回路52と同様である。インバータ53は,4つのMOSトランジスタ:PMOSトランジスタ53a,53bと,NMOSトランジスタ53c,53dから構成されている。ESD保護回路54は,外部接続パッド7と電源端子54cの間に接続されているESD保護素子54aと,外部接続パッド7と接地端子54dの間に接続されているESD保護素子54bとから構成されている。ESD保護素子54aとしては,ゲートがドレインに接続されたPMOSトランジスタが使用され,ESD保護素子54bとしては,ゲートがドレインに接続されたNMOSトランジスタが使用される。
I/Oバッファ12と同様に,I/Oバッファ13に含まれるインバータ53のPMOSトランジスタ53a,53b,NMOSトランジスタ53c,53dも,比較的に大きなサイズのMOSトランジスタ,より詳細には,大きなゲート幅のMOSトランジスタが使用される。これは,レイアウトの制約からI/Oバッファ13から内部回路11への距離は大きくならざるを得ず,したがって,インバータ53の出力に接続される配線の容量は,大きくなる傾向があるためである。
加えて,ワイヤ9には比較的に大きなサージが印加され得ることから,ESD保護素子54a,54bとしても,比較的に大きなサイズのMOSトランジスタが使用される。
第3 出力バッファの構成
図5は,チップ2に搭載される出力バッファ24の構成を示す回路図である。本実施の形態では,出力バッファ24の回路トポロジーは,図3のI/Oバッファ12と同一である。詳細には,出力バッファ24は,イネーブル端子付のインバータ41とESD保護回路42とを備えている。インバータ41は,PMOSトランジスタ41a,41b,NMOSトランジスタ41c,41dで構成され,ESD保護回路42は,パッド5と電源端子42cの間に接続されたESD保護素子42aと,パッド5と接地端子42dとの間に接続されたESD保護素子42bで構成されている。インバータ41の出力(即ち,パッド5)から,送信信号S2→1がチップ1に送信される。
図5は,チップ2に搭載される出力バッファ24の構成を示す回路図である。本実施の形態では,出力バッファ24の回路トポロジーは,図3のI/Oバッファ12と同一である。詳細には,出力バッファ24は,イネーブル端子付のインバータ41とESD保護回路42とを備えている。インバータ41は,PMOSトランジスタ41a,41b,NMOSトランジスタ41c,41dで構成され,ESD保護回路42は,パッド5と電源端子42cの間に接続されたESD保護素子42aと,パッド5と接地端子42dとの間に接続されたESD保護素子42bで構成されている。インバータ41の出力(即ち,パッド5)から,送信信号S2→1がチップ1に送信される。
出力バッファ24とI/Oバッファ12との相違点は,それらを構成するMOSトランジスタのサイズである。出力バッファ24を構成するPMOSトランジスタ41a,41b,NMOSトランジスタ41c,41dのサイズは,I/Oバッファ12を構成するPMOSトランジスタ51a,51b,NMOSトランジスタ51c,51dのサイズと異なっている。詳細には,出力バッファ24のPMOSトランジスタ41a,41b,NMOSトランジスタ41c,41dのゲート幅は,PMOSトランジスタ51a,51b,NMOSトランジスタ51c,51dのゲート幅よりも狭い。上述されているように,出力バッファ24のPMOSトランジスタ41a,41b,NMOSトランジスタ41c,41dのサイズが相対的に小さいこと(ゲート幅が狭いこと)は,送信信号S2→1の伝送速度の点で問題にはならない。PMOSトランジスタ41a,41b,NMOSトランジスタ41c,41dのサイズが小さいことは,むしろ,チップ面積の縮小のために有効である。
もう一つの相違点は,ESD保護素子のサイズである;出力バッファ24に含まれるESD保護素子42a,42bのサイズは,I/Oバッファ12に含まれるESD保護素子52a,52bのサイズよりも小さい。サイズが小さいESD保護素子を出力バッファに使用することは,チップ面積を縮小させるために好適である。既述の通り,出力バッファ24の出力にはパッケージの外部からサージが印加されないから,ESD保護素子42a,42bのサイズが小さいことは,ESD保護の観点からは問題にならない
チップ1に搭載される出力バッファ14についても同様である。図6に示されているように,出力バッファ14の回路トポロジーは,図3のI/Oバッファ12と同一である。出力バッファ14は,イネーブル端子付のインバータ43とESD保護回路44とを備えている。インバータ43は,PMOSトランジスタ43a,43b,NMOSトランジスタ43c,43dで構成され,ESD保護回路44は,パッド4と電源端子44cとの間に接続されたESD保護素子44aと,パッド4と接地端子44dとの間に接続されたESD保護素子44bで構成されている。インバータ43の出力から,送信信号S1→2がチップ2に送信される。
出力バッファ14を構成するPMOSトランジスタ43a,43b,NMOSトランジスタ43c,43dのサイズは,I/Oバッファ12を構成するPMOSトランジスタ51a,51b,NMOSトランジスタ51c,51dのサイズよりも小さい。PMOSトランジスタ41a,41b,NMOSトランジスタ41c,41dのサイズが相対的に小さいことは,送信信号S2→1の伝送速度の点で問題にはならず,むしろ,チップ面積の縮小のために有効である。加えて,出力バッファ14に含まれるESD保護素子44a,44bのサイズは,I/Oバッファ12に含まれるESD保護素子52a,52bのサイズよりも小さい。これは,ESD保護の観点からは問題にならない一方で,チップ面積を有効に縮小させる。
第4 電圧変換回路の構成
図7は,チップ1に搭載される電圧変換回路15の構成を示している。図7に示されているように,電圧変換回路15は,インバータ31とESD保護回路32とを備えている。
図7は,チップ1に搭載される電圧変換回路15の構成を示している。図7に示されているように,電圧変換回路15は,インバータ31とESD保護回路32とを備えている。
インバータ31は,電源端子31cと接地端子31dとの間に直列に接続された,PMOSトランジスタ31aとNMOSトランジスタ31bとで構成されている。PMOSトランジスタ31a,NMOSトランジスタ31bのゲートは共通に接続され,ドレインは共通に接続されている。PMOSトランジスタ31aとNMOSトランジスタ31bのゲートには,チップ2から送信される送信信号S2→1が入力され,PMOSトランジスタ31aとNMOSトランジスタ31bとの共通接続されたドレインから,内部回路11に供給すべき受信信号S2→1’が出力される。受信信号S2→1’は,その論理が送信信号S2→1と相補である信号である。
PMOSトランジスタ31aとNMOSトランジスタ31bとしては,電源電圧VDD1で動作するチップ1の内部回路11を構成するMOSトランジスタよりもゲート酸化膜が厚いMOSトランジスタが使用される。これは,PMOSトランジスタ31aとNMOSトランジスタ31bのゲートには,内部回路11の電源電圧VDD1よりも高い電圧が印加されるためである。ゲート酸化膜が厚いMOSトランジスタを使用することは,電圧変換回路15を保護するために重要である。
インバータ31の電源端子31cには電源電圧VDD1が供給されているから,電圧変換回路15が出力する受信信号S2→1’の信号レベルは,電源電圧VDD1と同一である。言い換えれば,電圧変換回路15は,信号レベルが電源電圧VDD2である送信信号S2→1を,信号レベルが電源電圧VDD1である送信信号S2→1’に変換する機能を有している。
ESD保護回路32は,パッド5と電源端子32cとの間に介設されたESD保護素子32aと,パッド5と接地端子32dとの間に介設されたESD保護素子32bとで構成されている。本実施の形態では,ESD保護素子32aとしては,ゲートがドレインに接続されたPMOSトランジスタが使用され,ESD保護素子32bとしては,ゲートがドレインに接続されたNMOSトランジスタが使用される。
電圧変換回路15のESD保護素子32a,32bのサイズは,I/Oバッファ13に含まれるESD保護素子54a,54bのサイズよりも小さい。これは,チップ面積を有効に縮小させる。既述の通り,電圧変換回路15の入力にはパッケージの外部からサージが印加されないから,ESD保護素子32a,32bのサイズが小さいことは,ESD保護の観点からは問題にならない;むしろ,送信信号S2→1の伝送速度を向上するために有効である。
図8は,チップ2に搭載される電圧変換回路25の構成を示す回路図である。電圧変換回路25は,インバータ33と,PMOSトランジスタ34a,34bと,NMOSトランジスタ35a,35bとを備えている。
インバータ33は,電源端子33cと接地端子33dとの間に直列に接続されているPMOSトランジスタ33aとNMOSトランジスタ33bとから構成されている。電源端子33cには,電源電圧VDD1が供給されている;電源端子33cに供給される駆動電圧は,チップ2の電源電圧VDD2ではないことに留意されたい。電源端子33cに電源電圧VDD1が供給されるから,インバータ33から出力される信号の信号レベルは,電源電圧VDD1に一致する。電源端子33cに供給される電源電圧VDD1は,チップ2の内部に搭載される降圧電源によって生成されることが可能であり,また,チップ1からチップ間接続バンプ3を介して供給されることも可能である。PMOSトランジスタ33aとNMOSトランジスタ33bのゲート酸化膜は,チップ2の内部回路21に使用されるMOSトランジスタのゲート酸化膜と同じ厚さのものである。電源電圧VDD2に最適化されたトランジスタ33a,33bを,電源電圧VDD2より低い電源電圧VDD1で動作させるためインバータ33からの出力波形は鈍ってしまうが,インバータ33の出力はNMOSトランジスタ35bのゲートに直接入力され,バンプのような大きな負荷容量を駆動することはないので,電圧変換回路25での遅延は小さなものである。
当業者には容易に理解されるように,インバータ33,PMOSトランジスタ34a,34bと,NMOSトランジスタ35a,35bとは,一般的なレベルシフタを構成している。PMOSトランジスタ34aとNMOSトランジスタ35aとは,電源端子36と接地端子37aとの間に直列に接続され,PMOSトランジスタ34bとNMOSトランジスタ35bとは,電源端子36と接地端子37bとの間に直列に接続されている。電源端子36には,チップ2の電源電圧VDD2が供給されている。PMOSトランジスタ34a及びNMOSトランジスタ35aのドレインは,PMOSトランジスタ34bのゲートに接続され,PMOSトランジスタ34b及びNMOSトランジスタ35bのドレインは,PMOSトランジスタ34aのゲートに接続されている。PMOSトランジスタ34b及びNMOSトランジスタ35bのドレインは,電圧変換回路25が受信信号S1→2’を出力する出力端子としても機能する。NMOSトランジスタ35aのゲートには,チップ1からの送信信号S1→2が供給され,NMOSトランジスタ35bのゲートには,インバータ33を介してチップ1からの送信信号S1→2が供給される。
PMOSトランジスタ34a,34bと,NMOSトランジスタ35a,35bのゲート酸化膜の厚さは,電源電圧VDD2で動作する内部回路21を構成するMOSトランジスタよりもゲート酸化膜が厚いMOSトランジスタが使用される。ゲートには内部回路21の電源電圧VDD2よりも低い電圧VDD1が印加されるためである。ゲート酸化膜が厚いMOSトランジスタを使用することは,トランジスタ34a,34b,35a,35bを保護するために重要である。
このような電圧変換回路25では,電源端子36に電源電圧VDD2が供給されているから,電圧変換回路25から出力される受信信号S1→2’の信号レベルは,電源電圧VDD2と同一である。言い換えれば,電圧変換回路25は,信号レベルが電源電圧VDD1である送信信号S1→2を,信号レベルが電源電圧VDD2である送信信号S1→2’に変換する機能を有している。
電圧変換回路25は,更に,パッド5に接続されているESD保護回路38を備えている。ESD保護回路38は,パッド5と電源端子38cとの間に介設されたESD保護素子38aと,パッド5と接地端子38dとの間に介設されたESD保護素子38bとで構成されている。本実施の形態では,ESD保護素子38aとしては,ゲートがドレインに接続されたPMOSトランジスタが使用され,ESD保護素子38bとしては,ゲートがドレインに接続されたNMOSトランジスタが使用される。
電圧変換回路15と同様に,電圧変換回路25のESD保護素子38a,38bのサイズは,I/Oバッファ13に含まれるESD保護素子54a,54bのサイズよりも小さい。これは,チップ面積を縮小するために好適である。既述の通り,電圧変換回路15の入力にはパッケージの外部からサージが印加されないから,ESD保護素子38a,38bのサイズが小さいことは,ESD保護の観点からは問題にならない;ESD保護素子38a,38bのサイズが小さいことは,むしろ,送信信号S1→2の伝送速度を向上するために有効である。
第5 まとめと補足
以上に説明されているように,本実施の形態のCOC型半導体集積回路装置10では,チップ1,2の間で交換される送信信号S1→2,S2→1の信号レベルが,送信側のチップの電源電圧に一致される;送信信号の信号レベルは,受信側のチップに設けられた電圧変換回路によって,受信側のチップの内部回路に対応する信号レベルに変換される。このようなアーキテクチャは,チップ1,2の間で入出力される送信信号S1→2,S2→1の伝送速度を維持しながら,サイズが小さな出力バッファ14,24を使用することを可能にする。より具体的には,出力バッファ14,24を構成するMOSトランジスタのサイズは,パッケージの外部に外部出力信号を出力するI/Oバッファ12を構成するMOSトランジスタのサイズよりも小さくされる。
以上に説明されているように,本実施の形態のCOC型半導体集積回路装置10では,チップ1,2の間で交換される送信信号S1→2,S2→1の信号レベルが,送信側のチップの電源電圧に一致される;送信信号の信号レベルは,受信側のチップに設けられた電圧変換回路によって,受信側のチップの内部回路に対応する信号レベルに変換される。このようなアーキテクチャは,チップ1,2の間で入出力される送信信号S1→2,S2→1の伝送速度を維持しながら,サイズが小さな出力バッファ14,24を使用することを可能にする。より具体的には,出力バッファ14,24を構成するMOSトランジスタのサイズは,パッケージの外部に外部出力信号を出力するI/Oバッファ12を構成するMOSトランジスタのサイズよりも小さくされる。
加えて,本実施の形態では,出力バッファ14,24に含まれるESD保護素子42a,42b,44a,44bとして,I/Oバッファ12に含まれるESD保護素子52a,52bよりもサイズが小さいESD保護素子が使用される。これは,チップ面積の縮小と共に,送信信号S1→2,S2→1の伝送速度の向上に有効である。
本発明は,その趣旨に反しない限り,本実施の構成に限定されない。特に,ESD保護素子としては,ゲートがドレインに接続されたPMOSトランジスタ,NMOSトランジスタ(オフトランジスタ)のみならず,保護ダイオードも使用され得ることに留意されるべきである。ESD保護素子のサイズとは,オフトランジスタが使用されるときには,当該オフトランジスタのゲート幅をいい,保護ダイオードが使用されるときには,当該保護ダイオードのPN接合の面積をいうことに留意されたい。
1,2:チップ
3:チップ間接続バンプ
4,5:パッド
6,7:外部接続パッド
8,9:ワイヤ
10:COC型半導体集積回路装置
11:内部回路
12,13:I/Oバッファ
14:出力バッファ
15:電圧変換回路
21:内部回路
24:出力バッファ
25:電圧変換回路
31:インバータ
31a:PMOSトランジスタ
31b:NMOSトランジスタ
31c:電源端子
31d:接地端子
32:ESD保護回路
32a,32b:ESD保護素子
32c:電源端子
32d:接地端子
33:インバータ
33a:PMOSトランジスタ
33b:NMOSトランジスタ
33c:電源端子
33d:接地端子
34a,34b:PMOSトランジスタ
35a,35b:NMOSトランジスタ
36:電源端子
37a,37b:接地端子
38:ESD保護回路
38a,38b:ESD保護素子
38c:電源端子
38d:接地端子
41:インバータ
41a,41b:PMOSトランジスタ
41c,41d:NMOSトランジスタ
42:ESD保護回路
42a,42b:ESD保護素子
42c:電源端子
42d:接地端子
43:インバータ
43a,43b:PMOSトランジスタ
43c,43d:NMOSトランジスタ
44:ESD保護回路
44a,44b:ESD保護素子
44c:電源端子
44d:接地端子
51:インバータ
51a,51b:PMOSトランジスタ
51c,51d:NMOSトランジスタ
52:ESD保護回路
52a,52b:ESD保護素子
52c:電源端子
52d:接地端子
53:インバータ
53a,53b:PMOSトランジスタ
53c,53d:NMOSトランジスタ
54:ESD保護回路
54a,54b:ESD保護素子
54c:電源端子
54d:接地端子
3:チップ間接続バンプ
4,5:パッド
6,7:外部接続パッド
8,9:ワイヤ
10:COC型半導体集積回路装置
11:内部回路
12,13:I/Oバッファ
14:出力バッファ
15:電圧変換回路
21:内部回路
24:出力バッファ
25:電圧変換回路
31:インバータ
31a:PMOSトランジスタ
31b:NMOSトランジスタ
31c:電源端子
31d:接地端子
32:ESD保護回路
32a,32b:ESD保護素子
32c:電源端子
32d:接地端子
33:インバータ
33a:PMOSトランジスタ
33b:NMOSトランジスタ
33c:電源端子
33d:接地端子
34a,34b:PMOSトランジスタ
35a,35b:NMOSトランジスタ
36:電源端子
37a,37b:接地端子
38:ESD保護回路
38a,38b:ESD保護素子
38c:電源端子
38d:接地端子
41:インバータ
41a,41b:PMOSトランジスタ
41c,41d:NMOSトランジスタ
42:ESD保護回路
42a,42b:ESD保護素子
42c:電源端子
42d:接地端子
43:インバータ
43a,43b:PMOSトランジスタ
43c,43d:NMOSトランジスタ
44:ESD保護回路
44a,44b:ESD保護素子
44c:電源端子
44d:接地端子
51:インバータ
51a,51b:PMOSトランジスタ
51c,51d:NMOSトランジスタ
52:ESD保護回路
52a,52b:ESD保護素子
52c:電源端子
52d:接地端子
53:インバータ
53a,53b:PMOSトランジスタ
53c,53d:NMOSトランジスタ
54:ESD保護回路
54a,54b:ESD保護素子
54c:電源端子
54d:接地端子
Claims (6)
- 電源電圧の異なるチップ間でチップ間接続バンプを介して信号を入出力するチップオンチップ型半導体集積回路装置であって,
電源電圧の低い側のチップは,電源電圧の高い側のチップから出力された信号の電位を変換して入力することを特徴とする
チップオンチップ型半導体集積回路装置。 - 請求項1に記載のチップオンチップ型半導体集積回路装置であって,
前記両チップのうちの一方のチップは,当該チップオンチップ型半導体集積回路装置の外部に信号を出力するための外部出力バッファと,他方のチップへ信号を出力する出力バッファを含み,
前記出力バッファを構成するトランジスタのサイズは,前記外部出力バッファを構成するトランジスタのサイズよりも小さいことを特徴とする
チップオンチップ型半導体集積回路装置。 - 請求項2に記載のチップオンチップ型半導体集積回路装置であって,
前記出力バッファを構成する前記トランジスタのゲート幅は,前記外部出力バッファを構成する前記トランジスタのゲート幅よりも狭い
チップオンチップ型半導体集積回路装置。 - 請求項2に記載のチップオンチップ型半導体集積回路装置であって,
前記出力バッファは,第1ESD保護素子を具備し,
前記外部出力バッファは,第2ESD保護素子を具備し,
前記第1ESD保護素子のサイズは,前記第2ESD保護素子のサイズよりも小さい
チップオンチップ型半導体集積回路装置。 - 請求項1に記載のチップオンチップ型半導体集積回路装置であって,
前記両チップの各々は,前記両チップ間において互いに異なる信号電位のハイレベルを他方のチップへ出力しあうことを特徴とする
チップオンチップ型半導体集積回路装置。 - 請求項1に記載のチップオンチップ型半導体集積回路装置であって,
前記両チップの各々は,他方のチップから出力された信号の信号電位を変換して入力する電圧変換回路を備えることを特徴とする
チップオンチップ型半導体集積回路装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004259795A JP2006080145A (ja) | 2004-09-07 | 2004-09-07 | チップオンチップ型半導体集積回路装置 |
US11/218,584 US20060050454A1 (en) | 2004-09-07 | 2005-09-06 | Chip-on-chip type semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004259795A JP2006080145A (ja) | 2004-09-07 | 2004-09-07 | チップオンチップ型半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006080145A true JP2006080145A (ja) | 2006-03-23 |
Family
ID=35995965
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004259795A Pending JP2006080145A (ja) | 2004-09-07 | 2004-09-07 | チップオンチップ型半導体集積回路装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20060050454A1 (ja) |
JP (1) | JP2006080145A (ja) |
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---|---|
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20101019 |