JP5635256B2 - 半導体装置及びその製造方法 - Google Patents
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Description
本発明は、半導体装置及びその製造方法に関する。
特許文献１（米国特許出願公開第２００４／２６２６６８１号明細書）に記載のように、従来から縦型トランジスタが提案されている。縦型トランジスタとは、半導体基板から上方に突出した柱状領域の上下にソース・ドレイン領域を設け、ＯＮ時には半導体基板の主面に対して垂直方向にチャネル領域が形成されるトランジスタを表す。
一方、近年、半導体装置の消費電流、特に待機電流の削減が求められるようになってきている。この待機電流の主要な部分は、半導体装置を構成するトラジスタのＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）によるものである。以下、Ｎ型チャネルトランジスタを例にとってＧＩＤＬの発生機構を説明する。トランジスタが休止状態にあるとき、ゲート電位はドレイン電位に比べて低く保持される。このときゲート電極−ドレイン領域の重なり部分（以下、オーバーラップ部分という）はディープデプレション状態となって電子−正孔対が発生する。電子−正孔対のうち、電子はドレイン領域へドリフトしてＧＩＤＬとして観測される。一方、正孔は基板へと拡散して基板電流となる。
縦型トランジスタでは、チャネル領域が半導体基板の主面と垂直な方向に形成される。そして、上部不純物拡散領域とゲート電極の重なり部分（オーバーラップ領域）が存在する。この点において、縦型トランジスタはプレーナトランジスタと何ら変わらない。このため、縦型トランジスタにおいても上記の機構によってＧＩＤＬが発生する。
ＧＩＤＬの発生を抑制する手段として、ゲート電極−上部不純物拡散領域の重なり部分を小さくする、又は、この重なり部分を無くした構造が考えられる。例えば、ゲート電極−上部不純物拡散領域の重なり部分を小さくしたトランジスタとして、図１Ａのトランジスタを挙げることができる。また、ゲート電極−上部不純物拡散領域の重なり部分を無くしたトランジスタとして、図１Ｂのトランジスタを挙げることができる。特許文献２（特開２００４−１５８５８５号公報）には、このような構造が開示されている。
特許文献２の構造では、ゲート電極に対して、上部不純物拡散領域を縦方向（すなわち、チャネル長方向）にオフセットさせることによって、ＧＩＤＬの発生を抑制している。しかしながら、この構造では、上部不純物拡散領域に対するゲートフリンジ電界の影響を皆無にすることができない。このため、ゲート電位を低くしていくと、やがてＧＩＤＬが発生する。そこで、ＧＩＤＬをより小さくするためには、ゲート電極−上部不純物拡散領域間のオフセット長をより大きく設定する必要がある。しかし、オフセット長が過度に大きいと、トランジスタとして機能しなくなってしまうという問題があった。
以上のように、ＧＩＤＬの抑制と、トランジスタ機能・性能との間には相反関係が存在していた。そして、従来のトランジスタでは、ＧＩＤＬの抑制とトランジスタ機能・性能を両立させるのは困難であった。
一実施形態は、
半導体領域と、前記半導体領域上に設けられた柱状領域と、前記柱状領域の側面上にゲート絶縁膜を介して形成されたゲート電極と、第１の不純物拡散領域とを有するトランジスタを備え、
前記第１の不純物拡散領域は、前記柱状領域の上部に前記柱状領域の側面から離間して形成されている半導体装置に関する。
半導体領域と、前記半導体領域上に設けられた柱状領域と、前記柱状領域の側面上にゲート絶縁膜を介して形成されたゲート電極と、第１の不純物拡散領域とを有するトランジスタを備え、
前記第１の不純物拡散領域は、前記柱状領域の上部に前記柱状領域の側面から離間して形成されている半導体装置に関する。
他の一実施形態は、
半導体領域と、前記半導体領域上に設けられた柱状領域と、を備える半導体基板と、
前記柱状領域の側面を覆うように設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記柱状領域の上部に、前記柱状領域の側面と離間するように設けられた第１の不純物拡散領域と、
前記半導体領域内に、前記柱状領域を囲むように設けられた第２の不純物拡散領域と、
を有するトランジスタを備える半導体装置に関する。
半導体領域と、前記半導体領域上に設けられた柱状領域と、を備える半導体基板と、
前記柱状領域の側面を覆うように設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記柱状領域の上部に、前記柱状領域の側面と離間するように設けられた第１の不純物拡散領域と、
前記半導体領域内に、前記柱状領域を囲むように設けられた第２の不純物拡散領域と、
を有するトランジスタを備える半導体装置に関する。
他の一実施形態は、
（１）半導体領域上に柱状領域を形成する工程と、
（２）前記半導体領域内に、前記柱状領域を囲むように第２の不純物拡散領域を形成する工程と、
（３）前記柱状領域の側面上にゲート絶縁膜を形成する工程と、
（４）前記ゲート絶縁膜上にゲート電極を形成する工程と、
（５）前記柱状領域の上部に、前記柱状領域の側面から離間するように第１の不純物拡散領域を形成する工程と、
を有する半導体装置の製造方法に関する。
（１）半導体領域上に柱状領域を形成する工程と、
（２）前記半導体領域内に、前記柱状領域を囲むように第２の不純物拡散領域を形成する工程と、
（３）前記柱状領域の側面上にゲート絶縁膜を形成する工程と、
（４）前記ゲート絶縁膜上にゲート電極を形成する工程と、
（５）前記柱状領域の上部に、前記柱状領域の側面から離間するように第１の不純物拡散領域を形成する工程と、
を有する半導体装置の製造方法に関する。
（付記）
（１）半導体領域と、前記半導体領域上に設けられた柱状領域と、前記柱状領域の側面及び上面上にゲート絶縁膜を介して形成されたゲート電極と、第１の不純物拡散領域と、第２の不純物拡散領域と、前記柱状領域上に第１の不純物拡散領域と接するように設けられた導電層と、前記柱状領域の上面上に設けられて前記導電層とゲート電極を絶縁するサイドウォール絶縁膜と、を有するトランジスタを備え、
前記第１の不純物拡散領域は、前記柱状領域の上部に前記柱状領域の側面から離間して形成されている半導体装置。
（１）半導体領域と、前記半導体領域上に設けられた柱状領域と、前記柱状領域の側面及び上面上にゲート絶縁膜を介して形成されたゲート電極と、第１の不純物拡散領域と、第２の不純物拡散領域と、前記柱状領域上に第１の不純物拡散領域と接するように設けられた導電層と、前記柱状領域の上面上に設けられて前記導電層とゲート電極を絶縁するサイドウォール絶縁膜と、を有するトランジスタを備え、
前記第１の不純物拡散領域は、前記柱状領域の上部に前記柱状領域の側面から離間して形成されている半導体装置。
（２）半導体領域と、前記半導体領域上に設けられた柱状領域と、を備える半導体基板と、
前記柱状領域の側面を覆うように設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に接触するように、前記柱状領域の側面上から上面上まで延在するゲート電極と、
前記柱状領域の上部に、前記柱状領域の側面と離間するように設けられた第１の不純物拡散領域と、
前記半導体領域内に、前記柱状領域を囲むように設けられた第２の不純物拡散領域と、
前記柱状領域上に前記第１の不純物拡散領域と接するように設けられた導電層と、
前記柱状領域の上面上に設けられ、前記導電層とゲート電極を絶縁するサイドウォール絶縁膜と、
を有するトランジスタを備える半導体装置。
前記柱状領域の側面を覆うように設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に接触するように、前記柱状領域の側面上から上面上まで延在するゲート電極と、
前記柱状領域の上部に、前記柱状領域の側面と離間するように設けられた第１の不純物拡散領域と、
前記半導体領域内に、前記柱状領域を囲むように設けられた第２の不純物拡散領域と、
前記柱状領域上に前記第１の不純物拡散領域と接するように設けられた導電層と、
前記柱状領域の上面上に設けられ、前記導電層とゲート電極を絶縁するサイドウォール絶縁膜と、
を有するトランジスタを備える半導体装置。
（３）更に、前記導電層に接続されたキャパシタを備える上記（１）又は（２）に記載の半導体装置。
（４）半導体領域と、前記半導体領域の主面と平行な第１及び第２の方向にマトリクス配置され前記主面上に設けられた柱状領域と、前記柱状領域の側面上にゲート絶縁膜を介して形成されたゲート電極と、第１の不純物拡散領域と、第２の不純物拡散領域とを有するトランジスタを備え、
前記第１の不純物拡散領域は、前記柱状領域の上部に前記柱状領域の側面から離間して形成され、
前記第１の方向に隣接する第２の不純物拡散領域同士を互いに短絡させる複数の下部電極が形成されることを特徴とする半導体装置。
前記第１の不純物拡散領域は、前記柱状領域の上部に前記柱状領域の側面から離間して形成され、
前記第１の方向に隣接する第２の不純物拡散領域同士を互いに短絡させる複数の下部電極が形成されることを特徴とする半導体装置。
（５）半導体領域と、前記半導体領域の主面上に設けられた柱状領域と、前記柱状領域の側面上にゲート絶縁膜を介して形成されたゲート電極と、第１の不純物拡散領域と、第２の不純物拡散領域とを有するトランジスタを備え、
前記第１の不純物拡散領域は、前記柱状領域の上部に前記柱状領域の側面から離間して形成され、
前記第２の不純物拡散領域は、前記柱状領域の前記下部の外周部分に形成されており、前記柱状領域の前記下部の中心部分には、前記チャネル領域と前記半導体領域とを繋ぐ放電層が形成されることを特徴とする半導体装置。
前記第１の不純物拡散領域は、前記柱状領域の上部に前記柱状領域の側面から離間して形成され、
前記第２の不純物拡散領域は、前記柱状領域の前記下部の外周部分に形成されており、前記柱状領域の前記下部の中心部分には、前記チャネル領域と前記半導体領域とを繋ぐ放電層が形成されることを特徴とする半導体装置。
（６）更に、前記第１の不純物拡散領域に接続されたキャパシタを備える上記（４）又は（５）に記載の半導体装置。
（７）同一基板上に駆動電圧が相対的に大きい高耐圧トランジスタと駆動電圧が相対的に小さい低耐圧トランジスタとを混載してなる半導体装置であって、
前記低耐圧トランジスタは、半導体領域と、前記半導体領域上に設けられた柱状領域と、前記柱状領域の側面上にゲート絶縁膜を介して形成されたゲート電極と、第１の不純物拡散領域と、第２の不純物拡散領域とを備え、前記第１の不純物拡散領域は、前記柱状領域の上部に前記柱状領域の側面から離間して形成された単一の単位トランジスタによって形成され、
前記高耐圧トランジスタは、前記低耐圧トランジスタを構成する単位トランジスタの柱状領域の高さと同じ高さの半導体の柱状領域を有する複数の単位トランジスタの第１の不純物拡散領域及び第２の不純物拡散領域を直列に接続し、且つ前記複数の単位トランジスタのゲート電極同士を電気的に接続することによって形成されていることを特徴とする半導体装置。
前記低耐圧トランジスタは、半導体領域と、前記半導体領域上に設けられた柱状領域と、前記柱状領域の側面上にゲート絶縁膜を介して形成されたゲート電極と、第１の不純物拡散領域と、第２の不純物拡散領域とを備え、前記第１の不純物拡散領域は、前記柱状領域の上部に前記柱状領域の側面から離間して形成された単一の単位トランジスタによって形成され、
前記高耐圧トランジスタは、前記低耐圧トランジスタを構成する単位トランジスタの柱状領域の高さと同じ高さの半導体の柱状領域を有する複数の単位トランジスタの第１の不純物拡散領域及び第２の不純物拡散領域を直列に接続し、且つ前記複数の単位トランジスタのゲート電極同士を電気的に接続することによって形成されていることを特徴とする半導体装置。
（８）更に、前記第１の不純物拡散領域に接続されたキャパシタを備える上記（７）に記載の半導体装置。
トランジスタを備えた半導体装置において、トランジスタのＧＩＤＬを抑制することができる。
本発明の課題を解決する技術思想の代表的な例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。
図２１は、本発明の半導体装置の一例を説明する断面図である。図２１に例示されるように、本発明の半導体装置は、縦型のトランジスタを有する。この縦型のトランジスタは、半導体領域３と、柱状領域３ａと、柱状領域の側面１８上に順にゲート絶縁膜７及びゲート電極９を有する。ゲート電極９は、柱状領域の側面１８上からその一部が柱状領域の上面１９上まで延在している。
柱状領域３ａの上部には、第１の不純物拡散領域１１が設けられている。この第１の不純物拡散領域１１は、柱状領域の側面１８と離間するように設けられている。第２の不純物拡散領域６は、半導体領域３内に、柱状領域３ａを囲むように設けられている。
柱状領域の第１の不純物拡散領域１１上には、コンタクトプラグ１２が設けられている。柱状領域の上面１９上において、コンタクトプラグ１２とゲート電極９の間には、サイドウォール絶縁膜１が設けられている。
このように第１の不純物拡散領域１１は、柱状領域の側面１８と離間するように設けられている。このため、第１の不純物拡散領域１１は、柱状領域３ａの側面１８の直下には存在しない。また、柱状領域の上面１９上においてサイドウォール絶縁膜１が介在することにより、ゲート電極９は、チャネル長方向と垂直な方向２３において、第１の不純物拡散領域１１と重なる部分（オーバーラップ領域）が存在せず、かつ第１の不純物拡散領域１１との間に所定の間隔（オフセット）が設けられる。
本発明によるＧＩＤＬの抑制効果は、第１の不純物拡散領域１１をドレイン領域として使用する構成でのみ得られる。すなわち、第２の不純物拡散領域６をドレイン領域とする構成ではＧＩＤＬの抑制効果は得られない。
以下、Ｎ型トランジスタを例にとって、ＧＩＤＬの抑制機構を説明する。この場合、シリコン基板３はＰ型となる。休止状態において、ゲート電位は十分低い値に設定される。このとき、シリコン基板３のうち柱状領域の上面１９および柱状領域の側面１８は蓄積状態となる。よって、ゲート電極９から発生した電気力線は、全てシリコン基板３（より詳細には柱状領域の上面１９および柱状領域の側面１８）で終端し、第１の不純物拡散領域１１には及ばない。換言するならば、ゲート電位が十分低いとき、ゲート電極９による電界はシリコン基板３によって完全に遮蔽され、第１の不純物拡散領域１１に悪影響を及ぼすことがない。以上より、本発明のトランジスタでは、原理的にＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）が発生しない。
次にトランジスタの機能・性能について説明する。縦型トランジスタは、柱状領域の膜厚Ｌ１その他の設計パラメータを適当に選択することにより完全空乏型素子として機能する。完全空乏型素子では、ＯＮ時に、ゲート電極で囲われた柱状領域３ａの全体がチャネル領域となる。このため、第１の不物拡散領域がチャネル長方向と垂直な方向２３にオフセットしていても、トランジスタの機能的・性能的損失は発生せず正常に機能する。
なお、トランジスタが完全空乏型となるか、部分空乏型となるかは、柱状領域３ａの膜厚Ｌ１（ピラー径；柱状領域の側面と垂直な方向２３の、柱状領域３ａの厚さ）と最大空乏層幅Ｌ２との関係で決まる。すなわち、半導体層の膜厚Ｌ１が最大空乏層幅Ｌ２よりも薄いと完全空乏型となり、半導体領域の膜厚Ｌ１が最大空乏層幅Ｌ２よりも厚いと部分空乏型となる。
また、シリコン基板を使用する場合の最大空乏層幅Ｌ２は下記（Ａ）、（Ｂ）式で与えられる。
Ｌ２＝（２εsiε0２φF／ｑＮA）1/2 （Ａ）
φF＝（ｋＴ／ｑ）ｌｎ（ＮA／ｎi） （Ｂ）
（ここで、εsi：シリコンの比誘電率、ε0：真空の誘電率、ｑ：素電荷、ＮA：シリコン基板中の不純物濃度、ｋ：ボルツマン定数、Ｔ：温度、ｎi：真正キャリア濃度）。
Ｌ２＝（２εsiε0２φF／ｑＮA）1/2 （Ａ）
φF＝（ｋＴ／ｑ）ｌｎ（ＮA／ｎi） （Ｂ）
（ここで、εsi：シリコンの比誘電率、ε0：真空の誘電率、ｑ：素電荷、ＮA：シリコン基板中の不純物濃度、ｋ：ボルツマン定数、Ｔ：温度、ｎi：真正キャリア濃度）。
従って、完全空乏型のトランジスタとするためには、柱状領域３ａの膜厚Ｌ１と不純物濃度ＮAを制御すればよいこととなる。ここで、不純物濃度ＮAを通常、使用される濃度に設定した場合、完全空乏型のトランジスタとするためには、柱状領域３ａの膜厚Ｌ１（ピラー径）を制御すれば良いこととなる。従って、完全空乏型のトランジスタとするためにはピラー径は小さい方が好ましい。より好ましくは、ピラー径が、柱状領域３ａの高さの２倍以下の太さであるのが良い。なお、ピラー径（柱状領域の側面と垂直な方向２３の、柱状領域３ａの厚さ）が一定ではない場合（例えば、柱状領域３ａの断面が長方形となり、長辺と短辺の長さが異なる場合）、最も小さなピラー径が、柱状領域３ａの高さＬの２倍以下の太さであることが好ましい。例えば、ピラー径は３０〜５０ｎｍ、柱状領域の高さは１００〜１５０ｎｍとすることができる。
また、米国特許出願公開第２００８／０２５８２０９号明細書（特開２００８−１４０９９６号公報）、米国特許出願公開第２００９／００８５０８８号明細書（特開２００９−８８１３４号公報）、及び米国特許出願公開第２００８／０２９６６７７号明細書（特開２００８−３００６２３号公報）には縦型トランジスタに関する構成が開示されており、その全体を参照により本明細書に組み込む。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
（実施例１）
まず、シリコン基板３を用意し、このシリコン基板３内に活性領域（以下の図中では活性領域のみを示すこととし、図中において活性領域を特に明示しない）を形成した。次に、活性領域内に柱状領域３ａを形成した。
まず、シリコン基板３を用意し、このシリコン基板３内に活性領域（以下の図中では活性領域のみを示すこととし、図中において活性領域を特に明示しない）を形成した。次に、活性領域内に柱状領域３ａを形成した。
柱状領域３ａの形成では、まず、基板３の全面に保護絶縁膜であるシリコン酸化膜２及びハードマスクであるシリコン窒化膜１を形成した（図２）。特に限定されるものではないが、シリコン酸化膜２及びシリコン窒化膜１は、ＣＶＤ法で形成することができる。また、シリコン酸化膜２の膜厚は約５ｎｍ、シリコン窒化膜１の膜厚は約１２０ｎｍであることが好ましい。
その後、シリコン酸化膜２及びシリコン窒化膜１をパターニングした。これにより、柱状領域３ａを形成すべき領域及び活性領域よりも外側の領域にあるシリコン酸化膜２及びシリコン窒化膜１を残して、それ以外を除去した（図３）。
さらに、こうしてパターニングされたシリコン酸化膜２及びシリコン窒化膜１を用いて、活性領域の露出面をドライエッチングにより掘り下げた。このエッチング工程により、活性領域の露出面に凹部が形成され、掘り下げられなかった部分はシリコン基板３の主面に対してほぼ垂直な柱状領域３ａとなった。
次に、柱状領域３ａの側面に絶縁膜４を形成した（図４）。絶縁膜４は、シリコン酸化膜２及びシリコン窒化膜１を残したまま、活性領域の露出面を熱酸化により保護した後、シリコン窒化膜を形成し、さらにこのシリコン窒化膜をエッチバックすることより形成することができる。これにより、活性領域の内周面と、柱状領域３ａの側面が絶縁膜４に覆われた状態となった。
次に、活性領域の露出面（活性領域の底面）に、熱酸化によりシリコン酸化膜５を形成した（図５）。このとき、柱状領域３ａの上面及び側面は、それぞれシリコン酸化膜２及びシリコン窒化膜１、並びに絶縁膜４によって覆われているため、熱酸化されることはない。特に限定されるものではないが、シリコン酸化膜５の膜厚は約３０ｎｍであることが好ましい。
次に、柱状領域３ａの下部に第２の不純物拡散領域６を形成した（図６）。第２の不純物拡散領域６は、活性領域の表面に形成されたシリコン酸化膜５を介して、シリコン基板中の不純物とは反対の導電型を有する不純物をイオン注入することにより形成することができる。
次に、絶縁膜４をウェットエッチングにより除去した（図７）。これにより、活性領域の底面に形成されたシリコン酸化膜５、及び柱状領域３ａの側面が露出した状態となった。この時、柱状領域３ａの上面は、シリコン酸化膜２及びシリコン窒化膜１で覆われたままとなった。
次に、シリコン酸化膜２及びシリコン窒化膜１を残したまま、柱状領域３ａの側面にゲート絶縁膜７を形成した（図８）。ゲート絶縁膜７は熱酸化により形成することができ、これらの膜厚は約５ｎｍであることが好ましい。
次に、等方性エッチングによりシリコン窒化膜１のサイズを小さくした（図９）。
次に、ポリシリコン膜からなるゲート電極９を形成した。ゲート電極９は、シリコン窒化膜１を残したまま、基板全面に約３０ｎｍの膜厚を有するポリシリコン膜９をＣＶＤ法により形成した後、ポリシリコン膜をエッチバックすることにより形成した（図１０）。これにより、ゲート電極９が柱状領域３ａの側面上から上面まで延在して形成された状態となった。
なお、ゲート電極９としては、金属膜からなる単層膜としたり、ポリシリコン膜と金属膜との多層膜としても良い。ゲート電極用の金属膜には、タングステン（Ｗ）や窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属を用いることができる。
次に、基板全面にシリコン酸化膜からなる層間絶縁膜１０を形成した後、層間絶縁膜１０の表面をＣＭＰ法により研磨して平坦化した（図１１）。このとき、シリコン窒化膜１がＣＭＰストッパーとしての役割を果たすので、層間絶縁膜１０の膜厚を確実に制御することができる。
次に、柱状領域３ａの上方に設けられたシリコン窒化膜１及びシリコン酸化膜２の一部を選択的に除去してコンタクトホール（開口部）Ａを形成した（図１２）。コンタクトホールＡの形成では、まず基板全面にマスク酸化膜（図示していない）を形成した。マスク酸化膜はＣＶＤ法により形成することができ、マスク酸化膜の膜厚は約５ｎｍであることが好ましい。次に、柱状領域３ａの上方に形成されたシリコン窒化膜１の一部が露出するように、マスク酸化膜をパターニングした。その後、ドライエッチング又はウェットエッチングにより、露出したシリコン窒化膜１及びシリコン酸化膜２の一部を除去することにより、柱状領域３ａを底面とするスルーホールＡを形成した。
次に、柱状領域３ａの上部に第１の不純物拡散領域１１を形成した（図１３）。第１の不純物拡散領域１１は、柱状領域３ａの上部に形成したシリコン窒化膜１を介して、柱状領域３ａの不純物と逆の導電型を有する低濃度の不純物をイオン注入することにより形成することができる。この際、第１の不純物拡散領域１１が柱状領域３ａの側面から離間されるように、イオン注入の条件を設定する。また、イオン注入の条件を調節することにより、第１の不純物拡散領域１１とゲート電極９との間に重なり部分（オーバーラップ領域）が生じないようにする。
次に、パターニングによりコンタクトホール（開口部）Ｂ及びＣを形成した（図１４）。コンタクトホールＢ及びＣは、柱状領域３ａの隣に設けられた活性領域内の空き領域に形成され、層間絶縁膜１０を貫通して、それぞれ第２の不純物拡散領域６及びゲート電極９まで達している。
次に、コンタクトホールＡ〜Ｃ内にポリシリコンを埋め込むことにより、コンタクトプラグ１２及び１３を形成した。このコンタクトプラグ１２は第１の不純物拡散領域１１に接続され、コンタクトプラグ１３は第２の不純物拡散領域６及びゲート電極９に接続される。
上記の工程により、本実施例の、縦型トランジスタを備えた半導体装置を製造することができた。図１５は、この半導体装置を表す断面図である。また、図１６及び１７は、それぞれ図１５の半導体装置のＣ−Ｃ方向及びＤ−Ｄ方向の断面図である。なお、第２の不純物拡散領域６は、図１５のＣ−Ｃ方向及びＤ−Ｄ方向の断面には存在しないが、半導体装置の全体構成を理解しやすいように、図１６及び１７中に示した。図１６に示すように、本実施例の半導体装置は、第１の不純物拡散領域１１が柱状領域３ａの側面１８と離間して形成されている。このため、第１の不純物拡散領域１１は、柱状領域３ａの側面１８の直下には存在しない。また、図１７に示すように、ゲート電極６は柱状領域３ａ上面の上方において、その間にシリコン窒化膜１を介在させることにより、コンタクトプラグ１２とは離間して形成されている。図１６中の第１の不純物拡散領域１１の断面と図１７中のコンタクトプラグ１２の断面の位置及び大きさは実質的に同一である。従って、ゲート電極６は、チャネル長方向と垂直な方向において第１の不純物拡散領域１１と重なる部分（オーバーラップ領域）が存在せず、ゲート電極６と第１の不純物拡散領域１１の間にはチャネル長方向と垂直な方向に所定の間隔（オフセット）が設けられる。
本実施例では、第１の不純物拡散領域１１がドレイン領域の場合にＧＩＤＬの抑制効果を得ることができる。すなわち、Ｎ型トランジスタを例にとると、休止状態において、ゲート電位は十分低い値に設定される。このとき、シリコン基板３のうち柱状領域の上面１９および柱状領域の側面１８は蓄積状態となる。よって、ゲート電極９から発生した電気力線は、全て柱状領域の上面１９および柱状領域の側面１８で終端し、第１の不純物拡散領域１１には及ばない。以上より、本実施例のトランジスタでは、原理的にＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）が発生しない。
図１８は、本実施例のトランジスタ（図１５〜１７）と、従来のトランジスタ（図１Ａ及び１Ｂ）におけるゲート電圧とＧＩＤＬの関係を模式的に表した図である。図１８に示すように、ゲート電圧＜Ｖ1のとき、本実施例ではＧＩＤＬは一定の低い値を示すのに対して、図１Ａ及び１Ｂのトランジスタは本実施例よりも大きなＧＩＤＬを示した。また、ゲート電圧≧Ｖ1のとき、本実施例と図１Ａ及び１ＢのトランジスタのＧＩＤＬは同じ値を示した。
また、本実施例のトランジスタは、横方向寸法（柱状領域３ａの側面と垂直な方向の、柱状領域３ａの厚さ；ピラー径）が小さいため（５０ｎｍ）、完全空乏化素子となる。この結果、ゲート電極で囲われた柱状領域３ａの全体がチャネル領域として機能するため、第１の不純物拡散領域１１がチャネル長方向に垂直な方向にオフセットしていても、トランジスタに機能的・性能的損失は発生しない。
（実施例２）
本実施例は、ＤＲＡＭ素子のメモリセルを有する半導体装置に関するものである。図１９に示すように、トランジスタＴｒ１と、トランジスタＴｒ１の第１不純物拡散領域１１にコンタクトプラグ１２、１５を介して接続されたキャパシタ素子１６とから、メモリセルが概略構成されている。
本実施例は、ＤＲＡＭ素子のメモリセルを有する半導体装置に関するものである。図１９に示すように、トランジスタＴｒ１と、トランジスタＴｒ１の第１不純物拡散領域１１にコンタクトプラグ１２、１５を介して接続されたキャパシタ素子１６とから、メモリセルが概略構成されている。
トランジスタＴｒ１の第２の不純物拡散領域６には、コンタクトプラグ１３に接続されている。コンタクトプラグ１３は、コンタクトプラグ１４を介してビット線１７に接続されている。なお、ＤＲＡＭ素子は、複数のメモリセルから構成されているが、図１９では、概略的に１つのメモリセルのみを示す。
層間絶縁膜２１上には、層間絶縁膜２２が形成されている。層間絶縁膜２２を貫通して、コンタクトプラグ１５と接続するようにキャパシタ素子１６が形成されている。
下部電極、誘電体膜、上部電極を順に形成することによってキャパシタ素子１６が形成されている。すなわち、窒化チタン膜を用いて下部電極と上部電極を形成し、これらの電極の間に誘電体膜を形成する。
キャパシタ素子１６の上部電極には、所定の電位が与えられており、キャパシタ素子に保持された電荷の有無を判定することによって、情報の記憶動作を行うＤＲＡＭ素子として機能する。
本実施例のように縦型トランジスタを用いることにより、トランジスタの占有面積を小さくして微細化することができる。また、実施例１と同様に、トランジスタのＧＩＤＬを抑制することによって、動作特性に優れたＤＲＡＭ素子とすることが可能となる。
（実施例３）
図２０は、本実施例のデータ処理システムの概略構成図である。データ処理システムには、演算処理デバイス３２とＤＲＡＭ素子３３が含まれており、システムバス３５を介して相互に接続されている。
図２０は、本実施例のデータ処理システムの概略構成図である。データ処理システムには、演算処理デバイス３２とＤＲＡＭ素子３３が含まれており、システムバス３５を介して相互に接続されている。
演算処理デバイス３２は、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）や、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）等である。ＤＲＡＭ素子３３は、実施例２で説明した方法で形成したメモリセルを備えている。
また、固定データの格納用に、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）３４がシステムバス３５に接続されていてもよい。システムバス３５は簡便のため１本しか記載していないが、必要に応じてコネクタなどを介し、シリアルないしパラレルに接続される。また各デバイスは、システムバス３５を介さずに、ローカルなバスによって相互に接続されてもよい。
また、データ処理システムでは、必要に応じて、不揮発性記憶デバイス３６、入出力装置３７がシステムバス３５に接続される。不揮発性記憶デバイスとしては、ハードディスクや光ドライブ、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）などを利用できる。
入出力装置３７には、例えば液晶ディスプレイなどの表示装置や、キーボード等のデータ入力装置が含まれる。データ処理システムの各構成要素の個数は、図２０では簡略化のため１つの記載にとどめているが、それに限定されず、全てまたはいずれかが複数個の場合も含まれる。データ処理システムには、例えばコンピュータシステムを含むが、これに限定されない。
１ シリコン窒化膜
２、５ シリコン酸化膜
３ 半導体領域
３ａ 柱状領域
４ 絶縁膜
６ 第２の不純物拡散領域
７ ゲート絶縁膜
９ ゲート電極
１０、２１、２２ 層間絶縁膜
１１ 第１の不純物拡散領域
１２、１３、１４、１５ コンタクトプラグ
１６ キャパシタ素子
１７ ビット線
１８ 柱状領域の側面
１９ 柱状領域の上面
２０ チャネル長方向
２３ チャネル長方向と垂直な方向
３２ 演算処理デバイス３２
３３ ＤＲＡＭ素子
３４ ＲＯＭ
３５ システムバス
３６ 不揮発性記憶デバイス
３７ 入出力装置
Ａ、Ｂ、Ｃ コンタクトホール（開口部）
Ｔｒ トランジスタ
２、５ シリコン酸化膜
３ 半導体領域
３ａ 柱状領域
４ 絶縁膜
６ 第２の不純物拡散領域
７ ゲート絶縁膜
９ ゲート電極
１０、２１、２２ 層間絶縁膜
１１ 第１の不純物拡散領域
１２、１３、１４、１５ コンタクトプラグ
１６ キャパシタ素子
１７ ビット線
１８ 柱状領域の側面
１９ 柱状領域の上面
２０ チャネル長方向
２３ チャネル長方向と垂直な方向
３２ 演算処理デバイス３２
３３ ＤＲＡＭ素子
３４ ＲＯＭ
３５ システムバス
３６ 不揮発性記憶デバイス
３７ 入出力装置
Ａ、Ｂ、Ｃ コンタクトホール（開口部）
Ｔｒ トランジスタ
Claims (12)
- 半導体領域と、前記半導体領域上に設けられた柱状領域と、前記柱状領域の側面上にゲート絶縁膜を介して形成されたゲート電極と、第１の不純物拡散領域とを有するトランジスタを備えた半導体装置であって、
前記第１の不純物拡散領域は、前記柱状領域の上部に前記柱状領域の側面から離間して形成され、
前記ゲート電極は、前記柱状領域の側面上から上面上まで延在し、
半導体装置は更に、
前記第１の不純物拡散領域上に設けられたコンタクトプラグと、
前記柱状領域の上面上において、前記ゲート電極とコンタクトプラグの間に設けられたサイドウォール絶縁膜と、
を有する半導体装置。 - 半導体領域と、前記半導体領域上に設けられた柱状領域と、を備える半導体基板と、
前記柱状領域の側面を覆うように設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記柱状領域の上部に、前記柱状領域の側面と離間するように設けられた第１の不純物拡散領域と、
前記半導体領域内に、前記柱状領域を囲むように設けられた第２の不純物拡散領域と、
を有するトランジスタを備える半導体装置。 - 前記トランジスタは、完全空乏型のトランジスタである請求項１又は２に記載の半導体装置。
- 前記柱状領域の側面と垂直な方向における柱状領域の寸法は、前記柱状領域の高さの２倍以下である請求項３に記載の半導体装置。
- 前記ゲート電極は、前記柱状領域の側面上から上面上まで延在し、
前記ゲート電極は、前記柱状領域の上面上において、前記第１の不純物拡散領域の上方に位置しないように配置される請求項２〜４の何れか１項に記載の半導体装置。 - 更に、
前記第１の不純物拡散領域上に設けられたコンタクトプラグと、
前記柱状領域の上面上において、前記ゲート電極とコンタクトプラグの間に設けられたサイドウォール絶縁膜と、
を有する請求項５に記載の半導体装置。 - 更に、
前記第１の不純物拡散領域に接続されたキャパシタと、
前記半導体領域内に設けられた第２の不純物拡散領域に接続されたビット線と、
を有し、
前記トランジスタ及びキャパシタは、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリセルを構成する請求項１〜６の何れか１項に記載の半導体装置。 - （１）半導体領域上に柱状領域を形成する工程と、
（２）前記半導体領域内に、前記柱状領域を囲むように第２の不純物拡散領域を形成する工程と、
（３）前記柱状領域の側面上にゲート絶縁膜を形成する工程と、
（４）前記ゲート絶縁膜上にゲート電極を形成する工程と、
（５）前記柱状領域の上部に、前記柱状領域の側面から離間するように第１の不純物拡散領域を形成する工程と、
を有する半導体装置の製造方法。 - 前記工程（４）において、
前記ゲート電極は、前記柱状領域の側面上から上面上まで延在し、
前記ゲート電極は、前記柱状領域の上面上において、前記第１の不純物拡散領域の上方に位置しないように形成される、請求項８に記載の半導体装置の製造方法。 - 更に、
前記工程（４）よりも前に、前記柱状領域の上面の一部の上に絶縁膜を形成する工程と、
前記工程（４）と（５）の間に、前記柱状領域の上部が露出するように前記絶縁膜の一部を除去してサイドウォール絶縁膜とする工程と、
前記工程（５）の後に、前記第１の不純物拡散領域に接するように、前記柱状領域上にコンタクトプラグを形成する工程と、
を有し、
前記工程（４）において、
ゲート電極材料を堆積させた後、エッチバックを行うことにより前記ゲート電極を形成し、
前記工程（５）において、
前記サイドウォール絶縁膜をマスクに用いて、前記柱状領域の上部に不純物をイオン注入することにより、前記第１の不純物拡散領域を形成する請求項９に記載の半導体装置の製造方法。 - 前記工程（１）において、
前記柱状領域の側面と垂直な方向における柱状領域の寸法は、前記柱状領域の高さの２倍以下となるように、前記柱状領域を形成する請求項８〜１０の何れか１項に記載の半導体装置の製造方法。 - 前記工程（５）の後に更に、
前記第１の不純物拡散領域に接続されるようにキャパシタを形成する工程と、
前記第２の不純物拡散領域に接続されるようにビット線を形成する工程と、
を有し、
前記トランジスタ及びキャパシタは、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリセルを構成する請求項８〜１１の何れか１項に記載の半導体装置の製造方法。
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