CN107808901B - 半导体元件及其制造方法 - Google Patents

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Abstract

本发明公开一种半导体元件及其制造方法。此半导体元件包括半导体主体、第一掺杂区、第二掺杂区、栅极以及介电层。半导体主体配置于介电基底上，且具有突出部分、第一部分与第二部分，其中所述第一部分与所述第二部分分别配置于所述突出部分的相对两侧。第一掺杂区配置于所述突出部分的顶部中。第二掺杂区配置于所述第一部分的远离所述突出部分的末端中。栅极配置于所述第一部分上且邻近所述突出部分。介电层配置于所述栅极与所述突出部分之间以及所述栅极与所述第一部分之间。

Description

半导体元件及其制造方法
技术领域
本发明涉及一种半导体元件及其制造方法，且特别是涉及一种可作为金属氧化物半导体晶体管(MOSFET)或动态随机存取存储器(DRAM)的半导体元件及其制造方法。
背景技术
在一般的半导体装置中，通常会具有独立的动态随机存取存储器与金属氧化物半导体晶体管，以进行数据存储与传输。然而，由于动态随机存取存储器与金属氧化物半导体晶体管为两个独立的元件，因此在数据的传输上往往会有延迟的现象产生。特别是对于大数据(big data)的处理来说，上述的延迟现象将造成半导体装置的效能降低。此外，由于动态随机存取存储器与金属氧化物半导体晶体管为两个独立的元件，因此对于半导体装置的微型化以及生产成本的控制也会造成一定程度的影响。
发明内容
本发明提供一种半导体元件，其可作为金属氧化物半导体晶体管或动态随机存取存储器。
本发明另提供一种半导体元件的制造方法，其可制造可作为金属氧化物半导体晶体管或动态随机存取存储器的半导体元件。
本发明的半导体元件包括半导体主体、第一掺杂区、第二掺杂区、栅极以及介电层。半导体主体配置于介电基底上，且具有突出部分、第一部分与第二部分，其中所述第一部分与所述第二部分分别配置于所述突出部分的相对两侧。第一掺杂区配置于所述突出部分的顶部中。第二掺杂区配置于所述第一部分的远离所述突出部分的末端中。栅极配置于所述第一部分上且邻近所述突出部分。介电层配置于所述栅极与所述突出部分之间以及所述栅极与所述第一部分之间。
在本发明的半导体元件的一实施例中，上述的突出部分的宽度例如介于所述半导体元件的通道长度的1/4至1/3之间。
本发明的半导体元件包括配置于介电基底上且对称设置的第一半导体结构与第二半导体结构。第一半导体结构与第二半导体结构各自包括半导体主体、第一掺杂区、第二掺杂区、栅极以及介电层。半导体主体配置于介电基底上，且具有突出部分、第一部分与第二部分，其中所述第一部分与所述第二部分分别配置于所述突出部分的相对两侧。第一掺杂区配置于所述突出部分的顶部中。第二掺杂区配置于所述第一部分的远离所述突出部分的末端中。栅极配置于所述第一部分上且邻近所述突出部分。介电层配置于所述栅极与所述突出部分之间以及所述栅极与所述第一部分之间。
在本发明的半导体元件的一实施例中，在所述第一半导体结构与所述第二半导体结构中的突出部分的宽度例如介于通道长度的1/4至1/3之间。
在本发明的半导体元件的一实施例中，上述的第一部分的顶面高度例如不高于所述第二部分的顶面高度。
在本发明的半导体元件的一实施例中，上述的栅极的顶面高度例如不高于所述第一掺杂区的底面高度。
在本发明的半导体元件的一实施例中，上述的第二部分的顶面高度例如不高于所述栅极的中央部分的高度。
本发明的半导体元件的制造方法包括以下步骤：在介电基底上形成半导体层；在所述半导体层中形成第一沟槽与第二沟槽，其中所述第二沟槽位于所述第一沟槽下方，且所述第二沟槽暴露出部分所述介电基底；在所述第一沟槽与所述第二沟槽中形成第一介电层；移除所述第一沟槽的两侧处的部分所述半导体层，以形成分别位于所述第一沟槽的两侧处的两个半导体主体，每一个所述半导体主体包括突出部分、第一部分与第二部分，其中所述突出部分邻近所述第一沟槽，所述第一部分与所述第二部分分别配置于所述突出部分的相对两侧，且所述第一部分远离所述第一沟槽；形成第二介电层，以覆盖所述半导体主体；在每一个所述半导体主体的所述第一部分上形成导体层，其中所述导体层邻近所述突出部分；以及在所述突出部分的顶部中形成第一掺杂区以及在所述第一部分的远离所述突出部分的末端中形成第二掺杂区。
在本发明的半导体元件的制造方法的一实施例中，上述的位于所述第一沟槽的顶部周围的所述第一掺杂区的底部例如不低于所述导体层的顶部表面。
在本发明的半导体元件的制造方法的一实施例中，上述的第一部分的顶面高度例如不高于所述第二部分的顶面高度。
在本发明的半导体元件的制造方法的一实施例中，上述的突出部分的宽度例如介于所述半导体元件的通道长度的1/4至1/3之间。
在本发明的半导体元件的制造方法的一实施例中，上述的第二部分的顶面高度例如不高于所述导体层的中央部分的高度。
基于上述，本发明实施例的半导体元件可搭配操作模式来作为金属氧化物半导体晶体管或动态随机存取存储器，因此可不需制做独立的金属氧化物半导体晶体管与动态随机存取存储器，因而可符合元件微型化以及降低生产成本的趋势。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
图1A至图1E为依照本发明实施例所绘示的半导体元件的制造流程剖面示意图。
具体实施方式
图1A至图1E为依照本发明实施例所绘示的半导体元件的制造流程剖面示意图。首先，请参照图1A，在介电基底100上形成半导体层102。介电基底100可以是由整块介电材料所构成的基底，或是形成于硅基底上的介电层。半导体层102例如为硅层，其形成方法例如是进行化学气相沉积制作工艺或是外延制作工艺。然后，在半导体层102中形成具有较大宽度的沟槽104与具有较小宽度的沟槽106。沟槽104与位于其下方的沟槽106连通，且沟槽106暴露出部分介电基底100。沟槽104与沟槽106的形成方法例如是进行一般熟知的双镶嵌(Dual Damascene)制作工艺。
接着，在沟槽104与沟槽106中填满介电层108。在本实施例中，部分介电层108也位于半导体层102的表面上。介电层108的形成方法例如是先于半导体层102上形成介电材料且使介电材料填满沟槽104与沟槽106，然后进行平坦化制作工艺(例如化学机械研磨制作工艺)。
然后，请参照图1B，进行图案化制作工艺，移除沟槽104的左右两侧处的部分介电层108与部分半导体层102。上述移除部分介电层108与半导体层102的方法例如是先于介电层108上形成图案化掩模层(未绘示)，其覆盖沟槽104上方以及周围的部分半介电层108。然后，以图案化掩模层为蚀刻掩模，进行非等向性蚀刻制作工艺来移除部分介电层108与部分半导体层102。之后，移除图案化掩模层。在本实施例中，在移除部分介电层108与部分半导体层102之后，位于被移除的材料下方的半导体层102的表面高度低于沟槽104的底部高度。然而，本发明不限于此，只要位于被移除材料下方的半导体层102的表面不高于沟槽104的底部即可。在另一实施例中，位于被移除材料下方的半导体层102的表面可以与沟槽104的底部位于相同高度。
接着，请参照图1C，进行另一次图案化制作工艺，移除前述位于被移除材料下方的半导体层102的一部分，以形成分别位于沟槽104的左右两侧处的两个半导体主体110。详细地说，每一个半导体主体110包括突出部分110a、第一部分110b与第二部分110c。突出部分110a邻近沟槽104，第一部分110b与第二部分110c分别配置于突出部分110a的相对两侧，且第一部分110b远离沟槽104。如图1C所示，一部分的突出部分110a构成沟槽104的侧壁，第二部分110c位于沟槽104的下方且构成沟槽106的侧壁，第一部分110b与第二部分110c相对而远离沟槽104，且第一部分110b的顶面高度低于第二部分110c的顶面高度。
然后，在介电基底100上形成覆盖半导体主体110的介电层112。介电层112的形成方法例如是进行热氧化制作工艺，以于半导体主体110上成长氧化层。
然后，请参照图1D，在半导体主体110的第一部分110b上形成导体层114。导体层114邻近突出部分110a，亦即导体层114位于突出部分110a的侧壁上，且介电层112位于导体层114与突出部分110a之间。导体层114的形成方法例如是先于介电基板100上形成覆盖介电层108与介电层112的导体材料层，然后进行图案化制作工艺。上述的导体材料层例如是多晶硅层。在上述图案化制作工艺中，可基于第二部分110c的顶面高度来控制所形成的导体层114的顶面高度，使得导体层114的中央部分114a的高度高于第二部分110c的顶面高度。然而，本发明不限于此，只要第二部分110c的顶面高度不高于导体层114的中央部分114a的高度即可。在另一实施例中，位于第二部分110c的顶面可以与导体层114的中央部分114a位于相同高度。
之后，请参照图1E，进行离子注入制作工艺，在突出部分110a的顶部(即沟槽104的顶部周围的突出部分110a)中形成掺杂区116以及于第一部分110b的远离突出部分110a的末端中形成掺杂区118。在上述离子注入的过程中，导体层114也会同时受到掺杂。在本实施例中，掺杂区116的底部高于导体层114的顶部表面。然而，本发明不限于此，只要掺杂区116的底部不低于导体层114的顶部表面即可。在另一实施例中，掺杂区116的底部与导体层114的顶部表面位于相同的高度。如此一来，完成本实施例的半导体元件10的制造。当然，可继续进行后续的一般制作工艺，例如可在介电基底100上形成覆盖半导体元件10的介电层，然后在介电层中形成与导体层114、掺杂区116与掺杂区118连接的接触窗。
以下将以图1E中的半导体元件10为例来对本发明的可作为金属氧化物半导体晶体管或动态随机存取存储器的半导体元件进行说明。
半导体元件10包含了对称设置的两个子半导体元件，其分别位于沟槽104与沟槽106的左侧与右侧。每一个子半导体元件各自包括半导体主体110、作为栅极的导体层114、掺杂区116、掺杂区118以及作为栅介电层的介电层112。特别一提的是，在两个子半导体元件中，对应构件的材料与配置方式皆相同，但对应构件的尺寸可视实际制作工艺调整而彼此不同。举例来说，两个子半导体元件中的栅极(导体层114)的顶面高度可不相同。此外，两个子半导体元件中的掺杂区116的底面高度可不相同。在本发明中，两个子半导体元件中的对应构件的尺寸差异并不限于以上所描述。
在每一个子半导体元件中，第一部分110b的顶面高度不高于第二部分110c的顶面高度，此可通过图1A与图1B所述的制作工艺步骤来进行控制。此外，栅极的顶面高度不高于掺杂区116的底面高度，此可通过图1D与图1E所述的制作工艺步骤来进行控制。另外，第二部分110c的顶面高度不高于栅极的中央部分114a的高度，此可通过图1A与图1D所述的制作工艺步骤来进行控制。
以下将以在图1E中位于左边的子半导体元件为例来作进一步的说明。
子半导体元件可搭配操作模式来作为金属氧化物半导体晶体管或动态随机存取存储器。在一操作模式中，对栅极施加栅极电压，将掺杂区118作为源极而接地，将掺杂区116作为漏极而施加漏极电压。如此一来，会有大量的电荷聚集在第二部分110c中，此时子半导体元件即为动态随机存取存储器，而此操作即为动态随机存取存储器的程序化操作。也就是说，在子半导体元件为动态随机存取存储器的情况下，第二部分110c用以存储数据。因此，第二部分110c的顶面高度不高于栅极的中央部分114a的高度可有效地避免所存储的电荷过于接近漏极(掺杂区116)而流失。
在另一操作模式中，对栅极施加栅极电压，将掺杂区116作为源极而接地，将掺杂区118作为漏极而施加漏极电压。如此一来，第二部分110c中仅存在有极少量的电荷或不存在电荷，此时子半导体元件即为金属氧化物半导体晶体管。也就是说，在子半导体元件为金属氧化物半导体晶体管的情况下，第二部分110c是用以降低通道电阻，并非用以存储数据。因此，第二部分110c的顶面高度不高于栅极的中央部分114a的高度可有效地避免电荷聚集于第二部分110c中。
此外，在子半导体元件中，突出部分110a的宽度W介于子半导体元件的通道长度L的1/4至1/3之间。如此一来，可有效地提升子半导体元件的效能。突出部分110a的宽度W与子半导体元件的通道长度L(即栅极与突出部分110a以及第一部分110b重叠区域的长度)可通过图1A与图1D所述的制作工艺步骤来进行控制。
特别一提的是，半导体元件10中的两个子半导体元件可视为两个独立的元件，因此可各自进行不同的操作，亦即两个子半导体元件视需求可各自独地为金属氧化物半导体晶体管或动态随机存取存储器。如此一来，在不同情况下可使每一个子半导体元件调整为为金属氧化物半导体晶体管或动态随机存取存储器，因而可符合元件微型化以及降低生产成本的趋势。
虽然结合以上实施例揭露了本发明，然而其并非用以限定本发明，任何所属技术领域中熟悉此技术者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应以附上的权利要求所界定的为准。

Claims (15)

1.一种半导体元件，包括：
半导体主体，配置于介电基底上，且具有突出部分、第一部分与第二部分，其中所述第一部分与所述第二部分分别配置于所述突出部分的相对两侧；
第一掺杂区，配置于所述突出部分的顶部中；
第二掺杂区，仅配置于所述第一部分的远离所述突出部分的末端中；
栅极，仅配置于所述第一部分上且邻近所述突出部分；以及
介电层，配置于所述栅极与所述突出部分之间以及所述栅极与所述第一部分之间；
其中，该第一掺杂区与该第二掺杂区具有相同的掺杂类型和相同的浓度。
2.如权利要求1所述的半导体元件，其中所述第一部分的顶面高度不高于所述第二部分的顶面高度。
3.如权利要求1所述的半导体元件，其中所述栅极的顶面高度不高于所述第一掺杂区的底面高度。
4.如权利要求1所述的半导体元件，其中所述突出部分的宽度介于所述半导体元件的通道长度的1/4至1/3之间。
5.如权利要求1所述的半导体元件，其中所述第二部分的顶面高度不高于所述栅极的中央部分的高度。
6.一种半导体元件，包括：
第一半导体结构，配置于介电基底上；以及
第二半导体结构，配置于介电基底上，且与所述第一半导体结构对称设置，
其中所述第一半导体结构与所述第二半导体结构各自包括：
半导体主体，配置于介电基底上，且具有突出部分、第一部分与第二部分，其中所述第一部分与所述第二部分分别配置于所述突出部分的相对两侧；
第一掺杂区，配置于所述突出部分的顶部中；
第二掺杂区，仅配置于所述第一部分的远离所述突出部分的末端中；
栅极，仅配置于所述第一部分上且邻近所述突出部分；以及
介电层，配置于所述栅极与所述突出部分之间以及所述栅极与所述第一部分之间；
其中，该第一掺杂区与该第二掺杂区具有相同的掺杂类型和相同的浓度。
7.如权利要求6所述的半导体元件，其中所述第一部分的顶面高度不高于所述第二部分的顶面高度。
8.如权利要求6所述的半导体元件，其中所述栅极的顶面高度不高于所述第一掺杂区的底面高度。
9.如权利要求6所述的半导体元件，其中在所述第一半导体结构与所述第二半导体结构中，所述突出部分的宽度介于通道长度的1/4至1/3之间。
10.如权利要求6所述的半导体元件，其中所述第二部分的顶面高度不高于所述栅极的中央部分的高度。
11.一种半导体元件的制造方法，包括：
在介电基底上形成半导体层；
在所述半导体层中形成第一沟槽与第二沟槽，其中所述第二沟槽位于所述第一沟槽下方，且所述第二沟槽暴露出部分所述介电基底，所述第二沟槽的宽度小于所述第一沟槽的宽度；
在所述第一沟槽与所述第二沟槽中形成第一介电层；
移除所述第一沟槽的两侧处的部分所述半导体层，以形成分别位于所述第一沟槽的两侧处的两个半导体主体，每一个所述半导体主体包括突出部分、第一部分与第二部分，其中所述突出部分邻近所述第一沟槽，所述第一部分与所述第二部分分别配置于所述突出部分的相对两侧，且所述第一部分远离所述第一沟槽；
形成第二介电层，以覆盖所述半导体主体；
在每一个所述半导体主体的所述第一部分上形成导体层，其中所述导体层邻近所述突出部分；以及
在所述突出部分的顶部中形成第一掺杂区以及在所述第一部分的远离所述突出部分的末端中形成第二掺杂区，其中所述第二介电层位于所述导体层与所述突出部分之间。
12.如权利要求11所述的半导体元件的制造方法，其中位于所述第一沟槽的顶部周围的所述第一掺杂区的底部不低于所述导体层的顶部表面。
13.如权利要求11所述的半导体元件的制造方法，其中所述第一部分的顶面高度不高于所述第二部分的顶面高度。
14.如权利要求11所述的半导体元件的制造方法，其中所述突出部分的宽度介于所述半导体元件的通道长度的1/4至1/3之间。
15.如权利要求11所述的半导体元件的制造方法，其中所述第二部分的顶面高度不高于所述导体层的中央部分的高度。
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