JP5603834B2 - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法 Download PDFInfo
- Publication number
- JP5603834B2 JP5603834B2 JP2011138387A JP2011138387A JP5603834B2 JP 5603834 B2 JP5603834 B2 JP 5603834B2 JP 2011138387 A JP2011138387 A JP 2011138387A JP 2011138387 A JP2011138387 A JP 2011138387A JP 5603834 B2 JP5603834 B2 JP 5603834B2
- Authority
- JP
- Japan
- Prior art keywords
- trench
- memory device
- semiconductor memory
- block
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 87
- 238000004519 manufacturing process Methods 0.000 title claims description 42
- 238000000034 method Methods 0.000 claims description 57
- 229920003171 Poly (ethylene oxide) Polymers 0.000 claims description 44
- 229920000359 diblock copolymer Polymers 0.000 claims description 24
- 239000004793 Polystyrene Substances 0.000 claims description 23
- 239000000463 material Substances 0.000 claims description 22
- 238000003860 storage Methods 0.000 claims description 18
- 229920002223 polystyrene Polymers 0.000 claims description 14
- 238000005191 phase separation Methods 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 7
- 238000010438 heat treatment Methods 0.000 claims description 7
- 229920001577 copolymer Polymers 0.000 claims description 4
- 230000002209 hydrophobic effect Effects 0.000 claims description 4
- 239000011368 organic material Substances 0.000 claims description 4
- 229920001400 block copolymer Polymers 0.000 claims description 3
- 229910010272 inorganic material Inorganic materials 0.000 claims description 3
- 239000011147 inorganic material Substances 0.000 claims description 3
- 238000010030 laminating Methods 0.000 claims 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 58
- 229910052710 silicon Inorganic materials 0.000 description 58
- 239000010703 silicon Substances 0.000 description 58
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 18
- 229910052814 silicon oxide Inorganic materials 0.000 description 18
- 229920000642 polymer Polymers 0.000 description 17
- 238000001312 dry etching Methods 0.000 description 13
- 239000000758 substrate Substances 0.000 description 12
- 229910052581 Si3N4 Inorganic materials 0.000 description 11
- 230000000052 comparative effect Effects 0.000 description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 229920005591 polysilicon Polymers 0.000 description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 6
- 230000005684 electric field Effects 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 5
- 238000001459 lithography Methods 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 238000004380 ashing Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 229910052736 halogen Inorganic materials 0.000 description 2
- 150000002367 halogens Chemical class 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 229920013746 hydrophilic polyethylene oxide Polymers 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Geometry (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
先ず、第1の実施形態について説明する。
図1(a)及び(b)は、本実施形態に係る半導体記憶装置を例示する断面図であり、(a)はシリコン基板の上面に対して平行な断面を示し、(b)はシリコン基板の上面に対して垂直な断面を示し、
図2は、本実施形態に係る半導体記憶装置におけるシリコンピラー及びその近傍を例示する断面図である。
なお、図1(b)は、図1(a)に示すA−A’線による断面図である。
一方、トレンチ21内には、YZ平面に沿った板状の絶縁部材29が設けられている。絶縁部材29は、例えば、シリコン窒化物によって形成されている。
図3〜図13は、本実施形態に係る半導体記憶装置の製造方法を例示する工程図であり、各図の(a)は平面図であり、(b)は(a)に示すA−A’線による断面図である。
次に、例えばCVD(chemical vapor deposition:化学気相成長)法により、シリコン基板10上にシリコン酸化物からなる絶縁膜11を形成し、その上に、不純物を含むポリシリコンからなる導電膜12を形成する。
先ず、図11(a)及び(b)に示すように、ブロック共重合体としてジブロックコポリマーを塗布し、トレンチ20内に埋め込む。ジブロックコポリマーとは、適当な条件下で相分離する2種類の高分子の重合体である。ジブロックコポリマーとしては種々の材料が使用可能であるが、本実施形態においては、ポリスチレン(PS)とポリエチレンオキサイド(PEO)との重合体(以下、「PS−PEO重合体」という)を使用する。PS−PEO重合体においては、ポリスチレン(PS)基とポリエチレンオキサイド(PEO)基とが直鎖状に結合している。
本実施形態においては、半導体記憶装置1を製造する際に、積層体MLにトレンチ20を形成し、トレンチ20内にジブロックコポリマーを埋め込み、相分離させることにより、トレンチ20内にシリンダー状のブロック46aと、ブロック46aを囲むブロック46bとを形成している。そして、ブロック46aのみを除去することにより、ホール47を形成し、ホール47の内面上にメモリ膜30を形成し、ホール47の内部にシリコンピラーSPを形成している。これにより、メモリトランジスタMTが形成される。
図14及び図15は、本比較例に係る半導体記憶装置の製造方法を例示する工程図であり、各図の(a)は平面図であり、(b)は(a)に示すA−A’線による断面図であり、
図16(a)及び(b)は、本比較例に係る半導体記憶装置を例示する断面図であり、(a)はシリコン基板の上面に対して平行な断面を示し、(b)は(a)に示すA−A’線による断面、すなわち、シリコン基板の上面に対して垂直な断面を示す。
次に、図14(a)及び(b)に示すように、絶縁膜18上にレジスト膜91を形成する。次に、リソグラフィ技術を用いて、レジスト膜91における犠牲材42のX方向両端部の直上域毎に、例えば円形の開口部91aを形成する。これにより、レジスト膜91にホールパターンを形成する。
図17(a)及び(b)は、本実施形態に係る半導体記憶装置を例示する断面図であり、(a)はシリコン基板の上面に対して平行な断面を示し、(b)は(a)に示すA−A’線による断面、すなわち、シリコン基板の上面に対して垂直な断面を示す。
図18は、本実施形態に係る半導体記憶装置の製造方法を例示する工程図であり、(a)は平面図であり、(b)は(a)に示すA−A’線による断面図である。
図19(a)及び(b)は、本実施形態に係る半導体記憶装置を例示する断面図であり、(a)はシリコン基板の上面に対して平行な断面を示し、(b)は(a)に示すA−A’線による断面、すなわち、シリコン基板の上面に対して垂直な断面を示す。
図19(a)及び(b)に示すように、本実施形態に係る半導体記憶装置3は、前述の第1の実施形態に係る半導体記憶装置1(図1参照)と比較して、Z方向から見て、シリコンピラーSPの形状が矩形であり、メモリ膜30の形状が枠状である点が異なっている。トレンチ20内におけるメモリ膜30の相互間には、例えばシリコン酸化物を含む絶縁部材28が設けられている。
図20及び図21は、本実施形態に係る半導体記憶装置の製造方法を例示する工程図であり、(a)は平面図であり、(b)は(a)に示すA−A’線による断面図である。
次に、図20(a)及び(b)に示すように、ブロック共重合体としてジブロックコポリマーを塗布し、トレンチ20内に埋め込む。ジブロックコポリマーには、例えば、PS−PEO重合体を使用する。このとき、本実施形態においては、PS基とPEO基の比率を1:1程度とする。
本実施形態における上記以外の構成、製造方法及び作用効果は、前述の第1の実施形態と同様である。
Claims (14)
- それぞれ複数枚の絶縁膜及び導電膜が交互に積層され、一方向に延びるトレンチが形成され、各前記導電膜が前記トレンチによって分断された積層体と、
前記トレンチ内に設けられ、前記積層方向に延びる複数本の半導体ピラーと、
前記半導体ピラーの周囲に設けられた電荷蓄積層と、
前記トレンチ内における前記電荷蓄積層の相互間に設けられた絶縁部材と、
を備え、
前記半導体ピラーの側面における前記トレンチの側面に対向する領域は、前記トレンチの側面に対して平行な平面であることを特徴とする半導体記憶装置。 - 前記積層方向から見て、前記半導体ピラーの外縁は、一対の円弧及び一対の線分によって構成されていることを特徴とする請求項1記載の半導体記憶装置。
- 前記トレンチにおいて、相対的に幅が狭い狭幅部と、相対的に幅が広い広幅部とが、前記一方向に沿って交互に配列されており、
前記半導体ピラーは、前記広幅部に配置されていることを特徴とする請求項2記載の半導体記憶装置。 - 前記積層方向から見て、前記半導体ピラーの形状は矩形であることを特徴とする請求項1記載の半導体記憶装置。
- それぞれ複数枚の絶縁膜及び導電膜を交互に積層することにより、積層体を形成する工程と、
前記積層体に、一方向に延び各前記導電膜を分断するトレンチを形成する工程と、
前記トレンチ内にジブロックコポリマーを埋め込む工程と、
前記ジブロックコポリマーを、前記積層方向に延びる複数の第1のブロック及び絶縁性の第2のブロックに相分離させる工程と、
前記第1のブロックを除去することにより、複数本のホールを形成する工程と、
前記ホールの内面上に電荷蓄積層を形成する工程と、
前記ホール内に半導体材料を埋め込むことにより、前記積層方向に延びる複数本の半導体ピラーを形成する工程と、
を備えたことを特徴とする半導体記憶装置の製造方法。 - 前記相分離させる工程において、各前記第1のブロックの形状はシリンダー状となり、前記第2のブロックの形状は前記複数の第1のブロックを包む形状となることを特徴とする請求項5記載の半導体記憶装置の製造方法。
- 前記ホールを介して前記第2のブロックをエッチングする工程をさらに備えたことを特徴とする請求項6記載の半導体記憶装置の製造方法。
- 前記トレンチの前記一方向における長さを、前記トレンチの前記積層方向及び前記一方向の双方に対して直交する方向における長さよりも長くし、
前記トレンチの前記積層方向における長さを、前記トレンチの前記一方向における長さよりも長くすることを特徴とする請求項6または7に記載の半導体記憶装置の製造方法。 - 前記トレンチにおいて、相対的に幅が狭い狭幅部と、相対的に幅が広い広幅部とを、前記一方向に沿って交互に配列させることを特徴とする請求項6または7に記載の半導体記憶装置の製造方法。
- 前記相分離させる工程において、前記第1のブロック及び前記第2のブロックは前記一方向に沿って交互に配列されることを特徴とする請求項5記載の半導体記憶装置の製造方法。
- 前記相分離させる工程は、前記ジブロックコポリマーを加熱する工程を有することを特徴とする請求項5〜10のいずれか1つに記載の半導体記憶装置の製造方法。
- 前記第1のブロックは有機材料からなり、前記第2のブロックは無機材料からなることを特徴とする請求項5〜11のいずれか1つに記載の半導体記憶装置の製造方法。
- 前記絶縁膜及び前記導電膜は親水性であり、
前記ジブロックコポリマーとして、疎水性である第1の分子、及び、親水性である第2の分子の共重合体を使用することを特徴とする請求項5〜12のいずれか1つに記載の半導体記憶装置の製造方法。 - 前記ジブロックコポリマーとして、ポリスチレン及びポリエチレンオキサイドの共重合体を使用することを特徴とする請求項5〜13のいずれか1つに記載の半導体記憶装置の製造方法。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011138387A JP5603834B2 (ja) | 2011-06-22 | 2011-06-22 | 半導体記憶装置及びその製造方法 |
US13/344,757 US9385137B2 (en) | 2011-06-22 | 2012-01-06 | Semiconductor memory device and method for manufacturing same |
US14/981,526 US9728550B2 (en) | 2011-06-22 | 2015-12-28 | Semiconductor memory device and method for manufacturing same |
US15/635,398 US20170301691A1 (en) | 2011-06-22 | 2017-06-28 | Semiconductor memory device and method for manufacturing same |
US16/809,735 US11289506B2 (en) | 2011-06-22 | 2020-03-05 | Semiconductor memory device and method for manufacturing same |
US17/669,875 US20220165753A1 (en) | 2011-06-22 | 2022-02-11 | Semiconductor memory device and method for manufacturing same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011138387A JP5603834B2 (ja) | 2011-06-22 | 2011-06-22 | 半導体記憶装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013008712A JP2013008712A (ja) | 2013-01-10 |
JP5603834B2 true JP5603834B2 (ja) | 2014-10-08 |
Family
ID=47361042
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011138387A Expired - Fee Related JP5603834B2 (ja) | 2011-06-22 | 2011-06-22 | 半導体記憶装置及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (5) | US9385137B2 (ja) |
JP (1) | JP5603834B2 (ja) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5593283B2 (ja) * | 2011-08-04 | 2014-09-17 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
JP6139370B2 (ja) | 2013-10-17 | 2017-05-31 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US9520485B2 (en) | 2014-05-21 | 2016-12-13 | Macronix International Co., Ltd. | 3D independent double gate flash memory on bounded conductor layer |
JP6084246B2 (ja) * | 2014-05-21 | 2017-02-22 | マクロニクス インターナショナル カンパニー リミテッド | 3d独立二重ゲートフラッシュメモリ |
JP2016058494A (ja) * | 2014-09-08 | 2016-04-21 | 株式会社東芝 | 半導体記憶装置 |
US20160079266A1 (en) * | 2014-09-11 | 2016-03-17 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method for manufacturing the same |
JP2016066644A (ja) * | 2014-09-22 | 2016-04-28 | 株式会社東芝 | 記憶装置の製造方法 |
JP2016171280A (ja) | 2015-03-16 | 2016-09-23 | 株式会社東芝 | 半導体記憶装置の製造方法 |
US9793139B2 (en) * | 2015-10-29 | 2017-10-17 | Sandisk Technologies Llc | Robust nucleation layers for enhanced fluorine protection and stress reduction in 3D NAND word lines |
US9837434B2 (en) * | 2016-03-14 | 2017-12-05 | Toshiba Memory Corporation | Semiconductor memory device and method for manufacturing same |
KR101940374B1 (ko) * | 2016-05-19 | 2019-04-11 | 연세대학교 산학협력단 | 3 차원 비휘발성 메모리 소자 및 이의 제조 방법 |
US10043819B1 (en) | 2017-05-17 | 2018-08-07 | Macronix International Co., Ltd. | Method for manufacturing 3D NAND memory using gate replacement, and resulting structures |
KR102308776B1 (ko) | 2017-08-24 | 2021-10-05 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 제조 방법 |
JP2019220534A (ja) * | 2018-06-18 | 2019-12-26 | キオクシア株式会社 | 半導体記憶装置およびその製造方法 |
JP2022050148A (ja) * | 2020-09-17 | 2022-03-30 | キオクシア株式会社 | 半導体記憶装置 |
US11916011B2 (en) * | 2021-04-14 | 2024-02-27 | Macronix International Co., Ltd. | 3D virtual ground memory and manufacturing methods for same |
Family Cites Families (37)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3993458B2 (ja) * | 2002-04-17 | 2007-10-17 | 株式会社東芝 | 半導体装置 |
FR2869608B1 (fr) | 2004-04-29 | 2006-08-04 | Centre Nat Rech Scient Cnrse | Preparation de films de ciment par coulage en bande |
JP4660306B2 (ja) | 2005-07-21 | 2011-03-30 | 株式会社東芝 | 集積回路装置の製造方法 |
JP4822841B2 (ja) * | 2005-12-28 | 2011-11-24 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
JP5016832B2 (ja) | 2006-03-27 | 2012-09-05 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
JP4543004B2 (ja) | 2006-05-11 | 2010-09-15 | 株式会社東芝 | パタン形成方法、インプリントモールド、および磁気記録媒体の製造方法 |
KR101196392B1 (ko) * | 2006-11-28 | 2012-11-02 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
US7723186B2 (en) * | 2007-12-18 | 2010-05-25 | Sandisk Corporation | Method of forming memory with floating gates including self-aligned metal nanodots using a coupling layer |
US7910979B2 (en) * | 2008-07-08 | 2011-03-22 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
JP2010080561A (ja) * | 2008-09-25 | 2010-04-08 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP5364342B2 (ja) | 2008-11-10 | 2013-12-11 | 株式会社東芝 | 不揮発性半導体記憶装置、及びその製造方法 |
US7994011B2 (en) * | 2008-11-12 | 2011-08-09 | Samsung Electronics Co., Ltd. | Method of manufacturing nonvolatile memory device and nonvolatile memory device manufactured by the method |
JP2010135672A (ja) * | 2008-12-08 | 2010-06-17 | Toshiba Corp | 半導体記憶装置の製造方法 |
JP2010161132A (ja) * | 2009-01-07 | 2010-07-22 | Toshiba Corp | 不揮発性半導体記憶装置、及びその製造方法 |
JP5341529B2 (ja) * | 2009-01-09 | 2013-11-13 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
JP2011023687A (ja) * | 2009-07-21 | 2011-02-03 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP5297342B2 (ja) * | 2009-11-02 | 2013-09-25 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP2011165815A (ja) * | 2010-02-08 | 2011-08-25 | Toshiba Corp | 不揮発性半導体記憶装置 |
US8237213B2 (en) * | 2010-07-15 | 2012-08-07 | Micron Technology, Inc. | Memory arrays having substantially vertical, adjacent semiconductor structures and the formation thereof |
JP5349423B2 (ja) * | 2010-08-20 | 2013-11-20 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
KR101198253B1 (ko) * | 2010-12-30 | 2012-11-07 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
JP2012146350A (ja) * | 2011-01-07 | 2012-08-02 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP5431386B2 (ja) * | 2011-02-22 | 2014-03-05 | 株式会社東芝 | 半導体記憶装置 |
JP5421317B2 (ja) * | 2011-03-24 | 2014-02-19 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
US8692313B2 (en) * | 2011-04-29 | 2014-04-08 | SK Hynix Inc. | Non-volatile memory device and method for fabricating the same |
US8722525B2 (en) | 2011-06-21 | 2014-05-13 | Micron Technology, Inc. | Multi-tiered semiconductor devices and associated methods |
US8508999B2 (en) * | 2011-09-29 | 2013-08-13 | Intel Corporation | Vertical NAND memory |
US20130161629A1 (en) * | 2011-12-27 | 2013-06-27 | Applied Materials, Inc. | Zero shrinkage smooth interface oxy-nitride and oxy-amorphous-silicon stacks for 3d memory vertical gate application |
JP2014053585A (ja) * | 2012-09-05 | 2014-03-20 | Toshiba Corp | 不揮発性半導体記憶装置の製造方法 |
US8946023B2 (en) * | 2013-03-12 | 2015-02-03 | Sandisk Technologies Inc. | Method of making a vertical NAND device using sequential etching of multilayer stacks |
JP2017010951A (ja) * | 2014-01-10 | 2017-01-12 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
JP2015170644A (ja) * | 2014-03-05 | 2015-09-28 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US9362298B2 (en) * | 2014-09-11 | 2016-06-07 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and manufacturing method thereof |
US9466606B2 (en) * | 2015-03-09 | 2016-10-11 | Kabushiki Kaisha Toshiba | Semiconductor storage device |
US20160268166A1 (en) * | 2015-03-12 | 2016-09-15 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method of manufacturing the same |
US9837434B2 (en) * | 2016-03-14 | 2017-12-05 | Toshiba Memory Corporation | Semiconductor memory device and method for manufacturing same |
JP2020043119A (ja) * | 2018-09-06 | 2020-03-19 | キオクシア株式会社 | 半導体装置 |
-
2011
- 2011-06-22 JP JP2011138387A patent/JP5603834B2/ja not_active Expired - Fee Related
-
2012
- 2012-01-06 US US13/344,757 patent/US9385137B2/en active Active
-
2015
- 2015-12-28 US US14/981,526 patent/US9728550B2/en active Active
-
2017
- 2017-06-28 US US15/635,398 patent/US20170301691A1/en not_active Abandoned
-
2020
- 2020-03-05 US US16/809,735 patent/US11289506B2/en active Active
-
2022
- 2022-02-11 US US17/669,875 patent/US20220165753A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US20120326223A1 (en) | 2012-12-27 |
US9385137B2 (en) | 2016-07-05 |
JP2013008712A (ja) | 2013-01-10 |
US20170301691A1 (en) | 2017-10-19 |
US20220165753A1 (en) | 2022-05-26 |
US20160197093A1 (en) | 2016-07-07 |
US11289506B2 (en) | 2022-03-29 |
US20200212062A1 (en) | 2020-07-02 |
US9728550B2 (en) | 2017-08-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5603834B2 (ja) | 半導体記憶装置及びその製造方法 | |
US11744074B2 (en) | Method for manufacturing semiconductor memory device and semiconductor memory device | |
US9184177B2 (en) | Semiconductor device and method for manufacturing the same | |
JP6901972B2 (ja) | 半導体装置及びその製造方法 | |
US8735965B2 (en) | Nonvolatile semiconductor memory device and method for manufacturing same | |
US9543313B2 (en) | Nonvolatile memory device and method for fabricating the same | |
US9240416B2 (en) | Semiconductor memory device | |
US8921182B2 (en) | Method for fabricating 3D nonvolatile memory device with vertical channel hole | |
US10290595B2 (en) | Three-dimensional semiconductor memory device and method for manufacturing the same | |
US20180277631A1 (en) | Semiconductor device and method for manufacturing same | |
JP6613177B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
US9466606B2 (en) | Semiconductor storage device | |
US9129860B2 (en) | Semiconductor device and manufacturing method thereof | |
US20130341703A1 (en) | Semiconductor memory device and method for manufacturing the same | |
US20170207236A1 (en) | Semiconductor device and method for manufacturing semiconductor device | |
JP6250506B2 (ja) | 集積回路装置及びその製造方法 | |
US20170110472A1 (en) | Semiconductor device | |
JP2015095650A (ja) | 不揮発性半導体記憶装置 | |
US20150206897A1 (en) | Semiconductor device and manufacturing method thereof | |
US9917097B2 (en) | Method of manufacturing semiconductor device | |
US10192882B1 (en) | Semiconductor device and method for manufacturing same | |
US20230075852A1 (en) | Semiconductor storage device and manufacturing method thereof | |
US20220199533A1 (en) | Semiconductor storage device and manufacturing method thereof |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130826 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140512 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140514 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140605 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140725 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140822 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 5603834 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |