JP4660306B2 - 集積回路装置の製造方法 - Google Patents
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Description
リソグラフィー技術の限界としては種々の予測があるが、素子ピッチが50nm以下の素子間を配線するような線幅の集積回路ではリソグラフィーに有するコストが莫大になり、デバイス作製が困難となる。これに対して、本発明の第一の実施形態による金属配線の製法では微細デバイスを高精度で作製する上で有用である。
本実施例で用いた基板の上面図を図1に示す。基板上には、直径20nmの相変化メモリセル11が所定間隔で配列した素子アレイを形成した。また、相変化メモリセル11の形成に先立ち、列方向に並ぶメモリセル11を接続するCu下地配線13を形成した。また、行方向に並ぶメモリセル11群に接続するCu配線14もあらかじめ形成した。Cu配線14の素子アレイ側端部には、上層との接続用配線孔にCuコンタクト15を形成した。相変化メモリセル11の側面に接する絶縁膜23を形成した。尚、図1では、絶縁膜23により上面が覆われたCu下地配線13、14を点線で示した。図1において、第一の方向は、配線14と平行な方向(紙面に沿う左右方向)であり、第二の方向は配線13と平行な方向(紙面に沿う上下方向)である。
次に、硫酸銅水溶液をメッキ液とする電解メッキ浴中で、Cu配線13を電極として電解メッキを行った。相変化メモリセル29上には、Cuドット30を成長させた。余分なCuを除去するために、硫化物塩系水溶液のエッチング液で処理した後、窒素雰囲気下の約300℃でアニールすることによりCuメッキ配線31を得た(図3の上面図参照)。図3では、絶縁膜23で上面が覆われた配線13、14を点線で示している。
13…下地Cu配線
14…下地Cu配線
15…Cuビア
21…Si基板
22…SiO2酸化膜
23…SiO2酸化膜
24…レジスト膜
25…溝構造
26…ポリメチルメタクリレート粒子
27…ポリスチレン
28…ホール
29…相変化材料
30…Cuドット
31・・・Cuメッキ配線
Claims (5)
- 基板上に、側面を絶縁膜に囲まれた複数の素子を、第一の方向において50nm以下のピッチで形成し、前記第二の方向では前記ピッチの1.2倍以上かつ2倍以下のピッチで形成する工程と、
前記複数の素子が接続する下配線から前記素子表面に電位を付与しつつ、前記第一の方向において隣り合う金属ドットが互いに接触するまで電解メッキ法により前記金属ドットを成長させて、前記第一の方向に並ぶ複数の素子に接続する金属配線を形成する工程、とを備えることを特徴とする集積回路装置の製造方法。 - 前記複数の素子の配列をナノインプリントにより形成することを特徴とする請求項1記載の集積回路装置の製造方法。
- 前記複数の素子の配列をブロックコポリマーの相分離を用いて形成することを特徴とする請求項1または2記載の集積回路装置の製造方法。
- 前記金属ドットを形成した後、熱処理を行うことを特徴とする請求項1乃至請求項3のいずれかに記載の集積回路装置の製造方法。
- 前記金属配線を形成した後、前記金属配線の表面を含む一部を除去することを特徴とする請求項1乃至4のいずれかに記載の集積回路装置の製造方法。
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