JP2004030829A - 半導体記憶装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000012360 testing method Methods 0.000 claims abstract description 294
- 230000006870 function Effects 0.000 claims abstract description 49
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 9
- 238000006243 chemical reaction Methods 0.000 abstract description 7
- 230000005540 biological transmission Effects 0.000 description 50
- 102100028138 F-box/WD repeat-containing protein 7 Human genes 0.000 description 8
- 101001060231 Homo sapiens F-box/WD repeat-containing protein 7 Proteins 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 230000002093 peripheral effect Effects 0.000 description 8
- 230000007704 transition Effects 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 2
- 238000012552 review Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- NCGICGYLBXGBGN-UHFFFAOYSA-N 3-morpholin-4-yl-1-oxa-3-azonia-2-azanidacyclopent-3-en-5-imine;hydrochloride Chemical group Cl.[N-]1OC(=N)C=[N+]1N1CCOCC1 NCGICGYLBXGBGN-UHFFFAOYSA-N 0.000 description 1
- 101100042630 Caenorhabditis elegans sin-3 gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/32—Serial access; Scan testing
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C2029/3202—Scan chain
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/104—Embedded memory devices, e.g. memories with a processing device on the same die or ASIC memory designs
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Abstract
【課題】メモリセルアレイ部とメモリ回路内ロジック部をそれぞれ独立してテストすることが可能な半導体記憶装置を提供する。
【解決手段】第１テスト回路部ＴＣｉ１は，アドレス信号ａ’’，スキャンイン信号ＳＩＮ，スキャンセレクト信号ＳＳ，およびシフトクロック信号ＳＣＬＫを受け，アドレス信号ａ’’’およびスキャンアウト信号ＳｉＯＵＴ１を出力する。アドレス信号ａ’’’は，メモリセルアレイ部ＭＣＡおよびカラムセレクタＣＳに入力され，スキャンアウト信号ＳｉＯＵＴ１は，第２テスト回路部ＴＣｉ２に入力される。第２テスト回路部ＴＣｉ２は，スキャンアウト信号ＳｉＯＵＴ１，スキャンセレクト信号ＳＳ，ライトコントロール信号ＷＣＴＲＬ，およびスキャンクロック信号ＳＣＬＫが入力され，スキャンアウト信号ＳＯＵＴを出力する。第１テスト回路部および第２テスト回路部は，パラレル／シリアル変換機能を有する。
【選択図】 図２
【解決手段】第１テスト回路部ＴＣｉ１は，アドレス信号ａ’’，スキャンイン信号ＳＩＮ，スキャンセレクト信号ＳＳ，およびシフトクロック信号ＳＣＬＫを受け，アドレス信号ａ’’’およびスキャンアウト信号ＳｉＯＵＴ１を出力する。アドレス信号ａ’’’は，メモリセルアレイ部ＭＣＡおよびカラムセレクタＣＳに入力され，スキャンアウト信号ＳｉＯＵＴ１は，第２テスト回路部ＴＣｉ２に入力される。第２テスト回路部ＴＣｉ２は，スキャンアウト信号ＳｉＯＵＴ１，スキャンセレクト信号ＳＳ，ライトコントロール信号ＷＣＴＲＬ，およびスキャンクロック信号ＳＣＬＫが入力され，スキャンアウト信号ＳＯＵＴを出力する。第１テスト回路部および第２テスト回路部は，パラレル／シリアル変換機能を有する。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は，テスト回路を備えた半導体記憶装置に関するものである。
【０００２】
【従来の技術】
ＬＳＩに内蔵されたテスト回路としては，特開昭６２−３１１００号公報（文献１），特開平１０−２１１０９号公報（文献２），および特開平１０−７８４７５公報（文献３）に開示されたものがある。
【０００３】
文献１に記載されているテスト回路は，「読み込みデータスルーモード」と「シフト機能付ラッチモード」のいずれかの選択が可能なように構成されている。ＬＳＩを通常動作させる場合，テスト回路は，読み込みデータスルーモードに設定される。このモードでは，テスト回路は，メモリ回路（半導体記憶装置）から読み出されたデータをスルーしてＬＳＩの外部に出力する。一方，ＬＳＩをテストする場合，テスト回路は，シフト機能付ラッチモードに設定される。このときテスト回路は，メモリ回路から読み出されたデータをその内部に一旦格納し，格納したデータをシリアルに出力する。このシリアルデータを観測すれば，メモリ回路から読み出されたデータが期待値と一致するか否かを判断することができる。
【０００４】
文献２に記載のテスト回路は，ＬＳＩが通常動作中には，入力されたアドレス信号をスルーしてメモリ回路に与える。これに対して，ＬＳＩがテスト動作中には，テスト回路は，入力されたシリアル信号をパラレル信号に変換し，このパラレル信号をアドレス信号としてメモリ回路に与える。かかる構成によれば，テスト回路は，任意のアドレス信号をメモリ回路に与えることが可能となる。
【０００５】
文献３に記載のテスト回路によれば，メモリ回路に対して任意のアドレス信号，データを与えることが可能となる。また，メモリ回路から読み出されたデータをシリアル信号に変換して外部に出力することが可能となる。
【０００６】
【発明が解決しようとする課題】
半導体記憶装置は概して，複数のメモリセルがアレイ状に並ぶメモリセルアレイ部と，メモリ回路内ロジック部に分けることができる。メモリ回路内ロジック部には，アドレスデコーダやカラムセレクタ等が含まれる。従来のテスト回路によれば，メモリ回路に任意のアドレス信号をセットすること，メモリ回路から出力されたデータを検証すること，あるいは任意のデータをメモリ回路に書き込むことは可能であった。しかしながら，従来のテスト回路は，メモリ回路全体をテストの対象としており，メモリ回路内のロジック部については，スキャンテストの対象となっていなかった。このため，半導体記憶装置のテストにおいて，正常な結果が得られなかった場合であっても，その原因となる箇所の特定が難しく，問題点の究明や設計レベルでの回路の見直しが困難であるといった課題が生じていた。
【０００７】
本発明は，上記のような問題点に鑑みてなされたものであり，その目的は，メモリセルアレイ部とメモリ回路内ロジック部をそれぞれ独立してテストすることが可能な，新規かつ改良された半導体記憶装置を提供するものである。
【０００８】
【課題を解決するための手段】
上記課題を解決するために，本発明の第１の観点によれば，データを格納する複数のメモリセルから成るメモリセルアレイ部と，複数のメモリセルの中から１または２以上のメモリセルを特定するためのｎビット幅のアドレス信号を生成するアドレス信号生成部と，アドレス信号生成部から出力されたｎビット幅のアドレス信号をアドレス信号観測用シリアル信号に変換して出力するアドレス信号テスト回路部とを備えたことを特徴とする半導体記憶装置が提供される。アドレス信号観測用シリアル信号を観測することによって，アドレス信号生成部が出力したアドレス信号が正常か否かを判断することができる（請求項１，３，７）。
【０００９】
また，アドレス信号テスト回路部が，外部から与えられるテスト用アドレスシリアル信号をｎビット幅のテスト用アドレス信号に変換する機能，および，アドレス信号生成部からアドレス信号を取り込み，テスト用アドレス信号またはアドレス信号のいずれか一方をメモリセルアレイ部に与える機能を有することによって，メモリセルアレイ部に対して，アドレス信号生成部を介さずに任意のアドレス信号を与えることも可能となる（請求項２，３，７）。
【００１０】
本発明の第２の観点によれば，データを格納する複数のメモリセルから成るメモリセルアレイ部と，メモリセルアレイ部に書き込むｍビット幅のデータを出力する機能と，メモリセルアレイ部からｍビット幅のデータを読み出す機能を有するデータ入出力部と，メモリセルアレイ部から読み出されたｍビット幅のデータをデータ観測用シリアル信号に変換して出力するデータテスト回路部とを備えたことを特徴とする半導体記憶装置が提供される。データ観測用シリアル信号を観測することによって，メモリセルアレイ部から読み出されたデータが期待値通りか否かを判断することができる（請求項４，６，７）。
【００１１】
また，データテスト回路部が，外部から与えられるテスト用データシリアル信号をｍビット幅のテスト用データ信号に変換する機能，および，テスト用データ信号をメモリセルアレイ部またはデータ入出力部のいずれか一方に与える機能を有することによって，メモリセルアレイ部またはデータ入出力部それぞれに対して，任意のデータを与えることも可能となる（請求項５，６，７）。
【００１２】
アドレス信号テスト回路部がテスト用アドレスシリアル信号をテスト用データシリアル信号としてデータテスト回路部に与えるように半導体記憶装置を構成すれば，テスト用データシリアル信号を外部から供給する必要がなくなる（請求項８）。同様に，データテスト回路部がテスト用データシリアル信号をテスト用アドレスシリアル信号としてアドレス信号テスト回路部に与えるように半導体記憶装置を構成すれば，テスト用アドレスシリアル信号を外部から供給する必要がなくなる（請求項９）。
【００１３】
アドレス信号テスト回路部は，シフトレジスタによって構成することが可能である。この場合，シフトレジスタをテスト用アドレス信号およびアドレス信号の各ビットに対応するｎ個のフリップフロップによって構成することが好ましい（請求項１０，１１）。
【００１４】
データテスト回路部も，シフトレジスタから構成することが可能である。この場合，このシフトレジスタをメモリセルアレイ部から読み出されたデータおよびテスト用データ信号の各ビットに対応するｍ個のフリップフロップによって構成することが好ましい（請求項１２，１３）。また，このシフトレジスタをｍ組のラッチ群から構成することも可能である。各ラッチ群は，論理的高レベル信号によって入力データをラッチする第１ラッチと，論理的低レベル信号によって入力データをラッチする第２ラッチから構成される。第１ラッチまたは第２ラッチを半導体記憶装置の通常動作における出力データのラッチ機能部として利用することも可能である（請求項１４）。
【００１５】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかる半導体記憶装置の好適な実施の形態について詳細に説明する。なお，以下の説明および添付された図面において，略同一の機能および構成を有する要素については，同一符号を付することによって重複説明を省略する。
【００１６】
［第１の実施の形態］
本発明の第１の実施の形態にかかるメモリ回路部ＭＣ１に備えられた第１テスト回路部ＴＣｉ１（アドレス信号テスト回路部）および第２テスト回路部ＴＣｉ２（データテスト回路部）の構成およびこれらの動作について図１〜図８を用いて説明する。
【００１７】
図１に示すメモリ混載型システムＬＳＩ１０１は，メモリ回路部ＭＣ１および周辺ロジック回路部ＬＣを備えている。メモリ回路部ＭＣ１は，テスト回路としての第１テスト回路部ＴＣｉ１および第２テスト回路部ＴＣｉ２，メモリ回路部内ロジック回路としてのアドレスデコーダ（アドレス信号生成部）ＡＤおよびカラムセレクタ（データ入出力部）ＣＳ，ならびに複数のメモリセルから成るメモリセルアレイ部ＭＣＡを備えている。周辺ロジック回路ＬＣは，外部第１テスト回路部ＴＣｏ１および外部第２テスト回路部ＴＣｏ２を備えている。
【００１８】
ＬＳＩ１０１の外部から与えられるスキャンイン信号ＳＩＮは，外部第１テスト回路部ＴＣｏ１に入力される。外部第１テスト回路部ＴＣｏ１が出力するスキャンアウト信号ＳｏＯＵＴ１は，第１テスト回路部ＴＣｉ１に入力される。第１テスト回路部ＴＣｉ１が出力するスキャンアウト信号ＳｉＯＵＴ１は，第２テスト回路部ＴＣｉ２に入力される。第２テスト回路部ＴＣｉ２が出力するスキャンアウト信号ＳｉＯＵＴ２は，外部第２テスト回路部ＴＣｏ２に入力される。そして，外部第２テスト回路部ＴＣｏ２は，スキャンアウト信号ＳＯＵＴをＬＳＩ１０１の外部に出力する。このように外部第１テスト回路部ＴＣｏ１，外部第２テスト回路部ＴＣｏ２，第１テスト回路部ＴＣｉ１，および第２テスト回路部ＴＣｉ２によって，いわゆるスキャンパスが形成されている。
【００１９】
周辺ロジック回路部ＬＣに外部第１テスト回路部ＴＣｏ１および外部第２テスト回路部ＴＣｏ２が備えられているため，ＬＳＩ１０１において，周辺ロジック回路部ＬＣの動作テストが可能となる。これに加えて，メモリ回路部ＭＣ１の内部にも第１テスト回路部ＴＣｉ１および第２テスト回路部ＴＣｉ２が備えられているため，ＬＳＩ１０１において，メモリセルアレイ部ＭＣＡ，アドレスデコーダＡＤ，およびカラムセレクタＣＳそれぞれの動作テストが可能となる。
【００２０】
非同期型のメモリ回路部ＭＣ１は，図２に示すように，第１テスト回路部ＴＣｉ１，第２テスト回路部ＴＣｉ２，メモリセルアレイ部ＭＣＡ，アドレスデコーダＡＤ，およびカラムセレクタＣＳを備えている。
【００２１】
メモリ回路部ＭＣ１には，チップセレクト信号ＣＳ，出力イネーブル信号ＯＥ，ライトイネーブル信号ＷＥ，スキャンイン信号ＳＩＮ，スキャンセレクト信号ＳＳ，ライトコントロール信号ＷＣＴＲＬ，およびスキャンクロック信号ＳＣＬＫが入力される。また，メモリ回路部ＭＣ１は，スキャンアウト信号ＳＯＵＴを出力する。
【００２２】
アドレスデコーダＡＤは，アドレス信号ａ’をデコードしてｎビット幅のアドレス信号ａ’’を出力する。このアドレス信号ａ’’は，第１テスト回路部ＴＣｉ１に入力される。
【００２３】
第１テスト回路部ＴＣｉ１は，アドレス信号ａ’’の他，スキャンイン信号ＳＩＮ，スキャンセレクト信号ＳＳ，およびシフトクロック信号ＳＣＬＫを受け，アドレス信号ａ’’’およびスキャンアウト信号ＳｉＯＵＴ１を出力する。アドレス信号ａ’’’は，メモリセルアレイ部ＭＣＡおよびカラムセレクタＣＳに入力され，スキャンアウト信号ＳｉＯＵＴ１は，第２テスト回路部ＴＣｉ２に入力される。スキャンイン信号ＳＩＮは，ＬＳＩ１０１の外部から与えられる信号であるが，図１に示したように周辺ロジック回路部ＬＣに外部第１テスト回路部ＴＣｏ１を備える場合，スキャンイン信号ＳＩＮに代えて，外部第１テスト回路部ＴＣｏ１が出力するスキャンアウト信号ＳｏＯＵＴ１を第１テスト回路部ＴＣｉ１に入力するように回路構成してもよい。
【００２４】
第２テスト回路部ＴＣｉ２は，スキャンアウト信号ＳｉＯＵＴ１の他，スキャンセレクト信号ＳＳ，ライトコントロール信号ＷＣＴＲＬ，およびスキャンクロック信号ＳＣＬＫが入力され，スキャンアウト信号ＳＯＵＴを出力する。スキャンアウト信号ＳＯＵＴは，ＬＳＩ１０１の外部へ出力される信号であるが，図１に示したように，周辺ロジック回路部ＬＣに外部第２テスト回路部ＴＣｏ２を備える場合，スキャンアウト信号ＳＯＵＴを直接外部に出力させずに，これをスキャンアウト信号ＳｉＯＵＴ２として外部第２テスト回路部ＴＣｏ２に与えるように回路構成してもよい。
【００２５】
カラムセレクタＣＳと第２テスト回路部ＴＣｉ２は，ｍビット幅の入出力データｄ’’，／ｄ’’の伝送ラインで接続されている。また，第２テスト回路部ＴＣｉ２とメモリセルアレイ部ＭＣＡは，ｍビット幅の入出データｄ’’’，／ｄ’’’の伝送ラインで接続されている。
【００２６】
第１テスト回路部ＴＣｉ１は，図３に示すように，ｎビット幅のアドレス信号ａ’’が入力され，ｎビット幅のアドレス信号ａ’’’を出力する。以下，ｎ＝４の場合に即して説明する。第１テスト回路部ＴＣｉ１は，アドレス信号ａ’’のビット幅に対応する数（４個）のフリップフロップＦＦ１０〜ＦＦ１３と，これと同数のセレクタＳＥＬ１０〜ＳＥＬ１３を備えている。
【００２７】
アドレス信号ａ’’０〜ａ’’３は，各フロップフロップＦＦ１０〜ＦＦ１３のデータ入力端Ｄおよび各セレクタＳＥＬ１０〜ＳＥＬ１３の第１信号入力端Ｓ０に入力される。スキャンセレクト信号ＳＳは，各フロップフロップＦＦ１０〜ＦＦ１３のスキャンセレクト信号入力端ｓｓおよび各セレクタＳＥＬ１０〜ＳＥＬ１３の制御信号入力端に共通入力される。スキャンクロック信号ＳＣＬＫは，各フロップフロップＦＦ１０〜ＦＦ１３のクロック信号入力端ｃｌｋに共通入力される。
【００２８】
各フロップフロップＦＦ１０〜ＦＦ１３のデータ出力端Ｑは，各セレクタＳＥＬ１０〜ＳＥＬ１３の第２信号入力端Ｓ１に接続されている。さらに，各フロップフロップＦＦ１０〜ＦＦ１２のデータ出力端Ｑは，次段のフロップフロップＦＦ１１〜ＦＦ１３のスキャンデータ入力端ＳＤに接続されている。そして，初段に位置するフリップフロップＦＦ１３のスキャンデータ入力端ＳＤは，スキャンイン信号ＳＩＮが入力されるスキャンイン信号入力端ｓｉｎ１に接続されており，最終段に位置するフリップフロップＦＦ１０のデータ出力端Ｑは，スキャンアウト信号ＳｉＯＵＴ１を出力するスキャンアウト信号出力端ｓｏｕｔ１に接続されている。
【００２９】
各セレクタＳＥＬ１０〜ＳＥＬ１３は，スキャンセレクト信号ＳＳの論理レベルに応じて，第１信号入力端Ｓ０に入力されるアドレス信号ａ’’０〜ａ’’３，または，各フリップフロップＦＦ１０〜ＦＦ１３のデータ出力端Ｑから出力され第２信号入力端Ｓ１に入力される信号のいずれか一方を選択し，アドレス信号ａ’’’０〜ａ’’’３として出力する。具体的には，スキャンセレクト信号ＳＳが論理的低レベル（以下，「Ｌレベル」という）のときは，第１信号入力端Ｓ０側が選択され，スキャンセレクト信号ＳＳが論理的高レベル（以下「Ｈレベル」という）のときは，第２信号入力端Ｓ１側が選択される。
【００３０】
第２テスト回路部ＴＣｉ２の回路構成を図４を用いて説明する。上述のように，第２テスト回路部ＴＣｉ２は，ｍビット幅の入出力データｄ’’，／ｄ’’の伝送ラインによってカラムセレクタＣＳと接続されており，ｍビット幅の入出データｄ’’’，／ｄ’’’の伝送ラインによってメモリセルアレイ部ＭＣＡと接続されている。以下，ｍ＝４の場合に即して説明する。
【００３１】
第２テスト回路部ＴＣｉ２とカラムセレクタＣＳとの間の入出力データｄ’’０の伝送ラインと，第２テスト回路部ＴＣｉ２とメモリセルアレイ部ＭＣＡとの間の入出力データｄ’’’０の伝送ラインは，第２テスト回路部ＴＣｉ２の内部で共通化されている。同様に，入出力データｄ’’０と相補の関係にある入出力データ／ｄ’’０の伝送ラインと，入出力データｄ’’’０と相補の関係にある入出力データ／ｄ’’’０の伝送ラインも，第２テスト回路部ＴＣｉ２の内部で共通化されている。以下の説明では，これらの共通化された２本のデータ伝送ラインを１組のデータ伝送ラインＤＬ０と称する。
【００３２】
その他，第２テスト回路部ＴＣｉ２とカラムセレクタＣＳとの間の入出力データｄ’’１，／ｄ’’１，ｄ’’２，／ｄ’’２，ｄ’’３，／ｄ’’３の伝送ラインも，第２テスト回路部ＴＣｉ２とメモリセルアレイ部ＭＣＡとの間の入出力データｄ’’’１，／ｄ’’’１，ｄ’’’２，／ｄ’’’２，ｄ’’’３，／ｄ’’’３の伝送ラインと第２テスト回路部ＴＣｉ２の内部で共通化されている。以下の説明では，これらの共通化された各２本のデータ伝送ラインをそれぞれ１組のデータ伝送ラインＤＬ１，ＤＬ２，ＤＬ３と称する。
【００３３】
第２テスト回路部ＴＣｉ２は，４個のセンスアンプＣＭ２０〜ＣＭ２３，４個のフリップフロップＦＦ２０〜ＦＦ２３，および８個のスイッチＳＷ２００，ＳＷ２０１，ＳＷ２１０，ＳＷ２１１，ＳＷ２２０，ＳＷ２２１，ＳＷ２３０，ＳＷ２３１を備えており，それぞれは，データ伝送ラインＤＬ０〜ＤＬ３毎に配置されている。例えば，データ伝送ラインＤＬ０には，センスアンプＣＭ２０，フリップフロップＦＦ２０，およびスイッチＳＷ２００，ＳＷ２０１が配置されている。データ伝送ラインＤＬ０〜ＤＬ３毎の回路構成は相互に略同一である。
【００３４】
センスアンプＣＭ２０〜ＣＭ２３はそれぞれ，データ伝送ラインＤＬ０〜ＤＬ３を構成する２本のデータ伝送ラインの電位差を検出し増幅してフリップフロップＦＦ２０〜ＦＦ２３のデータ入力端Ｄに与える。
【００３５】
フリップフロップＦＦ２０〜ＦＦ２３は，各クロック信号入力端ｃｌｋにスキャンクロック信号ＳＣＬＫが共通入力され，各スキャンセレクト信号入力端ｓｓにスキャンセレクト信号ＳＳが共通入力される。
【００３６】
フリップフロップＦＦ２０のデータ出力端Ｑは，スイッチＳＷ２００の信号入力端に接続されており，フリップフロップＦＦ２０のデータ出力端／Ｑは，スイッチＳＷ２０１の信号入力端に接続されている。スイッチＳＷ２００の信号出力端は，データ伝送ラインＤＬ０を構成する２本のデータ伝送ラインの一方に接続されており，スイッチＳＷ２０１の信号出力端は，データ伝送ラインＤＬ０を構成する２本のデータ伝送ラインの他方に接続されている。なお，フリップフロップＦＦ２１〜ＦＦ２３，スイッチＳＷ２１０，ＳＷ２１１，ＳＷ２２０，ＳＷ２２１，ＳＷ２３０，ＳＷ２３１，および各データ伝送ラインＤＬ１〜ＤＬ３の接続関係はそれぞれ，フリップフロップＦＦ２０，スイッチＳＷ２００，ＳＷ２０１，およびデータ伝送ラインＤＬ０の接続関係と同様である。
【００３７】
各フロップフロップＦＦ２０〜ＦＦ２２のデータ出力端Ｑは，スイッチＳＷ２００，ＳＷ２１０，ＳＷ２２０の信号入力端とともに，それぞれ次段のフロップフロップＦＦ２１〜ＦＦ２３のスキャンデータ入力端ＳＤに接続されている。初段に位置するフリップフロップＦＦ２０のスキャンデータ入力端ＳＤは，第１テスト回路部ＴＣｉ１が出力するスキャンアウト信号ＳｉＯＵＴ１が入力されるスキャンイン信号入力端ｓｉｎ２に接続されている。最終段に位置するフリップフロップＦＦ２３のデータ出力端Ｑは，スイッチＳＷ２３０の信号入力端とともに，スキャンアウト信号ＳｉＯＵＴ２（ＳＯＵＴ）を出力するスキャンアウト信号出力端ｓｏｕｔ２に接続されている。
【００３８】
以上のように構成された第１テスト回路部ＴＣｉ１および第２テスト回路部ＴＣｉ２はともに，通常モードとテストモードの２つのモードに設定することが可能である。通常モードに設定する場合，スキャンセレクト信号ＳＳをＬレベルとし，ライトコントロール信号ＷＣＴＲＬをＬレベルとする。
【００３９】
スキャンセレクト信号ＳＳがＬレベルに設定されると，第１テスト回路部ＴＣｉ１に属する各セレクタＳＥＬ１０〜ＳＥＬ１３は，第１信号入力端Ｓ０と第２信号入力端Ｓ１のうち第１信号入力端Ｓ０を選択し，ここに入力されるアドレス信号ａ’’０〜ａ’’３をアドレス信号ａ’’’０〜ａ’’’３として外部に出力する。つまり，通常モードの第１テスト回路部ＴＣｉ１は，アドレスデコーダＡＤから受けたｎビット幅のアドレス信号ａ’’をそのままｎビット幅のアドレス信号ａ’’’としてメモリセルアレイ部ＭＣＡおよびカラムセレクタＣＳに与える。
【００４０】
また，ライトコントロール信号ＷＣＴＲＬがＬレベルに設定されると，第２テスト回路部ＴＣｉ２に属する各スイッチＳＷ２００，ＳＷ２０１，ＳＷ２１０，ＳＷ２１１，ＳＷ２２０，ＳＷ２２１，ＳＷ２３０，ＳＷ２３１は全てオフ状態となり，各フリップフロップＦＦ２０〜ＦＦ２３のデータ出力端Ｑ，／Ｑはデータ伝送ラインＤＬ０〜ＤＬ３から電気的に切り離される。つまり，通常モードの第２テスト回路部ＴＣｉ２は，各データ伝送ラインＤＬ０〜ＤＬ３の電位レベルを制御することはなく，カラムセレクタＣＳとメモリセルアレイ部ＭＣＡはデータ伝送ラインＤＬ０〜ＤＬ３によってダイレクトに接続される。このため，カラムセレクタＣＳのｍビット幅の入出力データｄ’’，／ｄ’’とメモリセルアレイ部ＭＣＡのｍビット幅の入出力データｄ’’’，／ｄ’’’は，一致することになる。
【００４１】
次にテストモードに設定された第１テスト回路部ＴＣｉ１と第２テスト回路部ＴＣｉ２の動作を，図５〜図８のタイミングチャートに基づいて説明する。
【００４２】
第１テスト回路部ＴＣｉ１のテストモードは，さらに，１．アドレスデコーダＡＤが出力するアドレス信号ａ’’の観測モード（以下，「アドレス信号観測モード」という）と，２．メモリセルアレイ部ＭＣＡとカラムセレクタＣＳに与えるアドレス信号ａ’’’の制御モード（以下，「アドレス信号制御モード」に分けられる。
【００４３】
１．アドレス信号観測モード（図５参照）
スキャンセレクト信号ＳＳがＬレベルのとき，第１テスト回路部ＴＣｉ１に属するフリップフロップＦＦ１０〜ＦＦ１３のデータ入力端Ｄはイネーブル状態であり，スキャンデータ入力端ＳＤはディスエーブル状態である。したがって，各フリップフロップＦＦ１０〜ＦＦ１３は，スキャンクロック信号ＳＣＬＫの立ち上がりエッジに同期して，アドレス信号ａ’’０〜ａ’’３を記憶する。そして，最終段に位置するフリップフロップＦＦ１０に格納されてたデータ（アドレス信号ａ’’０）は，スキャンアウト信号出力端ｓｏｕｔ１からスキャンアウト信号ＳｉＯＵＴ１として出力される。
【００４４】
次に，スキャンセレクト信号ＳＳをＨレベルに遷移させると，フリップフロップＦＦ１０〜ＦＦ１３のデータ入力端Ｄはディスエーブル状態となり，スキャンデータ入力端ＳＤはイネーブル状態となる。ここで，第１テスト回路部ＴＣｉ１にスキャンクロック信号ＳＣＬＫが入力されると，各フリップフロップＦＦ１３〜ＦＦ１１に格納されているデータ（アドレス信号ａ’’３〜ａ’’１）はそれぞれ，次段のフリップフロップＦＦ１２〜ＦＦ１０に転送され格納される。以後，第１テスト回路部ＴＣｉ１にスキャンクロック信号ＳＣＬＫが入力される毎に，フリップフロップＦＦ１０〜ＦＦ１３はシフト動作を繰り返し，この結果として，アドレス信号ａ’’０〜ａ’’３は，スキャンアウト信号ＳｉＯＵＴ１としてシリアルに出力される。
【００４５】
アドレスデコーダＡＤが正しいアドレス信号ａ’’０〜ａ’’３を出力しているか否かを確認するには，第１テスト回路部ＴＣｉ１をアドレス信号観測モードに設定し，シリアル信号であるスキャンアウト信号ＳｉＯＵＴ１を観測すればよい。なお，このモードでは，第１テスト回路部ＴＣｉ１に属するフリップフロップＦＦ１０〜ＦＦ１３は，パラレル−シリアル変換を行うシフトレジスタとして機能する。
【００４６】
２．アドレス信号制御モード（図６参照）
スキャンセレクト信号ＳＳをＨレベルとする。フリップフロップＦＦ１０〜ＦＦ１３のデータ入力端Ｄはディスエーブル状態となり，スキャンデータ入力端ＳＤはイネーブル状態となる。ここで，テスト用アドレス信号をスキャンイン信号ＳＩＮとして第１テスト回路部ＴＣｉ１に入力すると，スキャンクロック信号ＳＣＬＫが入力される毎にテスト用アドレス信号は，先頭ビットから順番にフリップフロップＦＦ１３からフリップフロップＦＦ１０まで転送される。第１テスト回路部ＴＣｉ１に対してスキャンクロック信号ＳＣＬＫが４パルス入力された時点で，テスト用アドレス信号は，フリップフロップＦＦ１３〜ＦＦ１０にセットされる。
【００４７】
このとき，スキャンセレクト信号ＳＳがＨレベルであるため，第１テスト回路部ＴＣｉ１に属するセレクタＳＥＬ１０〜ＳＥＬ１３は，各フリップフロップＦＦ１０〜ＦＦ１３に格納されているデータ（テスト用アドレス信号）を選択して，これらをアドレス信号ａ’’’０〜ａ’’’３として外部に出力する。
【００４８】
メモリセルアレイ部ＭＣＡやカラムセレクタＣＳに対して任意のテスト用アドレス信号を与えてこれらの動作・機能を確認したい場合は，第１テスト回路部ＴＣｉ１をアドレス信号制御モードに設定し，テスト用アドレス信号をスキャンイン信号ＳＩＮとして第１テスト回路部ＴＣｉ１に入力するればよい。なお，このモードでは，第１テスト回路部ＴＣｉ１に属するフリップフロップＦＦ１０〜ＦＦ１３は，シリアル−パラレル変換を行うシフトレジスタとして機能する。
【００４９】
第２テスト回路部ＴＣｉ２のテストモードは，さらに，３．カラムセレクタＣＳの入出力データｄ’’，／ｄ’’およびメモリセルアレイ部ＭＣＡの入出力データｄ’’’，／ｄ’’’の観測モード（以下，「データ観測モード」という）と，２．カラムセレクタＣＳの入出力データｄ’’，／ｄ’’およびメモリセルアレイ部ＭＣＡの入出力データｄ’’’，／ｄ’’’の制御モード（以下，「データ制御モード」に分けられる。
【００５０】
３．データ観測モード（図７参照）
まず，メモリ回路部ＭＣ１に入力されているライトイネーブル信号ＷＥをＬレベルとしてメモリ回路部ＭＣ１をデータリード動作モードに設定する。
【００５１】
スキャンセレクト信号ＳＳがＬレベルのとき，第２テスト回路部ＴＣｉ２に属するフリップフロップＦＦ２０〜ＦＦ２３のデータ入力端Ｄはイネーブル状態であり，スキャンデータ入力端ＳＤはディスエーブル状態である。したがって，各フリップフロップＦＦ２０〜ＦＦ２３は，スキャンクロック信号ＳＣＬＫの立ち上がりエッジに同期して，メモリセルアレイ部ＭＣＡから読み出されたデータｄ’’’０，／ｄ’’’０〜ｄ’’’３，／ｄ’’’３を記憶する。最終段に位置するフリップフロップＦＦ２３に格納されたデータｄ’’’３（／ｄ’’’３）は，スキャンアウト信号ＳｉＯＵＴ２（ＳＯＵＴ）として出力される。
【００５２】
次に，スキャンセレクト信号ＳＳをＨレベルに遷移させると，フリップフロップＦＦ３０〜ＦＦ３３のデータ入力端Ｄはディスエーブル状態となり，スキャンデータ入力端ＳＤはイネーブル状態となる。ここで，第２テスト回路部ＴＣｉ２にスキャンクロック信号ＳＣＬＫが入力されると，各フリップフロップＦＦ２０〜ＦＦ２２に格納されているデータｄ’’’０（／ｄ’’’０）〜ｄ’’’２（／ｄ’’’２）はそれぞれ，次段のフリップフロップＦＦ２１〜ＦＦ２３に転送され格納される。以後，第２テスト回路部ＴＣｉ２にスキャンクロック信号ＳＣＬＫが入力される毎に，フリップフロップＦＦ２０〜ＦＦ２３はシフト動作を繰り返し，この結果として，データｄ’’’０（／ｄ’’’０）〜ｄ’’’３（／ｄ’’’３）は，スキャンアウト信号ＳｉＯＵＴ２（ＳＯＵＴ）としてシリアルに出力される。
【００５３】
メモリセルアレイ部ＭＣＡから期待通りのデータｄ’’’０（／ｄ’’’０）〜ｄ’’’３（／ｄ’’’３）が読み出されているか否かを確認するには，第２テスト回路部ＴＣｉ２をデータ観測モードに設定し，シリアル信号であるスキャンアウト信号ＳｉＯＵＴ２（ＳＯＵＴ）を観測すればよい。なお，このモードでは，第２テスト回路部ＴＣｉ２に属するフリップフロップＦＦ２０〜ＦＦ２３は，パラレル−シリアル変換を行うシフトレジスタとして機能する。
【００５４】
４．データ制御モード（図８参照）
まず，メモリ回路部ＭＣ１に入力されているライトイネーブル信号ＷＥをＬレベルまたはＨレベルのいずれかに調整する。第２テスト回路部ＴＣｉ２からカラムセレクタＣＳへテスト用データを与えるテストを実施するときには，ライトイネーブル信号ＷＥをＬレベルとしてメモリ回路部ＭＣ１をデータリード動作モードに設定する。これに対して，第２テスト回路部ＴＣｉ２からメモリセルアレイ部ＭＣＡへテスト用データを書き込むテストを実施するときには，ライトイネーブル信号ＷＥをＨレベルとしてメモリ回路部ＭＣ１をデータライト動作モードに設定する。
【００５５】
次に，スキャンセレクト信号ＳＳをＨレベルとする。フリップフロップＦＦ２０〜ＦＦ２３のデータ入力端Ｄはディスエーブル状態となり，スキャンデータ入力端ＳＤはイネーブル状態となる。ここで，テスト用データをスキャンイン信号ＳＩＮとして第２テスト回路部ＴＣｉ２に入力すると，スキャンクロック信号ＳＣＬＫが入力される毎にテスト用データは，先頭ビットから順番にフリップフロップＦＦ２０からフリップフロップＦＦ２３まで転送される。第２テスト回路部ＴＣｉ２に対してスキャンクロック信号ＳＣＬＫが４パルス入力された時点で，テスト用データは，フリップフロップＦＦ２０〜ＦＦ２３にセットされる。なお，図２に示すように，第２テスト回路部ＴＣｉ２が第１テスト回路部ＴＣｉ１とスキャンパスを形成している場合，テスト用データは，第１テスト回路部ＴＣｉ１を経由してスキャンアウト信号ＳｉＯＵＴ１として第２テスト回路部ＴＣｉ２に入力される。
【００５６】
次に，ライトコントロール信号ＷＣＴＲＬをＬレベルからＨレベルに遷移させる。これによって，第２テスト回路部ＴＣｉ２に属するＳＷ２００，ＳＷ２０１，ＳＷ２１０，ＳＷ２１１，ＳＷ２２０，ＳＷ２２１，ＳＷ２３０，ＳＷ２３１は全てオン状態となり，各フリップフロップＦＦ２０〜ＦＦ２３に格納されているテスト用データは，データ伝送ラインＤＬ０〜ＤＬ３に出力される。このとき，ライトイネーブル信号ＷＥがＬレベルならば，データ伝送ラインＤＬ０〜ＤＬ３に出力されたテスト用データは，カラムセレクタＣＳへ入力される。また，ライトイネーブル信号ＷＥがＨレベルならば，データ伝送ラインＤＬ０〜ＤＬ３に出力されたテスト用データは，メモリセルアレイ部ＭＣＡへ入力される。
【００５７】
メモリセルアレイ部ＭＣＡやカラムセレクタＣＳに対して任意のテスト用データを与えてこれらの動作・機能を確認したい場合は，第２テスト回路部ＴＣｉ２をデータ制御モードに設定し，テスト用データをスキャンイン信号ＳＩＮとして第２テスト回路部ＴＣｉ２に入力するればよい。なお，このモードでは，第２テスト回路部ＴＣｉ２に属するフリップフロップＦＦ２０〜ＦＦ２３は，シリアル−パラレル変換を行うシフトレジスタとして機能する。
【００５８】
ここまでの説明から明らかなように，本実施の形態にかかるメモリ回路部ＭＣ１に属する第１テスト回路部ＴＣｉ１によれば，メモリ回路部ＭＣ１内に備えられたデコーダロジック部の機能テストが可能となる。また，本実施の形態にかかるメモリ回路部ＭＣ１に属する第２テスト回路部ＴＣｉ２によれば，メモリ回路部ＭＣ１内に備えられたセレクタロジック部の機能テストが可能となる。さらに，第１テスト回路部ＴＣｉ１と第２テスト回路部ＴＣｉ２の両方をメモリ回路部ＭＣ１内に備えることによって，メモリセルアレイ部に対して，ロジック回路を介さずにデータ書き込み／読み出しを行うこと（ダイレクトアクセス）が可能となる。
【００５９】
［第２の実施の形態］
第１の実施の形態にかかるメモリ回路部ＭＣ１に備えられた第１テスト回路部ＴＣｉ１および第２テスト回路部ＴＣｉ２は，非同期型のメモリ回路部ＭＣ１（図２）のみならず同期型のメモリ回路ＭＣ２（図９）にも適用可能である。第１テスト回路部ＴＣｉ１および第２テスト回路部ＴＣｉ２を非同期型メモリ回路部ＭＣ１の内部に備える場合には，メモリ回路部ＭＣ１にスキャンクロック信号ＳＣＬＫを入力する必要がある。これに対して，各テスト回路部を同期型メモリ回路部ＭＣ２の内部に備える場合には，メモリ回路部ＭＣ２の動作基準用のクロック信号ＣＬＫを各テスト回路部の動作基準としても利用できる。したがって，スキャンクロック信号ＳＣＬＫをメモリ回路部ＭＣ２へ入力する必要がなくなる。
【００６０】
［第３の実施の形態］
本発明の第３の実施の形態にかかるメモリ回路部ＭＣ３に備えられた第３テスト回路部ＴＣｉ３の構成および動作について図１０〜図１４を用いて説明する。
【００６１】
図１０に示す第３テスト回路部ＴＣｉ３は，図２および図９に示した第１，２の実施の形態にかかるメモリ回路部ＭＣ１，ＭＣ２に属する第２テスト回路部ＴＣｉ２と略同一の機能を有するものである。第３テスト回路部ＴＣｉ３は，第１テスト回路部ＴＣｉ１が出力するスキャンアウト信号ＳｉＯＵＴ１，スキャンセレクト信号ＳＳ，ライトコントロール信号ＷＣＴＲＬ，およびクロック信号ＣＬＫが入力され，スキャンアウト信号ＳＯＵＴを出力する。スキャンアウト信号ＳＯＵＴは，ＬＳＩ１０１の外部へ出力される信号であるが，図１に示したように周辺ロジック回路部ＬＣに外部第２テスト回路部ＴＣｏ２を備える場合，スキャンアウト信号ＳＯＵＴを直接外部に出力させずに，これをスキャンアウト信号ＳｉＯＵＴ３として外部第２テスト回路部ＴＣｏ２に与えるように回路構成してもよい。
【００６２】
第３テスト回路部ＴＣｉ３の回路構成を図１１に示す。この第３テスト回路部ＴＣｉ３は，図４に示した第２テスト回路部ＴＣｉ２に対して，フリップフロップＦＦ２０〜ＦＦ２３をそれぞれ，ＨスルーラッチＬＡＴＨ３０〜ＬＡＴＨ３３およびＬスルーラッチＬＡＴＬ３０〜ＬＡＴＬ３３に置き換えた回路構成を有する。第３テスト回路部ＴＣｉ３のその他の構成要素は，第２テスト回路部ＴＣｉ２と略同一である。
【００６３】
ＨスルーラッチＬＡＴＨ３０〜ＬＡＴＨ３３は，制御信号入力端ＨにＨレベルの信号が入力されている間は，データ入力端Ｄに入力される信号と同じ論理レベルの信号をデータ出力端Ｑに出力し（データ・スルー），制御信号入力端ＨにＬレベルの信号が入力されている間にデータ入力端Ｄに入力された信号をラッチする（データ・ラッチ）。
【００６４】
一方，ＬスルーラッチＬＡＴＬ３０〜ＬＡＴＬ３３は，制御信号入力端ＬにＬレベルの信号が入力されている間は，データ入力端Ｄまたはスキャンデータ入力端ＳＤに入力された信号と同じ論理レベルの信号をデータ出力端Ｑに出力し，相補の信号をデータ出力端／Ｑに出力し（データ・スルー），制御信号入力端ＬにＨレベルの信号が入力されている間にデータ入力端Ｄに入力された信号またはスキャンデータ入力端ＳＤに入力された信号をラッチする（データ・ラッチ）。
【００６５】
第３テスト回路部ＴＣｉ３において，４個のセンスアンプＣＭ２０〜ＣＭ２３，４個のＨスルーラッチＬＡＴＨ３０〜ＬＡＴＨ３３，４個のＬスルーラッチＬＡＴＬ３０〜ＬＡＴＬ３３，および８個のスイッチＳＷ２００，ＳＷ２０１，ＳＷ２１０，ＳＷ２１１，ＳＷ２２０，ＳＷ２２１，ＳＷ２３０，ＳＷ２３１はそれぞれ，データ伝送ラインＤＬ０〜ＤＬ３毎に配置されている。例えば，データ伝送ラインＤＬ０には，センスアンプＣＭ２０，ＨスルーラッチＬＡＴＨ３０，ＬスルーラッチＬＡＴＬ３０，およびスイッチＳＷ２００，ＳＷ２０１が配置されている。データ伝送ラインＤＬ０〜ＤＬ３毎の回路構成は相互に略同一である。
【００６６】
センスアンプＣＭ２０〜ＣＭ２３はそれぞれ，データ伝送ラインＤＬ０〜ＤＬ３を構成する２本のデータ伝送ラインの電位差を検出し増幅してＬスルーラッチＬＡＴＬ３０〜ＬＡＴＬ３３のデータ入力端Ｄに与える。
【００６７】
ＨスルーラッチＬＡＴＨ３０〜ＬＡＴＨ３３は，各制御信号入力端Ｈにクロック信号ＣＬＫが共通入力される。ＨスルーラッチＬＡＴＨ３０〜ＬＡＴＨ３３のデータ出力端Ｑはそれぞれ，ＬスルーラッチＬＡＴＬ３０〜ＬＡＴＬ３３のスキャンデータ入力端ＳＤに接続されている。ＬスルーラッチＬＡＴＬ３０〜ＬＡＴＬ３３は，各制御信号入力端Ｌにクロック信号ＣＬＫが共通入力され，各スキャンセレクト信号入力端ｓｓにスキャンセレクト信号ＳＳが共通入力される。
【００６８】
ＬスルーラッチＬＡＴＬ３０のデータ出力端Ｑは，スイッチＳＷ２００の信号入力端に接続されており，ＬスルーラッチＬＡＴＬ３０のデータ出力端／Ｑは，スイッチＳＷ２０１の信号入力端に接続されている。スイッチＳＷ２００の信号出力端は，データ伝送ラインＤＬ０を構成する２本のデータ伝送ラインの一方に接続されており，スイッチＳＷ２０１の信号出力端は，データ伝送ラインＤＬ０を構成する２本のデータ伝送ラインの他方に接続されている。なお，ＬスルーラッチＬＡＴＬ３０〜ＬＡＴＬ３３，スイッチＳＷ２１０，ＳＷ２１１，ＳＷ２２０，ＳＷ２２１，ＳＷ２３０，ＳＷ２３１，および各データ伝送ラインＤＬ０〜ＤＬ３の接続関係はそれぞれ，ＬスルーラッチＬＡＴＬ３０，スイッチＳＷ２００，ＳＷ２０１，およびデータ伝送ラインＤＬ０の接続関係と同様である。
【００６９】
各ＬスルーラッチＬＡＴＬ３０〜ＬＡＴＬ３２のデータ出力端Ｑは，スイッチＳＷ２００，ＳＷ２１０，ＳＷ２２０の信号入力端とともに，それぞれ次段のＨスルーラッチＬＡＴＨ３１〜ＬＡＴＨ３３のデータ入力端Ｄに接続されている。初段に位置するＨスルーラッチＬＡＴＨ３０のデータ入力端Ｄは，第１テスト回路部ＴＣｉ１が出力するスキャンアウト信号ＳｉＯＵＴ１が入力されるスキャンイン信号入力端ｓｉｎ３に接続されている。最終段に位置するＬスルーラッチＬＡＴＬ３３のデータ出力端Ｑは，スイッチＳＷ２３０の信号入力端とともに，スキャンアウト信号ＳｉＯＵＴ３（ＳＯＵＴ）を出力するスキャンアウト信号出力端ｓｏｕｔ３に接続されている。
【００７０】
以上のように構成された第３テスト回路部ＴＣｉ２は，通常モードとテストモードの２つのモードに設定することが可能である。通常モードに設定する場合，ライトコントロール信号ＷＣＴＲＬをＬレベルとする。
【００７１】
ライトコントロール信号ＷＣＴＲＬがＬレベルに設定されると，第３テスト回路部ＴＣｉ３に属する各スイッチＳＷ２００，ＳＷ２０１，ＳＷ２１０，ＳＷ２１１，ＳＷ２２０，ＳＷ２２１，ＳＷ２３０，ＳＷ２３１は全てオフ状態となり，各ＬスルーラッチＬＡＴＬ３０〜ＬＡＴＬ３３のデータ出力端Ｑ，／Ｑはデータ伝送ラインＤＬ０〜ＤＬ３から電気的に切り離される。つまり，通常モードの第３テスト回路部ＴＣｉ３は，各データ伝送ラインＤＬ０〜ＤＬ３の電位レベルを制御することはなく，カラムセレクタＣＳとメモリセルアレイ部ＭＣＡはデータ伝送ラインＤＬ０〜ＤＬ３によってダイレクトに接続される。このため，カラムセレクタＣＳのｍビット幅の入出力データｄ’’，／ｄ’’とメモリセルアレイ部ＭＣＡのｍビット幅の入出力データｄ’’’，／ｄ’’’は，一致することになる。
【００７２】
次にテストモードに設定された第３テスト回路部ＴＣｉ３の動作を，図１２，図１３のタイミングチャートに基づいて説明する。
【００７３】
第３テスト回路部ＴＣｉ３のテストモードは，さらに，５．カラムセレクタＣＳの入出力データｄ’’，／ｄ’’およびメモリセルアレイ部ＭＣＡの入出力データｄ’’’，／ｄ’’’の観測モード（以下，「データ観測モード」という）と，６．カラムセレクタＣＳの入出力データｄ’’，／ｄ’’およびメモリセルアレイ部ＭＣＡの入出力データｄ’’’，／ｄ’’’の制御モード（以下，「データ制御モード」に分けられる。
【００７４】
５．データ観測モード（図１２参照）
まず，メモリ回路部ＭＣ３に入力されているライトイネーブル信号ＷＥをＬレベルとしてメモリ回路部ＭＣ３をデータリード動作モードに設定する。
【００７５】
スキャンセレクト信号ＳＳがＬレベルのとき，第３テスト回路部ＴＣｉ３に属するＬスルーラッチＬＡＴＬ３０〜ＬＡＴＬ３３のデータ入力端Ｄはイネーブル状態であり，スキャンデータ入力端ＳＤはディスエーブル状態である。したがって，各ＬスルーラッチＬＡＴＬ３０〜ＬＡＴＬ３３は，メモリセルアレイ部ＭＣＡから読み出されたデータｄ’’’０，／ｄ’’’０〜ｄ’’’３，／ｄ’’’３をクロック信号ＣＬＫ＝Ｈのときにラッチする。最終段に位置するＬスルーラッチＬＡＴＬ３３に格納されたデータｄ’’’３（／ｄ’’’３）は，スキャンアウト信号ＳｉＯＵＴ３（ＳＯＵＴ）として出力される。
【００７６】
次に，スキャンセレクト信号ＳＳをＨレベルに遷移させると，ＬスルーラッチＬＡＴＬ３０〜ＬＡＴＬ３３のデータ入力端Ｄはディスエーブル状態となり，スキャンデータ入力端ＳＤはイネーブル状態となる。
【００７７】
各ＬスルーラッチＬＡＴＬ３０〜ＬＡＴＬ３２のデータ出力端Ｑは，次段のＨスルーラッチＬＡＴＨ３１〜ＬＡＴＨ３３のデータ入力端Ｄに接続されているため，ＬスルーラッチＬＡＴＬ３０〜ＬＡＴＬ３２にラッチされているデータｄ’’’０，／ｄ’’’０〜ｄ’’’２，／ｄ’’’２はそれぞれ，続くクロック信号ＣＬＫ＝ＬのときにＨスルーラッチＬＡＴＨ３１〜ＬＡＴＨ３３にラッチされる。
【００７８】
次に，クロック信号ＣＬＫがＨレベルに遷移すると，ＨスルーラッチＬＡＴＨ３１〜ＬＡＴＨ３３にラッチされているデータｄ’’’０，／ｄ’’’０〜ｄ’’’２，／ｄ’’’２は，同段のＬスルーラッチＬＡＴＬ３１〜ＬＡＴＬ３３にラッチされる。そして，最終段に位置するＬスルーラッチＬＡＴＬ３３に格納されたデータｄ’’’２（／ｄ’’’２）は，スキャンアウト信号ＳｉＯＵＴ３（ＳＯＵＴ）として出力される。以後，第３テスト回路部ＴＣｉ３にクロック信号ＣＬＫが入力される毎に，ＨスルーラッチＬＡＴＨ３０〜ＬＡＴＨ３３およびＬスルーラッチＬＡＴＬ３０〜ＬＡＴＬ３３はシフト動作を繰り返し，この結果として，データｄ’’’０（／ｄ’’’０）〜ｄ’’’３（／ｄ’’’３）は，スキャンアウト信号ＳｉＯＵＴ３（ＳＯＵＴ）としてシリアルに出力される。
【００７９】
メモリセルアレイ部ＭＣＡから期待通りのデータｄ’’’０（／ｄ’’’０）〜ｄ’’’３（／ｄ’’’３）が読み出されているか否かを確認するには，第３テスト回路部ＴＣｉ３をデータ観測モードに設定し，シリアル信号であるスキャンアウト信号ＳｉＯＵＴ３（ＳＯＵＴ）を観測すればよい。なお，このモードでは，第３テスト回路部ＴＣｉ３に属するＨスルーラッチＬＡＴＨ３０〜ＬＡＴＨ３３およびＬスルーラッチＬＡＴＬ３０〜ＬＡＴＬ３３は，パラレル−シリアル変換を行うシフトレジスタとして機能する。
【００８０】
６．データ制御モード（図１３参照）
まず，メモリ回路部ＭＣ３に入力されているライトイネーブル信号ＷＥをＬレベルまたはＨレベルのいずれかに調整する。第３テスト回路部ＴＣｉ３からカラムセレクタＣＳへテスト用データを与えるテストを実施するときには，ライトイネーブル信号ＷＥをＬレベルとしてメモリ回路部ＭＣ３をデータリード動作モードに設定する。これに対して，第３テスト回路部ＴＣｉ３からメモリセルアレイ部ＭＣＡへテスト用データを書き込むテストを実施するときには，ライトイネーブル信号ＷＥをＨレベルとしてメモリ回路部ＭＣ３をデータライト動作モードに設定する。
【００８１】
次に，スキャンセレクト信号ＳＳをＨレベルとする。ＬスルーラッチＬＡＴＬ３０〜ＬＡＴＬ３３のデータ入力端Ｄはディスエーブル状態となり，スキャンデータ入力端ＳＤはイネーブル状態となる。ここで，テスト用データをスキャンイン信号ＳＩＮとして第３テスト回路部ＴＣｉ３に入力すると，クロック信号ＣＬＫがＬレベルのときに，スキャンイン信号ＳＩＮの第１ビットデータが，初段に位置するＨスルーラッチＬＡＴＨ３０にラッチされる。次に，クロック信号ＣＬＫがＨレベルに遷移するとＨスルーラッチＬＡＴＨ３０にラッチされているスキャンイン信号ＳＩＮの第１ビットデータが同段のＬスルーラッチＬＡＴＬ３０にラッチされる。その後クロック信号ＣＬＫが入力される毎にテスト用データは，ＨスルーラッチＬＡＴＨ３１，ＬスルーラッチＬＡＴＬ３１，ＨスルーラッチＬＡＴＨ３２，ＬスルーラッチＬＡＴＬ３２，ＨスルーラッチＬＡＴＨ３３，ＬスルーラッチＬＡＴＬ３３の順に転送される。第３テスト回路部ＴＣｉ３に対してクロック信号ＣＬＫが４パルス入力された時点で，テスト用データは，ＬスルーラッチＬＡＴＬ３０〜ＬＡＴＬ３３にセットされる。なお，図１０に示すように，第３テスト回路部ＴＣｉ３が第１テスト回路部ＴＣｉ１とスキャンパスを形成している場合，テスト用データは，第１テスト回路部ＴＣｉ１を経由してスキャンアウト信号ＳｉＯＵＴ１として第３テスト回路部ＴＣｉ３に入力される。
【００８２】
次に，ライトコントロール信号ＷＣＴＲＬをＬレベルからＨレベルに遷移させる。これによって，第３テスト回路部ＴＣｉ３に属するＳＷ２００，ＳＷ２０１，ＳＷ２１０，ＳＷ２１１，ＳＷ２２０，ＳＷ２２１，ＳＷ２３０，ＳＷ２３１は全てオン状態となり，各ＬスルーラッチＬＡＴＬ３０〜ＬＡＴＬ３３に格納されているテスト用データは，データ伝送ラインＤＬ０〜ＤＬ３に出力される。このとき，ライトイネーブル信号ＷＥがＬレベルならば，データ伝送ラインＤＬ０〜ＤＬ３に出力されたテスト用データは，カラムセレクタＣＳへ入力される。また，ライトイネーブル信号ＷＥがＨレベルならば，データ伝送ラインＤＬ０〜ＤＬ３に出力されたテスト用データは，メモリセルアレイ部ＭＣＡへ入力される。
【００８３】
メモリセルアレイ部ＭＣＡやカラムセレクタＣＳに対して任意のテスト用データを与えてこれらの動作・機能を確認したい場合は，第３テスト回路部ＴＣｉ３をデータ制御モードに設定し，テスト用データをスキャンイン信号ＳＩＮとして第３テスト回路部ＴＣｉ３に入力すればよい。なお，このモードでは，第３テスト回路部ＴＣｉ３に属するＨスルーラッチＬＡＴＨ３０〜ＬＡＴＨ３３およびＬスルーラッチＬＡＴＬ３０〜ＬＡＴＬ３３は，シリアル−パラレル変換を行うシフトレジスタとして機能する。
【００８４】
ここまでの説明から明らかなように，本実施の形態にかかるメモリ回路部ＭＣ３に属する第３テスト回路部ＴＣｉ３によれば，メモリ回路部ＭＣ３内に備えられたセレクタロジック部の機能テストが可能となる。さらに，第１，２の実施の形態にかかるメモリ回路部ＭＣ１，ＭＣ２に属する第１テスト回路部ＴＣｉ１と，第３テスト回路部ＴＣｉ３の両方をメモリ回路部ＭＣ３内に備えることによって，メモリセルアレイ部に対して，ロジック回路を介さずにデータ書き込み／読み出しを行うこと（ダイレクトアクセス）が可能となる。
【００８５】
ところで，メモリ回路を出力ラッチ型として構成する場合，メモリセルアレイ部ＭＣＡから読み出されるデータの伝送ラインには，図１４に示すようなセンスアンプ（コンパレータ）ＣＭ０〜ＣＭ３およびＬスルーラッチＬＡＴＬ０〜ＬＡＴＬ３が備えられる。この出力ラッチ型メモリ回路に第３テスト回路ＴＣｉ３を付加するならば，第３テスト回路ＴＣｉ３を構成するセンスアンプＣＭ２０〜ＣＭ２３をセンスアンプＣＭ０〜ＣＭ３と共通化し，ＬスルーラッチＬＡＴＬ３０〜ＬＡＴＬ３３を，ＬスルーラッチＬＡＴＬ０〜ＬＡＴＬ３と共通化することが好ましい。このようにメモリ回路を構成することによって，テスト回路を付加することによる回路レイアウト面積の増加が最小限に抑えられる。
【００８６】
添付図面を参照しながら本発明の好適な実施の形態について説明したが，本発明はかかる実施の形態に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００８７】
図１には，外部第１テスト回路部ＴＣｏ１，外部第２テスト回路部ＴＣｏ２，第１テスト回路部ＴＣｉ１，および第２テスト回路部ＴＣｉ２がスキャンパスを形成しているＬＩＳ１０１を示したが，各テスト回路を独立させることも可能である。この場合，各テスト回路に対してスキャンイン信号ＳＩＮを与え，それぞれからスキャンアウト信号ＳＯＵＴを得るように回路を構成する。例えば，ＬＳＩに，各テスト回路毎のスキャンイン信号の入力端およびスキャンアウト信号の出力端を設けてもよい。この他，図１に示したように，スキャン信号の入力端およびスキャンアウト信号の出力端はそれぞれ一として，スキャンイン信号およびスキャンアウト信号に各テスト回路および各テスト回路の動作モード（観測モードまたは制御モード）を識別するフラグビットを加えるようにしてもよい。メモリ回路内に，スキャンイン信号に含まれるフラグビットを解析し，スキャンアウト信号にフラグビットを加えるロジック回路を構成してもよい。
【００８８】
【発明の効果】
以上説明したように，本発明によれば，メモリセルアレイ部，アドレス信号生成部，およびデータ入出力部のそれぞれを独立して動作・機能テストをすることが可能となる。したがって，半導体記憶装置のテストにおいて，正常な結果が得られなかった場合であっても，高い精度でその原因となる箇所が特定される。半導体記憶装置の製造プロセスに潜む問題点の究明や設計レベルでの回路見直しも容易化される。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかるメモリ回路部を含むＬＳＩの構成を示すブロック図である。
【図２】本発明の第１の実施の形態にかかるメモリ回路部の構成を示すブロック図である。
【図３】本発明の第１の実施の形態にかかるメモリ回路部に備えられた第１テスト回路部の構成を示す回路図である。
【図４】本発明の第１の実施の形態にかかるメモリ回路部に備えられた第２テスト回路部の構成を示す回路図である。
【図５】第１テスト回路部のアドレス信号観測モードにおける動作を示すタイミングチャートである。
【図６】第１テスト回路部のアドレス信号制御モードにおける動作を示すタイミングチャートである。
【図７】第２テスト回路部のデータ観測モードにおける動作を示すタイミングチャートである。
【図８】第２テスト回路部のデータ制御モードにおける動作を示すタイミングチャートである。
【図９】本発明の第２の実施の形態にかかるメモリ回路部の構成を示すブロック図である。
【図１０】本発明の第３の実施の形態にかかるメモリ回路部の構成を示すブロック図である。
【図１１】本発明の第３の実施の形態にかかるメモリ回路部に備えられた第３テスト回路部の構成を示す回路図である。
【図１２】第３テスト回路部のデータ観測モードにおける動作を示すタイミングチャートである。
【図１３】第３テスト回路部のデータ制御モードにおける動作を示すタイミングチャートである。
【図１４】一般的な出力ラッチ型メモリ回路のデータ出力部を示す回路図である。
【符号の説明】
１０１：ＬＳＩ
ＡＤ：アドレスデコーダ
ａ’’：アドレス信号
ＣＬＫ：クロック信号
ＣＳ：カラムセレクタ
ＤＬ０：データ伝送ライン
ＦＦ１０：フリップフロップ
ＦＦ２０：フリップフロップ
ＬＡＴＨ３０：Ｈスルーラッチ
ＬＡＴＬ３０：Ｌスルーラッチ
ＬＣ：周辺ロジック回路部
ＭＣ１：メモリ回路部
ＭＣＡ：メモリセルアレイ部
ＳＣＬＫ：スキャンクロック信号
ＳＥＬ１０：セレクタ
ＳＩＮ：スキャンイン信号
ＳＯＵＴ：スキャンアウト信号
ＳＳ：スキャンセレクト信号
ＳＷ２００：スイッチ
ＴＣｉ１：第１テスト回路部
ＴＣｉ２：第２テスト回路部
ＴＣｉ３：第３テスト回路部
ＴＣｏ１：外部第１テスト回路
ＴＣｏ１：外部第２テスト回路
ＷＣＴＲＬ：ライトコントロール信号
ＷＥ：ライトイネーブル信号
【発明の属する技術分野】
本発明は，テスト回路を備えた半導体記憶装置に関するものである。
【０００２】
【従来の技術】
ＬＳＩに内蔵されたテスト回路としては，特開昭６２−３１１００号公報（文献１），特開平１０−２１１０９号公報（文献２），および特開平１０−７８４７５公報（文献３）に開示されたものがある。
【０００３】
文献１に記載されているテスト回路は，「読み込みデータスルーモード」と「シフト機能付ラッチモード」のいずれかの選択が可能なように構成されている。ＬＳＩを通常動作させる場合，テスト回路は，読み込みデータスルーモードに設定される。このモードでは，テスト回路は，メモリ回路（半導体記憶装置）から読み出されたデータをスルーしてＬＳＩの外部に出力する。一方，ＬＳＩをテストする場合，テスト回路は，シフト機能付ラッチモードに設定される。このときテスト回路は，メモリ回路から読み出されたデータをその内部に一旦格納し，格納したデータをシリアルに出力する。このシリアルデータを観測すれば，メモリ回路から読み出されたデータが期待値と一致するか否かを判断することができる。
【０００４】
文献２に記載のテスト回路は，ＬＳＩが通常動作中には，入力されたアドレス信号をスルーしてメモリ回路に与える。これに対して，ＬＳＩがテスト動作中には，テスト回路は，入力されたシリアル信号をパラレル信号に変換し，このパラレル信号をアドレス信号としてメモリ回路に与える。かかる構成によれば，テスト回路は，任意のアドレス信号をメモリ回路に与えることが可能となる。
【０００５】
文献３に記載のテスト回路によれば，メモリ回路に対して任意のアドレス信号，データを与えることが可能となる。また，メモリ回路から読み出されたデータをシリアル信号に変換して外部に出力することが可能となる。
【０００６】
【発明が解決しようとする課題】
半導体記憶装置は概して，複数のメモリセルがアレイ状に並ぶメモリセルアレイ部と，メモリ回路内ロジック部に分けることができる。メモリ回路内ロジック部には，アドレスデコーダやカラムセレクタ等が含まれる。従来のテスト回路によれば，メモリ回路に任意のアドレス信号をセットすること，メモリ回路から出力されたデータを検証すること，あるいは任意のデータをメモリ回路に書き込むことは可能であった。しかしながら，従来のテスト回路は，メモリ回路全体をテストの対象としており，メモリ回路内のロジック部については，スキャンテストの対象となっていなかった。このため，半導体記憶装置のテストにおいて，正常な結果が得られなかった場合であっても，その原因となる箇所の特定が難しく，問題点の究明や設計レベルでの回路の見直しが困難であるといった課題が生じていた。
【０００７】
本発明は，上記のような問題点に鑑みてなされたものであり，その目的は，メモリセルアレイ部とメモリ回路内ロジック部をそれぞれ独立してテストすることが可能な，新規かつ改良された半導体記憶装置を提供するものである。
【０００８】
【課題を解決するための手段】
上記課題を解決するために，本発明の第１の観点によれば，データを格納する複数のメモリセルから成るメモリセルアレイ部と，複数のメモリセルの中から１または２以上のメモリセルを特定するためのｎビット幅のアドレス信号を生成するアドレス信号生成部と，アドレス信号生成部から出力されたｎビット幅のアドレス信号をアドレス信号観測用シリアル信号に変換して出力するアドレス信号テスト回路部とを備えたことを特徴とする半導体記憶装置が提供される。アドレス信号観測用シリアル信号を観測することによって，アドレス信号生成部が出力したアドレス信号が正常か否かを判断することができる（請求項１，３，７）。
【０００９】
また，アドレス信号テスト回路部が，外部から与えられるテスト用アドレスシリアル信号をｎビット幅のテスト用アドレス信号に変換する機能，および，アドレス信号生成部からアドレス信号を取り込み，テスト用アドレス信号またはアドレス信号のいずれか一方をメモリセルアレイ部に与える機能を有することによって，メモリセルアレイ部に対して，アドレス信号生成部を介さずに任意のアドレス信号を与えることも可能となる（請求項２，３，７）。
【００１０】
本発明の第２の観点によれば，データを格納する複数のメモリセルから成るメモリセルアレイ部と，メモリセルアレイ部に書き込むｍビット幅のデータを出力する機能と，メモリセルアレイ部からｍビット幅のデータを読み出す機能を有するデータ入出力部と，メモリセルアレイ部から読み出されたｍビット幅のデータをデータ観測用シリアル信号に変換して出力するデータテスト回路部とを備えたことを特徴とする半導体記憶装置が提供される。データ観測用シリアル信号を観測することによって，メモリセルアレイ部から読み出されたデータが期待値通りか否かを判断することができる（請求項４，６，７）。
【００１１】
また，データテスト回路部が，外部から与えられるテスト用データシリアル信号をｍビット幅のテスト用データ信号に変換する機能，および，テスト用データ信号をメモリセルアレイ部またはデータ入出力部のいずれか一方に与える機能を有することによって，メモリセルアレイ部またはデータ入出力部それぞれに対して，任意のデータを与えることも可能となる（請求項５，６，７）。
【００１２】
アドレス信号テスト回路部がテスト用アドレスシリアル信号をテスト用データシリアル信号としてデータテスト回路部に与えるように半導体記憶装置を構成すれば，テスト用データシリアル信号を外部から供給する必要がなくなる（請求項８）。同様に，データテスト回路部がテスト用データシリアル信号をテスト用アドレスシリアル信号としてアドレス信号テスト回路部に与えるように半導体記憶装置を構成すれば，テスト用アドレスシリアル信号を外部から供給する必要がなくなる（請求項９）。
【００１３】
アドレス信号テスト回路部は，シフトレジスタによって構成することが可能である。この場合，シフトレジスタをテスト用アドレス信号およびアドレス信号の各ビットに対応するｎ個のフリップフロップによって構成することが好ましい（請求項１０，１１）。
【００１４】
データテスト回路部も，シフトレジスタから構成することが可能である。この場合，このシフトレジスタをメモリセルアレイ部から読み出されたデータおよびテスト用データ信号の各ビットに対応するｍ個のフリップフロップによって構成することが好ましい（請求項１２，１３）。また，このシフトレジスタをｍ組のラッチ群から構成することも可能である。各ラッチ群は，論理的高レベル信号によって入力データをラッチする第１ラッチと，論理的低レベル信号によって入力データをラッチする第２ラッチから構成される。第１ラッチまたは第２ラッチを半導体記憶装置の通常動作における出力データのラッチ機能部として利用することも可能である（請求項１４）。
【００１５】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかる半導体記憶装置の好適な実施の形態について詳細に説明する。なお，以下の説明および添付された図面において，略同一の機能および構成を有する要素については，同一符号を付することによって重複説明を省略する。
【００１６】
［第１の実施の形態］
本発明の第１の実施の形態にかかるメモリ回路部ＭＣ１に備えられた第１テスト回路部ＴＣｉ１（アドレス信号テスト回路部）および第２テスト回路部ＴＣｉ２（データテスト回路部）の構成およびこれらの動作について図１〜図８を用いて説明する。
【００１７】
図１に示すメモリ混載型システムＬＳＩ１０１は，メモリ回路部ＭＣ１および周辺ロジック回路部ＬＣを備えている。メモリ回路部ＭＣ１は，テスト回路としての第１テスト回路部ＴＣｉ１および第２テスト回路部ＴＣｉ２，メモリ回路部内ロジック回路としてのアドレスデコーダ（アドレス信号生成部）ＡＤおよびカラムセレクタ（データ入出力部）ＣＳ，ならびに複数のメモリセルから成るメモリセルアレイ部ＭＣＡを備えている。周辺ロジック回路ＬＣは，外部第１テスト回路部ＴＣｏ１および外部第２テスト回路部ＴＣｏ２を備えている。
【００１８】
ＬＳＩ１０１の外部から与えられるスキャンイン信号ＳＩＮは，外部第１テスト回路部ＴＣｏ１に入力される。外部第１テスト回路部ＴＣｏ１が出力するスキャンアウト信号ＳｏＯＵＴ１は，第１テスト回路部ＴＣｉ１に入力される。第１テスト回路部ＴＣｉ１が出力するスキャンアウト信号ＳｉＯＵＴ１は，第２テスト回路部ＴＣｉ２に入力される。第２テスト回路部ＴＣｉ２が出力するスキャンアウト信号ＳｉＯＵＴ２は，外部第２テスト回路部ＴＣｏ２に入力される。そして，外部第２テスト回路部ＴＣｏ２は，スキャンアウト信号ＳＯＵＴをＬＳＩ１０１の外部に出力する。このように外部第１テスト回路部ＴＣｏ１，外部第２テスト回路部ＴＣｏ２，第１テスト回路部ＴＣｉ１，および第２テスト回路部ＴＣｉ２によって，いわゆるスキャンパスが形成されている。
【００１９】
周辺ロジック回路部ＬＣに外部第１テスト回路部ＴＣｏ１および外部第２テスト回路部ＴＣｏ２が備えられているため，ＬＳＩ１０１において，周辺ロジック回路部ＬＣの動作テストが可能となる。これに加えて，メモリ回路部ＭＣ１の内部にも第１テスト回路部ＴＣｉ１および第２テスト回路部ＴＣｉ２が備えられているため，ＬＳＩ１０１において，メモリセルアレイ部ＭＣＡ，アドレスデコーダＡＤ，およびカラムセレクタＣＳそれぞれの動作テストが可能となる。
【００２０】
非同期型のメモリ回路部ＭＣ１は，図２に示すように，第１テスト回路部ＴＣｉ１，第２テスト回路部ＴＣｉ２，メモリセルアレイ部ＭＣＡ，アドレスデコーダＡＤ，およびカラムセレクタＣＳを備えている。
【００２１】
メモリ回路部ＭＣ１には，チップセレクト信号ＣＳ，出力イネーブル信号ＯＥ，ライトイネーブル信号ＷＥ，スキャンイン信号ＳＩＮ，スキャンセレクト信号ＳＳ，ライトコントロール信号ＷＣＴＲＬ，およびスキャンクロック信号ＳＣＬＫが入力される。また，メモリ回路部ＭＣ１は，スキャンアウト信号ＳＯＵＴを出力する。
【００２２】
アドレスデコーダＡＤは，アドレス信号ａ’をデコードしてｎビット幅のアドレス信号ａ’’を出力する。このアドレス信号ａ’’は，第１テスト回路部ＴＣｉ１に入力される。
【００２３】
第１テスト回路部ＴＣｉ１は，アドレス信号ａ’’の他，スキャンイン信号ＳＩＮ，スキャンセレクト信号ＳＳ，およびシフトクロック信号ＳＣＬＫを受け，アドレス信号ａ’’’およびスキャンアウト信号ＳｉＯＵＴ１を出力する。アドレス信号ａ’’’は，メモリセルアレイ部ＭＣＡおよびカラムセレクタＣＳに入力され，スキャンアウト信号ＳｉＯＵＴ１は，第２テスト回路部ＴＣｉ２に入力される。スキャンイン信号ＳＩＮは，ＬＳＩ１０１の外部から与えられる信号であるが，図１に示したように周辺ロジック回路部ＬＣに外部第１テスト回路部ＴＣｏ１を備える場合，スキャンイン信号ＳＩＮに代えて，外部第１テスト回路部ＴＣｏ１が出力するスキャンアウト信号ＳｏＯＵＴ１を第１テスト回路部ＴＣｉ１に入力するように回路構成してもよい。
【００２４】
第２テスト回路部ＴＣｉ２は，スキャンアウト信号ＳｉＯＵＴ１の他，スキャンセレクト信号ＳＳ，ライトコントロール信号ＷＣＴＲＬ，およびスキャンクロック信号ＳＣＬＫが入力され，スキャンアウト信号ＳＯＵＴを出力する。スキャンアウト信号ＳＯＵＴは，ＬＳＩ１０１の外部へ出力される信号であるが，図１に示したように，周辺ロジック回路部ＬＣに外部第２テスト回路部ＴＣｏ２を備える場合，スキャンアウト信号ＳＯＵＴを直接外部に出力させずに，これをスキャンアウト信号ＳｉＯＵＴ２として外部第２テスト回路部ＴＣｏ２に与えるように回路構成してもよい。
【００２５】
カラムセレクタＣＳと第２テスト回路部ＴＣｉ２は，ｍビット幅の入出力データｄ’’，／ｄ’’の伝送ラインで接続されている。また，第２テスト回路部ＴＣｉ２とメモリセルアレイ部ＭＣＡは，ｍビット幅の入出データｄ’’’，／ｄ’’’の伝送ラインで接続されている。
【００２６】
第１テスト回路部ＴＣｉ１は，図３に示すように，ｎビット幅のアドレス信号ａ’’が入力され，ｎビット幅のアドレス信号ａ’’’を出力する。以下，ｎ＝４の場合に即して説明する。第１テスト回路部ＴＣｉ１は，アドレス信号ａ’’のビット幅に対応する数（４個）のフリップフロップＦＦ１０〜ＦＦ１３と，これと同数のセレクタＳＥＬ１０〜ＳＥＬ１３を備えている。
【００２７】
アドレス信号ａ’’０〜ａ’’３は，各フロップフロップＦＦ１０〜ＦＦ１３のデータ入力端Ｄおよび各セレクタＳＥＬ１０〜ＳＥＬ１３の第１信号入力端Ｓ０に入力される。スキャンセレクト信号ＳＳは，各フロップフロップＦＦ１０〜ＦＦ１３のスキャンセレクト信号入力端ｓｓおよび各セレクタＳＥＬ１０〜ＳＥＬ１３の制御信号入力端に共通入力される。スキャンクロック信号ＳＣＬＫは，各フロップフロップＦＦ１０〜ＦＦ１３のクロック信号入力端ｃｌｋに共通入力される。
【００２８】
各フロップフロップＦＦ１０〜ＦＦ１３のデータ出力端Ｑは，各セレクタＳＥＬ１０〜ＳＥＬ１３の第２信号入力端Ｓ１に接続されている。さらに，各フロップフロップＦＦ１０〜ＦＦ１２のデータ出力端Ｑは，次段のフロップフロップＦＦ１１〜ＦＦ１３のスキャンデータ入力端ＳＤに接続されている。そして，初段に位置するフリップフロップＦＦ１３のスキャンデータ入力端ＳＤは，スキャンイン信号ＳＩＮが入力されるスキャンイン信号入力端ｓｉｎ１に接続されており，最終段に位置するフリップフロップＦＦ１０のデータ出力端Ｑは，スキャンアウト信号ＳｉＯＵＴ１を出力するスキャンアウト信号出力端ｓｏｕｔ１に接続されている。
【００２９】
各セレクタＳＥＬ１０〜ＳＥＬ１３は，スキャンセレクト信号ＳＳの論理レベルに応じて，第１信号入力端Ｓ０に入力されるアドレス信号ａ’’０〜ａ’’３，または，各フリップフロップＦＦ１０〜ＦＦ１３のデータ出力端Ｑから出力され第２信号入力端Ｓ１に入力される信号のいずれか一方を選択し，アドレス信号ａ’’’０〜ａ’’’３として出力する。具体的には，スキャンセレクト信号ＳＳが論理的低レベル（以下，「Ｌレベル」という）のときは，第１信号入力端Ｓ０側が選択され，スキャンセレクト信号ＳＳが論理的高レベル（以下「Ｈレベル」という）のときは，第２信号入力端Ｓ１側が選択される。
【００３０】
第２テスト回路部ＴＣｉ２の回路構成を図４を用いて説明する。上述のように，第２テスト回路部ＴＣｉ２は，ｍビット幅の入出力データｄ’’，／ｄ’’の伝送ラインによってカラムセレクタＣＳと接続されており，ｍビット幅の入出データｄ’’’，／ｄ’’’の伝送ラインによってメモリセルアレイ部ＭＣＡと接続されている。以下，ｍ＝４の場合に即して説明する。
【００３１】
第２テスト回路部ＴＣｉ２とカラムセレクタＣＳとの間の入出力データｄ’’０の伝送ラインと，第２テスト回路部ＴＣｉ２とメモリセルアレイ部ＭＣＡとの間の入出力データｄ’’’０の伝送ラインは，第２テスト回路部ＴＣｉ２の内部で共通化されている。同様に，入出力データｄ’’０と相補の関係にある入出力データ／ｄ’’０の伝送ラインと，入出力データｄ’’’０と相補の関係にある入出力データ／ｄ’’’０の伝送ラインも，第２テスト回路部ＴＣｉ２の内部で共通化されている。以下の説明では，これらの共通化された２本のデータ伝送ラインを１組のデータ伝送ラインＤＬ０と称する。
【００３２】
その他，第２テスト回路部ＴＣｉ２とカラムセレクタＣＳとの間の入出力データｄ’’１，／ｄ’’１，ｄ’’２，／ｄ’’２，ｄ’’３，／ｄ’’３の伝送ラインも，第２テスト回路部ＴＣｉ２とメモリセルアレイ部ＭＣＡとの間の入出力データｄ’’’１，／ｄ’’’１，ｄ’’’２，／ｄ’’’２，ｄ’’’３，／ｄ’’’３の伝送ラインと第２テスト回路部ＴＣｉ２の内部で共通化されている。以下の説明では，これらの共通化された各２本のデータ伝送ラインをそれぞれ１組のデータ伝送ラインＤＬ１，ＤＬ２，ＤＬ３と称する。
【００３３】
第２テスト回路部ＴＣｉ２は，４個のセンスアンプＣＭ２０〜ＣＭ２３，４個のフリップフロップＦＦ２０〜ＦＦ２３，および８個のスイッチＳＷ２００，ＳＷ２０１，ＳＷ２１０，ＳＷ２１１，ＳＷ２２０，ＳＷ２２１，ＳＷ２３０，ＳＷ２３１を備えており，それぞれは，データ伝送ラインＤＬ０〜ＤＬ３毎に配置されている。例えば，データ伝送ラインＤＬ０には，センスアンプＣＭ２０，フリップフロップＦＦ２０，およびスイッチＳＷ２００，ＳＷ２０１が配置されている。データ伝送ラインＤＬ０〜ＤＬ３毎の回路構成は相互に略同一である。
【００３４】
センスアンプＣＭ２０〜ＣＭ２３はそれぞれ，データ伝送ラインＤＬ０〜ＤＬ３を構成する２本のデータ伝送ラインの電位差を検出し増幅してフリップフロップＦＦ２０〜ＦＦ２３のデータ入力端Ｄに与える。
【００３５】
フリップフロップＦＦ２０〜ＦＦ２３は，各クロック信号入力端ｃｌｋにスキャンクロック信号ＳＣＬＫが共通入力され，各スキャンセレクト信号入力端ｓｓにスキャンセレクト信号ＳＳが共通入力される。
【００３６】
フリップフロップＦＦ２０のデータ出力端Ｑは，スイッチＳＷ２００の信号入力端に接続されており，フリップフロップＦＦ２０のデータ出力端／Ｑは，スイッチＳＷ２０１の信号入力端に接続されている。スイッチＳＷ２００の信号出力端は，データ伝送ラインＤＬ０を構成する２本のデータ伝送ラインの一方に接続されており，スイッチＳＷ２０１の信号出力端は，データ伝送ラインＤＬ０を構成する２本のデータ伝送ラインの他方に接続されている。なお，フリップフロップＦＦ２１〜ＦＦ２３，スイッチＳＷ２１０，ＳＷ２１１，ＳＷ２２０，ＳＷ２２１，ＳＷ２３０，ＳＷ２３１，および各データ伝送ラインＤＬ１〜ＤＬ３の接続関係はそれぞれ，フリップフロップＦＦ２０，スイッチＳＷ２００，ＳＷ２０１，およびデータ伝送ラインＤＬ０の接続関係と同様である。
【００３７】
各フロップフロップＦＦ２０〜ＦＦ２２のデータ出力端Ｑは，スイッチＳＷ２００，ＳＷ２１０，ＳＷ２２０の信号入力端とともに，それぞれ次段のフロップフロップＦＦ２１〜ＦＦ２３のスキャンデータ入力端ＳＤに接続されている。初段に位置するフリップフロップＦＦ２０のスキャンデータ入力端ＳＤは，第１テスト回路部ＴＣｉ１が出力するスキャンアウト信号ＳｉＯＵＴ１が入力されるスキャンイン信号入力端ｓｉｎ２に接続されている。最終段に位置するフリップフロップＦＦ２３のデータ出力端Ｑは，スイッチＳＷ２３０の信号入力端とともに，スキャンアウト信号ＳｉＯＵＴ２（ＳＯＵＴ）を出力するスキャンアウト信号出力端ｓｏｕｔ２に接続されている。
【００３８】
以上のように構成された第１テスト回路部ＴＣｉ１および第２テスト回路部ＴＣｉ２はともに，通常モードとテストモードの２つのモードに設定することが可能である。通常モードに設定する場合，スキャンセレクト信号ＳＳをＬレベルとし，ライトコントロール信号ＷＣＴＲＬをＬレベルとする。
【００３９】
スキャンセレクト信号ＳＳがＬレベルに設定されると，第１テスト回路部ＴＣｉ１に属する各セレクタＳＥＬ１０〜ＳＥＬ１３は，第１信号入力端Ｓ０と第２信号入力端Ｓ１のうち第１信号入力端Ｓ０を選択し，ここに入力されるアドレス信号ａ’’０〜ａ’’３をアドレス信号ａ’’’０〜ａ’’’３として外部に出力する。つまり，通常モードの第１テスト回路部ＴＣｉ１は，アドレスデコーダＡＤから受けたｎビット幅のアドレス信号ａ’’をそのままｎビット幅のアドレス信号ａ’’’としてメモリセルアレイ部ＭＣＡおよびカラムセレクタＣＳに与える。
【００４０】
また，ライトコントロール信号ＷＣＴＲＬがＬレベルに設定されると，第２テスト回路部ＴＣｉ２に属する各スイッチＳＷ２００，ＳＷ２０１，ＳＷ２１０，ＳＷ２１１，ＳＷ２２０，ＳＷ２２１，ＳＷ２３０，ＳＷ２３１は全てオフ状態となり，各フリップフロップＦＦ２０〜ＦＦ２３のデータ出力端Ｑ，／Ｑはデータ伝送ラインＤＬ０〜ＤＬ３から電気的に切り離される。つまり，通常モードの第２テスト回路部ＴＣｉ２は，各データ伝送ラインＤＬ０〜ＤＬ３の電位レベルを制御することはなく，カラムセレクタＣＳとメモリセルアレイ部ＭＣＡはデータ伝送ラインＤＬ０〜ＤＬ３によってダイレクトに接続される。このため，カラムセレクタＣＳのｍビット幅の入出力データｄ’’，／ｄ’’とメモリセルアレイ部ＭＣＡのｍビット幅の入出力データｄ’’’，／ｄ’’’は，一致することになる。
【００４１】
次にテストモードに設定された第１テスト回路部ＴＣｉ１と第２テスト回路部ＴＣｉ２の動作を，図５〜図８のタイミングチャートに基づいて説明する。
【００４２】
第１テスト回路部ＴＣｉ１のテストモードは，さらに，１．アドレスデコーダＡＤが出力するアドレス信号ａ’’の観測モード（以下，「アドレス信号観測モード」という）と，２．メモリセルアレイ部ＭＣＡとカラムセレクタＣＳに与えるアドレス信号ａ’’’の制御モード（以下，「アドレス信号制御モード」に分けられる。
【００４３】
１．アドレス信号観測モード（図５参照）
スキャンセレクト信号ＳＳがＬレベルのとき，第１テスト回路部ＴＣｉ１に属するフリップフロップＦＦ１０〜ＦＦ１３のデータ入力端Ｄはイネーブル状態であり，スキャンデータ入力端ＳＤはディスエーブル状態である。したがって，各フリップフロップＦＦ１０〜ＦＦ１３は，スキャンクロック信号ＳＣＬＫの立ち上がりエッジに同期して，アドレス信号ａ’’０〜ａ’’３を記憶する。そして，最終段に位置するフリップフロップＦＦ１０に格納されてたデータ（アドレス信号ａ’’０）は，スキャンアウト信号出力端ｓｏｕｔ１からスキャンアウト信号ＳｉＯＵＴ１として出力される。
【００４４】
次に，スキャンセレクト信号ＳＳをＨレベルに遷移させると，フリップフロップＦＦ１０〜ＦＦ１３のデータ入力端Ｄはディスエーブル状態となり，スキャンデータ入力端ＳＤはイネーブル状態となる。ここで，第１テスト回路部ＴＣｉ１にスキャンクロック信号ＳＣＬＫが入力されると，各フリップフロップＦＦ１３〜ＦＦ１１に格納されているデータ（アドレス信号ａ’’３〜ａ’’１）はそれぞれ，次段のフリップフロップＦＦ１２〜ＦＦ１０に転送され格納される。以後，第１テスト回路部ＴＣｉ１にスキャンクロック信号ＳＣＬＫが入力される毎に，フリップフロップＦＦ１０〜ＦＦ１３はシフト動作を繰り返し，この結果として，アドレス信号ａ’’０〜ａ’’３は，スキャンアウト信号ＳｉＯＵＴ１としてシリアルに出力される。
【００４５】
アドレスデコーダＡＤが正しいアドレス信号ａ’’０〜ａ’’３を出力しているか否かを確認するには，第１テスト回路部ＴＣｉ１をアドレス信号観測モードに設定し，シリアル信号であるスキャンアウト信号ＳｉＯＵＴ１を観測すればよい。なお，このモードでは，第１テスト回路部ＴＣｉ１に属するフリップフロップＦＦ１０〜ＦＦ１３は，パラレル−シリアル変換を行うシフトレジスタとして機能する。
【００４６】
２．アドレス信号制御モード（図６参照）
スキャンセレクト信号ＳＳをＨレベルとする。フリップフロップＦＦ１０〜ＦＦ１３のデータ入力端Ｄはディスエーブル状態となり，スキャンデータ入力端ＳＤはイネーブル状態となる。ここで，テスト用アドレス信号をスキャンイン信号ＳＩＮとして第１テスト回路部ＴＣｉ１に入力すると，スキャンクロック信号ＳＣＬＫが入力される毎にテスト用アドレス信号は，先頭ビットから順番にフリップフロップＦＦ１３からフリップフロップＦＦ１０まで転送される。第１テスト回路部ＴＣｉ１に対してスキャンクロック信号ＳＣＬＫが４パルス入力された時点で，テスト用アドレス信号は，フリップフロップＦＦ１３〜ＦＦ１０にセットされる。
【００４７】
このとき，スキャンセレクト信号ＳＳがＨレベルであるため，第１テスト回路部ＴＣｉ１に属するセレクタＳＥＬ１０〜ＳＥＬ１３は，各フリップフロップＦＦ１０〜ＦＦ１３に格納されているデータ（テスト用アドレス信号）を選択して，これらをアドレス信号ａ’’’０〜ａ’’’３として外部に出力する。
【００４８】
メモリセルアレイ部ＭＣＡやカラムセレクタＣＳに対して任意のテスト用アドレス信号を与えてこれらの動作・機能を確認したい場合は，第１テスト回路部ＴＣｉ１をアドレス信号制御モードに設定し，テスト用アドレス信号をスキャンイン信号ＳＩＮとして第１テスト回路部ＴＣｉ１に入力するればよい。なお，このモードでは，第１テスト回路部ＴＣｉ１に属するフリップフロップＦＦ１０〜ＦＦ１３は，シリアル−パラレル変換を行うシフトレジスタとして機能する。
【００４９】
第２テスト回路部ＴＣｉ２のテストモードは，さらに，３．カラムセレクタＣＳの入出力データｄ’’，／ｄ’’およびメモリセルアレイ部ＭＣＡの入出力データｄ’’’，／ｄ’’’の観測モード（以下，「データ観測モード」という）と，２．カラムセレクタＣＳの入出力データｄ’’，／ｄ’’およびメモリセルアレイ部ＭＣＡの入出力データｄ’’’，／ｄ’’’の制御モード（以下，「データ制御モード」に分けられる。
【００５０】
３．データ観測モード（図７参照）
まず，メモリ回路部ＭＣ１に入力されているライトイネーブル信号ＷＥをＬレベルとしてメモリ回路部ＭＣ１をデータリード動作モードに設定する。
【００５１】
スキャンセレクト信号ＳＳがＬレベルのとき，第２テスト回路部ＴＣｉ２に属するフリップフロップＦＦ２０〜ＦＦ２３のデータ入力端Ｄはイネーブル状態であり，スキャンデータ入力端ＳＤはディスエーブル状態である。したがって，各フリップフロップＦＦ２０〜ＦＦ２３は，スキャンクロック信号ＳＣＬＫの立ち上がりエッジに同期して，メモリセルアレイ部ＭＣＡから読み出されたデータｄ’’’０，／ｄ’’’０〜ｄ’’’３，／ｄ’’’３を記憶する。最終段に位置するフリップフロップＦＦ２３に格納されたデータｄ’’’３（／ｄ’’’３）は，スキャンアウト信号ＳｉＯＵＴ２（ＳＯＵＴ）として出力される。
【００５２】
次に，スキャンセレクト信号ＳＳをＨレベルに遷移させると，フリップフロップＦＦ３０〜ＦＦ３３のデータ入力端Ｄはディスエーブル状態となり，スキャンデータ入力端ＳＤはイネーブル状態となる。ここで，第２テスト回路部ＴＣｉ２にスキャンクロック信号ＳＣＬＫが入力されると，各フリップフロップＦＦ２０〜ＦＦ２２に格納されているデータｄ’’’０（／ｄ’’’０）〜ｄ’’’２（／ｄ’’’２）はそれぞれ，次段のフリップフロップＦＦ２１〜ＦＦ２３に転送され格納される。以後，第２テスト回路部ＴＣｉ２にスキャンクロック信号ＳＣＬＫが入力される毎に，フリップフロップＦＦ２０〜ＦＦ２３はシフト動作を繰り返し，この結果として，データｄ’’’０（／ｄ’’’０）〜ｄ’’’３（／ｄ’’’３）は，スキャンアウト信号ＳｉＯＵＴ２（ＳＯＵＴ）としてシリアルに出力される。
【００５３】
メモリセルアレイ部ＭＣＡから期待通りのデータｄ’’’０（／ｄ’’’０）〜ｄ’’’３（／ｄ’’’３）が読み出されているか否かを確認するには，第２テスト回路部ＴＣｉ２をデータ観測モードに設定し，シリアル信号であるスキャンアウト信号ＳｉＯＵＴ２（ＳＯＵＴ）を観測すればよい。なお，このモードでは，第２テスト回路部ＴＣｉ２に属するフリップフロップＦＦ２０〜ＦＦ２３は，パラレル−シリアル変換を行うシフトレジスタとして機能する。
【００５４】
４．データ制御モード（図８参照）
まず，メモリ回路部ＭＣ１に入力されているライトイネーブル信号ＷＥをＬレベルまたはＨレベルのいずれかに調整する。第２テスト回路部ＴＣｉ２からカラムセレクタＣＳへテスト用データを与えるテストを実施するときには，ライトイネーブル信号ＷＥをＬレベルとしてメモリ回路部ＭＣ１をデータリード動作モードに設定する。これに対して，第２テスト回路部ＴＣｉ２からメモリセルアレイ部ＭＣＡへテスト用データを書き込むテストを実施するときには，ライトイネーブル信号ＷＥをＨレベルとしてメモリ回路部ＭＣ１をデータライト動作モードに設定する。
【００５５】
次に，スキャンセレクト信号ＳＳをＨレベルとする。フリップフロップＦＦ２０〜ＦＦ２３のデータ入力端Ｄはディスエーブル状態となり，スキャンデータ入力端ＳＤはイネーブル状態となる。ここで，テスト用データをスキャンイン信号ＳＩＮとして第２テスト回路部ＴＣｉ２に入力すると，スキャンクロック信号ＳＣＬＫが入力される毎にテスト用データは，先頭ビットから順番にフリップフロップＦＦ２０からフリップフロップＦＦ２３まで転送される。第２テスト回路部ＴＣｉ２に対してスキャンクロック信号ＳＣＬＫが４パルス入力された時点で，テスト用データは，フリップフロップＦＦ２０〜ＦＦ２３にセットされる。なお，図２に示すように，第２テスト回路部ＴＣｉ２が第１テスト回路部ＴＣｉ１とスキャンパスを形成している場合，テスト用データは，第１テスト回路部ＴＣｉ１を経由してスキャンアウト信号ＳｉＯＵＴ１として第２テスト回路部ＴＣｉ２に入力される。
【００５６】
次に，ライトコントロール信号ＷＣＴＲＬをＬレベルからＨレベルに遷移させる。これによって，第２テスト回路部ＴＣｉ２に属するＳＷ２００，ＳＷ２０１，ＳＷ２１０，ＳＷ２１１，ＳＷ２２０，ＳＷ２２１，ＳＷ２３０，ＳＷ２３１は全てオン状態となり，各フリップフロップＦＦ２０〜ＦＦ２３に格納されているテスト用データは，データ伝送ラインＤＬ０〜ＤＬ３に出力される。このとき，ライトイネーブル信号ＷＥがＬレベルならば，データ伝送ラインＤＬ０〜ＤＬ３に出力されたテスト用データは，カラムセレクタＣＳへ入力される。また，ライトイネーブル信号ＷＥがＨレベルならば，データ伝送ラインＤＬ０〜ＤＬ３に出力されたテスト用データは，メモリセルアレイ部ＭＣＡへ入力される。
【００５７】
メモリセルアレイ部ＭＣＡやカラムセレクタＣＳに対して任意のテスト用データを与えてこれらの動作・機能を確認したい場合は，第２テスト回路部ＴＣｉ２をデータ制御モードに設定し，テスト用データをスキャンイン信号ＳＩＮとして第２テスト回路部ＴＣｉ２に入力するればよい。なお，このモードでは，第２テスト回路部ＴＣｉ２に属するフリップフロップＦＦ２０〜ＦＦ２３は，シリアル−パラレル変換を行うシフトレジスタとして機能する。
【００５８】
ここまでの説明から明らかなように，本実施の形態にかかるメモリ回路部ＭＣ１に属する第１テスト回路部ＴＣｉ１によれば，メモリ回路部ＭＣ１内に備えられたデコーダロジック部の機能テストが可能となる。また，本実施の形態にかかるメモリ回路部ＭＣ１に属する第２テスト回路部ＴＣｉ２によれば，メモリ回路部ＭＣ１内に備えられたセレクタロジック部の機能テストが可能となる。さらに，第１テスト回路部ＴＣｉ１と第２テスト回路部ＴＣｉ２の両方をメモリ回路部ＭＣ１内に備えることによって，メモリセルアレイ部に対して，ロジック回路を介さずにデータ書き込み／読み出しを行うこと（ダイレクトアクセス）が可能となる。
【００５９】
［第２の実施の形態］
第１の実施の形態にかかるメモリ回路部ＭＣ１に備えられた第１テスト回路部ＴＣｉ１および第２テスト回路部ＴＣｉ２は，非同期型のメモリ回路部ＭＣ１（図２）のみならず同期型のメモリ回路ＭＣ２（図９）にも適用可能である。第１テスト回路部ＴＣｉ１および第２テスト回路部ＴＣｉ２を非同期型メモリ回路部ＭＣ１の内部に備える場合には，メモリ回路部ＭＣ１にスキャンクロック信号ＳＣＬＫを入力する必要がある。これに対して，各テスト回路部を同期型メモリ回路部ＭＣ２の内部に備える場合には，メモリ回路部ＭＣ２の動作基準用のクロック信号ＣＬＫを各テスト回路部の動作基準としても利用できる。したがって，スキャンクロック信号ＳＣＬＫをメモリ回路部ＭＣ２へ入力する必要がなくなる。
【００６０】
［第３の実施の形態］
本発明の第３の実施の形態にかかるメモリ回路部ＭＣ３に備えられた第３テスト回路部ＴＣｉ３の構成および動作について図１０〜図１４を用いて説明する。
【００６１】
図１０に示す第３テスト回路部ＴＣｉ３は，図２および図９に示した第１，２の実施の形態にかかるメモリ回路部ＭＣ１，ＭＣ２に属する第２テスト回路部ＴＣｉ２と略同一の機能を有するものである。第３テスト回路部ＴＣｉ３は，第１テスト回路部ＴＣｉ１が出力するスキャンアウト信号ＳｉＯＵＴ１，スキャンセレクト信号ＳＳ，ライトコントロール信号ＷＣＴＲＬ，およびクロック信号ＣＬＫが入力され，スキャンアウト信号ＳＯＵＴを出力する。スキャンアウト信号ＳＯＵＴは，ＬＳＩ１０１の外部へ出力される信号であるが，図１に示したように周辺ロジック回路部ＬＣに外部第２テスト回路部ＴＣｏ２を備える場合，スキャンアウト信号ＳＯＵＴを直接外部に出力させずに，これをスキャンアウト信号ＳｉＯＵＴ３として外部第２テスト回路部ＴＣｏ２に与えるように回路構成してもよい。
【００６２】
第３テスト回路部ＴＣｉ３の回路構成を図１１に示す。この第３テスト回路部ＴＣｉ３は，図４に示した第２テスト回路部ＴＣｉ２に対して，フリップフロップＦＦ２０〜ＦＦ２３をそれぞれ，ＨスルーラッチＬＡＴＨ３０〜ＬＡＴＨ３３およびＬスルーラッチＬＡＴＬ３０〜ＬＡＴＬ３３に置き換えた回路構成を有する。第３テスト回路部ＴＣｉ３のその他の構成要素は，第２テスト回路部ＴＣｉ２と略同一である。
【００６３】
ＨスルーラッチＬＡＴＨ３０〜ＬＡＴＨ３３は，制御信号入力端ＨにＨレベルの信号が入力されている間は，データ入力端Ｄに入力される信号と同じ論理レベルの信号をデータ出力端Ｑに出力し（データ・スルー），制御信号入力端ＨにＬレベルの信号が入力されている間にデータ入力端Ｄに入力された信号をラッチする（データ・ラッチ）。
【００６４】
一方，ＬスルーラッチＬＡＴＬ３０〜ＬＡＴＬ３３は，制御信号入力端ＬにＬレベルの信号が入力されている間は，データ入力端Ｄまたはスキャンデータ入力端ＳＤに入力された信号と同じ論理レベルの信号をデータ出力端Ｑに出力し，相補の信号をデータ出力端／Ｑに出力し（データ・スルー），制御信号入力端ＬにＨレベルの信号が入力されている間にデータ入力端Ｄに入力された信号またはスキャンデータ入力端ＳＤに入力された信号をラッチする（データ・ラッチ）。
【００６５】
第３テスト回路部ＴＣｉ３において，４個のセンスアンプＣＭ２０〜ＣＭ２３，４個のＨスルーラッチＬＡＴＨ３０〜ＬＡＴＨ３３，４個のＬスルーラッチＬＡＴＬ３０〜ＬＡＴＬ３３，および８個のスイッチＳＷ２００，ＳＷ２０１，ＳＷ２１０，ＳＷ２１１，ＳＷ２２０，ＳＷ２２１，ＳＷ２３０，ＳＷ２３１はそれぞれ，データ伝送ラインＤＬ０〜ＤＬ３毎に配置されている。例えば，データ伝送ラインＤＬ０には，センスアンプＣＭ２０，ＨスルーラッチＬＡＴＨ３０，ＬスルーラッチＬＡＴＬ３０，およびスイッチＳＷ２００，ＳＷ２０１が配置されている。データ伝送ラインＤＬ０〜ＤＬ３毎の回路構成は相互に略同一である。
【００６６】
センスアンプＣＭ２０〜ＣＭ２３はそれぞれ，データ伝送ラインＤＬ０〜ＤＬ３を構成する２本のデータ伝送ラインの電位差を検出し増幅してＬスルーラッチＬＡＴＬ３０〜ＬＡＴＬ３３のデータ入力端Ｄに与える。
【００６７】
ＨスルーラッチＬＡＴＨ３０〜ＬＡＴＨ３３は，各制御信号入力端Ｈにクロック信号ＣＬＫが共通入力される。ＨスルーラッチＬＡＴＨ３０〜ＬＡＴＨ３３のデータ出力端Ｑはそれぞれ，ＬスルーラッチＬＡＴＬ３０〜ＬＡＴＬ３３のスキャンデータ入力端ＳＤに接続されている。ＬスルーラッチＬＡＴＬ３０〜ＬＡＴＬ３３は，各制御信号入力端Ｌにクロック信号ＣＬＫが共通入力され，各スキャンセレクト信号入力端ｓｓにスキャンセレクト信号ＳＳが共通入力される。
【００６８】
ＬスルーラッチＬＡＴＬ３０のデータ出力端Ｑは，スイッチＳＷ２００の信号入力端に接続されており，ＬスルーラッチＬＡＴＬ３０のデータ出力端／Ｑは，スイッチＳＷ２０１の信号入力端に接続されている。スイッチＳＷ２００の信号出力端は，データ伝送ラインＤＬ０を構成する２本のデータ伝送ラインの一方に接続されており，スイッチＳＷ２０１の信号出力端は，データ伝送ラインＤＬ０を構成する２本のデータ伝送ラインの他方に接続されている。なお，ＬスルーラッチＬＡＴＬ３０〜ＬＡＴＬ３３，スイッチＳＷ２１０，ＳＷ２１１，ＳＷ２２０，ＳＷ２２１，ＳＷ２３０，ＳＷ２３１，および各データ伝送ラインＤＬ０〜ＤＬ３の接続関係はそれぞれ，ＬスルーラッチＬＡＴＬ３０，スイッチＳＷ２００，ＳＷ２０１，およびデータ伝送ラインＤＬ０の接続関係と同様である。
【００６９】
各ＬスルーラッチＬＡＴＬ３０〜ＬＡＴＬ３２のデータ出力端Ｑは，スイッチＳＷ２００，ＳＷ２１０，ＳＷ２２０の信号入力端とともに，それぞれ次段のＨスルーラッチＬＡＴＨ３１〜ＬＡＴＨ３３のデータ入力端Ｄに接続されている。初段に位置するＨスルーラッチＬＡＴＨ３０のデータ入力端Ｄは，第１テスト回路部ＴＣｉ１が出力するスキャンアウト信号ＳｉＯＵＴ１が入力されるスキャンイン信号入力端ｓｉｎ３に接続されている。最終段に位置するＬスルーラッチＬＡＴＬ３３のデータ出力端Ｑは，スイッチＳＷ２３０の信号入力端とともに，スキャンアウト信号ＳｉＯＵＴ３（ＳＯＵＴ）を出力するスキャンアウト信号出力端ｓｏｕｔ３に接続されている。
【００７０】
以上のように構成された第３テスト回路部ＴＣｉ２は，通常モードとテストモードの２つのモードに設定することが可能である。通常モードに設定する場合，ライトコントロール信号ＷＣＴＲＬをＬレベルとする。
【００７１】
ライトコントロール信号ＷＣＴＲＬがＬレベルに設定されると，第３テスト回路部ＴＣｉ３に属する各スイッチＳＷ２００，ＳＷ２０１，ＳＷ２１０，ＳＷ２１１，ＳＷ２２０，ＳＷ２２１，ＳＷ２３０，ＳＷ２３１は全てオフ状態となり，各ＬスルーラッチＬＡＴＬ３０〜ＬＡＴＬ３３のデータ出力端Ｑ，／Ｑはデータ伝送ラインＤＬ０〜ＤＬ３から電気的に切り離される。つまり，通常モードの第３テスト回路部ＴＣｉ３は，各データ伝送ラインＤＬ０〜ＤＬ３の電位レベルを制御することはなく，カラムセレクタＣＳとメモリセルアレイ部ＭＣＡはデータ伝送ラインＤＬ０〜ＤＬ３によってダイレクトに接続される。このため，カラムセレクタＣＳのｍビット幅の入出力データｄ’’，／ｄ’’とメモリセルアレイ部ＭＣＡのｍビット幅の入出力データｄ’’’，／ｄ’’’は，一致することになる。
【００７２】
次にテストモードに設定された第３テスト回路部ＴＣｉ３の動作を，図１２，図１３のタイミングチャートに基づいて説明する。
【００７３】
第３テスト回路部ＴＣｉ３のテストモードは，さらに，５．カラムセレクタＣＳの入出力データｄ’’，／ｄ’’およびメモリセルアレイ部ＭＣＡの入出力データｄ’’’，／ｄ’’’の観測モード（以下，「データ観測モード」という）と，６．カラムセレクタＣＳの入出力データｄ’’，／ｄ’’およびメモリセルアレイ部ＭＣＡの入出力データｄ’’’，／ｄ’’’の制御モード（以下，「データ制御モード」に分けられる。
【００７４】
５．データ観測モード（図１２参照）
まず，メモリ回路部ＭＣ３に入力されているライトイネーブル信号ＷＥをＬレベルとしてメモリ回路部ＭＣ３をデータリード動作モードに設定する。
【００７５】
スキャンセレクト信号ＳＳがＬレベルのとき，第３テスト回路部ＴＣｉ３に属するＬスルーラッチＬＡＴＬ３０〜ＬＡＴＬ３３のデータ入力端Ｄはイネーブル状態であり，スキャンデータ入力端ＳＤはディスエーブル状態である。したがって，各ＬスルーラッチＬＡＴＬ３０〜ＬＡＴＬ３３は，メモリセルアレイ部ＭＣＡから読み出されたデータｄ’’’０，／ｄ’’’０〜ｄ’’’３，／ｄ’’’３をクロック信号ＣＬＫ＝Ｈのときにラッチする。最終段に位置するＬスルーラッチＬＡＴＬ３３に格納されたデータｄ’’’３（／ｄ’’’３）は，スキャンアウト信号ＳｉＯＵＴ３（ＳＯＵＴ）として出力される。
【００７６】
次に，スキャンセレクト信号ＳＳをＨレベルに遷移させると，ＬスルーラッチＬＡＴＬ３０〜ＬＡＴＬ３３のデータ入力端Ｄはディスエーブル状態となり，スキャンデータ入力端ＳＤはイネーブル状態となる。
【００７７】
各ＬスルーラッチＬＡＴＬ３０〜ＬＡＴＬ３２のデータ出力端Ｑは，次段のＨスルーラッチＬＡＴＨ３１〜ＬＡＴＨ３３のデータ入力端Ｄに接続されているため，ＬスルーラッチＬＡＴＬ３０〜ＬＡＴＬ３２にラッチされているデータｄ’’’０，／ｄ’’’０〜ｄ’’’２，／ｄ’’’２はそれぞれ，続くクロック信号ＣＬＫ＝ＬのときにＨスルーラッチＬＡＴＨ３１〜ＬＡＴＨ３３にラッチされる。
【００７８】
次に，クロック信号ＣＬＫがＨレベルに遷移すると，ＨスルーラッチＬＡＴＨ３１〜ＬＡＴＨ３３にラッチされているデータｄ’’’０，／ｄ’’’０〜ｄ’’’２，／ｄ’’’２は，同段のＬスルーラッチＬＡＴＬ３１〜ＬＡＴＬ３３にラッチされる。そして，最終段に位置するＬスルーラッチＬＡＴＬ３３に格納されたデータｄ’’’２（／ｄ’’’２）は，スキャンアウト信号ＳｉＯＵＴ３（ＳＯＵＴ）として出力される。以後，第３テスト回路部ＴＣｉ３にクロック信号ＣＬＫが入力される毎に，ＨスルーラッチＬＡＴＨ３０〜ＬＡＴＨ３３およびＬスルーラッチＬＡＴＬ３０〜ＬＡＴＬ３３はシフト動作を繰り返し，この結果として，データｄ’’’０（／ｄ’’’０）〜ｄ’’’３（／ｄ’’’３）は，スキャンアウト信号ＳｉＯＵＴ３（ＳＯＵＴ）としてシリアルに出力される。
【００７９】
メモリセルアレイ部ＭＣＡから期待通りのデータｄ’’’０（／ｄ’’’０）〜ｄ’’’３（／ｄ’’’３）が読み出されているか否かを確認するには，第３テスト回路部ＴＣｉ３をデータ観測モードに設定し，シリアル信号であるスキャンアウト信号ＳｉＯＵＴ３（ＳＯＵＴ）を観測すればよい。なお，このモードでは，第３テスト回路部ＴＣｉ３に属するＨスルーラッチＬＡＴＨ３０〜ＬＡＴＨ３３およびＬスルーラッチＬＡＴＬ３０〜ＬＡＴＬ３３は，パラレル−シリアル変換を行うシフトレジスタとして機能する。
【００８０】
６．データ制御モード（図１３参照）
まず，メモリ回路部ＭＣ３に入力されているライトイネーブル信号ＷＥをＬレベルまたはＨレベルのいずれかに調整する。第３テスト回路部ＴＣｉ３からカラムセレクタＣＳへテスト用データを与えるテストを実施するときには，ライトイネーブル信号ＷＥをＬレベルとしてメモリ回路部ＭＣ３をデータリード動作モードに設定する。これに対して，第３テスト回路部ＴＣｉ３からメモリセルアレイ部ＭＣＡへテスト用データを書き込むテストを実施するときには，ライトイネーブル信号ＷＥをＨレベルとしてメモリ回路部ＭＣ３をデータライト動作モードに設定する。
【００８１】
次に，スキャンセレクト信号ＳＳをＨレベルとする。ＬスルーラッチＬＡＴＬ３０〜ＬＡＴＬ３３のデータ入力端Ｄはディスエーブル状態となり，スキャンデータ入力端ＳＤはイネーブル状態となる。ここで，テスト用データをスキャンイン信号ＳＩＮとして第３テスト回路部ＴＣｉ３に入力すると，クロック信号ＣＬＫがＬレベルのときに，スキャンイン信号ＳＩＮの第１ビットデータが，初段に位置するＨスルーラッチＬＡＴＨ３０にラッチされる。次に，クロック信号ＣＬＫがＨレベルに遷移するとＨスルーラッチＬＡＴＨ３０にラッチされているスキャンイン信号ＳＩＮの第１ビットデータが同段のＬスルーラッチＬＡＴＬ３０にラッチされる。その後クロック信号ＣＬＫが入力される毎にテスト用データは，ＨスルーラッチＬＡＴＨ３１，ＬスルーラッチＬＡＴＬ３１，ＨスルーラッチＬＡＴＨ３２，ＬスルーラッチＬＡＴＬ３２，ＨスルーラッチＬＡＴＨ３３，ＬスルーラッチＬＡＴＬ３３の順に転送される。第３テスト回路部ＴＣｉ３に対してクロック信号ＣＬＫが４パルス入力された時点で，テスト用データは，ＬスルーラッチＬＡＴＬ３０〜ＬＡＴＬ３３にセットされる。なお，図１０に示すように，第３テスト回路部ＴＣｉ３が第１テスト回路部ＴＣｉ１とスキャンパスを形成している場合，テスト用データは，第１テスト回路部ＴＣｉ１を経由してスキャンアウト信号ＳｉＯＵＴ１として第３テスト回路部ＴＣｉ３に入力される。
【００８２】
次に，ライトコントロール信号ＷＣＴＲＬをＬレベルからＨレベルに遷移させる。これによって，第３テスト回路部ＴＣｉ３に属するＳＷ２００，ＳＷ２０１，ＳＷ２１０，ＳＷ２１１，ＳＷ２２０，ＳＷ２２１，ＳＷ２３０，ＳＷ２３１は全てオン状態となり，各ＬスルーラッチＬＡＴＬ３０〜ＬＡＴＬ３３に格納されているテスト用データは，データ伝送ラインＤＬ０〜ＤＬ３に出力される。このとき，ライトイネーブル信号ＷＥがＬレベルならば，データ伝送ラインＤＬ０〜ＤＬ３に出力されたテスト用データは，カラムセレクタＣＳへ入力される。また，ライトイネーブル信号ＷＥがＨレベルならば，データ伝送ラインＤＬ０〜ＤＬ３に出力されたテスト用データは，メモリセルアレイ部ＭＣＡへ入力される。
【００８３】
メモリセルアレイ部ＭＣＡやカラムセレクタＣＳに対して任意のテスト用データを与えてこれらの動作・機能を確認したい場合は，第３テスト回路部ＴＣｉ３をデータ制御モードに設定し，テスト用データをスキャンイン信号ＳＩＮとして第３テスト回路部ＴＣｉ３に入力すればよい。なお，このモードでは，第３テスト回路部ＴＣｉ３に属するＨスルーラッチＬＡＴＨ３０〜ＬＡＴＨ３３およびＬスルーラッチＬＡＴＬ３０〜ＬＡＴＬ３３は，シリアル−パラレル変換を行うシフトレジスタとして機能する。
【００８４】
ここまでの説明から明らかなように，本実施の形態にかかるメモリ回路部ＭＣ３に属する第３テスト回路部ＴＣｉ３によれば，メモリ回路部ＭＣ３内に備えられたセレクタロジック部の機能テストが可能となる。さらに，第１，２の実施の形態にかかるメモリ回路部ＭＣ１，ＭＣ２に属する第１テスト回路部ＴＣｉ１と，第３テスト回路部ＴＣｉ３の両方をメモリ回路部ＭＣ３内に備えることによって，メモリセルアレイ部に対して，ロジック回路を介さずにデータ書き込み／読み出しを行うこと（ダイレクトアクセス）が可能となる。
【００８５】
ところで，メモリ回路を出力ラッチ型として構成する場合，メモリセルアレイ部ＭＣＡから読み出されるデータの伝送ラインには，図１４に示すようなセンスアンプ（コンパレータ）ＣＭ０〜ＣＭ３およびＬスルーラッチＬＡＴＬ０〜ＬＡＴＬ３が備えられる。この出力ラッチ型メモリ回路に第３テスト回路ＴＣｉ３を付加するならば，第３テスト回路ＴＣｉ３を構成するセンスアンプＣＭ２０〜ＣＭ２３をセンスアンプＣＭ０〜ＣＭ３と共通化し，ＬスルーラッチＬＡＴＬ３０〜ＬＡＴＬ３３を，ＬスルーラッチＬＡＴＬ０〜ＬＡＴＬ３と共通化することが好ましい。このようにメモリ回路を構成することによって，テスト回路を付加することによる回路レイアウト面積の増加が最小限に抑えられる。
【００８６】
添付図面を参照しながら本発明の好適な実施の形態について説明したが，本発明はかかる実施の形態に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００８７】
図１には，外部第１テスト回路部ＴＣｏ１，外部第２テスト回路部ＴＣｏ２，第１テスト回路部ＴＣｉ１，および第２テスト回路部ＴＣｉ２がスキャンパスを形成しているＬＩＳ１０１を示したが，各テスト回路を独立させることも可能である。この場合，各テスト回路に対してスキャンイン信号ＳＩＮを与え，それぞれからスキャンアウト信号ＳＯＵＴを得るように回路を構成する。例えば，ＬＳＩに，各テスト回路毎のスキャンイン信号の入力端およびスキャンアウト信号の出力端を設けてもよい。この他，図１に示したように，スキャン信号の入力端およびスキャンアウト信号の出力端はそれぞれ一として，スキャンイン信号およびスキャンアウト信号に各テスト回路および各テスト回路の動作モード（観測モードまたは制御モード）を識別するフラグビットを加えるようにしてもよい。メモリ回路内に，スキャンイン信号に含まれるフラグビットを解析し，スキャンアウト信号にフラグビットを加えるロジック回路を構成してもよい。
【００８８】
【発明の効果】
以上説明したように，本発明によれば，メモリセルアレイ部，アドレス信号生成部，およびデータ入出力部のそれぞれを独立して動作・機能テストをすることが可能となる。したがって，半導体記憶装置のテストにおいて，正常な結果が得られなかった場合であっても，高い精度でその原因となる箇所が特定される。半導体記憶装置の製造プロセスに潜む問題点の究明や設計レベルでの回路見直しも容易化される。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかるメモリ回路部を含むＬＳＩの構成を示すブロック図である。
【図２】本発明の第１の実施の形態にかかるメモリ回路部の構成を示すブロック図である。
【図３】本発明の第１の実施の形態にかかるメモリ回路部に備えられた第１テスト回路部の構成を示す回路図である。
【図４】本発明の第１の実施の形態にかかるメモリ回路部に備えられた第２テスト回路部の構成を示す回路図である。
【図５】第１テスト回路部のアドレス信号観測モードにおける動作を示すタイミングチャートである。
【図６】第１テスト回路部のアドレス信号制御モードにおける動作を示すタイミングチャートである。
【図７】第２テスト回路部のデータ観測モードにおける動作を示すタイミングチャートである。
【図８】第２テスト回路部のデータ制御モードにおける動作を示すタイミングチャートである。
【図９】本発明の第２の実施の形態にかかるメモリ回路部の構成を示すブロック図である。
【図１０】本発明の第３の実施の形態にかかるメモリ回路部の構成を示すブロック図である。
【図１１】本発明の第３の実施の形態にかかるメモリ回路部に備えられた第３テスト回路部の構成を示す回路図である。
【図１２】第３テスト回路部のデータ観測モードにおける動作を示すタイミングチャートである。
【図１３】第３テスト回路部のデータ制御モードにおける動作を示すタイミングチャートである。
【図１４】一般的な出力ラッチ型メモリ回路のデータ出力部を示す回路図である。
【符号の説明】
１０１：ＬＳＩ
ＡＤ：アドレスデコーダ
ａ’’：アドレス信号
ＣＬＫ：クロック信号
ＣＳ：カラムセレクタ
ＤＬ０：データ伝送ライン
ＦＦ１０：フリップフロップ
ＦＦ２０：フリップフロップ
ＬＡＴＨ３０：Ｈスルーラッチ
ＬＡＴＬ３０：Ｌスルーラッチ
ＬＣ：周辺ロジック回路部
ＭＣ１：メモリ回路部
ＭＣＡ：メモリセルアレイ部
ＳＣＬＫ：スキャンクロック信号
ＳＥＬ１０：セレクタ
ＳＩＮ：スキャンイン信号
ＳＯＵＴ：スキャンアウト信号
ＳＳ：スキャンセレクト信号
ＳＷ２００：スイッチ
ＴＣｉ１：第１テスト回路部
ＴＣｉ２：第２テスト回路部
ＴＣｉ３：第３テスト回路部
ＴＣｏ１：外部第１テスト回路
ＴＣｏ１：外部第２テスト回路
ＷＣＴＲＬ：ライトコントロール信号
ＷＥ：ライトイネーブル信号
Claims (14)
- データを格納する複数のメモリセルから成るメモリセルアレイ部と，
前記複数のメモリセルの中から１または２以上のメモリセルを特定するためのｎビット幅のアドレス信号を生成するアドレス信号生成部と，
前記アドレス信号生成部から出力されたｎビット幅のアドレス信号をアドレス信号観測用シリアル信号に変換して出力するアドレス信号テスト回路部と，
を備えたことを特徴とする半導体記憶装置。 - データを格納する複数のメモリセルから成るメモリセルアレイ部と，
前記複数のメモリセルの中から１または２以上のメモリセルを特定するためのｎビット幅のアドレス信号を生成するアドレス信号生成部と，
外部から与えられるテスト用アドレスシリアル信号をｎビット幅のテスト用アドレス信号に変換する機能，および，前記アドレス信号生成部から前記アドレス信号を取り込み，前記テスト用アドレス信号または前記アドレス信号のいずれか一方を前記メモリセルアレイ部に与える機能を有するアドレス信号テスト回路部と，
を備えたことを特徴とする半導体記憶装置。 - データを格納する複数のメモリセルから成るメモリセルアレイ部と，
前記複数のメモリセルの中から１または２以上のメモリセルを特定するためのｎビット幅のアドレス信号を生成するアドレス信号生成部と，
前記アドレス信号生成部から出力されたｎビット幅のアドレス信号をアドレス信号観測用シリアル信号に変換して出力する機能，外部から与えられるテスト用アドレスシリアル信号をｎビット幅のテスト用アドレス信号に変換する機能，および，前記アドレス信号生成部から前記アドレス信号を取り込み，前記テスト用アドレス信号または前記アドレス信号のいずれか一方を前記メモリセルアレイ部に与える機能を有するアドレス信号テスト回路部と，
を備えたことを特徴とする半導体記憶装置。 - データを格納する複数のメモリセルから成るメモリセルアレイ部と，
前記メモリセルアレイ部に書き込むｍビット幅のデータを出力する機能と，前記メモリセルアレイ部からｍビット幅のデータを読み出す機能を有するデータ入出力部と，
前記メモリセルアレイ部から読み出されたｍビット幅のデータをデータ観測用シリアル信号に変換して出力するデータテスト回路部と，
を備えたことを特徴とする半導体記憶装置。 - データを格納する複数のメモリセルから成るメモリセルアレイ部と，
前記メモリセルアレイ部に書き込むｍビット幅のデータを出力する機能と，前記メモリセルアレイ部からｍビット幅のデータを読み出す機能を有するデータ入出力部と，
外部から与えられるテスト用データシリアル信号をｍビット幅のテスト用データ信号に変換する機能，および，前記テスト用データ信号を前記メモリセルアレイ部または前記データ入出力部のいずれか一方に与える機能を有するデータテスト回路部と，
を備えたことを特徴とする半導体記憶装置。 - データを格納する複数のメモリセルから成るメモリセルアレイ部と，
前記メモリセルアレイ部に書き込むｍビット幅のデータを出力する機能と，前記メモリセルアレイ部からｍビット幅のデータを読み出す機能を有するデータ入出力部と，
前記メモリセルアレイ部から読み出されたｍビット幅のデータをデータ観測用シリアル信号に変換して出力する機能，外部から与えられるテスト用データシリアル信号をｍビット幅のテスト用データ信号に変換する機能，および，前記テスト用データ信号を前記メモリセルアレイ部または前記データ入出力部のいずれか一方に与える機能を有するデータテスト回路部と，
を備えたことを特徴とする半導体記憶装置。 - データを格納する複数のメモリセルから成るメモリセルアレイ部と，
前記複数のメモリセルの中から１または２以上のメモリセルを特定するためのｎビット幅のアドレス信号を生成するアドレス信号生成部と，
前記メモリセルアレイ部に書き込むｍビット幅のデータを出力する機能と，前記メモリセルアレイ部からｍビット幅のデータを読み出す機能を有するデータ入出力部と，
前記アドレス信号生成部から出力されたｎビット幅のアドレス信号をアドレス信号観測用シリアル信号に変換して出力する機能，外部から与えられるテスト用アドレスシリアル信号をｎビット幅のテスト用アドレス信号に変換する機能，および，前記アドレス信号生成部から前記アドレス信号を取り込み，前記テスト用アドレス信号または前記アドレス信号のいずれか一方を前記メモリセルアレイ部に与える機能を有するアドレス信号テスト回路部と，
前記メモリセルアレイ部から読み出されたｍビット幅のデータをデータ観測用シリアル信号に変換して出力する機能，外部から与えられるテスト用データシリアル信号をｍビット幅のテスト用データ信号に変換する機能，および，前記テスト用データ信号を前記メモリセルアレイ部または前記データ入出力部のいずれか一方に与える機能を有するデータテスト回路部と，
を備えたことを特徴とする半導体記憶装置。 - 前記アドレス信号テスト回路部は，前記テスト用アドレスシリアル信号を前記テスト用データシリアル信号として，前記データテスト回路部に与えることを特徴とする，請求項７に記載の半導体記憶装置。
- 前記データテスト回路部は，前記テスト用データシリアル信号を前記テスト用アドレスシリアル信号として，前記アドレス信号テスト回路部に与えることを特徴とする，請求項７に記載の半導体記憶装置。
- 前記アドレス信号テスト回路部は，シフトレジスタを含むことを特徴とする，請求項１，２，３，７，８，または９に記載の半導体記憶装置。
- 前記シフトレジスタは，ｎ個のフリップフロップから構成されることを特徴とする，請求項１０に記載の半導体記憶装置。
- 前記データテスト回路部は，シフトレジスタを含むことを特徴とする，請求項４，５，６，７，８，または９に記載の半導体記憶装置。
- 前記シフトレジスタは，ｍ個のフリップフロップから構成されることを特徴とする，請求項１２に記載の半導体記憶装置。
- 前記シフトレジスタは，ｍ組のラッチ群から構成され，前記各ラッチ群は，論理的高レベル信号によって入力データをラッチする第１ラッチと，論理的低レベル信号によって入力データをラッチする第２ラッチから構成されることを特徴とする，請求項１３に記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002188078A JP2004030829A (ja) | 2002-06-27 | 2002-06-27 | 半導体記憶装置 |
| US10/325,931 US6785172B2 (en) | 2002-06-27 | 2002-12-23 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002188078A JP2004030829A (ja) | 2002-06-27 | 2002-06-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004030829A true JP2004030829A (ja) | 2004-01-29 |
Family
ID=29774210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002188078A Pending JP2004030829A (ja) | 2002-06-27 | 2002-06-27 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6785172B2 (ja) |
| JP (1) | JP2004030829A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011204328A (ja) * | 2010-03-26 | 2011-10-13 | Elpida Memory Inc | 半導体装置 |
| WO2012153516A1 (ja) * | 2011-05-11 | 2012-11-15 | パナソニック株式会社 | 入力回路 |
| JP2019192322A (ja) * | 2018-04-27 | 2019-10-31 | ルネサスエレクトロニクス株式会社 | 半導体装置、半導体装置のメモリテスト方法、テストパターン生成プログラム |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102006035633B4 (de) * | 2006-07-31 | 2010-02-18 | Qimonda Ag | Massenspeichereinrichtung und Halbleiterspeicherkarte |
| US8458545B2 (en) * | 2010-11-29 | 2013-06-04 | Stmicroelectronics International N.V. | Method and apparatus for testing of a memory with redundancy elements |
| US10705934B2 (en) * | 2017-06-30 | 2020-07-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Scan synchronous-write-through testing architectures for a memory device |
| US10998077B2 (en) * | 2019-01-08 | 2021-05-04 | Stmicroelectronics International N.V. | Testing of comparators within a memory safety logic circuit using a fault enable generation circuit within the memory |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6231100A (ja) | 1985-08-02 | 1987-02-10 | Nec Corp | メモリ集積回路 |
| JPH1021109A (ja) | 1996-07-03 | 1998-01-23 | Matsushita Electric Ind Co Ltd | 演算器テスト回路 |
| JP3614993B2 (ja) | 1996-09-03 | 2005-01-26 | 株式会社ルネサステクノロジ | テスト回路 |
| JP3848038B2 (ja) * | 2000-01-12 | 2006-11-22 | 株式会社日立製作所 | 半導体集積回路 |
| JP2002313098A (ja) * | 2001-04-12 | 2002-10-25 | Mitsubishi Electric Corp | 半導体装置 |
-
2002
- 2002-06-27 JP JP2002188078A patent/JP2004030829A/ja active Pending
- 2002-12-23 US US10/325,931 patent/US6785172B2/en not_active Expired - Fee Related
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| JP2011204328A (ja) * | 2010-03-26 | 2011-10-13 | Elpida Memory Inc | 半導体装置 |
| US8707114B2 (en) | 2010-03-26 | 2014-04-22 | Hiromasa Noda | Semiconductor device including a test circuit that generates test signals to be used for adjustment on operation of an internal circuit |
| WO2012153516A1 (ja) * | 2011-05-11 | 2012-11-15 | パナソニック株式会社 | 入力回路 |
| US8952739B2 (en) | 2011-05-11 | 2015-02-10 | Panasonic Corporation | Input circuit |
| JP2019192322A (ja) * | 2018-04-27 | 2019-10-31 | ルネサスエレクトロニクス株式会社 | 半導体装置、半導体装置のメモリテスト方法、テストパターン生成プログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| US6785172B2 (en) | 2004-08-31 |
| US20040001377A1 (en) | 2004-01-01 |
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