JP3971078B2 - 半導体装置、半導体記憶装置及び半導体記憶装置の制御方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は、シンクロナスDRAMのテストモード設定回路に関するものである。
【0002】
シンクロナスDRAMは、デバイス製造者側の出荷試験時に信頼性試験などを含む特殊なテストが行われ、そのテストモードには外部クロック信号に同期したコマンド信号に基づいてエントリー動作が行われる。このエントリーコマンドの仕様は、通常の顧客側(以下、使用者)には非公開となっているが、使用者が誤ってテストモードに誤エントリーした場合には、そのことに気付かないまま使い続けることになり、デバイスの寿命を縮める等の不具合が生じるため、使用者に誤エントリーした事実を認識させる必要がある。
【0003】
【従来の技術】
従来、シンクロナスDRAM(SDRAM)のテストモードに使用者が誤エントリーした場合には、CASレイテンシーをデバイスの内部でデバイス仕様外の動作条件に自動的に変更することにより、使用者に誤エントリーしたことを認識させる方策が採用されている。
【0004】
すなわち、CASレイテンシーが2あるいは3で動作している仕様において、誤エントリーした場合にはCASレイテンシーをデバイスの仕様外である1に変更して、データの入出力タイミングの仕様を変更することにより、顧客側との約束である入出力仕様の動作を阻害して、誤エントリーを認識させている。
【0005】
ところが、近年CASレイテンシーの標準仕様が1のSDRAMが実用化されるに至り、誤エントリーした場合にCASレイテンシーを1に変更することができなくなった。
【0006】
そこで、誤エントリーした場合には、入出力回路をハイインピーダンスとして、データの入出力動作を不能とすることにより、使用者に誤エントリーを認識させるようにすることが提案されている。
【0007】
このようなSDRAMの構成を図6に従って説明する。
入力バッファ回路1には、クロック信号CLK及び各種制御信号CKE,CSバー,RASバー,CASバー,WEバーが入力され、その入力バッファ回路1の出力信号は、コマンドデコーダ2に入力される。
【0008】
前記コマンドデコーダ2は、前記制御信号に基づいて各種コマンド信号を生成し、そのコマンド信号をSDRAMの周辺回路及びメモリコア部3と、複数のテストモード判定回路4に出力する。
【0009】
複数ビットのアドレス信号A0〜Anは、アドレスバッファ回路5を介して前記周辺回路及びメモリコア部3と、前記テストモード判定回路4に入力される。
前記周辺回路及びメモリコア部3は、コマンドデコーダ2から出力されるコマンド信号と、アドレスバッファ回路5から出力されるアドレス信号A0〜Anに基づいて動作して、データの書き込み動作あるいは読み出し動作を行う。
【0010】
前記周辺回路及びメモリコア部3は、入出力回路6に接続され、その入出力回路6は入出力端子7に接続される。
そして、データの読み出し動作時には、周辺回路及びメモリコア部3から出力された読み出しデータが、入出力回路6及び入出力端子7を介して外部回路に出力される。
【0011】
また、データの書き込み動作時には、入出力端子7から入力された書き込みデータが入出力回路6を介して周辺回路及びメモリコア部3内のメモリセルに書き込まれる。
【0012】
前記テストモード判定回路4は、複数のテストモード毎にそれぞれ設けられ、コマンドデコーダ2から出力されるコマンド信号とアドレス信号A0〜Anとに基づいて、複数のテストモードのいずれかか否かを判別し、テストモードであることを検出すると、例えばテストモード信号TEST1〜TEST4を前記周辺回路及びメモリコア部3と、テストモード出力制御回路8に出力する。
【0013】
そして、周辺回路及びメモリコア部3は、入力されたテストモード信号に対応するテストモードで動作する。
テストモード出力制御回路8は、テストモード信号TEST1〜TEST4がデバイス寿命を縮めるような特定のテストモード信号であると判別すると、出力停止信号TESHIZを前記入出力回路6に出力する。
【0014】
そして、入出力回路6では出力停止信号TESHIZが入力されると、入出力端子7をハイインピーダンス状態とする。
図8に入出力回路の一例を示す。入出力端子7に対し、CMOS構成の出力トランジスタTr1,Tr2が接続される。前記トランジスタTr1のゲートには、OR回路9の出力信号が入力され、前記トランジスタTr2のゲートにはNOR回路10aの出力信号が入力される。
【0015】
前記OR回路9には、データバスを介して読み出しデータRDが入力され、前記NOR回路10aには、前記読み出しデータRDがインバータ回路13dを介して入力される。
【0016】
また、前記OR回路9及びNOR回路10aには前記出力停止信号TESHIZが入力される。
前記入出力端子7は、NOR回路10bに入力され、そのNOR回路10bには前記出力停止信号TESHIZが入力される。
【0017】
このように構成された入出力回路では、出力停止信号TESHIZがLレベルであれば、読み出し動作時には読み出しデータRDに基づいてトランジスタTr1,Tr2のいずれかがオンされて、入出力端子RDから読み出しデータRDが出力される。
【0018】
書き込み動作時には、入出力端子7に入力された書き込みデータDinがNOR回路10bで反転されてライトアンプ(図示しない)に出力される。
一方、Hレベルの出力停止信号TESHIZが入力されると、トランジスタTr1,Tr2がともにオフされてハイインピーダンスとなるとともに、NOR回路10bの出力信号はLレベルに固定される。従って、この入出力回路は不活性状態となる。
【0019】
このように構成されたSDRAMでは、図7に示すように、コマンド信号としてモードレジスタセットコマンドMRSが入力され、かつアドレス信号A0〜Anとして、所定のテストモードを設定するためのコード信号Codが入力されると、テストモード判定回路4でテストモードであることが判別され、テストモード信号TEST1〜TEST4の少なくともいずれかが出力される。
【0020】
そして、テストモード出力制御回路8から出力停止信号TESHIZが出力されて出力端子7がハイインピーダンスとなり、例えば読み出しコマンドREADに基づいて、CASレイテンシー3で出力されるべき読み出しデータDQの出力が阻止される。
【0021】
このような動作により、使用者がテストモードに誤エントリーした場合には、データの入出力動作が自動的に阻止されるので、使用者に対し誤エントリーを認識させることが可能となり、デバイスの寿命を縮めるような、例えばバーイン試験モードのようなテストモードでデバイスを動作させることが防止される。
【0022】
【発明が解決しようとする課題】
ところが、上記のような構成では、デバイス製造者側の出荷試験時にテストモードにエントリーしても、上記のように入出力端子からデータの入出力を行うことができない。従って、デバイスにストレスを印加しながら書き込み動作及び読み出し動作を行うような試験を行うことができないという大きな問題点がある。
【0023】
この発明の目的は、通常使用時におけるテストモードへの誤エントリーを確実に防止しながら、出荷時には各種動作試験を確実に行い得る半導体装置を提供することにある。
【0024】
【課題を解決するための手段】
第一のテストモードコマンド信号に基づいて内部回路をテストモードで動作させるテストモード制御部には、前記第一のテストモードコマンド信号に基づいて、前記内部回路の少なくとも一部を不活性化させて、データの入出力を不能とする第一の制御部と、前記第一のテストモードコマンド信号の後であってアクティブコマンド信号よりも先に入力される第二のテストモードコマンド信号に基づいて、前記第一のテストモードコマンド信号で少なくとも一部が不活性化された内部回路を再活性化させて、テストモードでのデータの入出力を可能とする第二の制御部とを備えた。第一の制御部は、前記第一のテストモードコマンド信号に基づいてテストモード信号を前記内部回路に出力して、該内部回路をテストモードで動作させる第一のテストモード判定回路と、前記テストモード信号に基づいて、前記データの入出力を行うデータ入出力装置の一部を不活性化するテストモード出力制御回路とから構成される。第二の制御部は、前記第二のテストモードコマンド信号に基づいて、クリア信号を前記テストモード出力制御回路に出力して、前記データ入出力装置の一部を活性化させる第二のテストモード判定回路とから構成される。
【0025】
【発明の実施の形態】
図1は、この発明を具体化したSDRAMの概要を示す。この実施の形態は、前記従来例に対し、テストモード判定回路4aを加えてクリア信号CLRを生成し、出力停止信号TESHIZをテストモード判定回路4aに入力し、テストモード出力制御回路11の構成を変更したものであり、その他の構成は前記従来例と同一である。従来例と同一構成部分の詳細な説明は省略する。
【0026】
前記テストモード判定回路4の具体的構成を図2に示す。NAND回路12aにはコマンドデコーダ2からテストモードエントリー信号として、モードレジスタセットコマンドMRSが入力される。そして、入力バッファ回路1に入力される各制御信号に基づいて、コマンドデコーダ2からモードレジスタセットコマンドMRSが出力されるとき、前記NAND回路12aにはHレベルのモードレジスタセットコマンドMRSが入力される。
【0027】
前記アドレスバッファ回路5から出力されるアドレス信号A0〜Anのうち、特定の複数ビットのアドレス信号ADがNAND回路12bに入力される。そのアドレス信号ADは、当該テストモード判定回路4で判定すべきテストモードが設定される時には、すべてHレベルとなる。
【0028】
前記NAND回路12bの出力信号は、インバータ回路13aに入力され、そのインバータ回路13aの出力信号は前記NAND回路12aに入力される。
前記NAND回路12aの出力信号は、NAND回路12cに入力され、そのNAND回路12cから前記テストモード信号TESTが出力される。
【0029】
また、前記NAND回路12cの出力信号は、NAND回路12dに入力され、そのNAND回路12dの出力信号は前記NAND回路12cに入力される。また、前記NAND回路12dには、コマンドデコーダ2から出力されるテストモード解除信号PREが入力される。このテストモード解除信号PREは、周辺回路3及びメモリコア部3が属するバンクの非活性化コマンドである。また、前記NAND回路12c,12dは、ラッチ回路として動作する。
【0030】
このように構成されたテストモード判定回路4では、HレベルのモードレジスタセットコマンドMRSが入力され、かつアドレス信号ADがすべてHレベルとなると、インバータ回路13aの出力信号がHレベルとなり、NAND回路12aの入力信号がともにHレベルにセットされる。
【0031】
すると、NAND回路12aの出力信号はLレベルとなり、NAND回路12cからHレベルのテストモード信号TESTが出力される。
また、Hレベルのテストモード解除信号PREが入力されている状態では、NAND回路12c,12dの動作により、モードレジスタセットコマンドMRS及びアドレス信号ADに関わらず、テストモード信号TESTはHレベルにラッチされる。
【0032】
一方、NAND回路12aの出力信号がHレベルにラッチしている状態で、Lレベルのテストモード解除信号PREが入力されると、NAND回路12cの入力信号はともにHレベルとなり、NAND回路12cから出力されるテストモード信号TESTはLレベルにリセットされる。
【0033】
この実施の形態で追加された前記テストモード判定回路4aの具体的構成を図3に従って説明する。
モードレジスタセットコマンドMRSは、NAND回路12eに入力され、アドレス信号ADはNAND回路12fに入力される。NAND回路12fの出力信号は、NOR回路14aに入力される。
【0034】
このアドレス信号ADは、前記出力停止信号TESHIZを解除するための所定のアドレス信号A0〜Anが入力されたとき、すべてHレベルとなるように設定される。
【0035】
前記テストモード出力制御回路11から出力される出力停止信号TESHIZは、インバータ回路13bに入力され、そのインバータ回路13bの出力信号は、NOR回路14aに入力され、そのNOR回路14aの出力信号が前記NAND回路12eに入力される。
【0036】
前記NAND回路12eの出力信号は、NAND回路12gに入力され、前記テストモード解除信号PREはNAND回路12hに入力される。前記NAND回路12g,12hの構成は、前記テストモード判定回路4と同様である。そして、NAND回路12gからクリア信号CLRが出力される。
【0037】
このように構成されたテストモード判定回路4aでは、HレベルのモードレジスタセットコマンドMRSが入力され、Hレベルの出力停止信号TESHIZが入力され、かつアドレス信号ADがすべてHレベルとなると、NOR回路14aの出力信号がHレベルとなり、NAND回路12eの入力信号がともにHレベルとなる。
【0038】
すると、NAND回路12eの出力信号はLレベルとなり、NAND回路12gからHレベルのクリア信号CLRが出力される。
また、Hレベルのテストモード解除信号PREが入力されている状態では、NAND回路12g,12hの動作により、モードレジスタセットコマンドMRS及びアドレス信号ADに関わらず、クリア信号CLRはHレベルにラッチされる。
【0039】
一方、NAND回路12eの出力信号がHレベルに復帰している状態で、Lレベルのテストモード解除信号PREが入力されると、NAND回路12gの入力信号はともにHレベルとなり、NAND回路12gから出力されるクリア信号CLRはLレベルにリセットされる。
【0040】
前記テストモード出力制御回路11の具体的構成を図4に従って説明する。テストモード信号TEST1〜TEST4は、NOR回路14b,14cに入力され、そのNOR回路14b,14cの出力信号はNAND回路12iに入力される。
【0041】
前記NAND回路12iの出力信号は、インバータ回路13cに入力される。前記インバータ回路13cの出力信号は、NOR回路14dに入力され、そのNOR回路14dに前記テストモード判定回路4aから出力されるクリア信号CLRが入力される。そして、前記NOR回路14dから出力停止信号TESHIZが出力される。
【0042】
このようなテストモード出力制御回路11では、テストモード信号TEST1〜TEST4のいずれかがHレベルとなると、NAND回路12iの出力信号がHレベルとなる。
【0043】
すると、インバータ回路13cの出力信号がLレベルとなり、クリア信号CLRがLレベルであれば、出力停止信号TESHIZはHレベルとなる。また、クリア信号CLRがHレベルであれば、出力停止信号TESHIZはLレベルとなる。
【0044】
テストモード信号TEST1〜TEST4がすべてLレベルであれば、NAND回路12iの入力信号はともにHレベルとなり、その出力信号はLレベルとなる。そして、インバータ回路13cの出力信号がHレベルとなって、出力停止信号TESHIZはLレベルとなる。
【0045】
このように構成されたSDRAMでは、図5に示すように、コマンド信号としてモードレジスタセットコマンドMRSが入力され、かつアドレス信号A0〜Anとして、所定のテストモードを設定するためのコード信号Cod1が入力されると、テストモード判定回路4でテストモードであることが判別され、テストモード信号TEST1〜TEST4の少なくともいずれかがHレベルとなる。
【0046】
すると、テストモード出力制御回路11からHレベルの出力停止信号TESHIZが出力されて、出力端子7がハイインピーダンスとなる。
このような動作により、使用者がテストモードに誤エントリーした場合には、前記従来例と同様にデータの入出力動作が自動的に阻止されるので、使用者に対し誤エントリーを認識させることが可能となり、デバイスの寿命を縮めるようなバーイン試験モードのようなテストモードの状態でデバイスを動作させることを未然に防止することができる。
【0047】
次いで、アクティブコマンドACTに先立って、再度モードレジスタセットコマンドMRSが入力され、かつアドレス信号A0〜Anとして、出力停止信号TESHIZの出力を解除するためのコード信号Cod2が解除コマンドとして入力されると、テストモード判定回路4aでは、NAND回路12f及びインバータ回路13bの出力信号がともにLレベルとなり、NAND回路12eの出力信号がLレベルとなり、NAND回路12gからHレベルのクリア信号CLRが出力される。
【0048】
テストモード判定回路4aからHレベルのクリア信号CLRが出力されると、テストモード出力制御回路11では、テストモード信号TEST1〜TEST4に関わらず、Lレベルの出力停止信号TESHIZを出力する。
【0049】
すると、入出力回路6が再活性化され、周辺回路及びメモリコア部3に対し、データの書き込み動作及び読み出し動作が可能となり、例えば読み出し動作では読み出しデータDQがCASレイテンシー3で出力される。
【0050】
このような動作により、顧客側にともに非公開である二種類のコード信号Cod1,Cod2が連続して入力されるかあるいはリセット動作までに誤って入力される可能性は極めて低いことから、デバイスの信頼性に関わる事柄に対して、顧客側にはフェイルセーフ機能を提供しながら、市場での不良率を低減するために必要なデバイス製造者側での出荷試験を確実に実施することができる。
【0051】
上記実施の形態では、主にデータの読み出し動作について説明したが、図8示すようにデータの書き込み動作にも適用できることは明白である。
また、図8において、出力停止信号TESHIZは出力トランジスタTr1,Tr2の直前、あるいは入力段のNOR回路10bに入力したが、さらにその前段に入力する構成としてもよい。例えば、読み出しデータを増幅するリードアンプでや、メモリセルに書き込みを行うライトアンプ等で活性化制御を行ってもよい。
【0052】
上記のように構成されたSDRAMでは、次に示す作用効果を得ることができる。
(1)使用者がテストモードに誤エントリーした場合には、前記従来例と同様に、入出力端子7をハイインピーダンスとして、データの入出力動作を阻止することにより、使用者に誤エントリーしたことを認識させることができる。従って、デバイスの寿命を縮めるようなテストモードで動作させることを未然に防止することができる。
【0053】
(2)出荷試験時には、モードレジスタセットコマンドMRSと、アドレス信号A0〜Anとしてテストモードを設定するためのコード信号Cod1を入力することにより、テストモードにエントリーし、次いでモードレジスタセットコマンドMRSと、アドレス信号A0〜Anとして、出力停止信号TESHIZを解除するためのコード信号Cod2を入力することにより、データの入出力動作が可能となる。従って、デバイスにストレスを印加しながら書き込み動作及び読み出し動作を行うような試験を確実に行うことができる。
【0054】
(3)アドレス信号A0〜Anとして入力するコード信号Cod1,Cod2はいずれも非公開である。従って、使用者がモードレジスタセットコマンドMRSとともにコード信号Cod1,Cod2を誤って連続して入力する確率は極めて低い。従って、使用者がテストモードに誤エントリーし、かつテストモードでデータの入出力動作を行うことを未然に防止することができる。
【0055】
【発明の効果】
以上詳述したように、この発明は通常使用時におけるテストモードへの誤エントリーを確実に防止しながら、出荷時には各種動作試験を確実に行い得る半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図1】 一実施の形態を示すブロック図である。
【図2】 テストモード判定回路を示す回路図である。
【図3】 テストモード判定回路を示す回路図である。
【図4】 テストモード出力制御回路を示す回路図である。
【図5】 テストモードへのエントリー動作を示すタイミング波形図である。
【図6】 従来例を示すブロック図である。
【図7】 従来例のテストモードへのエントリー動作を示すタイミング波形図である。
【図8】 入出力回路を示す回路図である。
【符号の説明】
3,6 内部回路(周辺回路及びメモリコア部、入出力回路)
4,11 第一の制御部(テストモード判定回路、テストモード出力制御回路)
4a 第二の制御部(テストモード判定回路)
Claims (5)
- 第一のテストモードコマンド信号に基づいて内部回路をテストモードで動作させるテストモード制御部を備えた半導体装置であって、
前記テストモード制御部は、
前記第一のテストモードコマンド信号に基づいて、前記内部回路の少なくとも一部を不活性化させて、データの入出力を不能とする第一の制御部と、
前記第一のテストモードコマンド信号の後であってアクティブコマンド信号よりも先に入力される第二のテストモードコマンド信号に基づいて、前記第一のテストモードコマンド信号で少なくとも一部が不活性化された内部回路を活性化させて、テストモードでのデータの入出力を可能とする第二の制御部と、
を有し、
前記第一の制御部は、
前記第一のテストモードコマンド信号に基づいてテストモード信号を前記内部回路に出力して、該内部回路をテストモードで動作させる第一のテストモード判定回路と、
前記テストモード信号に基づいて、前記データの入出力を行うデータ入出力装置の一部を不活性化するテストモード出力制御回路とから構成し、
前記第二の制御部は、
前記第二のテストモードコマンド信号に基づいて、クリア信号を前記テストモード出力制御回路に出力して、前記データ入出力装置の一部を活性化させる第二のテストモード判定回路とから構成したことを特徴とする半導体装置。 - データの書き込み動作及び読み出し動作と、テストモードでの入出力動作とをコマンド信号に基づいて選択可能とした半導体記憶装置であって、
前記テストモードを設定する第一のテストモードコマンド信号に基づいて、内部回路にテストモードを設定するとともに、データ入出力装置の少なくとも一部を不活性化する第一の制御部と、
前記第一のテストモードコマンド信号の後であってアクティブコマンド信号よりも先に入力される第二のテストモードコマンド信号に基づいて、前記データ入出力装置の少なくとも一部を活性化させて、テストモードでのデータに入出力を可能とする第二の制御部と、
を有し、
前記第一の制御部は、
前記第一のテストモードコマンド信号に基づいてテストモード信号を前記内部回路に出力して、該内部回路をテストモードで動作させる第一のテストモード判定回路と、
前記テストモード信号に基づいて、前記データ入出力装置の一部を不活性化するテストモード出力制御回路とから構成し、
前記第二の制御部は、
前記第二のテストモードコマンド信号に基づいて、クリア信号を前記テストモード出力制御回路に出力して、前記データ入出力装置の一部を活性化させる第二のテストモード判定回路とから構成したことを特徴とする半導体記憶装置。 - 前記テストモード出力制御回路は、データ入出力端子をハイインピーダンスとすることで不活性化し、
前記第二のテストモード判定回路は、前記データ入出力端子をロウインピーダンスとすることで活性化することを特徴とする請求項2記載の半導体記憶装置。 - 第一のテストモードコマンド信号に基づいてテストモードにエントリーして、内部動作をテストモードで書き込み動作及び読み出し動作可能とする半導体記憶装置の制御方法において、
前記第一のテストモードコマンド信号に基づいて該内部動作の一部を不活性化し、前記第一のテストモードコマンド信号の後であってアクティブコマンド信号よりも先に入力される第二のテストモードコマンド信号に基づいて不活性化された一部の内部動作を再活性化して、テストモードでの書き込み動作及び読み出し動作を可能とすることを特徴とする半導体記憶装置の制御方法。 - 前記内部動作の一部を不活性化する動作は、入出力動作をハイインピーダンスとする動作であり、不活性化された一部の内部動作を再活性化する動作は、入出力動作をロウインピーダンスとする動作であることを特徴とする請求項4記載の半導体記憶装置の制御方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000049781A JP3971078B2 (ja) | 2000-02-25 | 2000-02-25 | 半導体装置、半導体記憶装置及び半導体記憶装置の制御方法 |
US09/789,727 US6353565B2 (en) | 2000-02-25 | 2001-02-22 | Semiconductor device, semiconductor memory device and test-mode entry method |
KR1020010009260A KR100639131B1 (ko) | 2000-02-25 | 2001-02-23 | 반도체 장치, 반도체 기억 장치 및 테스트 모드 진입 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000049781A JP3971078B2 (ja) | 2000-02-25 | 2000-02-25 | 半導体装置、半導体記憶装置及び半導体記憶装置の制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001243796A JP2001243796A (ja) | 2001-09-07 |
JP3971078B2 true JP3971078B2 (ja) | 2007-09-05 |
Family
ID=18571667
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000049781A Expired - Fee Related JP3971078B2 (ja) | 2000-02-25 | 2000-02-25 | 半導体装置、半導体記憶装置及び半導体記憶装置の制御方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6353565B2 (ja) |
JP (1) | JP3971078B2 (ja) |
KR (1) | KR100639131B1 (ja) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP5601860B2 (ja) | 2010-03-26 | 2014-10-08 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
JP5743055B2 (ja) | 2010-12-16 | 2015-07-01 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | 半導体装置 |
KR101187642B1 (ko) * | 2011-05-02 | 2012-10-08 | 에스케이하이닉스 주식회사 | 집적 회로의 모니터링 장치 |
JP6062795B2 (ja) * | 2013-04-25 | 2017-01-18 | エスアイアイ・セミコンダクタ株式会社 | 半導体装置 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5991904A (en) * | 1997-02-28 | 1999-11-23 | Micron Technology, Inc. | Method and apparatus for rapidly testing memory devices |
JP2001126499A (ja) * | 1999-10-29 | 2001-05-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
2000
- 2000-02-25 JP JP2000049781A patent/JP3971078B2/ja not_active Expired - Fee Related
-
2001
- 2001-02-22 US US09/789,727 patent/US6353565B2/en not_active Expired - Lifetime
- 2001-02-23 KR KR1020010009260A patent/KR100639131B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR100639131B1 (ko) | 2006-10-27 |
US6353565B2 (en) | 2002-03-05 |
US20010017804A1 (en) | 2001-08-30 |
JP2001243796A (ja) | 2001-09-07 |
KR20010085536A (ko) | 2001-09-07 |
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A621 | Written request for application examination |
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A711 | Notification of change in applicant |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A131 | Notification of reasons for refusal |
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|
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|
R150 | Certificate of patent or registration of utility model |
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|
S111 | Request for change of ownership or part of ownership |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100615 Year of fee payment: 3 |
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R350 | Written notification of registration of transfer |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110615 Year of fee payment: 4 |
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S533 | Written request for registration of change of name |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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