PFC(力率改善)回路を入力端子IN1、IN2の前段に設け、定常負荷状態では、PFC回路を動作させることで高い入力電圧状態でスイッチング電源を動作させ、軽負荷状態では、PFC回路を無効にすることでワールドワイド入力に対応した広い入力電圧範囲でスイッチング電源を動作させる場合について、以下に検討する。特許文献1に記載のスイッチング電源では、入力電圧が高く、ハイサイドスイッチ素子およびローサイドスイッチ素子のスイッチング周波数が高い場合には、上述のように、ハイサイドスイッチ素子のオン幅と比べて、ローサイドスイッチ素子のオン幅が大きくなるので、軽負荷時の効率を改善できる。ところが、入力電圧が低下し、上述のスイッチング周波数が低下すると、ハイサイドスイッチ素子のオン幅と、ローサイドスイッチ素子のオン幅と、の差分が小さくなり、軽負荷時に改善できる効率が低下してしまう。そして、ハイサイドスイッチ素子のオン幅が、ローサイドスイッチ素子のオン幅に等しくなると、効率の改善効果が低下し、さらに入力電圧が低下してしまうと、負荷に電力を供給できず、出力電圧が低下してしまう。
そこで、本発明は、上述の課題に鑑みてなされたものであり、軽負荷時においても高効率なスイッチング電源について、入力電圧範囲を拡大することを目的とする。
本発明は、上述の課題を解決するために、以下の事項を提案している。
(1) 本発明は、直列接続されたハイサイドスイッチ素子およびローサイドスイッチ素子と、当該ハイサイドスイッチ素子および当該ローサイドスイッチ素子に1次巻線が接続されたトランスと、を備えた共振型のスイッチング電源の制御回路であって、前記ハイサイドスイッチ素子および前記ローサイドスイッチ素子のオンオフを制御する制御手段と、キャパシタと、前記キャパシタの端子間電圧に応じて当該キャパシタを充放電する充放電手段と、を備え、前記制御手段は、前記キャパシタの端子間電圧が第1電圧から第2電圧まで変化する期間では、前記ハイサイドスイッチ素子および前記ローサイドスイッチ素子をオフ状態にし、前記キャパシタの端子間電圧が前記第2電圧から前記第1電圧まで変化する期間では、当該期間に移行するたびに、前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子とを交互にオン状態にするとともに、前記第1電圧を変化させることを特徴とするスイッチング電源の制御回路を提案している。
この発明によれば、直列接続されたハイサイドスイッチ素子およびローサイドスイッチ素子と、ハイサイドスイッチ素子およびローサイドスイッチ素子に1次巻線が接続されたトランスと、を備えた共振型のスイッチング電源の制御回路に、ハイサイドスイッチ素子およびローサイドスイッチ素子のオンオフを制御する制御手段と、キャパシタと、キャパシタの端子間電圧に応じてこのキャパシタを充放電する充放電手段と、を設けた。そして、キャパシタの端子間電圧が第1電圧から第2電圧まで変化する期間では、制御手段により、ハイサイドスイッチ素子およびローサイドスイッチ素子をオフ状態にすることとした。一方、キャパシタの端子間電圧が第2電圧から第1電圧まで変化する期間では、制御手段により、この期間に移行するたびに、ハイサイドスイッチ素子とローサイドスイッチ素子とを交互にオン状態にするとともに、第1電圧を変化させることとした。
このため、例えば、第1電圧が第2電圧より低いものとする。この場合、キャパシタの端子間電圧が第1電圧から第2電圧まで上昇する期間では、ハイサイドスイッチ素子およびローサイドスイッチの双方がオフ状態となる、いわゆるデッドタイムとなる。一方、キャパシタの端子間電圧が第2電圧から第1電圧まで低下する期間では、この期間に移行するたびに、ハイサイドスイッチ素子とローサイドスイッチ素子とが交互にオン状態になるとともに、第1電圧が変化する。したがって、ハイサイドスイッチ素子をオン状態にする期間と比べて、ローサイドスイッチ素子をオン状態にする期間では、第1電圧を低下させると、第2電圧から第1電圧まで低下する時間が長くなる。これによれば、ハイサイドスイッチ素子のオン幅と比べて、ローサイドスイッチ素子のオン幅を大きくすることができるので、軽負荷時におけるスイッチング電源の効率を改善できる。
また、例えば、第1電圧が第2電圧より高いものとする。この場合、キャパシタの端子間電圧が第1電圧から第2電圧まで低下する期間では、ハイサイドスイッチ素子およびローサイドスイッチの双方がオフ状態となる、いわゆるデッドタイムとなる。一方、キャパシタの端子間電圧が第2電圧から第1電圧まで上昇する期間では、この期間に移行するたびに、ハイサイドスイッチ素子とローサイドスイッチ素子とが交互にオン状態になるとともに、第1電圧が変化する。これによれば、上述の第1電圧が第2電圧より低い場合と同様に、ハイサイドスイッチ素子のオン幅と比べて、ローサイドスイッチ素子のオン幅を大きくすることができるので、軽負荷時におけるスイッチング電源の効率を改善できる。
また、スイッチング電源に入力される入力電圧が低下した場合であっても予め定められた電力を出力しようとする場合、スイッチング電源は、ハイサイドスイッチ素子およびローサイドスイッチ素子のスイッチング周波数を低下させる。ハイサイドスイッチ素子およびローサイドスイッチ素子のスイッチング周波数が低下すると、キャパシタの端子間電圧の単位時間当たりの変化量は、一律に少なくなる。このため、入力電圧が変化しても、ハイサイドスイッチ素子のオン幅と、ローサイドスイッチ素子のオン幅と、の比を略一定に保つことができる。
以上によれば、入力電圧が変化しても、軽負荷時におけるスイッチング電源の効率を改善できる。すなわち、軽負荷時においても高効率なスイッチング電源について、入力電圧範囲を拡大することができる。
(2) 本発明は、(1)のスイッチング電源の制御回路について、前記第1電圧は、前記第2電圧より低く設定され、前記キャパシタの端子間電圧は、前記充放電手段により前記キャパシタが充電されると、前記第1電圧から前記第2電圧まで上昇し、前記充放電手段により前記キャパシタが放電されると、前記第2電圧から前記第1電圧まで低下することを特徴とするスイッチング電源の制御回路を提案している。
この発明によれば、第1電圧を第2電圧より低く設定した。そして、充放電手段によりキャパシタを充電すると、キャパシタの端子間電圧が第1電圧から第2電圧まで上昇し、充放電手段によりキャパシタを放電すると、キャパシタの端子間電圧が第2電圧から第1電圧まで低下することとした。このため、上述した効果と同様の効果を奏することができる。
(3) 本発明は、(2)のスイッチング電源の制御回路について、前記制御手段は、前記キャパシタの端子間電圧が前記第2電圧から前記第1電圧まで低下する期間であって前記ローサイドスイッチ素子がオン状態である期間に移行するたびに、前記第1電圧を低下させることを特徴とするスイッチング電源の制御回路を提案している。
この発明によれば、制御手段により、キャパシタの端子間電圧が第2電圧から第1電圧まで低下する期間であってローサイドスイッチ素子がオン状態である期間に移行するたびに、第1電圧を低下させることとした。このため、ローサイドスイッチ素子のオン幅を段階的に大きくすることができるので、ローサイドスイッチ素子のオン幅を急激に大きくする場合と比べて、スイッチング電源の制御を安定して行うことができる。
(4) 本発明は、(1)〜(3)のいずれかのスイッチング電源の制御回路について、前記制御手段は、前記スイッチング電源の出力電力が低下する状態であることを示す待機状態信号を受信すると、前記キャパシタの端子間電圧が前記第2電圧から前記第1電圧まで変化する期間に移行するたびに、前記第1電圧を変化させることを特徴とするスイッチング電源の制御回路を提案している。
この発明によれば、制御手段により、スイッチング電源の出力電力が低下する状態であることを示す待機状態信号を受信すると、キャパシタの端子間電圧が第2電圧から第1電圧まで変化する期間に移行するたびに、第1電圧を変化させることとした。
ここで、スイッチング電源から出力される出力電力により動作する機器が、いわゆる待機電力モードといった電力をあまり必要としない状態になった場合に、上述の待機状態信号を出力するものとする。すると、上述の機器が予め定められた閾値以上の電力を必要とする状態では、ハイサイドスイッチ素子のオン幅と、ローサイドスイッチ素子のオン幅と、を等しくし、上述の機器が上述の電力をあまり必要としない状態では、ハイサイドスイッチ素子のオン幅と比べて、ローサイドスイッチ素子のオン幅を大きくすることができる。
(5) 本発明は、直列接続されたハイサイドスイッチ素子およびローサイドスイッチ素子と、当該ハイサイドスイッチ素子および当該ローサイドスイッチ素子に1次巻線が接続されたトランスと、を備えた共振型のスイッチング電源の制御回路であって、前記ハイサイドスイッチ素子および前記ローサイドスイッチ素子のオンオフを制御する制御手段と、キャパシタと、前記キャパシタの端子間電圧に応じて当該キャパシタを充放電する充放電手段と、を備え、前記制御手段は、前記キャパシタの端子間電圧が第1電圧から第2電圧まで変化する期間では、前記ハイサイドスイッチ素子および前記ローサイドスイッチ素子をオフ状態にし、前記キャパシタの端子間電圧が前記第2電圧から前記第1電圧まで変化する期間では、当該期間に移行するたびに、前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子とを交互にオン状態にし、前記充放電手段は、前記キャパシタの端子間電圧が前記第2電圧から前記第1電圧まで変化する期間では、当該期間に移行するたびに、単位時間当たりの当該キャパシタの充放電量を変化させることを特徴とするスイッチング電源の制御回路を提案している。
この発明によれば、直列接続されたハイサイドスイッチ素子およびローサイドスイッチ素子と、ハイサイドスイッチ素子およびローサイドスイッチ素子に1次巻線が接続されたトランスと、を備えた共振型のスイッチング電源の制御回路に、ハイサイドスイッチ素子およびローサイドスイッチ素子のオンオフを制御する制御手段と、キャパシタと、キャパシタの端子間電圧に応じてこのキャパシタを充放電する充放電手段と、を設けた。そして、キャパシタの端子間電圧が第1電圧から第2電圧まで変化する期間では、制御手段により、ハイサイドスイッチ素子およびローサイドスイッチ素子をオフ状態にすることとした。一方、キャパシタの端子間電圧が第2電圧から第1電圧まで変化する期間では、制御手段により、この期間に移行するたびに、ハイサイドスイッチ素子とローサイドスイッチ素子とを交互にオン状態にするとともに、充放電手段により、この期間に移行するたびに、単位時間当たりのキャパシタの充放電量を変化させることとした。
このため、例えば、第1電圧が第2電圧より低いものとする。この場合、キャパシタの端子間電圧が第1電圧から第2電圧まで上昇する期間では、ハイサイドスイッチ素子およびローサイドスイッチの双方がオフ状態となる、いわゆるデッドタイムとなる。一方、キャパシタの端子間電圧が第2電圧から第1電圧まで低下する期間では、この期間に移行するたびに、ハイサイドスイッチ素子とローサイドスイッチ素子とが交互にオン状態になるとともに、単位時間当たりのキャパシタの充放電量が変化する。したがって、ハイサイドスイッチ素子をオン状態にする期間と比べて、ローサイドスイッチ素子をオン状態にする期間では、単位時間当たりのキャパシタの充放電量を少なくすると、第2電圧から第1電圧まで低下する時間が長くなる。これによれば、ハイサイドスイッチ素子のオン幅と比べて、ローサイドスイッチ素子のオン幅を大きくすることができるので、軽負荷時におけるスイッチング電源の効率を改善できる。
また、例えば、第1電圧が第2電圧より高いものとする。この場合、キャパシタの端子間電圧が第1電圧から第2電圧まで低下する期間では、ハイサイドスイッチ素子およびローサイドスイッチの双方がオフ状態となる、いわゆるデッドタイムとなる。一方、キャパシタの端子間電圧が第2電圧から第1電圧まで上昇する期間では、この期間に移行するたびに、ハイサイドスイッチ素子とローサイドスイッチ素子とが交互にオン状態になるとともに、単位時間当たりのキャパシタの充放電量が変化する。これによれば、上述の第1電圧が第2電圧より低い場合と同様に、ハイサイドスイッチ素子のオン幅と比べて、ローサイドスイッチ素子のオン幅を大きくすることができるので、軽負荷時におけるスイッチング電源の効率を改善できる。
また、スイッチング電源に入力される入力電圧が低下した場合であっても予め定められた電力を出力しようとする場合、スイッチング電源は、ハイサイドスイッチ素子およびローサイドスイッチ素子のスイッチング周波数を低下させる。ハイサイドスイッチ素子およびローサイドスイッチ素子のスイッチング周波数が低下すると、キャパシタの端子間電圧の単位時間当たりの変化量は、一律に少なくなる。このため、入力電圧が変化しても、ハイサイドスイッチ素子のオン幅と、ローサイドスイッチ素子のオン幅と、の比を略一定に保つことができる。
以上によれば、入力電圧が変化しても、軽負荷時におけるスイッチング電源の効率を改善できる。すなわち、軽負荷時においても高効率なスイッチング電源について、入力電圧範囲を拡大することができる。
(6) 本発明は、(5)のスイッチング電源の制御回路について、前記第1電圧は、前記第2電圧より低く設定され、前記キャパシタの端子間電圧は、前記充放電手段により前記キャパシタが充電されると、前記第1電圧から前記第2電圧まで上昇し、前記充放電手段により前記キャパシタが放電されると、前記第2電圧から前記第1電圧まで低下することを特徴とするスイッチング電源の制御回路を提案している。
この発明によれば、第1電圧を第2電圧より低く設定した。そして、充放電手段によりキャパシタを充電すると、キャパシタの端子間電圧が第1電圧から第2電圧まで上昇し、充放電手段によりキャパシタを放電すると、キャパシタの端子間電圧が第2電圧から第1電圧まで低下することとした。このため、上述した効果と同様の効果を奏することができる。
(7) 本発明は、(6)のスイッチング電源の制御回路について、前記充放電手段は、前記キャパシタの端子間電圧が前記第2電圧から前記第1電圧まで低下する期間であって前記ローサイドスイッチ素子がオン状態である期間に移行するたびに、前記単位時間当たりのキャパシタの放電量を減少させることを特徴とするスイッチング電源の制御回路を提案している。
この発明によれば、充放電手段により、キャパシタの端子間電圧が第2電圧から第1電圧まで低下する期間であってローサイドスイッチ素子がオン状態である期間に移行するたびに、単位時間当たりのキャパシタの放電量を減少させることとした。このため、ローサイドスイッチ素子のオン幅を段階的に大きくすることができるので、ローサイドスイッチ素子のオン幅を急激に大きくする場合と比べて、スイッチング電源の制御を安定して行うことができる。
(8) 本発明は、(5)〜(7)のいずれかのスイッチング電源の制御回路について、前記制御手段は、前記スイッチング電源の出力電力が低下する状態であることを示す待機状態信号を受信すると、前記キャパシタの端子間電圧が前記第2電圧から前記第1電圧まで変化する期間に移行するたびに、前記充放電量を変化させることを特徴とするスイッチング電源の制御回路を提案している。
この発明によれば、制御手段により、スイッチング電源の出力電力が低下する状態であることを示す待機状態信号を受信すると、キャパシタの端子間電圧が第2電圧から第1電圧まで変化する期間に移行するたびに、単位時間当たりのキャパシタの充放電量を変化させることとした。
ここで、スイッチング電源から出力される出力電力により動作する機器が、いわゆる待機電力モードといった電力をあまり必要としない状態になった場合に、上述の待機状態信号を出力するものとする。すると、上述の機器が予め定められた閾値以上の電力を必要とする状態では、ハイサイドスイッチ素子のオン幅と、ローサイドスイッチ素子のオン幅と、を等しくし、上述の機器が上述の電力をあまり必要としない状態では、ハイサイドスイッチ素子のオン幅と比べて、ローサイドスイッチ素子のオン幅を大きくすることができる。
本発明によれば、軽負荷時においても高効率なスイッチング電源について、入力電圧範囲を拡大することができる。
以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の実施形態における構成要素は適宜、既存の構成要素などとの置き換えが可能であり、また、他の既存の構成要素との組合せを含む様々なバリエーションが可能である。したがって、以下の実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。
<第1実施形態>
[スイッチング電源1の構成]
図1は、本発明の第1実施形態に係るスイッチング電源1の回路図である。スイッチング電源1は、図9に示した従来例に係るスイッチング電源100とは、電流電圧変換部10、高圧シフト部40、出力電圧検出部50、抵抗R1、およびフォトダイオードPC1を備える点と、制御回路120の代わりに制御回路20を備える点と、が異なる。なお、スイッチング電源1において、スイッチング電源100と同一構成要件については、同一符号を付し、その説明を省略する。
制御回路20は、制御手段30と、キャパシタC3と、フォトダイオードPC1と対に設けられたフォトトランジスタPC2と、を備える。
制御手段30には、端子P1、P2、P3、P4、P5が設けられる。端子P1には、キャパシタC3を介して基準電位源GNDが接続される。このキャパシタC3には、フォトトランジスタPC2が並列接続される。端子P2には、キャパシタC1と入力端子IN2との間に設けられた電流電圧変換部10が接続され、端子P3には、基準電位源GNDが接続される。端子P4には、ローサイドスイッチ素子としてのスイッチ素子Q2のゲートが接続され、端子P5には、高圧シフト部40を介して、ハイサイドスイッチ素子としてのスイッチ素子Q1のゲートが接続される。
出力電圧検出部50には、第1端子、第2端子、および第3端子が設けられる。第1端子には、基準電位源GNDが接続される。第2端子には、ダイオードD1のカソードと、ダイオードD2のカソードと、が接続される。第3端子には、フォトダイオードPC1および抵抗R1を介して、ダイオードD1のカソードと、ダイオードD2のカソードと、が接続される。
[スイッチング電源1の動作]
以上の構成を備えるスイッチング電源1は、制御手段30からスイッチ素子Q1、Q2に制御信号を供給して、デッドタイムを挟んでスイッチ素子Q1、Q2を交互にオン状態にすることで、負荷200に直流電力を供給する。ここで、デッドタイムとは、スイッチ素子Q1、Q2の双方がオフとなる期間のことである。
スイッチ素子Q1がオン状態でかつスイッチ素子Q2がオフ状態である期間では、入力端子IN1から入力された電流がオン状態のスイッチ素子Q1を介してトランスTの1次巻線T1に供給され、トランスTの1次巻線T1の一端から他端に電流が流れる。すると、トランスTの第1の2次巻線T2と、トランスTの第2の2次巻線T3とには、他端から一端に向かって電流を流そうとする起電力がそれぞれ発生し、ダイオードD1ではアノードの電圧がカソードの電圧より高くなり、ダイオードD1が導通する。その結果、トランスTの第1の2次巻線T2に発生した起電力は、整流され、キャパシタC2で平滑されて、負荷200に供給される。
スイッチ素子Q1がオフ状態でかつスイッチ素子Q2がオン状態である期間では、トランスTの1次巻線T1の一端から他端に電流が流れた期間にトランスTおよびキャパシタC1に蓄えられたエネルギーにより、トランスTの1次巻線T1の一端からオン状態のスイッチ素子Q2を介して入力端子IN2に電流が流れ、トランスTの1次巻線T1の他端から一端に電流が流れる。すると、トランスTの第1の2次巻線T2と、トランスTの第2の2次巻線T3とには、一端から他端に向かって電流を流そうとする起電力がそれぞれ発生し、ダイオードD2ではアノードの電圧がカソードの電圧より高くなり、ダイオードD2が導通する。その結果、トランスTの第2の2次巻線T3に発生した起電力は、整流され、キャパシタC2で平滑されて、負荷200に供給される。
負荷200に供給される直流電力は、抵抗R1を介してフォトダイオードPC1に供給されるとともに、出力電圧検出部50に供給される。出力電圧検出部50は、負荷200に供給される直流電圧を監視し、この直流電圧が高くなるに従って、フォトダイオードPC1に流れる電流を増加させて、フォトダイオードPC1から出射される光の光量を増加させる。
フォトダイオードPC1から出射された光は、フォトトランジスタPC2で受光される。フォトトランジスタPC2に流れる電流は、受光した光の光量が増加するに従って、増加する。
ここで、キャパシタC3は、図2を用いて後述するように、制御手段30により充放電される。また、フォトトランジスタPC2には、キャパシタC3に蓄えられた電荷により、電流が流れる。すなわち、キャパシタC3は、フォトトランジスタPC2により放電される。以上によれば、制御手段30およびフォトトランジスタPC2は、キャパシタC3を充放電する放電手段として機能する。
制御手段30は、端子P1の電圧と、端子P2の電圧と、に応じて、スイッチ素子Q1、Q2をスイッチングさせる。ここで、端子P1の電圧は、キャパシタC3の端子間電圧に等しい。
また、端子P2の電圧は、スイッチ素子Q1、Q2に流れる電流を電流電圧変換部10により電圧に変換したものであり、スイッチ素子Q1、Q2に流れる電流が大きくなるに従って、高くなる。そこで、制御手段30は、端子P2の電圧をコンパレータCMP(後述の図2参照)で監視して、予め定められた電流より大きい過度な電流がスイッチ素子Q1、Q2に流れるのを防止する、いわゆる過電流保護を行う。
[制御手段30の構成]
図2は、制御手段30を備える制御回路20の回路図である。制御手段30は、制御部31と、コンパレータCMPと、直流電源Vrefと、定電圧源VDDと、定電流源Iref1、Iref2と、スイッチSW1と、ヒステリシスコンパレータHCと、インバータINVと、を備える。
端子P1には、定電流源Iref2の入力端と、スイッチSW1の一端と、ヒステリシスコンパレータHCの入力端と、が接続される。定電流源Iref2の出力端には、基準電位源GNDが接続される。スイッチSW1の他端には、定電流源Iref1の出力端が接続され、定電流源Iref1の入力端には、定電圧源VDDが接続される。ヒステリシスコンパレータHCの出力端には、制御部31が接続されるとともに、インバータINVの入力端が接続される。
端子P2には、コンパレータCMPの非反転入力端子が接続される。コンパレータCMPの反転入力端子には、直流電源Vrefの正極が接続され、直流電源Vrefの負極には、基準電位源GNDが接続される。コンパレータCMPの出力端子には、制御部31が接続される。
端子P3には、基準電位源GNDが接続され、端子P4および端子P5には、制御部31が接続される。
[制御手段30の動作]
コンパレータCMPは、上述のように、過電流保護を行うために設けられている。このコンパレータCMPは、端子P2の電圧と、直流電源Vrefから供給される基準電圧と、を比較する。そして、端子P2の電圧が基準電圧以上の場合には、過電流保護を行う必要があるとして、過電流保護信号を出力する。一方、端子P2の電圧が基準電圧未満の場合には、過電流保護を行う必要はないとして、定常状態信号を出力する。
定電流源Iref2は、端子P1から基準電位源GNDに定電流を流すことで、キャパシタC3を放電する。
定電流源Iref1は、スイッチSW1がオン状態であれば、オン状態のスイッチSW1を介して端子P1に定電流を流すことで、キャパシタC1を充電する。スイッチSW1は、インバータINVからHレベル電圧が供給された場合、すなわちヒステリシスコンパレータHCからLレベル電圧が出力された場合には、オン状態となる。一方、スイッチSW1は、インバータINVからLレベル電圧が供給された場合、すなわちヒステリシスコンパレータHCからHレベル電圧が出力された場合には、オフ状態となる。
なお、定電流源Iref1の出力電流は、定電流源Iref2の出力電流と、フォトトランジスタPC2を流れる電流と、の総和より大きく設定されている。このため、スイッチSW1がオン状態である期間では、キャパシタC3の端子間電圧が上昇し、スイッチSW1がオフ状態である期間では、キャパシタC3の端子間電圧が低下する。以降では、キャパシタC3の端子間電圧が上昇する期間、すなわち端子P1の電圧が上昇する期間のことを、充電期間と呼び、キャパシタC3の端子間電圧が低下する期間、すなわち端子P1の電圧が低下する期間のことを、放電期間と呼ぶこととする。
ヒステリシスコンパレータHCは、端子P1の電圧VP1と、制御部31から供給される電圧と、を比較して、比較結果に応じて、Hレベル電圧を出力したり、Lレベル電圧を出力したりする。具体的には、電圧VP1が上限電圧(後述の図3のV1に相当)まで上昇すると、Hレベル電圧を出力し、電圧VP1が下限電圧(後述の図3のV2またはV3に相当)まで低下すると、Lレベル電圧を出力する。すなわち、ヒステリシスコンパレータHCは、電圧VP1が下限電圧から上限電圧まで上昇している期間、すなわち充電期間では、Lレベル電圧を出力し、電圧VP1が上限電圧から下限電圧まで低下している期間、すなわち放電期間では、Hレベル電圧を出力する。
制御部31は、コンパレータCMPから定常状態信号が供給される場合には、ヒステリシスコンパレータHCから出力される電圧に応じて、スイッチ素子Q1、Q2のオンオフを制御するとともに、ヒステリシスコンパレータHCの下限電圧を設定する。
具体的には、ヒステリシスコンパレータHCからLレベル電圧が出力される期間、すなわち充電期間では、スイッチ素子Q1、Q2の双方をオフ状態にして、いわゆるデッドタイムとする。
一方、ヒステリシスコンパレータHCからHレベル電圧が出力される期間、すなわち放電期間では、放電期間に移行するたびに、スイッチ素子Q1とスイッチ素子Q2とを交互にオン状態にする。また、スイッチ素子Q1をオン状態にする放電期間では、上述の下限電圧を第2電圧としてのV2(後述の図3参照)に設定し、スイッチ素子Q2をオン状態にする放電期間では、上述の下限電圧をV2より低い第1電圧としてのV3(後述の図3参照)に設定する。
ただし、制御部31は、コンパレータCMPから過電流保護信号が供給される場合には、スイッチ素子Q1、Q2のオン幅を小さく制御して、出力電力を制限する。
図3は、スイッチング電源1のタイミングチャートである。VGSQ1は、スイッチ素子Q1のゲート−ソース間電圧を示し、VGSQ2は、スイッチ素子Q2のゲート−ソース間電圧を示す。なお、本実施形態では、ゲート−ソース間電圧VGSQ1がVGHの場合には、スイッチ素子Q1がオン状態であり、ゲート−ソース間電圧VGSQ1がVGLの場合には、スイッチ素子Q1がオフ状態であるものとする。また、スイッチ素子Q2についても、スイッチ素子Q1と同様に、ゲート−ソース間電圧VGSQ2に応じてオンオフするものとする。
時刻t1において、電圧VP1がV1となる。すると、ヒステリシスコンパレータHCは、Hレベル電圧を出力する。
ヒステリシスコンパレータHCからHレベル電圧が出力されることにより、制御部31は、スイッチ素子Q1をオン状態にするとともに、V2を下限電圧に設定する。
また、ヒステリシスコンパレータHCからHレベル電圧が出力されることにより、インバータINVがLレベル電圧を出力し、スイッチSW1がオフ状態になる。このため、放電期間となり、電圧VP1は、時間が経過するに従って低下し、時刻t2においてV2となる。
すると、時刻t2において、ヒステリシスコンパレータHCは、Lレベル電圧を出力する。
ヒステリシスコンパレータHCからLレベル電圧が出力されることにより、制御部31は、スイッチ素子Q1、Q2の双方をオフ状態にする。
また、ヒステリシスコンパレータHCからLレベル電圧が出力されることにより、インバータINVがHレベル電圧を出力し、スイッチSW1がオン状態になる。このため、充電期間となり、電圧VP1は、時間が経過するに従って上昇し、時刻t3においてV1となる。
すると、時刻t3において、ヒステリシスコンパレータHCは、Hレベル電圧を出力する。
ヒステリシスコンパレータHCからHレベル電圧が出力されることにより、制御部31は、スイッチ素子Q2をオン状態にするとともに、下限電圧をV2からV3に変更する。
また、ヒステリシスコンパレータHCからHレベル電圧が出力されることにより、インバータINVがLレベル電圧を出力し、スイッチSW1がオフ状態になる。このため、放電期間となり、電圧VP1は、時間が経過するに従って低下し、時刻t4においてV3となる。
すると、時刻t4において、ヒステリシスコンパレータHCは、Lレベル電圧を出力する。
ヒステリシスコンパレータHCからLレベル電圧が出力されることにより、制御部31は、スイッチ素子Q1、Q2の双方をオフ状態にする。
また、ヒステリシスコンパレータHCからLレベル電圧が出力されることにより、インバータINVがHレベル電圧を出力し、スイッチSW1がオン状態になる。このため、充電期間となり、電圧VP1は、時間が経過するに従って上昇し、時刻t5においてV1となる。
以降、図3においては、時刻t1〜t3までの期間と、時刻t3〜t5までの期間と、を交互に繰り返している。
以上のスイッチング電源1によれば、以下の効果を奏することができる。
制御手段30およびフォトトランジスタPC2により、キャパシタC3を充放電し、端子P1の電圧が、キャパシタC3の端子間電圧に応じて変化する。そして、端子P1の電圧VP1が下限電圧からV1まで上昇する充電期間では、スイッチ素子Q1、Q2の双方をオフ状態とし、電圧VP1がV1から下限電圧まで低下する放電期間では、放電期間に移行するたびに、スイッチ素子Q1とスイッチ素子Q2とを交互にオン状態にする。さらに、制御部31により、スイッチ素子Q1をオン状態にする放電期間では、上述の下限電圧をV2に設定し、スイッチ素子Q2をオン状態にする放電期間では、上述の下限電圧をV2より低いV3に設定する。これによれば、電圧VP1がV1から下限電圧まで低下する時間は、スイッチ素子Q1がオン状態である期間と比べて、スイッチ素子Q2がオン状態である期間の方が長くなるので、スイッチ素子Q1のオン幅と比べて、スイッチ素子Q2のオン幅を大きくすることができる。このため、トランスTの1次側にのみ流れる励磁電流が小さくなるので、スイッチング電源1は、軽負荷時における効率を改善できる。
ここで、入力電圧が低下した場合であっても予め定められた電力を出力しようとする場合、スイッチング電源1は、出力電圧検出部50の制御によりフォトトランジスタPC2のコレクタ電流を減少させて、スイッチ素子Q1、Q2のスイッチング周波数を低下させる。スイッチ素子Q1、Q2のスイッチング周波数が低下すると、スイッチ素子Q1をオン状態にする放電期間における電圧VP1の傾きと、スイッチ素子Q2をオン状態にする放電期間における電圧VP1の傾きとは、一律に緩やかになる。このため、入力電圧が変化しても、スイッチ素子Q1のオン幅と、スイッチ素子Q2のオン幅と、の比を略一定に保つことができる。
以上によれば、スイッチング電源1は、入力電圧が変化しても、軽負荷時における効率を改善できる。すなわち、スイッチング電源1は、軽負荷時においても高効率なスイッチング電源について、入力電圧範囲を拡大することができる。
<第2実施形態>
[制御手段30Aの構成]
図4は、本発明の第2実施形態に係る制御手段30Aを備える制御回路20Aの回路図である。制御回路20Aは、図2に示した本発明の第1実施形態に係る制御回路20とは、定電流源Iref2の代わりに抵抗R2を備える点が異なる。なお、制御回路20Aにおいて、制御回路20と同一構成要件については、同一符号を付し、その説明を省略する。また、制御回路20の代わりに制御回路20Aが設けられたスイッチング電源1のことを、以降ではスイッチング電源1Aと呼ぶこととする。
[制御手段30Aの動作]
制御手段30によるキャパシタC3の放電は、定電流源Iref2により行われたが、制御手段30AによるキャパシタC3の放電は、抵抗R2により行われる。すなわち、抵抗R2は、端子P1から基準電位源GNDに電流を流すことで、キャパシタC3を放電する。
なお、定電流源Iref1の出力電流は、抵抗R2を流れる電流と、フォトトランジスタPC2を流れる電流と、の総和より大きく設定されている。このため、スイッチング電源1Aでは、スイッチング電源1と同様に、スイッチSW1がオン状態である期間では、キャパシタC3の端子間電圧が上昇し、スイッチSW1がオフ状態である期間では、キャパシタC3の端子間電圧が低下する。
図5は、スイッチング電源1Aのタイミングチャートである。図5では、図3と比べて、放電期間における電圧VP1の傾きが異なる。具体的には、図3では、電圧VP1の傾きが略一定であるのに対して、図5では、電圧VP1の傾きが時刻に応じて変化している。これは、制御手段30では、キャパシタC3を放電する定電流源Iref1の出力電流が、定電流であるのに対して、制御手段30Aでは、キャパシタC3を放電する抵抗R2に流れる電流が、キャパシタC3の容量と抵抗R2の抵抗値とで定まる時定数に応じた電流であるためである。
以上のスイッチング電源1Aによれば、スイッチング電源1と同様の効果を奏することができる。
<第3実施形態>
[制御手段30Bの構成]
図6は、本発明の第3実施形態に係る制御手段30Bを備える制御回路20Bの回路図である。制御回路20Bは、図2に示した本発明の第1実施形態に係る制御回路20とは、定電流源Iref21およびスイッチSW21を備える点と、制御部31の代わりに制御部31Aを備える点と、が異なる。なお、制御回路20Bにおいて、制御回路20と同一構成要件については、同一符号を付し、その説明を省略する。また、制御回路20の代わりに制御回路20Bが設けられたスイッチング電源1のことを、以降ではスイッチング電源1Bと呼ぶこととする。
制御部31Aは、制御部31とは、ヒステリシスコンパレータHCの下限電圧を設定する代わりに、スイッチSW21のオンオフを制御する点が異なる。
定電流源Iref21とスイッチSW21とは、直列接続される。ここで、定電流源Iref21とスイッチSW21とを直列接続したものを直列回路と呼ぶこととすると、この直列回路は、定電流源Iref2に並列接続されている。すなわち、スイッチSW21の一端には、端子P1が接続され、スイッチSW21の他端には、定電流源Iref21の入力端が接続され、定電流源Iref21の出力端には、基準電位源GNDが接続される。
[制御手段30Aの動作]
制御部31Aは、上述のように、ヒステリシスコンパレータHCの下限電圧を設定しない。このため、ヒステリシスコンパレータHCの下限電圧は、V2で固定されている。一方、制御部31Aは、上述のように、スイッチSW21のオンオフを制御する。
以上によれば、制御部31Aは、コンパレータCMPから定常状態信号が供給される場合には、ヒステリシスコンパレータHCから出力される電圧に応じて、スイッチ素子Q1、Q2のオンオフを制御するとともに、スイッチSW21のオンオフを制御する。
具体的には、ヒステリシスコンパレータHCからLレベル電圧が出力される期間、すなわち充電期間では、スイッチ素子Q1、Q2の双方をオフ状態にして、いわゆるデッドタイムとする。
また、充電期間では、スイッチSW1がオン状態になるが、制御部31Aは、スイッチSW21をオフ状態する。これによれば、端子P1には、キャパシタC3を放電する電流として、定電流源Iref2の出力電流と、フォトトランジスタPC2を流れる電流と、が流れるとともに、キャパシタC3を充電する電流として、定電流源Iref1の出力電流が流れることとなる。ここで、定電流源Iref1の出力電流は、定電流源Iref2の出力電流と、フォトトランジスタPC2を流れる電流と、の総和より大きく設定されているため、充電期間では、キャパシタC3の端子間電圧が上昇し、電圧VP1が上昇する。
一方、ヒステリシスコンパレータHCからHレベル電圧が出力される期間、すなわち放電期間では、放電期間に移行するたびに、スイッチ素子Q1とスイッチ素子Q2とを交互にオン状態にする。また、スイッチ素子Q1をオン状態にする放電期間では、スイッチSW1がオフ状態になるが、制御部31Aは、スイッチSW21をオン状態にする。一方、スイッチ素子Q2をオン状態にする放電期間では、スイッチSW1がオフ状態になるが、制御部31Aは、スイッチSW21をオフ状態にする。これによれば、端子P1には、キャパシタC3を放電する電流として、定電流源Iref2の出力電流と、定電流源Iref21の出力電流と、フォトトランジスタPC2に流れる電流と、が流れ、キャパシタC3を充電する電流は流れないこととなる。そして、スイッチ素子Q1をオン状態にする放電期間では、キャパシタC3の端子間電圧が低下し、電圧VP1が低下する。また、スイッチ素子Q2をオン状態にする放電期間では、スイッチ素子Q1をオン状態にする放電期間と比べて、緩やかにキャパシタC3の端子間電圧が低下し、緩やかに電圧VP1が低下する。
ただし、制御部31Aは、コンパレータCMPから過電流保護信号が供給される場合には、スイッチ素子Q1、Q2のオン幅を小さく制御して、出力電力を制限する。
図7は、スイッチング電源1Bのタイミングチャートである。Idcは、キャパシタC3を放電する電流として制御部31A内を流れる電流を示す。
時刻t11において、電圧VP1がV1となる。すると、ヒステリシスコンパレータHCは、Hレベル電圧を出力する。
ヒステリシスコンパレータHCからHレベル電圧が出力されることにより、制御部31Aは、スイッチ素子Q1をオン状態にするとともに、スイッチSW21をオン状態にする。このため、電流Idcは、定電流源Iref2の出力電流と、定電流源Iref21の出力電流と、の総和に等しいI1となる。
また、ヒステリシスコンパレータHCからHレベル電圧が出力されることにより、インバータINVがLレベル電圧を出力し、スイッチSW1がオフ状態になる。
以上によれば、時刻t11において、キャパシタC3を放電する電流は、上述のI1と、フォトトランジスタPC2を流れる電流と、の総和に等しく、キャパシタC3を充電する電流は、「0」である。このため、放電期間となり、電圧VP1は、時間が経過するに従って低下し、時刻t12においてV2となる。
すると、時刻t12において、ヒステリシスコンパレータHCは、Lレベル電圧を出力する。
ヒステリシスコンパレータHCからLレベル電圧が出力されることにより、制御部31Aは、スイッチ素子Q1、Q2の双方をオフ状態にするとともに、スイッチSW21をオフ状態にする。このため、電流Idcは、定電流源Iref2の出力電流に等しく、上述のI1より少ないI2となる。
また、ヒステリシスコンパレータHCからLレベル電圧が出力されることにより、インバータINVがHレベル電圧を出力し、スイッチSW1がオン状態になる。このため、充電期間となり、電圧VP1は、時間が経過するに従って上昇し、時刻t13においてV1となる。
すると、時刻t13において、ヒステリシスコンパレータHCは、Hレベル電圧を出力する。
ヒステリシスコンパレータHCからHレベル電圧が出力されることにより、制御部31Aは、スイッチ素子Q2をオン状態にするとともに、スイッチSW21をオフ状態にする。このため、電流Idcは、定電流源Iref2の出力電流に等しいI2となる。
また、ヒステリシスコンパレータHCからHレベル電圧が出力されることにより、インバータINVがLレベル電圧を出力し、スイッチSW1がオフ状態になる。
以上によれば、時刻t13において、キャパシタC3を放電する電流は、上述のI2と、フォトトランジスタPC2を流れる電流と、の総和に等しく、キャパシタC3を充電する電流は、「0」である。このため、放電期間となるが、時刻t11〜t12までの期間と比べて、定電流源Iref21の出力電流の分だけ、キャパシタC3を放電する電流が少ないので、電圧VP1の傾きが緩やかになる。そして、電圧VP1は、時間が経過するに従って低下し、時刻t14においてV1となる。
すると、時刻t14において、ヒステリシスコンパレータHCは、Lレベル電圧を出力する。
ヒステリシスコンパレータHCからLレベル電圧が出力されることにより、制御部31Aは、スイッチ素子Q1、Q2の双方をオフ状態にするとともに、スイッチSW21をオフ状態にする。このため、電流Idcは、定電流源Iref2の出力電流に等しいI2となる。
また、ヒステリシスコンパレータHCからLレベル電圧が出力されることにより、インバータINVがHレベル電圧を出力し、スイッチSW1がオン状態になる。このため、充電期間となり、電圧VP1は、時間が経過するに従って上昇し、時刻t15においてV1となる。
以降、図7においては、時刻t11〜t13までの期間と、時刻t13〜t15までの期間と、を交互に繰り返している。
以上のスイッチング電源1Bによれば、以下の効果を奏することができる。
制御手段30BおよびフォトトランジスタPC2により、キャパシタC3を充放電し、端子P1の電圧が、キャパシタC3の端子間電圧に応じて変化する。そして、端子P1の電圧VP1がV2からV1まで上昇する充電期間では、スイッチ素子Q1、Q2の双方をオフ状態とし、電圧VP1がV1からV2まで低下する放電期間では、放電期間に移行するたびに、スイッチ素子Q1とスイッチ素子Q2とを交互にオン状態にする。さらに、制御部31Aにより、スイッチ素子Q1をオン状態にする放電期間では、スイッチSW21をオン状態にして、定電流源Iref2の出力電流と、フォトトランジスタPC2に流れる電流と、に加えて、定電流源Iref21の出力電流により、キャパシタC3を放電する。一方、制御部31Aにより、スイッチ素子Q2をオン状態にする放電期間では、スイッチSW21をオフ状態にして、定電流源Iref2の出力電流と、フォトトランジスタPC2に流れる電流と、により、キャパシタC3を放電する。以上によれば、スイッチ素子Q2をオン状態にする放電期間では、スイッチ素子Q1をオン状態にする放電期間と比べて、キャパシタC3を放電する電流が小さくなるので、電圧VP1の傾きが小さくなり、電圧VP1がV1からV2まで低下する時間が長くなる。このため、スイッチ素子Q1のオン幅と比べて、スイッチ素子Q2のオン幅を大きくすることができる。したがって、トランスTの1次側にのみ流れる励磁電流が小さくなるので、スイッチング電源1Bは、軽負荷時における効率を改善できる。
ここで、入力電圧が低下した場合であっても予め定められた電力を出力しようとする場合、スイッチング電源1Bは、出力電圧検出部50の制御によりフォトトランジスタPC2のコレクタ電流を減少させて、スイッチ素子Q1、Q2のスイッチング周波数を低下させる。スイッチ素子Q1、Q2のスイッチング周波数が低下すると、スイッチ素子Q1をオン状態にする放電期間における電圧VP1の傾きと、スイッチ素子Q2をオン状態にする放電期間における電圧VP1の傾きとは、一律に緩やかになる。このため、入力電圧が変化しても、スイッチ素子Q1のオン幅と、スイッチ素子Q2のオン幅と、の比を略一定に保つことができる。
以上によれば、スイッチング電源1Bは、入力電圧が変化しても、軽負荷時における効率を改善できる。すなわち、スイッチング電源1Bは、軽負荷時においても高効率なスイッチング電源について、入力電圧範囲を拡大することができる。
本発明は、上述の実施形態に限定されるものではなく、この発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。
例えば、上述の第1実施形態では、下限電圧としてV2およびV3の2つを設けたが、これに限らない。例えば、下限電圧として、V2と、V2より低くV3より高いV31と、V31より低くV3より高いV32と、の4つを設けてもよい。ここで、下限電圧としてV2およびV3の代わりにV2、V31、V32、V3の4つが設けられたスイッチング電源1をスイッチング電源1Cと呼ぶこととすると、スイッチング電源1Cのタイミングチャートは、図8のように表される。このスイッチング電源1Cは、スイッチ素子Q2をオン状態にする放電期間における下限電圧を、V2、V31、V32、V3の順に切り替えており、スイッチング電源1と比べて、下限電圧を緩やかに低下させている。このため、スイッチ素子Q2をオン状態にする放電期間における下限電圧をV2からV3に一気に切り替えるスイッチング電源1と比べて、スイッチング電源1Cの制御を安定して行うことができる。
また、上述の第3実施形態では、定電流源Iref2に、定電流源Iref21およびスイッチSW21で構成される直列回路を1つ並列接続したが、これに限らず、この直列回路を例えば2つまたは3つ並列接続してもよい。これによれば、上述のスイッチング電源1Cと同様に、下限電圧を緩やかに低下させることができる。
また、上述の各実施形態において、負荷200に供給される出力電圧が低下すると、負荷200から待機状態信号を受信し、この待機状態信号を受信した場合に、図3、5、8に示したように下限電圧を低下させたり、図7に示したようにキャパシタC3を放電する電流を小さくしたりしてもよい。これによれば、負荷200が予め定められた閾値以上の電力を必要とする定常状態では、スイッチ素子Q1のオン幅と、スイッチ素子Q2のオン幅と、を等しくし、負荷200が待機電力モードといったあまり電力を必要としない状態では、スイッチ素子Q1のオン幅と比べて、スイッチ素子Q2のオン幅を大きくすることができる。