JP5582771B2 - 駆動装置及び画像形成装置 - Google Patents

Description

本発明は、被駆動素子の群、例えば、光源に発光サイリスタ等を用いた電子写真プリンタ等の画像形成装置における発光サイリスタの列等を選択的に且つサイクリックに駆動するための駆動回路を用いた駆動装置及び画像形成装置に関するものである。

従来、電子写真プリンタ等の画像形成装置には、発光素子を多数配列させて露光部を形成したものがある。発光素子としては、発光ダイオード（以下「ＬＥＤ」という。）の他、有機エレクトロルミネセンス（以下「有機ＥＬ」という。）や、下記の特許文献１等に記載された発光サイリスタ等が用いられる

ＬＥＤを用いたものでは、駆動回路とＬＥＤとが１対１、もしくは１対Ｎ（但し、Ｎ＞１）に対応するように設けられ、ＬＥＤのアノード端子（以下単に「アノード」という。）及びカソード端子（以下単に「カソード」という。）間に電流を流すか否かにより、発光／非発光の状態を切り替えている。発光状態におけるＬＥＤの光出力は、駆動電流値により決まるものであり、この駆動電流を調整することで、露光部への露光エネルギー量を調整している。

前記駆動回路として、ＭＯＳトランジスタを飽和領域で動作させることで定電流特性を持たせ、ＬＥＤの定電流駆動を行う構成が知られている。

又、発光サイリスタを用いた光プリントヘッドにおいて、前記駆動回路の内部にアノード駆動回路とゲート駆動回路とを備えた回路も知られている。下記の特許文献１等に記載されているように、発光サイリスタは、ＰＮＰＮ層からなる半導体層を積層し、第１層のＰ型層をアノード、第２層のＮ型層をゲート端子（以下単に「ゲート」という。）、第４層のＮ型層をカソードとするＮゲート構成であり、隣接する複数の発光サイリスタで群を形成し、そのアノード同士が接続され、各群の対応するゲート同士が接続されて、発光サイリスタ群を時分割に駆動するようにしている。

特開平８−１５３８９０号公報

しかしながら、従来の駆動回路及び駆動装置では、以下のような課題があった。
発光サイリスタ群を時分割駆動する場合、発光対象として選択された発光サイリスタのゲートは低レベル（以下「“Ｌ”レベル」という。）とされ、選択されなかった発光サイリスタのゲートは高レベル（以下「“Ｈ”レベル」という。）とされる。

一方、発光サイリスタ群を駆動するためのモノリシック集積回路（以下「ＩＣ」という。）で構成されたドライバＩＣは、例えば、相補型ＭＯＳトランジスタ（以下「ＣＭＯＳ」という。）プロセスを用いて製造されており、その電源電圧は５Ｖである。従来のゲート駆動回路において、発光サイリスタのゲートに印加される“Ｈ”レベルは、電源電圧に略等しい５Ｖであるが、発光サイリスタにおいては、耐電圧（以下単に「耐圧」という。）が７Ｖ程度しか確保することができず、電源電圧に対して耐圧が十分でないため、ゲートに印加される“Ｈ”レベルの電圧により、発光サイリスタが破壊されてしまうことがあった。

例えば、発光サイリスタを構成している第２層のＮ型層と第３層であるＰ型層との間には、非点灯時において逆方向にゲート電圧が印加されることになるが、ＰＮ接合の逆方向ブレークダウン電圧は、約１５Ｖであることが知られている。このＰＮ接合の逆方向ブレークダウン電圧から発光サイリスタのゲート・カソード間の耐圧を求めると、これはベース端子（以下単に「ベース」という。）を開放としたＮＰＮトランジスタ（以下「ＮＰＮＴｒ」という。）のコレクタ端子（以下単に「コレクタ」という。）及びエミッタ端子（以下単に「エミッタ」という。）間の耐圧Ｖｃｅｏ（ｍａｘ）に等しく、次式（１）で与えられることが知られている。
Ｖｃｅｏ（ｍａｘ）＝ＢＶ／β^１／ｎ ・・・（１）
但し、ＢＶ；ＰＮ接合の逆方向ブレークダウン電圧
β；ＮＰＮＴｒの電流増幅率
ｎ；実験的に求まる定数（＝３〜６）

ここで、数値例として、ガリウム・砒素（ＧａＡｓ）材料での実験値ｎ＝６を想定し、電流増幅率β＝５０、ＰＮ接合の逆方向ブレークダウン電圧ＢＶ＝１５Ｖとして（１）式を計算すると、
Ｖｃｅｏ（ｍａｘ）＝１５／５０^１／６＝７．８Ｖ
となる。

この値は、駆動回路の一般的な電源電圧である５Ｖでの動作を考えると、耐圧として余裕があるとは言えず、ものによっては発光サイリスタのブレークダウン破壊や、前記５Ｖ電圧が長時間印加され続けることによる発光サイリスタの劣化（発光光量の変動や、電流増幅率が低下することによるスイッチング速度の低下）等の不具合症状を呈することになって好ましくない。

又、前記計算例から明らかなように、発光サイリスタのスイッチング速度を向上させようとするとき、前記ＮＰＮＴｒの電流増幅率を高くする必要があるが、この場合にはコレクタ・エミッタ間の耐圧Ｖｃｅｏ（ｍａｘ）が低下してしまい、スイッチング速度と前記耐圧とは背反した条件にあって、単純に耐圧を増加させることができないため、その解決が切望されていたのである

本発明の内の第１の発明の駆動装置は、第１端子と、固定電位ノードに接続された第２端子と、前記第１端子及び前記第２端子間の導通状態を制御する制御端子とを有する発光素子と、前記第１端子に接続された第１駆動部と、前記制御端子に接続された第２駆動部とを備え、前記発光素子を駆動する駆動回路と、を有している。

ここで、前記第２駆動部は、前記制御端子に接続された出力端子と、電源と前記出力端子との間に直列に接続された第１ＰチャネルＭＯＳトランジスタ及び降圧回路と、前記出力端子とグランドとの間に接続された第２ＰチャネルＭＯＳトランジスタとを有している。

第２の発明の画像形成装置は、前記第１の発明の駆動装置を備えている。

本発明の内の第１の発明の駆動装置によれば、“Ｈ”レベル出力電圧を電源電圧よりも低い値とすることができ、非点灯状態の被駆動素子の制御端子及び第２端子間電圧を被駆動素子自身の耐電圧値以内にすることができ、被駆動素子破壊を未然に防止して信頼性の向上を図ることができる。

第２の発明の画像形成装置によれば、前記駆動装置を有しているので、スペース効率及び光取り出し効率に優れた高品質の画像形成装置を提供することができる。

図１は本発明の実施例１における図８中のゲート駆動用バッファ１６２，１６３の構成を示す回路図である。 図２は本発明の実施例１における画像形成装置を示す概略の構成図である。 図３は図２中の光プリントヘッド１３の構造を示す概略の断面図である。 図４は図３中のヘッド基板ユニットを示す斜視図である。 図５は図２の画像形成装置１におけるプリンタ制御回路の構成を示すブロック図である。 図６は図５中の光プリントヘッド１３の回路構成を示すブロック図である。 図７は図６中の発光サイリスタ２１０の構造を示す模式図である。 図８は図６中のドライバＩＣ１００の詳細な回路構成を示すブロック図である。 図９は図８中のメモリ回路１５１の構成を示す回路図である。 図１０は図８中のマルチプレクサ１６１の構成を示す回路図である。 図１１は図８中のドライバ１８１の構成を示す回路図である。 図１２は図８中の制御回路１４１の構成を示す回路図である。 図１３は図８中の制御回路１４２の構成を示す回路図である。 図１４は図８中の制御電圧発生回路１７０の構成を示す回路図である。 図１５は比較例のゲート駆動用バッファ１６２Ａを示す回路図である。 図１６は本発明の実施例１の光プリントヘッド１３に対して行われる補正データ転送処理と、その後に行われる印刷データ転送の様子を示すタイムチャートである。 図１７は図１６のＡ部とＢ部の詳細を示すタイムチャートである。 図１８は図１６のＣ部とＤ部の詳細を示すタイムチャートである。 図１９は図１６のＥ部とＦ部の詳細を示すタイムチャートである。 図２０は図１６のＧ部とＨ部の詳細を示すタイムチャートである。 図２１−１は図８のゲート駆動用バッファ１６２，１６３の動作を説明する図である。 図２１−２は図２１−１の発光サイリスタ２１０のターンオン過程を説明する電流・電圧波形図である。 図２２−１は図６の隣接する発光サイリスタ２１１，２２２のみに簡略化して描いたモデル図である。 図２２−２は図２２−１の動作を説明するためのタイムチャートである。 図２３は図１の変形例１であるゲート駆動用バッファ１６２Ｂの回路図である。 図２４は図１の変形例２であるゲート駆動用バッファ１６２Ｃの回路図である。 図２５は本発明の実施例２におけるゲート駆動用バッファ１６２Ｄの構成を示す図である。 図２６は図２２−１の２個隣接した発光サイリスタ２１１，２１２を動作させる時のタイムチャートである。 図２７は図２５の変形例１におけるゲート駆動用バッファ１６２Ｅの回路図である。 図２８は図２５の変形例２におけるゲート駆動用バッファ１６２Ｆの回路図である。

本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。

（実施例１の画像形成装置）
図２は、本発明の実施例１における画像形成装置を示す概略の構成図である。

この画像形成装置１は、被駆動素子である発光素子（例えば、三端子スイッチ素子である発光サイリスタ）を用いた駆動装置（例えば、光プリントヘッド）が搭載された電子写真カラープリンタであり、ブラック（Ｋ）、イエロー（Ｙ）、マゼンタ（Ｍ）及びシアン（Ｃ）の各色の画像を各々に形成する４個のプロセスユニット１０−１〜１０−４を有し、これらが記録媒体（例えば、用紙）２０の搬送経路の上流側から順に配置されている。各プロセスユニット１０−１〜１０−４の内部構成は共通しているため、例えば、マゼンタのプロセスユニット１０−３を例にとり、これらの内部構成を説明する。

プロセスユニット１０−３には、像担持体としての感光体ドラム１１が図２中の矢印方向に回転可能に配置されている。感光体ドラム１１の周囲には、この回転方向上流側から順に、感光体ドラム１１の表面に電荷を供給して帯電させる帯電装置１２と、帯電された感光体ドラム１１の表面に選択的に光を照射して静電潜像を形成する露光装置（例えば、光プリントヘッド）１３が配設されている。更に、静電潜像が形成された感光体ドラム１１の表面に、マゼンタ（所定色）のトナーを付着させて顕像を発生させる現像器１４と、感光体ドラム１１上のトナーの顕像を用紙２０に転写した後に残留したトナーを除去するクリーニング装置１５が配設されている。なお、これら各装置に用いられているドラム又はローラは、図示しない駆動源からギア等を経由して動力が伝達され回転する。

画像形成装置１の下部には、用紙２０を堆積した状態で収納する用紙カセット２１が装着され、その上方に、用紙２０を１枚ずつ分離させて搬送するためのホッピングローラ２２が配設されている。用紙２０の搬送方向におけるホッピングローラ２２の下流側には、ピンチローラ２３，２４と共に用紙２０を挟持することによってこの用紙２０を搬送する搬送ローラ２５と、用紙２０の斜行を修正し、プロセスユニット１０−１に搬送するレジストローラ２６とが配設されている。これらのホッピングローラ２２、搬送ローラ２５及びレジストローラ２６は、図示しない駆動源からギア等を経由して動力が伝達され回転する。

プロセスユニット１０−１〜１０−４の各感光体ドラム１１に対向する位置には、それぞれ半導電性のゴム等によって形成された転写器２７が配設されている。各転写器２７には、感光体ドラム１１上に付着されたトナーによる顕像を用紙２０に転写する転写時に、各感光体ドラム１１の表面電位とこれら各転写器２７の表面電位に電位差を持たせるための電位が印加されている。

プロセスユニット１０−４の下流には、定着器２８が配設されている。定着器２８は、ヒータが内蔵された加熱ローラとバックアップローラとを有し、用紙２０上に転写されたトナーを加圧・加熱することによって定着する装置であり、この下流に、排出ローラ２９，３０、排出部のピンチローラ３１，３２、及び用紙スタッカ部３３が設けられている。排出ローラ２９，３０は、定着器２８から排出された用紙２０を、排出部のピンチローラ３１，３２と共に挟持し、用紙スタッカ部３３に搬送する。これら定着器２８及び排出ローラ２９等は、図示しない駆動源からギア等を経由して動力が伝達されて回転する。

このように構成される画像形成装置１は、次のように動作する。
先ず、用紙カセット２１に堆積した状態で収納されている用紙２０が、ホッピングローラ２２によって、上から１枚ずつ分離されて搬送される。続いて、この用紙２０は、搬送ローラ２５、レジストローラ２６及びピンチローラ２３，２４に挟持されて、プロセスユニット１０−１の感光体ドラム１１と転写器２７の間に搬送される。その後、用紙２０は、感光体ドラム１１及び転写器２７に挟持され、その記録面にトナー像が転写されると同時に感光体ドラム１１の回転によって搬送される。同様にして、用紙２０は、順次プロセスユニット１０−２〜１０−４を通過し、その通過過程で、各光プリントヘッド１３により形成された静電潜像を各現像器１４によって現像した各色のトナー像が、その記録面に順次転写されて重ね合わされる。

このようにして記録面上に各色のトナー像が重ね合わされた後、定着器２８によってトナー像が定着された用紙２０は、排出ローラ２９，３０及びピンチローラ３１，３２に挟持されて、画像形成装置１の外部の用紙スタッカ部３３に排出される。以上の過程を経て、カラー画像が用紙２０上に形成される。

（光プリントヘッドの構造）
図３は、図２中の光プリントヘッド１３の構造を示す概略の断面図である。

この光プリントヘッド１３は、ベース部材１３ａを有し、このベース部材１３ａ上にプリント配線板１３ｂが固定されている。プリント配線板１３ｂ上には、複数個の駆動回路（例えば、チップ状のドライバＩＣ）１００が熱硬化性樹脂等により固着され、これらのドライバＩＣ１００上に、複数個の被駆動素子アレイ（例えば、チップ状の発光サイリスタアレイ）２００が配置されている。複数個の発光サイリスタアレイ２００上には、柱状の光学素子を多数配列してなるロッドレインズアレイ１３ｃが配置され、このロッドレインズアレイ１３ｃがホルダ１３ｄにより固定されている。ベース部材１３ａ、プリント配線板１３ｂ及びホルダ１３ｄは、クランプ部材１３ｅ，１３ｆにより固定されている。

（ヘッド基板ユニット）
図４は、図３中のヘッド基板ユニットを示す斜視図である。

このヘッド基板ユニットは、プリント配線板１３ｂを有し、このプリント配線板１３ｂ上に、複数個のチップ状のドライバＩＣ１００が固着されている。複数個のドライバＩＣ１００上には、複数個のチップ状の発光サイリスタアレイ２００が配置されている。各ドライバＩＣ１００と各発光サイリスタアレイ２００とは、薄膜配線を用いて接続され、これらの各ドライバＩＣ１００と各発光サイリスタアレイ２００とにより、発光素子及び駆動素子からなる複合チップが形成されている。各ドライバＩＣ１００の各端子は、ボンディングワイヤ１３ｇにより、プリント配線板１３ｂ上の図示しない配線パッドに接続されている。

（プリンタ制御回路）
図５は、図２の画像形成装置１におけるプリンタ制御回路の構成を示すブロック図である。

このプリンタ制御回路は、画像形成装置１における印字部の内部に配設された印刷制御部４０を有している。印刷制御部４０は、マイクロプロセッサ、読み出し専用メモリ（ＲＯＭ）、随時読み書き可能なメモリ（ＲＡＭ）、信号の入出力を行う入出力ポート、タイマ等によって構成され、図示しない画像処理部からの制御信号ＳＧｌ、及びビデオ信号（ドットマップデータを一次元的に配列したもの）ＳＧ２等によって画像形成装置全体をシーケンス制御して印刷動作を行う機能を有している。印刷制御部４０には、プロセスユニット１０−１〜１０−４の４個の光プリントヘッド１３、定着器２８のヒータ２８ａ、ドライバ４１，４３、用紙吸入口センサ４５、用紙排出口センサ４６、用紙残量センサ４７、用紙サイズセンサ４８、定着器用温度センサ４９、帯電用高圧電源５０、及び転写用高圧電源５１等が接続されている。ドライバ４１には現像・転写プロセス用モータ（ＰＭ）４２が、ドライバ４３には用紙送りモータ（ＰＭ）４４が、帯電用高圧電源５０には現像器１４が、転写用高圧電源５１には転写器２７が、それぞれ接続されている。

このような構成のプリンタ制御回路では、次のような動作を行う。
印刷制御部４０は、画像処理部からの制御信号ＳＧｌによって印刷指示を受信すると、先ず、温度センサ４９によって定着器２８内のヒータ２８ａが使用可能な温度範囲にあるか否かを検出し、温度範囲になければヒータ２８ａに通電し、使用可能な温度まで定着器２８を加熱する。次に、ドライバ４１を介して現像・転写プロセス用モータ４２を回転させ、同時にチャージ信号ＳＧＣによって帯電用高圧電源５０をオン状態にし、現像器１４の帯電を行う。

そして、セットされている図２中の用紙２０の有無及び種類が用紙残量センサ４７、用紙サイズセンサ４８によって検出され、その用紙２０に合った用紙送りが開始される。ここで、用紙送りモータ４４には、図示しない遊星ギア機構が接続されており、ドライバ４３を介して双方向に回転させることが可能になっている。そのため、用紙送りモータ４４の回転方向を変えることにより、画像形成装置内部の異なる用紙送り用の搬送ローラ２５等を選択的に駆動することができる構成となっている。

用紙１ページの印刷開始毎に、用紙送りモータ４４を最初に逆転させて、用紙吸入口センサ４５が検知するまで、セットされた用紙２０を予め設定された量だけ送る。続いて、正回転させて用紙２０を画像形成装置内部の印刷機構内に搬送する。

印刷制御部４０は、用紙２０が印刷可能な位置まで到達した時点において、図示しない画像処理部に対してタイミング信号ＳＧ３（主走査同期信号、副走査同期信号を含む）を送信し、ビデオ信号ＳＧ２を受信する。画像処理部においてページ毎に編集され、印刷制御部４０に受信されたビデオ信号ＳＧ２は、印刷データ信号ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０として各光プリントヘッド１３に転送される。各光プリントヘッド１３は、それぞれ１ドット（ピクセル）の印字のために設けられた発光サイリスタを複数個線上に配列したものである。

印刷制御部４０は、１ライン分のビデオ信号ＳＧ２を受信すると、各光プリントヘッド１３にラッチ信号ＨＤ−ＬＯＡＤを送信し、印刷データ信号ＨＤ−ＤＡＴＡを各光プリントヘッド１３内に保持させる。又、印刷制御部４０は、画像処理部から次のビデオ信号ＳＧ２を受信している最中においても、各光プリントヘッド１３に保持した印刷データ信号ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０について印刷することができる。

なお、印刷制御部４０から各光プリントヘッド１３に送信されるクロック信号ＨＤ−ＣＬＫ、主走査同期信号ＨＤ−ＨＳＹＮＣ−Ｎ（但し、「−Ｎ」は負論理信号を意味する。）、及び駆動オン／オフ指令信号（例えば、印刷駆動信号）ＨＤ−ＳＴＢ−Ｎの内、クロック信号ＨＤ−ＣＬＫは、印刷データ信号ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０を光プリントヘッド１３へ送信するための信号である。

ビデオ信号ＳＧ２の送受信は、印刷ライン毎に行われる。光プリントヘッド１３からの発光は、マイナス電位に帯電された感光体ドラム１１上に照射される。これにより、印刷される情報は、感光体ドラム１１上において電位の上昇したドットとして潜像化される。そして、現像器１４において、マイナス電位に帯電された画像形成用のトナーが、電気的な吸引力によって各ドットに吸引され、トナー像が現像形成される。

その後、トナー像は転写器２７へ送られ、一方、転写信号ＳＧ４によってプラス電位に転写用高圧電源５１がオン状態になり、転写器２７は感光体ドラム１１と転写器２７との間隔を通過する用紙２０上にトナー像を転写する。転写されたトナー像を有する用紙２０は、ヒータ２８ａを内蔵する定着器２８に当接して搬送され、この定着器２８の熱によって用紙２０に定着される。この定着された画像を有する用紙２０は、更に搬送されて画像形成装置１の印刷機構から用紙排出口センサ４６を通過して画像形成装置外部へ排出される。

印刷制御部４０は、用紙サイズセンサ４８、及び用紙吸入口センサ４５の検知に対応して、用紙２０が転写器２７を通過している間だけ転写用高圧電源５１からの電圧を転写器２７に印加する。印刷が終了し、用紙２０が用紙排出口センサ４６を通過すると、帯電用高圧電源５０による現像器１４への電圧の印加を終了し、同時に現像・転写プロセス用モータ４２の回転を停止させる。以後、上記の動作を繰り返す。

（光プリントヘッドの回路構成）
図６は、図５中の光プリントヘッド１３の回路構成を示すブロック図である。

この光プリントヘッド１３は、例えば、Ａ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能な構成になっている。

光プリントヘッド１３は、図４中のプリント配線板１３ｂを有し、このプリント配線板１３ｂ上に、複数（例えば、２６個）のドライバＩＣ１００（＝１００−１，１００−２，・・・）が配列されている。図６には、２個のドライバＩＣ１００（＝１００−１，１００−２）のみが図示されている。各ドライバＩＣ１００上には、複数（例えば、１９６個）の発光サイリスタ２１０（＝２１１，２１２，・・・）が配列された発光サイリスタアレイ２００（＝２００−１，２００−２，・・・）が貼付されている。図６には、２個の発光サイリスタアレイ２００（＝２００−１，２００−２）のみが図示されている。発光サイリスタ２１０の総数は、４９９２ドット（個）である。各発光サイリスタアレイ２００を構成する１９２個の発光サイリスタ２１０の第２端子であるカソードは、固定電位ノード（例えば、グランド）ＧＮＤに接続され、隣接する発光サイリスタ（例えば、２１１，２１２）の第１端子であるアノード同士が接続されて、各ドライバＩＣ１００のＤＯ１〜ＤＯ９６端子と薄膜配線等の手法を用いてそれぞれ接続されている。例えば、図６に示す発光サイリスタアレイ２００−１において、それぞれのアノードがＤＯ９６端子に共通に接続された第１発光素子としての発光サイリスタ２１１及び第２発光素子としての発光サイリスタ２１２が第１発光素子群を構成し、それぞれのアノードがＤＯ１端子に共通に接続された２つの発光サイリスタが第２発光素子群を構成する。そして、第１発光素子群に含まれる発光サイリスタ２１１及び第２発光素子群に含まれる第３発光素子としての一方の発光サイリスタは、それぞれの制御端子であるゲートが後述するＧ２端子に共通に接続されている。

２６個のドライバＩＣ１００（＝１００−１，１００−２，・・・）は、同一の回路により構成され、隣接するドライバＩＣ１００−１，１００−２，・・・がカスケード接続（縦続接続）されている。

各ドライバＩＣ１００は、印刷データ信号ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０を入力するＤＡＴＡＩ３〜ＤＡＴＡ０端子、ラッチ信号ＨＤ−ＬＯＡＤを入力するＬＯＡＤ端子、クロック信号ＨＤ−ＣＬＫを入力するＣＬＫ端子、基準電圧ＶＲＥＦを入力するＶＲＥＦ端子、ストローブ信号である印刷駆動信号ＨＤ−ＳＴＢ−Ｎを入力するＳＴＢ端子、電源電圧ＶＤＤを入力するＶＤＤ端子、グランドＧＮＤに接続されるＧＮＤ端子、主走査同期信号ＨＤ−ＨＳＹＮＣ−Ｎを入力するＨＳＹＮＣ端子、データＤＡＴＡＯ３〜ＤＡＴＡＯ０を次段のドライバＩＣ１００へ出力するＤＡＴＡＯ３〜ＤＡＴＡＯ０端子、各発光サイリスタアレイ２００内の発光サイリスタ２１０のアノードに対して駆動電流ＤＯ１〜ＤＯ９６を供給するＤＯ１端子〜ＤＯ９６端子、奇数（ＯＤＤ）番目の発光サイリスタ２１０の制御端子であるゲートを共通母線２２０−１を介して駆動するためのゲート駆動信号Ｇ１を出力するＧ１端子、及び、偶数（ＥＶＥＮ）番目の発光サイリスタ２１０の制御端子であるゲートを共通母線２２０−２を介して駆動するためのゲート駆動信号Ｇ２を出力するＧ２端子を有している。

ここで、ＶＲＥＦ端子に入力される基準電圧ＶＲＥＦは、発光サイリスタ駆動のための駆動電流値を指令するための基準電圧であって、光プリントヘッド１３内に設けられた図示しない基準電圧発生回路から供給される。ＨＳＹＮＣ端子に入力される主走査同期信号ＨＤ−ＨＳＹＮＣ−Ｎは、前述した時分割駆動において、奇数番目の発光サイリスタ駆動であるか、偶数番目の発光サイリスタ駆動であるかの初期状態を設定するための同期信号である。

このように構成される図６の光プリントヘッド１３における動作を説明する。
図６に示す構成においては、印刷データ信号ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０は４本であり、隣接する発光サイリスタ４素子（４画素）分のデータをクロック信号ＨＤ−ＣＬＫ毎に同時に送出する構成になっている。そのため、図５の印刷制御部４０から出力される印刷データ信号ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０は、ＣＬＫ端子に入力されるクロック信号ＨＤ−ＣＬＫと共に、全ドライバＩＣ１００のＤＡＴＡＩ３端子〜ＤＡＴＡＩ０端子に入力される。入力された印刷データ信号ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０は、前述の総数４９９２ドット分のビットデータの内、奇数番目のデータと偶数番目のデータとが、後述する各ドライバＩＣ１００内のフリップフロップ回路（以下「ＦＦ」という。）からなるシフトレジスタ中を順次転送される。

次に、ラッチ信号ＨＤ−ＬＯＡＤが全ドライバＩＣ１００のＬＯＡＤ端子に入力され、シフトレジスタ内に格納された前記ビットデータが、各ドライバＩＣ１００内のシフトレジスタを構成する各ＦＦに対応して設けられたラッチ回路にラッチされる。続いて、ラッチ回路にラッチされた印刷データと、印刷駆動信号ＨＤ−ＳＴＢ−Ｎとによって、“Ｈ”レベルであるＤＯ１，ＤＯ２，・・・端子に接続された発光サイリスタ２１０が点灯される。

図６に示すように、光プリントヘッド１３には多数の発光サイリスタアレイ２００が搭載されるため、これらの各発光サイリスタアレイ２００に製造ばらつきによる特性変動があると、各発光サイリスタアレイ２００間、及び同一発光サイリスタアレイ２００内の各発光サイリスタ２１０間においてさえも、発光パワーに変動を生じ、感光体ドラム１１への露光エネルギー量が異なる結果となる。

この様な現象は、感光体ドラム１１を現像するときのドット面積の変動となって現れ、印刷濃度にむらを生じる原因となるため望ましくない。そのため、発光サイリスタアレイ２００における各発光サイリスタ２１０の駆動電流ＤＯ９６〜ＤＯ１を、発光パワーが一定になるように調整することが行われることが通例であり、図６の各ドライバＩＣ１００においても、後述するようにそのための回路手段を備えている。

（発光サイリスタ）
図７（ａ）〜（ｄ）は、図６中の発光サイリスタ２１０の構造を示す模式図であり、同図（ａ）は回路シンボルを示す図、同図（ｂ）は同図（ａ）の断面構造を示す図、同図（ｃ）は同図（ａ）の他の形態の断面構造を示す図、及び、同図（ｄ）は同図（ｂ）、（ｃ）と対比させて描いた発光サイリスタの等価回路を示す図である。

図７（ａ）に示すように、発光サイリスタ２１０は、第１端子であるアノードＡ、第２端子であるカソードＫ、及び制御端子であるゲートＧの３つの端子を備えている。

図３（ｂ）に示すように、発光サイリスタ２１０は、例えば、ガリウム・砒素（ＧａＡｓ）ウェハ基材を用い、公知のＭＯ−ＣＶＤ（Ｍｅｔａ１ Ｏｒｇａｎｉｃ−Ｃｈｅｍｉｃａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、ＧａＡｓウェハ基材の上層に、所定の結晶をエピタキシャル成長させることで、次のようにして作成される。

先ず、所定の犠牲層やバッファ層（図示しない）をエピタキシャル成長させた後、アルミニュウム・ガリウム・砒素（ＡｌＧａＡｓ）基材に、Ｎ型不純物を含ませたＮ型層２１３と、Ｐ型不純物を含ませ成層したＰ型層２１２と、Ｎ型不純物を含ませたＮ型層２１１とを、順に積層させたＮＰＮの３層構造からなるウェハを形成する。次に、公知のフォトリソグラフィ法を用いて、最上層であるＮ型層２１１の一部に、選択的にＰ型不純物領域２１４を形成する。

更に、公知のドライエッチング法により、溝部を形成することで素子分離を行う。又、前記エッチングの過程で、発光サイリスタ２１０の最下層となるＮ型層２１３の一部を露出させ、この露出領域に金属配線を形成してカソードＫを形成する。同時に、Ｐ型不純物領域２１４とＮ型層２１１にもそれぞれアノードＡとゲートＧを形成する。

図７（ｃ）に示す他の形態の発光サイリスタ２１０では、例えば、ＧａＡｓウェハ基材を用い、公知のＭＯ−ＣＶＤ法により、ＧａＡｓウェハ基材の上層に所定の結晶をエピタキシャル成長させることで、次のようにして作成される

先ず、所定の犠牲層やバッファ層（図示しない）をエピタキシャル成長させた後、ＡｌＧａＡｓ基材にＮ型不純物を含ませたＮ型層２１３と、Ｐ型不純物を含ませ成層したＰ型層２１２と、Ｎ型不純物を含ませたＮ型層２１１と、Ｐ型不純物を含ませ成層したＰ型層２１５とを、順に積層させたＰＮＰＮの４層構造のウェハを形成する。

更に、公知のドライエッチング法を用いて溝部を形成することで、素子分離を行う。又、前記エッチングの過程で、発光サイリスタ２１０の最下層となるＮ型層２１３の一部を露出させ、この露出領域に金属配線を形成してカソードＫを形成する。同様に、最上層となるＰ型層２１５の一部を露出させ、この露出領域に金属配線を形成してアノードＡを形成する。同時に、Ｎ型層２１１にゲートＧを形成する。

図７（ｄ）の等価回路図に示すように、発光サイリスタ２１０は、ＰＮＰトランジスタ（以下「ＰＮＰＴｒ」という。）２２１とＮＰＮＴｒ２２２とから構成されている。ＰＮＰＴｒ２２１のエミッタが、発光サイリスタ２１０のアノードＡに相当し、ＰＮＰＴｒ２２１のベースが発光サイリスタ２１０のゲートＧに対応しており、このゲートＧがＮＰＮＴｒ２２２のコレクタにも接続されている。又、ＰＮＰＴｒ２２１のコレクタは、ＮＰＮＴｒ２２２のベースに接続され、このＮＰＮＴｒ２２２のエミッタが、発光サイリスタ２１０のカソードＫに相当している。

なお、図７に示す発光サイリスタ２１０では、ＧａＡｓウェハ基材上にＡｌＧａＡｓ層を構成したものであるが、これに限定されるものではなく、ガリウム・リン（ＧａＰ）、ガリウム・砒素・リン（ＧａＡｓＰ）、アルミニュウム・ガリウム・インジュウム・リン（ＡｌＧａＩｎＰ）等といった材料を用いるものであってもよく、あるいは、サファイヤ基板上にガリウム・窒素（ＧａＮ）やアルミニュウム・ガリウム・窒素（ＡｌＧａＮ）等といった材料を成膜したものであってもよい。

図７に示す発光サイリスタ２１０は、例えば、エピタキシャルボンディング法を用いて、図６に示す多数のドライバ１Ｃ１００を配列したウェハと接着され、公知のエッチング法により不要箇所が除去されると共に、発光サイリスタ２１０の端子箇所が露出される。次いで、発光サイリスタ２１０の各端子予定箇所とドライバ１Ｃ１００の端子部とが、フォトリソグラフィ法により形成された薄膜配線を用いて接続される。更に、公知のダイシング法を用いてドライバＩＣ１００部分を複数のチップに分離することで、発光サイリスタ及び駆動素子からなる複合チップが形成される。

（ドライバＩＣの全体構成）
図８は、図６中のドライバＩＣ１００の詳細な回路構成を示すブロック図である。

このドライバＩＣ１００は、カスケード接続された複数のＦＦ１１１（＝ＦＦ１１１Ａ１〜ＦＦ１１１Ａ２５，ＦＦ１１１Ｂ１〜ＦＦ１１１Ｂ２５，ＦＦ１１１Ｃ１〜ＦＦ１１１Ｃ２５，ＦＦ１１１Ｄ１〜ＦＦ１１１Ｄ２５）からなるシフトレジスタ１１０を有している。シフトレジスタ１１０は、クロック入力用端子ＣＬＫから入力されるクロック信号ＨＤ−ＣＬＫに同期して、データ入力用ＤＡＴＡＩ３〜ＤＡＴＡＩ０端子から入力される印刷データ信号ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０を取り込んでシフトする回路である。

ここで、ＦＦ１１１Ａ１〜ＦＦ１１１Ａ２５は、カスケード接続されており、ドライバＩＣ１００のデータ入力用ＤＡＴＡＩ０端子はＦＦ１１１Ａｌのデータ入力用Ｄ端子に接続され、ＦＦ１１１Ａ２４とＦＦ１１１Ａ２５のデータ出力用Ｑ端子はセレクタ１２０のデータ入力用端子Ａ０，Ｂ０に接続され、セレクタ１２０のデータ出力用Ｙ０端子がドライバ１Ｃ１００のデータ出力用ＤＡＴＡＯ０端子に接続されている。同様に、ＦＦ１１１Ｂｌ〜ＦＦ１１１Ｂ２５、ＦＦ１１１Ｃｌ〜ＦＦ１１１Ｃ２５、及びＦＦ１１１Ｄｌ〜ＦＦ１１１Ｄ２５も、それぞれカスケード接続されており、ドライバＩＣ１００のデータ入力用ＤＡＴＡＩ１端子、ＤＡＴＡＩ２端子、ＤＡＴＡＩ３端子が、ＦＦ１１１Ｂ１、ＦＦ１１１Ｃ１、及びＦＦ１１１Ｄｌのデータ入力用Ｄ端子にそれぞれ接続されている。ＦＦ１１１Ｂ２４とＦＦ１１１Ｂ２５、ＦＦ１１１Ｃ２４とＦＦ１１１Ｃ２５、ＦＦ１１１Ｄ２４とＦＦ１１１Ｄ２５のデータ出力用Ｑ端子も、セレクタ１２０のデータ入力用Ａ１端子、Ａ２端子、Ａ３端子、Ｂ１端子、Ｂ２端子、及びＢ３端子にそれぞれ接続され、セレクタ１２０のデータ出力用Ｙ１端子、Ｙ２端子、及びＹ３端子が、ドライバＩＣ１００のデータ出力用ＤＡＴＡＯ１端子、ＤＡＴＡＯ２端子、及びＤＡＴＡＯ３端子にそれぞれ接続されている。

これにより、ＦＦ１１１Ａｌ〜ＦＦ１１１Ａ２５、ＦＦ１１１Ｂｌ〜ＦＦ１１１Ｂ２５、ＦＦ１１１Ｃ１〜ＦＦ１１１Ｃ２５、及びＦＦ１１１Ｄｌ〜ＦＦ１１１Ｄ２５は、それぞれ２５段のシフトレジスタ１１０を構成しており、セレクタ１２０により、シフトレジスタ１１０のシフト段数を２４段と２５段とに切り替えることが可能な構成になっている。そのため、各ドライバＩＣ１００−１，・・・のデータ出力用ＤＡＴＡＯ０端子〜ＤＡＴＡＯ３端子は、次段のドライバ１Ｃ１００−２，・・・のデータ入力用ＤＡＴＡＩ０端子〜ＤＡＴＡＩ３端子にそれぞれ接続されることになる。従って、ドライバＩＣ１００−１〜１００−２６の全てで構成されるシフトレジスタ１１０，・・・は、図５の印刷制御部４０から初段のドライバ１Ｃ１００−１中のドライバ１８１−１に入力される印刷データ信号ＨＤ−ＤＡＴＡ３を、クロック信号ＨＤ−ＣＬＫに同期してシフトさせる２４×２６段あるいは２５×２６段のシフトレジスタを構成している。

シフトレジスタ１１０の出力側には、ラッチ回路部１３０及びメモリ回路部１５０の入力側が接続されている。ラッチ回路部１３０の出力側にはドライバ部１８０が接続され、メモリ回路部１５０の入力側に制御回路１４１が接続され、そのメモリ回路部１５０の出力側にマルチプレクサ部１６０が接続されている。マルチプレクサ部１６０の入力側には、制御回路１４２が接続されている。ドライバＩＣ１００の駆動信号入力用ＳＴＢ端子には、プルアップ抵抗１４３及び論理反転用のインバータ１４４が接続され、更に、ドライバＩＣ１００のラッチ信号入力用ＬＯＡＤ端子に、論理反転用のインバータ１４５が接続されている。インバータ１４４，１４５の出力端子には、２入力の否定論理積回路（以下「ＮＡＮＤ回路」という。）１４６の入力端子が接続され、このＮＡＮＤ回路１４６の出力端子に、ドライバ部１８０の入力側が接続されている。ドライバ部１８０の入力側には、駆動量指令手段（例えば、制御電圧発生回路）１７０も接続されている。

ここで、ラッチ回路部１３０は、ラッチ信号入力用ＬＯＡＤ端子から入力されるラッチ信号ＬＯＡＤ−Ｐ（但し、「−Ｐ」は正論理信号を意味する。）により、シフトレジスタ１１０の出力信号をラッチする回路であり、複数のラッチ回路１３１（＝１３１Ａ１，１３１Ｂ１，１３１Ｃ１，１３１Ｄ１〜１３１Ａ２４，１３１Ｂ２４，１３１Ｃ２４，１３１Ｄ２４）により構成されている。各ラッチ回路１３１は、データ入力用Ｄ端子、ラッチ信号入力用Ｇ端子、及び反転データ出力用ＱＮ端子をそれぞれ有し、これらの出力側に、ドライバ部１８０が接続されている。

メモリ回路部１５０は、制御回路１４１によりアクセス制御され、発光サイリスタ２１０の光量ばらつき補正のための補正データ（即ち、ドット補正データ）や各発光サイリスタアレイ２００毎の光量補正データ（即ち、チップ補正データ）、もしくは各ドライバＩＣ１００毎の固有データを格納するものである。このメモリ回路部１５０は、複数のメモリ回路１５１（＝１５１Ａ１，１５１Ｂ１，１５１Ｃ１，１５１Ｄ１〜１５１Ａ２４，１５１Ｂ２４，１５１Ｃ２４，１５１Ｄ２４）とメモリ回路１５２とにより構成されている。各メモリ回路１５１は、データ入力用Ｄ端子、信号入力用Ｗ０端子〜Ｗ３、信号入力用Ｅ１端子、Ｅ２端子、データ出力用ＥＶＮ端子、及びＯＤＤ端子をそれぞれ有している。更に、メモリ回路１５２は、データ入力用Ｄ端子、信号入力用Ｗ０端子〜Ｗ３、信号入力用Ｅ１端子、データ出力用Ｑ０端子〜Ｑ３端子を有している。このメモリ回路部１５０の出力側には、マルチプレクサ部１６０及び制御電圧発生回路１７０が接続されている。

メモリ回路部１５０を制御する制御回路１４１は、ラッチ信号入力用ＬＯＡＤ端子、駆動信号入力用ＳＴＢ端子、信号出力用Ｗ０端子〜Ｗ３端子、Ｅ１端子、及びＥ２端子を有し、前記補正データを複数のメモリ回路１５１（＝１５１Ａ１，１５１Ｂ１，１５１Ｃ１，１５１Ｄ１〜１５１Ａ２４，１５１Ｂ２４，１５１Ｃ２４，１５１Ｄ２４）やメモリ回路１５２に対して書き込みする時の書き込み指令信号をＷ０端子〜Ｗ３端子、Ｅ１端子及びＥ２端子から出力する回路である。

マルチプレクサ部１６０は、制御回路１４２により制御され、メモリ回路部１５０中の複数のメモリ回路１５１（＝１５１Ａ１，１５１Ｂ１，１５１Ｃ１，１５１Ｄ１〜１５１Ａ２４，１５１Ｂ２４，１５１Ｃ２４，１５１Ｄ２４）から出力されるドット補正データにおいて、隣接した発光サイリスタドットの内、奇数番目ドットの補正データと偶数番目ドットの補正データとを切り替えるものであり、複数のマルチプレサ１６１（＝１６１Ａ１，１６１Ｂ１，１６１Ｃ１，１６１Ｄ１〜１６１Ａ２４，１６１Ｂ２４，１６１Ｃ２４，１６１Ｄ２４）により構成されている。各マルチプレクサ１６１は、データ入力用ＥＶＮ端子、ＯＤＤ端子、信号入力用Ｓ１Ｎ端子、Ｓ２Ｎ端子、及びデータ出力用Ｑ０端子〜Ｑ３端子をそれぞれ有し、これらの出力側に、ドライバ部１８０が接続されている。

マルチプレクサ部１６０を制御する制御回路１４２は、主走査同期信号入力用ＨＳＹＮＣ端子、ラッチ信号入力用ＬＯＡＤ端子、信号出力用Ｓ１Ｎ端子、及びＳ２Ｎ端子を有し、マルチプレクサ部１６０に対し奇数番目ドットの補正データと偶数番目ドットの補正データとの切り替え指令信号をＳ１Ｎ端子及びＳ２Ｎ端子から出力する回路である。Ｓ１Ｎ端子には、第２駆動部（例えば、ゲート駆動用バッファ）１６２を介してゲート駆動信号用Ｇ１端子が接続され、更に、Ｓ２Ｎ端子にも、第２駆動部（例えば、ゲート駆動用バッファ）１６３を介してゲート駆動信号用Ｇ２端子が接続されている。

ドライバ部１８０の入力側に接続された制御電圧発生回路１７０は、データ入力用Ｓ０〜Ｓ３端子、基準電圧入力用ＶＲＥＦ端子、及び制御電圧出力用Ｖ端子を備え、例えば、図示しないレギュレータ回路等から発生された基準電圧ＶＲＥＦを入力し、発光サイリスタ駆動のための駆動量指令信号（例えば、制御電圧）ＶをＶ端子から発生してドライバ部１８０へ供給する機能を有している。この制御電圧発生回路１７０は、発光サイリスタ２１０の全点灯駆動時のように電源電圧ＶＤＤが一瞬降下するような状況においても、基準電圧ＶＲＥＦを所定値のままとでき、発光サイリスタ駆動電流の低下を発生させない構成になっている。

ドライバ部１８０は、ラッチ回路部１３０、ＮＡＮＤ回路１４６、マルチプレクサ部１６０、及び制御電圧発生回路１７０の出力信号に基づき、発光サイリスタアレイ２００を駆動するための駆動電流ＤＯ１〜ＤＯ９６を複数のＤＯ１端子〜ＤＯ９６端子から出力する回路であり、複数の第１駆動部であるドライバ１８１（＝１８１−１〜１８１−９６）により構成されている。各ドライバ１８１は、データ入力用Ｑ０端子〜Ｑ３端子、Ｅ端子、信号入力用Ｓ端子、及び制御電圧入力用Ｖ端子をそれぞれ有している。

このドライバ部１８０の各信号入力用Ｓ端子に接続されたＮＡＮＤ回路１４６には、ＳＴＢ端子に入力される印刷駆動信号ＨＤ−ＳＴＢ−Ｎと、ＬＯＡＤ端子に入力されるラッチ信号ＬＯＡＤ−Ｐとが、インバータ１４４，１４５を介して入力され、ドライバ部１８０に対する駆動のオン／オフを制御する信号を生成する機能を有している。

（図８中のメモリ回路）
図９は、図８中のメモリ回路１５１の構成を示す回路図である。

図９のメモリ回路１５１（例えば、１５１Ａ１）では、発光サイリスタ光量補正のためのドット補正データは４ビットであり、発光サイリスタ駆動電流をドット毎に１６段階に調整することで光量補正を行うものとしている。

このメモリ回路１５１Ａ１には、隣接する２個（２ドット）のメモリセル回路３００−１，３００−２が示されている。左側のメモリセル回路３００−１は、奇数番目のドット（例えば、ドットＮｏ．１）の補正データを格納するものであり、右側のメモリセル回路３００−２は、偶数番目のドット（例えば、ドットＮｏ．２）の補正データを格納するためのものである。

メモリ回路１５１Ａ１は、シフトレジスタ１１０中のＦＦ１１１Ａ１のデータ出力用Ｑ端子から出力される補正データを入力するＤ端子と、制御手段である制御回路１４１の端子Ｅ１から出力される奇数番目ドットの側のデータ書き込みを許可する書き込みイネーブル信号を入力するＥ１端子と、制御回路１４１のＥ２端子から出力される偶数番目ドットの側のデータ書き込みを許可する書き込みイネーブル信号を入力するＥ２端子と、制御回路１４１のＷ０端子〜Ｗ３端子から出力される書き込み制御信号を入力するＷ０端子〜Ｗ３端子と、奇数番目ドットに関する補正データを出力するＯＤＤ０端子〜ＯＤＤ３端子と、偶数番目ドットに関する補正データを出力するＥＶＮ０端子〜ＥＶＮ３端子とを有している。

補正データ入力用Ｄ端子には、入力された補正データを駆動するバッファ３０１が接続され、このバッファ３０１に、前記補正データの論理を反転して反転補正データを生成するインバータ３０２が接続されている。バッファ３０１の出力端子及びインバータ３０２の出力端子には、メモリセル回路３００−１，３００−２が接続されている。

メモリセル回路３００−１は、メモリ手段（例えば、メモリセル）３１１〜３１４と、バッファ３０１の出力データをメモリセル３１１〜３１４へ伝送するスイッチ手段（例えば、ＮチャネルＭＯＳトランジスタ、以下「ＮＭＯＳ」という。）３２１〜３２８と、インバータ３０２の出力データをメモリセル３１１〜３１４へ伝送するスイッチ手段（例えば、ＮＭＯＳ）３３１〜３３８とを有している。

メモリセル３１１は、リング状に直列接続された第１及び第２のインバータ３１１ａ，３１１ｂにより構成されている。同様に、メモリセル３１２は、リング状に直列接続されたインバータ３１２ａ，３１２ｂにより、メモリセル３１３は、リング状に直列接続されたインバータ３１３ａ，３１３ｂにより、メモリセル３１４は、リング状に直列接続されたインバータ３１４ａ，３１４ｂにより、それぞれ構成されている。各インバータ３１１ａ，３１１ｂ，３１２ａ，３１２ｂ，３１３ａ，３１３ｂ，３１４ａ，３１４ｂの電源端子は、電源電圧ＶＤＤ（例えば、一定の略５Ｖ）が印加されるＶＤＤ端子に接続されている。

ＮＭＯＳ３２１，３２３，３２５，３２７のゲートは、書き込みイネーブル信号入力用端子Ｅ１に共通に接続され、ＮＭＯＳ３２２，３２４，３２６，３２８のゲートは、書き込み制御信号入力用Ｗ０端子、Ｗ１端子、Ｗ２端子及びＷ３端子にそれぞれ接続されている。バッファ３０１の出力端子には、ＮＭＯＳ３２１，３２２、補正データ端子ＯＤＤ０及びメモリセル３１１の直列回路と、ＮＭＯＳ３２３，３２４、補正データ端子ＯＤＤ１及びメモリセル３１２の直列回と、ＮＭＯＳ３２５，３２６、補正データ端子ＯＤＤ２及びメモリセル３１３の直列回路と、ＮＭＯＳ３２７，３２８、補正データ端子ＯＤＤ３及びメモリセル３１４の直列回路とが、共通に接続されている。

ＮＭＯＳ３３１，３３３，３３５，３３７のゲートは、書き込み制御信号入力用Ｗ０端子、Ｗ１端子、Ｗ２端子及びＷ３端子にそれぞれ接続され、ＮＭＯＳ３３２，３３４，３３６，３３８のゲートは、書き込みイネーブル信号入力用端子Ｅ１に共通に接続されている。インバータ３０２の出力端子には、ＮＭＯＳ３３２，３３１及びメモリセル３１１の直列回路と、ＮＭＯＳ３３４，３３３及びメモリセル３１２の直列回路と、ＮＭＯＳ３３６，３３５及びメモリセル３１３の直列回路と、ＮＭＯＳ３３８，３３７及びメモリセル３１４の直列回路とが、共通に接続されている。

メモリセル回路３００−２は、メモリセル回路３００−１の書き込みイネーブル信号入力用端子Ｅ１に代えて、書き込みイネーブル信号入力用端子Ｅ２に接続され、更に、メモリセル回路３００−１の補正データ出力用ＯＤＤ０端子〜ＯＤＤ３端子に代えて、補正データ出力用ＥＶＮ０端子〜ＥＶＮ３端子に接続されている他は、メモリセル回路３００−１と同様の構成である。

（図８中のマルチプレクサ）
図１０は、図８中のマルチプレクサ１６１の構成を示す回路図である。

図１０のマルチプレクサ１６１（例えば、１６１Ａ１）は、メモリ回路１５１Ａ１のＯＤＤ０端子〜ＯＤＤ３端子から出力される補正データＯＤＤ０〜ＯＤＤ３を入力するＯＤＤ０端子〜ＯＤＤ３端子と、メモリ回路１５１Ａ１のＥＶＮ０端子〜ＥＶＮ３端子から出力される補正データＥＶＮ０〜ＥＶＮ３を入力するＥＶＮ０端子〜ＥＶＮ３端子と、制御回路１４２のＳ１Ｎ端子及びＳ２Ｎ端子から出力される奇数ドットデータと偶数ドットデータとの切り替え指令信号Ｓ１Ｎ，Ｓ２Ｎを入力するＳ１Ｎ端及びＳ２Ｎ端子と、補正データＱ０〜Ｑ３を出力するＱ０端子〜Ｑ３端子と、入力データ切り替え用のＰチャネルＭＯＳトランジスタ（以下「ＰＭＯＳ」という。）３４１〜３４８とを有している。

ＰＭＯＳ３４１，３４３，３４５，３４７は、Ｓ１Ｎ端子から入力される切り替え指令信号Ｓ１Ｎによりゲート制御され、入力側のＯＤＤ０端子〜ＯＤＤ３端子と出力側のＱ０端子〜Ｑ３端子との間をそれぞれオン／オフする構成になっている。更に、ＰＭＯＳ３４２，３４４，３４６，３４８は、Ｓ２Ｎ端子から入力される切り替え指令信号Ｓ２Ｎによりゲート制御され、入力側のＥＶＮ０端子〜ＥＶＮ３端子と出力側のＱ０端子〜Ｑ３端子との間をそれぞれオン／オフする構成になっている。

このようなマルチプレクサ１６１の構成において、スイッチ素子としてＰＭＯＳ３４１〜３４８を用いているのは次の理由によるものであって、動作上の支障を防止しつつ、使用される素子数を削減することが可能な新規な構成となっている。

即ち、ＰＭＯＳ３４１をオンさせるために切り替え指令信号Ｓ１Ｎを“Ｌ”レベルにする時、補正データＯＤＤ０が“Ｈ”レベルであれば、この補正データＯＤＤ０の“Ｈ”レベルと略等しい電圧の補正データＱ０が出力される。このように“Ｈ”レベルの伝達であれば、ＰＭＯＳ３４１をスイッチ素子として使用した場合でも何ら支障がない。

一方、補正データＯＤＤ０が“Ｌ”レベル（略０Ｖ）であったとすると、ＰＭＯＳ３４１の第２端子であるドレイン端子（以下単に「ドレイン」という。）は、このＰＭＯＳ３４１の閾値電圧に近い電位にまで降下するものの、“Ｌ”レベル（略０Ｖ）にまで下がることはなく、“Ｌ”レベルの伝達機能が完全ではない欠点を内在している。

このような欠点を解消するため、従来技術による構成においては、例えば、ＰＭＯＳと並列にＮＭＯＳを接続したアナログスイッチを構成してデータ選択のためのスイッチ手段としている。この構成においては、伝達しようとする入力電圧と略等しい出力電圧を得ることができ、スイッチ手段が介在していることによる入力電圧と出力電圧の差は生じない。しかし、データ線１本当たりにＰＭＯＳとＮＭＯＳのトランジスタ対を設ける必要があり、図１０の構成に比べて２倍の素子数を要し、それを配置するためのＩＣのチップ面積を多く占有するという欠点を内在している。

これに対し、本実施例１の図１０の構成では、従来のアナログスイッチを用いて構成した回路と比べて、半分の素子数で済むという利点を有しているものの、“Ｌ”レベルの伝達機能が完全ではないという欠点を内在している。ところが、後述するように、マルチプレクサ１６１の出力側に接続される後段のドライバ１８１においては、“Ｈ”レベルとして略電源電圧ＶＤＤと等しい入力電圧を要するのに対し、“Ｌ”レベルとしては後述する制御電圧Ｖｃｏｎｔの電位にまで下降していれば十分であり、略０Ｖにまで電位降下するような“Ｌ”レベル電位を必要としていない。そのため、図１０に示すマルチプレクサ回路を用いることで、回路動作上の制約を回避しつつ、所要素子数を削減することができる。

（図８中のドライバ）
図１１は、図８中のドライバ１８１の構成を示す回路図である。

図１１のドライバ１８１（例えば、１８１−９３）は、ラッチ回路１３１Ａ１の反転出力用端子ＱＮから出力される負論理の印刷データ信号を入力する端子Ｅと、ＮＡＮＤ回路１４６から出力される負論理のＬＥＤ駆動オン／オフ指令信号を入力するＳ端子と、マルチプレクサ１６１Ａ１の端子Ｑ０〜端子Ｑ３から出力される補正データＱ０〜Ｑ３を入力するＱ０端子〜Ｑ３端子と、制御電圧発生回路１７０のＶ端子から出力される制御電圧Ｖｃｏｎｔを入力するＶ端子と、電源電圧ＶＤＤが入力されるＶＤＤ端子と、図示しない薄膜配線により接続された発光サイリスタ２１０のアノードに対して駆動電流ＤＯを供給するＤＯ端子（＝ＤＯ９３端子）とを有している。

Ｅ端子及びＳ端子は、２入力の否定論理和回路（以下「ＮＯＲ回路」という。）３５０の入力端子に接続されている。ＮＯＲ回路３５０は、電源端子がＶＤＤ端子に接続され、グランド端子がＶ端子に接続されて制御電圧Ｖｃｏｎｔに保持されている。ＮＯＲ回路３５０の出力端子とＱ０端子〜Ｑ３端子とは、２入力ＮＡＮＤ回路３５１〜３５４の入力端子にそれぞれ接続されている。各ＮＡＮＤ回路３５１〜３５４は、電源端子がＶＤＤ端子に接続され、グランド端子がＶ端子に接続されて制御電圧Ｖｃｏｎｔに保持されている。更に、ＮＯＲ回路３５０の出力端子は、ＣＭＯＳインバータ３５５を構成するＰＭＯＳ３５５ａ及びＮＭＯＳ３５５ｂの各ゲート端子（以下単に「ゲート」という。）に共通に接続されている。ＰＭＯＳ３５５ａ及びＮＭＯＳ３５５ｂは、ＶＤＤ端子とＶ端子との間に直列に接続されている。

ＮＡＮＤ回路３５１〜３５４の出力端子には、ＰＭＯＳ３５６〜３５９のゲートがそれぞれ接続され、更に、ＣＭＯＳインバータ３５５の出力端子に、ＰＭＯＳ３６０のゲートが接続されている。各ＰＭＯＳ３５６〜３６０の第１端子であるソース端子（以下単に「ソース」という。）及び第２端子であるドレインは、ＶＤＤ端子とＤＯ端子との間に並列に接続されている。ＰＭＯＳ３６０は、発光サイリスタ２１０に主たる駆動電流ＤＯを供給する主駆動トランジスタであり、ＰＭＯＳ３５６〜３５９は、発光サイリスタ２１０の駆動電流ＤＯをドット毎に調整して光量補正するための補助駆動トランジスタである。

ここで、ＶＤＤ端子の電位と、Ｖ端子から入力される制御電圧Ｖｃｏｎｔの電位との電位差は、ＰＭＯＳ３５６〜３６０がオンする時のゲート・ソース間電圧に略等しく、この電圧を変化させることで、ＰＭＯＳ３５６〜３６０のドレイン電流を調整することが可能となる。制御電圧Ｖｃｏｎｔを供給するための図８中の制御電圧発生回路１７０は、基準電圧ＶＲＥＦを受けて、ＰＭＯＳ３５６〜３６０等のドレイン電流が所定値となるように制御電圧Ｖｃｏｎｔを制御するために設けられている。

このように構成されるドライバ１８１−９３は、次のように動作する。
Ｅ端子に入力される印刷データ信号がオン（＝“Ｌ”レベル）であり、Ｓ端子に入力される発光サイリスタ駆動オン／オフ指令信号がオン（＝“Ｌ”レベル）の時、ＮＯＲ回路３５０の出力信号が“Ｈ”レベルとなる。この時、Ｑ３端子〜Ｑ０端子の補正データＱ３〜Ｑ０に従い、ＮＡＮＤ回路３５１〜３５４の出力レベル、及びＣＭＯＳインバータ３５５の出力レベルが、電源電圧ＶＤＤあるいは制御電圧Ｖｃｏｎｔとなる。

主駆動用のＰＭＯＳ３６０は、Ｅ端子に入力される印刷データ信号に従って駆動される。図９のメモリ回路１５１Ａ１には、発光サイリスタ各ドットの発光ばらつきを補正するための補正データＱ０〜Ｑ３が格納されているので、この補正データＱ０〜Ｑ３が、マルチプレクサ１６１Ａ１のＱ０端子〜Ｑ３端子から出力される。補助駆動用のＰＭＯＳ３５６〜３５９は、ＮＯＲ回路３５０の出力レベルが“Ｈ”レベルである時に、マルチプレクサ１６１Ａ１のＱ０端子〜Ｑ３端子から出力される補正データＱ０〜Ｑ３に従って選択的に駆動される。

つまり、主駆動用のＰＭＯＳ３６０と共に、補正データＱ０〜Ｑ３に従って補助駆動用のＰＭＯＳ３５６〜３５９が選択的に駆動され、ＰＭＯＳ３６０のドレイン電流に対し、選択されたＰＭＯＳ３５６〜３５９の各ドレイン電流が加算された駆動電流ＤＯが、ＤＯ９３端子から発光サイリスタ２１０に供給される。

ＰＭＯＳ３５６〜３５９が駆動されている時、ＮＡＮＤ回路３５１〜３５４の出力レベルは“Ｌ”レベル（≒制御電圧Ｖｃｏｎｔ）であるので、ＰＭＯＳ３５６〜３５９のゲート電圧は、略制御電圧Ｖｃｏｎｔに等しくなる。この時、ＰＭＯＳ３５５ａはオフ状態にあり、ＮＭＯＳ３５５ｂはオン状態にあって、ＰＭＯＳ３６０のゲート電圧もまた略制御電圧Ｖｃｏｎｔに等しくなる。そのため、ＰＭＯＳ３５６〜３６０のドレイン電流値を、制御電圧Ｖｃｏｎｔにより一括して調整することができる。この際、ＮＡＮＤ回路３５１〜３５４は、電源端子に電源電圧ＶＤＤ、及びグランド端子に制御電圧Ｖｃｏｎｔが印加されて動作しているので、その入力信号の電圧も電源電圧ＶＤＤと制御電圧Ｖｃｏｎｔに即したものであってよく、“Ｌ”レベルは必ずしも０Ｖであることを必要としない。従って、図１０に示す構成のマルチプレクサ１６１を用いても、支障なく動作させることができる。

（図８中の制御回路１４１）
図１２は、図８中の制御回路１４１の構成を示す回路図である。

この制御回路１４１は、正論理のラッチ信号ＬＯＡＤ−Ｐを入力するＬＯＡＤ端子と、図８中のインバータ１４４から出力される正論理の印刷駆動信号ＳＴＢ−Ｐを入力するＳＴＢ端子と、書き込み制御信号Ｗ０〜Ｗ３を図８中のメモリ回路部１５０へ出力するＷ０端子〜Ｗ３端子と、書き込みイネーブル信号Ｅ１，Ｅ２をメモリ回路部１５０へ出力するＥ１端子及びＥ２端子と、ＦＦ３６１〜３６５と、２入力のＮＯＲ回路３６６と、２入力の論理積回路（以下「ＡＮＤ回路」という。）３６７，３６８と、３入力のＡＮＤ回路３７０〜３７３とを備えている。

各ＦＦ３６１，３６２は、ＬＯＡＤ端子から入力されるラッチ信号ＬＯＡＤ−Ｐを入力する負論理リセット用Ｒ端子と、ＳＴＢ端子から入力される印刷駆動信号ＳＴＢ−Ｐを入力するクロック入力用ＣＫ端子と、データ入力用Ｄ端子と、非反転データ出力用Ｑ端子とを有している。各ＦＦ３６３〜３６５は、ＬＯＡＤ端子から入力されるラッチ信号ＬＯＡＤ−Ｐを入力する負論理リセット用Ｒ端子と、クロック入力用ＣＫ端子と、データ入力用Ｄ端子と、非反転データ出力用Ｑ端子と、反転データ出力用ＱＮ端子とを有している。

ＦＦ３６１，３６２のＱ端子は、ＮＯＲ回路３６６の入力端子と接続され、このＮＯＲ回路３６６の出力端子がＦＦ３６１のＤ端子に接続されている。ＦＦ３６１のＱ端子は、ＦＦ３６３のＣＫ端子に接続され、このＦＦ３６３のＱＮ端子がＤ端子に接続されている。ＦＦ３６３のＱ端子とＬＯＡＤ端子とは、ＡＮＤ回路３６７の入力端子に接続され、このＡＮＤ回路３６７の出力端子がＥ１端子に接続されている。ＦＦ３６３のＱＮ端子とＬＯＡＤ端子とは、ＡＮＤ回路３６８の入力端子に接続され、このＡＮＤ回路３６８の出力端子がＥ２端子に接続されている。

ＡＮＤ回路３６７の出力端子は、ＦＦ３６４，３６５のＣＫ端子に接続され、このＦＦ３６４，３６５のＲ端子が、ＬＯＡＤ端子に接続されている。ＦＦ３６４のＱＮ端子は、ＦＦ３６５のＤ端子に接続されている。ＦＦ３６４，３６５のＱ端子及びＱＮ端子とＦＦ３６２のＱ端子とには、ＡＮＤ回路３７０〜３７３の入力端子が接続され、このＡＮＤ回路３７０〜３７３の出力端子が、Ｗ０端子〜Ｗ３端子に接続されている。

即ち、ＡＮＤ回路３７３の第１入力端子はＦＦ３６５のＱ端子、及び第２入力端子はＦＦ３６４のＱＮ端子にそれぞれ接続され、ＡＮＤ回路３７２の第１入力端子はＦＦ３６５のＱ端子、及び第２入力端子はＦＦ３６４のＱ端子にそれぞれ接続され、ＡＮＤ回路３７１の第１入力端子はＦＦ３６５のＱＮ端子、及び第２入力端子はＦＦ３６４のＱ端子にそれぞれ接続され、ＡＮＤ回路３７０の第１入力端子はＦＦ３６５のＱＮ端子、及び第２入力端子はＦＦ３６４のＱＮ端子にそれぞれ接続されている。

（図８中の制御回路１４２）
図１３は、図８中の制御回路１４２の構成を示す回路図である。

この制御回路１４２は、ＦＦ３８１及びバッファ３８２，３８３を有している。ＦＦ３８１は、ＨＳＹＮＣ端子からの負論理の主走査同期信号ＨＳＹＮＣ−Ｎを入力する負論理のリセット用Ｒ端子と、ＬＯＡＤ端子からの正論理のラッチ信号ＬＯＡＤ−Ｐを入力するクロック入力用ＣＫ端子と、相互に接続されたデータ入力用Ｄ端子及び反転データ出力用ＱＮ端子と、非反転データ出力用Ｑ端子とを有し、これらのＱ端子及びＱＮ端子が、バッファ３８２，３８３を介して切り替え指令信号用Ｓ２Ｎ端子及びＳ１Ｎ端子にそれぞれ接続されている。

この制御回路１４２では、ＣＫ端子に入力されるラッチ信号ＬＯＡＤ−Ｐに同期して、“Ｈ”又は“Ｌ”の切り替え指令信号Ｓ１Ｎ，Ｓ２ＮをＳ１Ｎ端子及びＳ２Ｎ端子から出力する構成になっている。

（図８中の制御電圧発生回路）
図１４は、図８中の制御電圧発生回路１７０の構成を示す回路図である。

この制御電圧発生回路１７０は、ドライバＩＣ１００毎に１回路ずつ設けられ、演算増幅器（以下「オペアンプ」という。）３９１と、ＰＭＯＳ３９２と、直列接続された分圧抵抗Ｒ００〜Ｒ１５からなる分圧回路３９３と、アナログ形のマルチプレクサ３９４とにより構成されている。

オペアンプ３９１は、反転入力端子が基準電圧入力用ＶＲＥＦ端子に接続され、非反転入力端子がマルチプレクサ３９４の出力用Ｙ端子に接続され、出力端子がＰＭＯＳ３９２のゲート及び制御電圧出力用Ｖ端子に接続されている。ＰＭＯＳ３９２は、図１１中の各ＰＭＯＳ３５６〜３６０とゲート長が等しく、ソースがＶＤＤ端子に接続され、ゲートがオペアンプ３９１の出力端子及び端子Ｖに接続され、ドレインが分圧回路３９３を介してグランドＧＮＤに接続されている。

マルチプレクサ３９４は、直列接続された分圧抵抗Ｒ１５〜Ｒ００における各接続点からのアナログ電圧が入力される１６個の入力用Ｐ０端子〜Ｐ１５端子と、アナログ電圧を出力する出力用Ｙ端子と、図８中のメモリ回路１５２の出力用Ｑ０端子〜Ｑ３端子から供給される論理信号Ｑ０〜Ｑ３が入力される４個の入力用Ｓ０端子〜Ｓ３端子とを有し、この４本の論理信号Ｓ０〜Ｓ３により設定される１６通りの信号論理の組み合わせによって、入力用Ｐ０端子〜Ｐ１５端子の内の何れか１つの端子を選択し、この端子に印加されるアナログ電圧をＹ端子からオペアンプ３９１の非反転入力端子へ出力する回路である。換言すれば、マルチプレクサ３９３における入力用Ｓ３端子〜Ｓ０端子の論理信号レベルによって、入力用Ｐ０端子〜Ｐ１５端子の内の何れか１つの端子が選択され、出力用Ｙ端子との間に電流経路が形成される。

オペアンプ３９１と分圧抵抗Ｒ００〜Ｒ１５及びＰＭＯＳ３９２とで構成される回路により、フィードバック制御回路が構成され、オペアンプ３９１の非反転入力端子の電位が、略基準電圧ＶＲＥＦと等しくなるように制御される。このため、ＰＭＯＳ３９２のドレイン電流Ｉｒｅｆは、分圧抵抗Ｒ００〜Ｒ１５の内、マルチプレクサ３９４により選択される部位の合成抵抗値と、オペアンプ３９１に入力される基準電圧ＶＲＥＦとから決定されることになる。

例えば、マルチプレクサ３９４の入力用Ｓ３端子〜Ｓ０端子の論理値が“１１１１”となっていて、補正状態の最大が指令されている時、マルチプレクサ３９４の入力用Ｐ１５端子と出力用Ｙ端子とが導通状態になり、入力用Ｐ１５端子の電圧が基準電圧ＶＲＥＦと略等しくなるように制御される。この結果、ＰＭＯＳ３９２のドレイン電流Ｉｒｅｆは、
Ｉｒｅｆ＝ＶＲＥＦ／Ｒ００
となる。

一方、入力用Ｓ３端子〜Ｓ０端子の論理値が“０１１１”となっていて、補正状態の中間が指令されている時、マルチプレクサ３９４の入力用Ｐ７端子と出力用Ｙ端子とが導通状態になり、入力用Ｐ７端子の電圧が基準電圧ＶＲＥＦと略等しくなるように制御される。この結果、ＰＭＯＳ３９２のドレイン電流Ｉｒｅｆは、
Ｉｒｅｆ＝ＶＲＥＦ／（Ｒ００＋Ｒ０１＋・・・＋Ｒ０７＋Ｒ０８）
となる。

更に、入力用Ｓ３端子〜Ｓ０端子の論理値が“００００”となっていて、補正状態の最小が指令されている時、マルチプレクサ３９４の入力用Ｐ０端子と出力用Ｙ端子とが導通状態となり、入力用Ｐ０端子の電圧が前記基準電圧ＶＲＥＦと略等しくなるように制御される。この結果、ＰＭＯＳ３９２のドレイン電流Ｉｒｅｆは、
Ｉｒｅｆ＝ＶＲＥＦ／（Ｒ００＋Ｒ０１＋・・・＋Ｒ１４＋Ｒ１５）
となる。

このように、図１１中のＰＭＯＳ３５６〜３６０と図１４中のＰＭＯＳ３９２とは、ゲート長が相等しく構成され、これらＰＭＯＳが飽和領域で動作するように制御されているので、各ＰＭＯＳはカレントミラーの関係となり、ＰＭＯＳ３５６〜３６０がオン状態となる時、基準電圧ＶＲＥＦに比例するドレイン電流Ｉｒｅｆを生じる。この結果、マルチプレクサ３９４の入力用Ｓ３端子〜Ｓ０端子に与える論理値状態により、ドレイン電流Ｉｒｅｆを１６段階に調整することができ、図１１中のＰＭＯＳ３５６〜３６０のドレイン電流もまた１６段階に調整可能とすることができる。

（図８中のゲート駆動用バッファ）
図１（ａ）、（ｂ）は、本発明の実施例１における図８中のゲート駆動用バッファ１６２，１６３の構成を示す回路図であり、同図（ａ）は回路シンボルを示す図、及び、同図（ｂ）は回路図である。

図８中のゲート駆動用バッファ１６２及び１６３は、同一の回路構成である。例えば、ゲート駆動用バッファ１６２は、制御回路１４２のＳ１Ｎ端子に接続された入力端子ＩＮを有し、この入力端子ＩＮに、第１インバータとしての信号反転用インバータ４０１が接続されている。インバータ４０１の出力端子側ノードＮ４０１には、第２インバータとしてのインバータ４０２の入力端子及びタイミング調整回路４０５の入力端子が接続されている。タイミング調整回路４０５は、例えば、ＮＭＯＳ４０５ａ及び第３ＰチャネルＭＯＳトランジスタとしてのＰＭＯＳ４０５ｂが並列接続されたアナログスイッチにより構成され、この出力端子側ノードＮ４０５に、第１ＰチャネルＭＯＳトランジスとしてのＰＭＯＳ４０３の，第１ゲート端子としてのゲートが接続されている。ＮＭＯＳ４０５ａのゲートは、電源であるＶＤＤ端子に接続され、ＰＭＯＳ４０５ｂのゲートが、グランドＧＮＤに接続されている。

ＰＭＯＳ４０３のソースは、ＶＤＤ端子に接続されている。ＰＭＯＳ４０３のドレインには、降圧回路を構成する第４ＰチャネルＭＯＳトランジスとしてのＰＭＯＳ４０６のソースが接続され、このＰＭＯＳ４０６のゲート及びドレインが、出力端子ＯＵＴに接続されている。出力端子ＯＵＴは、第２ＰチャネルＭＯＳトランジスとしてのＰＭＯＳ４０４のソース・ドレインを介して、グランドＧＮＤに接続されている。ＰＭＯＳ４０４の第２ゲート端子としてのゲートは、インバータ４０２の出力端子側ノードＮ４０２に接続されている。

図１５は、図１のゲート駆動用バッファ１６２の比較例として示すゲート駆動用バッファ１６２Ａの回路図である。

この比較例のゲート駆動用バッファ１６２Ａでは、図１のタイミング調整回路４０５及びＰＭＯＳ４０６が省略され、インバータ４０１の出力端子がＰＭＯＳ４０３のゲートに接続され、このＰＭＯＳ４０３のドレインが、出力端子ＯＵＴに接続されている。

比較例のバッファ１６２Ａでは、入力端子ＩＮが“Ｈ”レベルになると、インバータ４０１の出力端子が“Ｌ”レベル、更に、インバータ４０２の出力端子が“Ｈ”レベルになる。そのため、ＰＭＯＳ４０３がオン状態、ＰＭＯＳ４０４がオフ状態になるので、出力端子ＯＵＴが電源電圧ＶＤＤに略等しい電圧となる。

これに対し、本実施例１の図１のバッファ１６２では、特に、タイミング調整回路４０５を付加している。

タイミング調整回路４０５を設ける目的は、インバータ４０１の出力端子側ノードＮ４０１からタイミング調整回路４０５の出力端子側ノードＮ４０５の信号波形の遅延時間を、インバータ４０２の遅延時間と略等しくすることである。このようにすることで、ＰＭＯＳ４０３とＰＭＯＳ４０４の切り替わり時刻を略等しくすることができ、ＶＤＤ端子及びグランドＧＮＤ間に流れる貫通電流による誤動作を未然に防止できる効果が得られる。

即ち、比較例のように、タイミング調整回路４０５を設けない場合には、前記スイッチングに伴って、インバータ４０２の伝搬遅延時間に相当する時間分、ＰＭＯＳ４０３及び４０４が一瞬同時にオン状態になってしまう。この時、ＶＤＤ端子からグランドＧＮＤ間に貫通電流を生じてしまい、ＶＤＤ端子やグランドＧＮＤ配線に大きなノイズ電圧を生じることになって、このノイズ電圧によってドライバＩＣ１００の内部回路が誤動作する可能性がある。これを防止するために、本実施例１のバッファ１６２，１６３では、タイミング調整回路４０５を設けている。

なお、タイミング調整回路４０５は、アナログスイッチにより構成されているが、他の回路構成に変更してもよい。例えば、インバータを偶数段接続する回路構成にしてもよい。又、前記貫通電流を問題としない場合には、前記タイミング調整回路４０５を設けずに、インバータ４０１の出力端子側ノードＮ４０１とＰＭＯＳ４０３のゲートとを、直接接続することもできる。

（光プリントヘッドの全体の動作）
図１６は、本発明の実施例１における画像形成装置１の電源投入後に、図６の光プリントヘッド１３に対して行われる補正データ転送処理と、その後に行われる印刷データ転送の様子を示すタイムチャートである。

補正データの転送開始に先立ち、引き続くデータ転送が補正データであることを示すため、ラッチ信号ＨＤ−ＬＯＡＤを“Ｈ”とする（Ｉ部）。

次いで、奇数番目に属するドットについて１ドット当たり４ビットからなる補正データの内、ｂｉｔ３のものを印刷データ信号ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０からクロック信号ＨＤ−ＣＬＫに同期して入力して、図８のＦＦ１１１Ａ１〜ＦＦ１１１Ｄ２４で構成されるシフトレジスタ１１０中へシフト入力する。シフト入力が完了すると、Ａ部に示すように、印刷駆動信号ＨＤ−ＳＴＢ−Ｎが３パルス入力され、図１２の制御回路１４１の動作が行われる。

図１６中のＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５は、図１２のＦＦ３６１，３６２，３６３，３６５，３６４の各出力端子であり、Ｅ１，Ｅ２は、ＡＮＤ回路３６７，３６８から出力される書き込みイネーブル信号であり、Ｗ３〜Ｗ０は、ＡＮＤ回路３７０〜３７３から出力される書き込み制御信号である。更に、ＳｌＮ，Ｓ２Ｎは、図１３中のバッファ３８２，３８３から出力される奇数ドットデータと偶数トッドデータとの切り替え指令信号である。

図１６のＡ部において、印刷駆動信号ＨＤ−ＳＴＢ−Ｎの１パルス目が入力されると、Ｊ部に示すように、Ｑ１端子の信号が発生し、次いで印刷駆動信号ＨＤ−ＳＴＢ−Ｎの２パルス目で、Ｋ部に示すように、Ｑ２端子の信号が発生する。又、Ｑ１端子の信号が立ち上がる毎にＱ３端子の信号が状態反転し、Ｌ部に示すように、Ｑ３端子の信号が“Ｈ”レベルに遷移する。Ｑ３端子の信号の遷移に引き続き、書き込みイネーブル信号Ｅ１，Ｅ２が発生する。

書き込みイネーブル信号Ｅ１の立ち上がりエッジに引き続き、Ｍ部に示すように、Ｑ４端子の信号が立ち上がり、書き込みイネーブル信号Ｅ１の次の立ち上がりで、Ｑ５端子の信号が立ち上がり、更に、書き込みイネーブル信号Ｅｌの次の立ち上がりで、Ｑ４端子の信号が立ち下がり、書き込みイネーブル信号Ｅｌの次の立ち上がりで、Ｑ５端子の信号が立ち下がる。

書き込み制御信号Ｗ３〜Ｗ０は、Ｑ２端子の信号に引き続いて発生するものであるが、Ｏ部、Ｐ部に示すように、書き込み制御信号Ｗ３が２回に亘って出力され、次いで、各書き込み制御信号Ｗ２，Ｗｌ，Ｗ０においても、それぞれ２パルスずつ発生する。

各書き込み制御信号Ｗ３〜Ｗ０のパルスが発生する毎に、図９のメモリ回路１５１にデータの書き込みが行われ、書き込み制御信号Ｗ３〜Ｗ０の１パルス目で、メモリセル回路３００−１内の奇数ドット用メモリセル３１１〜３１４へのデータ書き込みが行われ、２パルス目で、メモリセル回路３００−１内の偶数ドット用メモリセルへのデータ書き込みが行われる。

前記１パルス目の書き込み制御信号Ｗ３〜Ｗ０（Ｏ部等）は、Ａ部、Ｃ部、Ｅ部、Ｇ部について入力された印刷駆動信号ＨＤ−ＳＴＢ−Ｎを基に発生されるものであり、前記２パルス目の書き込み制御信号Ｗ３〜Ｗ０（Ｐ部等）は、Ｂ部、Ｄ部、Ｆ部、Ｈ部について入力された印刷駆動信号ＨＤ−ＳＴＢ−Ｎを基に発生されるものである。

以上の過程を経て、補正データｂ３〜ｂ０（Ｏｄｄ＝ＯＤＤ３〜ＯＤＤ０，Ｅｖｅｎ＝ＥＶＮ３〜ＥＶＮ０）のｂｉｔ３〜ｂｉｔ０の全てのデータ書き込みが完了すると、Ｑ部に示すように、ラッチ信号ＨＤ−ＬＯＡＤを“Ｌ”レベルにして、印刷データ信号ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０の転送が可能な状態に遷移する。１ラインの印刷開始に際し、引き続くデータ転送が奇数ドットのものであることを示すため、主走査同期信号ＨＤ−ＨＳＹＮＣ−Ｎが入力される（Ｒ部）。

次いで、Ｕ部で奇数ドットの印刷データ信号ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０が転送され、Ｓ部のラッチ信号ＨＤ−ＬＯＡＤのパルスにより、シフトレジスタ１１０にシフト入力された印刷データ信号ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０が、ラッチ部１３０にラッチされる。

更に、Ｗ部に示すように、印刷駆動信号ＨＤ−ＳＴＢ−Ｎが“Ｌ”レベルへと遷移して、発光サイリスタ２０１，２０２，・・・の発光駆動が行われる。印刷データ信号ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０がオン状態であると、Ｗ部やＸ部の印刷駆動信号ＨＤ−ＳＴＢ−Ｎが“Ｌ”レベルとなる期間、発光サイリスタ２０１，２０２，・・・が発光駆動されることになる。

同様にＶ部では、偶数ドットのデータ転送が行われ、このデータはＴ部のパルスによりラッチされる。なお、図８に示すように、制御回路１４２から出力される切り替え指令信号Ｓ１Ｎは、図１のバッファ１６２を介してゲート駆動信号Ｇ１となり、共通母線２２０−１を介して奇数番目の発光サイリスタ２１２のゲートが駆動される。更に、制御回路１４２から出力される切り替え指令信号Ｓ２Ｎは、図１のバッファ１６３を介してゲート駆動信号Ｇ２となり、共通母線２２０−２を介して偶数番目の発光サイリスタ２１１のゲートが駆動される。

（補正データ転送の詳細）
図１７〜図２０は、図１６のタイムチャートにおいてドライバ１Ｃ１００（＝１００−１，１００−２，・・・）を１チップのみに簡略化した場合における補正データ転送の詳細波形を示すタイムチャートである。

ここで、図１７は図１６のＡ部とＢ部の詳細を示すタイムチャート、図１８は図１６のＣ部とＤ部の詳細を示すタイムチャート、図１９は図１６のＥ部とＦ部の詳細を示すタイムチャート、更に、図２０は図１６のＧ部とＨ部の詳細を示すタイムチャートである。

図１６において、各ドライバ１Ｃ１００毎に設定されるチップ補正データｂ３〜ｂ０は、奇数ドット転送（例えば、Ａ部）と偶数ドット転送（例えば、Ｂ部）の内、いずれか１回について行えば十分である。

このため、図１７〜図２０においては、Ａ部、Ｃ部、Ｅ部、Ｇ部の奇数ドットの補正データ転送時に、シフトレジスタ１１０の段数を１段多くなるように切り替えて、送出データ列の先頭位置にチップ補正データ（Ｃｈｉｐ−ｂ３，Ｃｈｉｐ−ｂ２，Ｃｈｉｐ−ｂ１，Ｃｈｉｐ−ｂ０等）を割り当てて送出するように工夫されている。

（ゲート駆動用バッファの動作）
図２１−１（ａ）、（ｂ）は、図８における発光サイリスタ２１０のゲート駆動用バッファ１６２，１６３の動作を説明する図であり、同図（ａ）は発光サイリスタ２１０のシンボルと各端子の電圧及び電流の記号を示す図、及び、同図（ｂ）はバッファ１６２とこれに接続された発光サイリスタ２１０の要部を抜き出して示した図である。なお、図２１−１（ｂ）中の発光サイリスタ２１０は、等価回路で示されており、ＰＮＰＴｒ２２１及びＮＰＮＴｒ２２２により構成されている。

例えば、図２１−１（ｂ）において、発光サイリスタ２１０のターンオン過程を説明するために、ゲート駆動用バッファ１６２の入力端子ＩＮが“Ｌ”レベルになっているとする。この時、図１で示すバッファ１６２内のインバータ４０１の出力端子側ノードＮ４０１は、“Ｈ”レベルとなり、タイミング調整回路４０５が常にオン状態になっているので、このタイミング調整回路４０５の出力端子側ノードＮ４０５も“Ｈ”レベルであり、ＰＭＯＳ４０３はオフ状態である。

一方、バッファ１６２内のインバータ４０２の出力端子側ノードＮ４０２は、“Ｌ”レベルであるので、ＰＭＯＳ４０４がオン状態となって、出力端子ＯＵＴの電圧を引き下げる。この電圧は、ＰＭＯＳ４０４のゲート・ソース間電圧Ｖｇｓに等しく、最終的にＰＭＯＳ４０４の閾値電圧Ｖｔにまで降下することになる。

図２１−１（ｂ）において、発光サイリスタ２１０を駆動するために、図６のドライバＩＣ１００におけるＤＯ端子から駆動電流であるアノード電流Ｉａが出力される。このアノード電流Ｉａは、発光サイリスタ２１０のアノード・ゲート間のＰＮ接合（即ち、ＰＮＰＴｒ２２１のエミッタ・ベース間）を順方向電流となって流れ、ゲート電流Ｉｇを生じる。この結果、発光サイリスタ２１０には、アノード電圧Ｖａを生じる。この時のゲート電圧はＶｇである。

ゲート電流Ｉｇは、発光サイリスタ２１０内のＰＮＰＴｒ２２１のベース電流Ｉｂに相当するものであり、このベース電流Ｉｂが流れることで、ＰＮＰＴｒ２２１はオン状態への移行を開始して、ＰＮＰＴｒ２２１のコレクタに、コレクタ電流を生じる。このコレクタ電流は、ＮＰＮＴｒ２２２のベース電流となり、ＮＰＮＴｒ２２２をオン状態へと移行させる。これにより生じたコレクタ電流は、ＰＮＰＴｒ２２１のベース電流Ｉｂを増強し、ＰＮＰＴｒ２２１のオン状態への移行を加速させることになる。

一方、ＮＰＮＴｒ２２２が完全にオン状態に移行した後には、このコレクタ・エミッタ間電圧が低下して、図１のバッファ１６２内のＰＭＯＳ４０４の閾値電圧Ｖｔよりも小さな電圧となる。この結果、図２１−１の発光サイリスタ２１０のゲートからバッファ１６２の出力端子ＯＵＴ側へ流れるゲート電流Ｉｇは略ゼロとなって、発光サイリスタ２１０のカソードには、アノード電流Ｉａと略等しいカソード電流Ｉｋが流れることになり、発光サイリスタ２１０は完全にオン状態となる。

図２１−２（ａ）〜（ｃ）は、図２１−１の発光サイリスタ２１０におけるターンオン過程を説明するための電流・電圧波形図である。

図２１−２（ａ）の電流・電圧波形図では、横軸にアノード電流Ｉａ、縦軸にアノード電圧Ｖａが示されている。

発光サイリスタ２１０の消灯状態においては、アノード電流Ｉａは略ゼロであり、図２１−２（ａ）の波形図における原点（０，０）の状態にある。発光サイリスタ２１０のターンオン開始に伴い、アノード駆動が行われると、図２１−２（ａ）中の矢印で示したように、アノード電圧Ｖａが上昇して電圧Ｖｐに到達する。発光サイリスタ２１０のアノード・ゲート間電圧Ｖａｇは、内部のＰＮＰＴｒ２２１のエミッタ・ベース間電圧Ｖｂｅと等しく、バッファ１６２の“Ｌ”レベル出力電圧ＶｏＬは、図１のバッファ１６２内のＰＭＯＳ４０４のゲート・ソース間電圧Ｖｇｓに相当するので、前記電圧Ｖｐとの間には、次式の関係がある。
Ｖｐ＝Ｖａｇ＋ＶｏＬ＝Ｖａｇ＋Ｖｇｓ

前記電圧Ｖｐが順方向に印加されることで、発光サイリスタ２１０のゲート電流Ｉｇ（＝ＰＮＰＴｒ２２１のベース電流Ｉｂ）を生じる。図２１−２（ａ）において丸印を付して示されたポイント（Ｉｐ，Ｖｐ）は、発光サイリスタ２１０のオフ領域Ｚ１とオン遷移領域Ｚ２との境目に相当している。

次いで、アノード電流Ｉａが増加するに伴い、アノード電圧Ｖａは低下していき、図２１−２（ａ）において丸印を付して示されたポイント（Ｉｖ，Ｖｖ）に到達する。このポイント（Ｉｖ，Ｖｖ）は、発光サイリスタ２１０のオン遷移領域Ｚ２とオン領域Ｚ３との境目に相当しており、この時のゲート電流Ｉｇは略ゼロにまで低下していて、実質的にバッファ１６２は、発光サイリスタ２１０のゲートから切り離されたのと等価な状態にある。

更にアノード電流Ｉａが増加するに伴い、アノード電圧Ｖａは増加していき、図２１−２（ａ）において丸印を付して示されたポイント（Ｉ１，Ｖ１）に到達する。このポイント（Ｉ１，Ｖ１）は、発光サイリスタ２１０の発光駆動の最終動作ポイントであり、ドライバＩＣ１００側から供給されるアノード電流Ｉａに応じた電流値Ｉ１により、所定の発光パワーで発光駆動が行われる。

図２１−２（ｂ）は、図２１−２（ａ）に対応する電流波形図であって、横軸にアノード電流Ｉａ、縦軸にゲート電流Ｉｇが示されている。この図２１−２（ｂ）では、前記発光サイリスタ２１０のターンオン過程において生じるゲート電流Ｉｇとこのピーク値Ｉｇ１と前記アノード電圧Ｖｐとアノード電流Ｉｐとの関係を示している。

又、図２１−２（ｃ）は、図２１−２（ａ）に対応する電流・電圧波形図であって、横軸にアノード電流Ｉａ、縦軸にゲート・カソード間電圧Ｖｇｋが示されている。

発光サイリスタ２１０のターンオン過程において、ゲート電流Ｉｇを生じ、これに伴いバッフア１６２の“Ｌ”レベル出力電圧ＶｏＬ（＝発光サイリスタ２１０のゲート・カソード間電圧Ｖｇｋ）が決定されるが、発光サイリスタ２１０が完全にオン、即ち、ＮＰＮＴｒ２２２がオンして飽和状態になると、前記電圧ＶｏＬは、図２１−２（ｃ）に示す電圧Ｖ２にまで降下する。この電圧Ｖ２は、ＮＰＮＴｒ２２２のコレクタ・エミッタ間の飽和電圧Ｖｃｅ（ｓａｔ）に対応するものである。

これにより、バッファ１６２内のＰＭＯＳ４０４のゲート・ソース間電圧は、閾値電圧Ｖｔ以下、即ち、
Ｖ２＜Ｖｔ
となり、ＰＭＯＳ４０４はオフ状態（正確にはサブスレッショルド動作状態であるが）となって、図２１−１（ｂ）に示すゲート電流Ｉｇが略ゼロとなる。

以上、図２１−１及び図２１−２を用いて発光サイリスタ２１０のターンオン過程を説明したが、図１で示すゲート駆動用バッファ１６２を用いることで、オン状態に移行した後の発光サイリスタ２１０からのゲート電流Ｉｇの流れ込みを防止して、アノード電流Ｉａとカソード電流Ｉｋを略等しくしたオン状態駆動とすることができる。これにより、アノード電流Ｉａの調整をすることで、これに応じた発光パワーを得ることができる。このような動作は、図１（ｂ）に示すバッファ１６２の“Ｌ”側出力部をＰＭＯＳ４０４を用いて構成したことによる効果である。

これに対し、通常のＣＭＯＳ出力回路のように、ＰＭＯＳ４０４に替えてＮＭＯＳを用いた場合には、その“Ｌ”レベル出力電圧ＶｏＬは略０Ｖにまで降下してしまうので、ＰＮＰＴｒ２２１のベース電流Ｉｂはバッファ１６２側へゲート電流Ｉｇとして流れ続け、その分ＮＰＮＴｒ２２２のコレクタ電流が減少して、発光サイリスタ２１０のカソード電流Ｉｋも減少してしまう。この結果、発光サイリスタ２１０の発光出力が変動してしまう可能性がある。これを解決するために、本実施例１では、図１に示すゲート駆動用バッファ１６２を用いているので、前記不具合を未然に防止することができる。

次に、図１に示すゲート駆動用バッファ１６２における“Ｈ”レベル出力時の動作を説明する。これは図２１−１に示す発光サイリスタ２１０がオフ状態にある場合に相当している。

例えば、図１に示すバッファ１６２の入力端子ＩＮが“Ｈ”レベルにあるとする。この時、バッファ１６２内のインバータ４０１の出力端子側ノードＮ４０１は、“Ｌ”レベルとなる。又、インバータ４０２の出力端子側ノードＮ４０２は、“Ｈ”レベルであるので、ＰＭＯＳ４０４がオフ状態となる。

一方、ノードＮ４０１の電位が“Ｌ”になると、タイミング調整回路４０５は常にオン状態とされているので、このタイミング調整回路４０５の出力端子側ノードＮ４０５も“Ｌ”レベルであり、ＰＭＯＳ４０３はオン状態となる。これにより、ＰＭＯＳ４０３のドレイン電圧は略電源電圧ＶＤＤとなり、それに接続されたＰＭＯＳ４０６もオンさせて、出力端子ＯＵＴの電位を“Ｈ”レベルとする。

ところが、ＰＭＯＳ４０６のゲートは、出力端子ＯＵＴに接続されているので、この出力端子ＯＵＴの電位が上昇し、（ＶＤＤ−Ｖｔ）に等しい電位にまで上昇すると、ＰＭＯＳ４０６のゲート・ソース間電圧Ｖｇｓが閾値電圧Ｖｔに略等しい値にまで低下して、ＰＭＯＳ４０６はオフすることになる。このようにして、バッファ１６２の出力端子ＯＵＴは“Ｈ”レベルとなるものの、その電位は（ＶＤＤ−Ｖｔ）に等しい電位にまでしか上昇せず、図１５に示す比較例のバッファ１６２Ａのように、電源電圧ＶＤＤの電位にまで上昇することはない。

（駆動波形の説明）
図２２−１は、図６の構成の内の隣接する発光サイリスタ２１１，２２２のみに簡略化して描いたモデル図である。

図２２−１において、ドライバＩＣ１００は、図６のドライバＩＣ１００が簡略化して示されており、駆動電流出力用ＤＯ端子を有するドライバ１８１、及び、切り替え指令信号Ｓ１Ｎ，Ｓ２Ｎをそれぞれ入力してゲート駆動信号Ｇ１，Ｇ２をそれぞれ出力するゲート駆動用バッファ１６２，１６３を備えている。発光サイリスタ２１１，２２２は、アノード同士が接続されてドライバＩＣ１００のＤＯ端子に接続され、ゲートはドライバＩＣ１００の端子Ｇ１，Ｇ２にそれぞれ接続されている。Ｇ１，Ｇ２端子は、共通母線２２０−１，２２０−２に接続されて複数の発光サイリスタ２１２，２１１，・・・のゲートに接続されるものであるが、図２２−１においては各々１素子のみが図示されている。

なお、図２２−１においては、ＤＯ端子から出力される駆動電流をＩａ、発光サイリスタ２１２，２１１のゲート電流をＩｇｌ，Ｉｇ２として図示されている。Ｖｇｋ１，Ｖｇｋ２は、発光サイリスタ２１２，２１１のゲート・カソード間電圧である。

図２２−２は、図２２−１の発光サイリスタ２１１，２１２における動作を説明するためのタイムチャートである。

図２２−２では、発光サイリスタ２１１，２２２を時分割に駆動する状況が示されている。ラッチ信号ＬＯＡＤは、図６のラッチ信号ＨＤ−ＬＯＡＤに相当する信号である。負論理のストローブ信号である印刷駆動信号ＳＴＢ−Ｎは、図６の印刷駆動信号ＨＤ−ＳＴＢ−Ｎに相当する信号であって、図８のＳＴＢ端子に入力されるものである。切り替え指令信号ＳｌＮ，Ｓ２Ｎは、図８の制御回路１４２から出力される信号であって、これをゲート駆動用バッファ１６２，１６３に入力することで、発光サイリスタ２１２，２１１のゲート駆動信号Ｇ１、Ｇ２を作成している。

図２２−２において、主走査同期信号ＨＳＹＮＣ−ＮがドライバＩＣ１００に入力されることで、初期状態に設定され、切り替え指令信号Ｓ１Ｎが“Ｈ”、Ｓ２Ｎが“Ｌ”となっており、これらの切り替え指令信号Ｓ１Ｎ，Ｓ２Ｎがバッファ１６２，１６３に入力されることで、これらのバッファ１６２，１６３から出力されるゲート駆動信号Ｇ１が“Ｈ”、Ｇ２が“Ｌ”にそれぞれ設定される。

この時のゲート駆動信号Ｇ１，Ｇ２の電位であるが、前述したように図１の構成においては、“Ｈ”レベル出力電圧ＶｏＨは、電源電圧ＶＤＤからＰＭＯＳ４０６のゲート・ソース電圧Ｖｇｓを減じた（ＶＤＤ−Ｖｇｓ）であり“Ｌ”レベル出力電圧ＶｏＬは、ＰＭＯＳ４０４のゲート・ソース間電圧Ｖｇｓに相当するものであって、前記ゲート・ソース間電圧Ｖｇｓは閾値電圧Ｖｔより僅かに大きな値をとる。

ゲート・ソース間電圧Ｖｇｓは、ＰＭＯＳ４０６，４０４のゲート長やゲート幅、ソースとサブストレートの間の基板バイアス電圧を調整することでも変化させることが可能であるが、概略設計例として電源電圧ＶＤＤ＝５Ｖ、Ｖｇｓ＝２Ｖとする時、“Ｈ”レベル出力電圧ＶｏＨ＝３Ｖ、“Ｌ”レベル出力電圧ＶｏＬ＝２Ｖであり、これらの値が数値例として図２２−２中に図示されている。

図２２−２の時刻Ｔ１において、Ａ部で示すように、ラッチ信号ＬＯＡＤが入力されると、Ｂ部に示すように、切り替え指令信号Ｓ１Ｎが“Ｌ”に、Ｓ２Ｎが“Ｈ”に遷移する。これにより、Ｃ部に示すように、ゲート・カソード間電圧Ｖｇｋ１の波形は、略３Ｖから略２Ｖに降下し、Ｄ部のように、ゲート・カソード間電圧Ｖｇｋ２が略２Ｖから略３Ｖに上昇している。なお、ゲート・カソード間電圧Ｖｇｋ１，Ｖｇｋ２の波形の近傍には（０Ｖ）としてグランド電位が注記されている。

時刻Ｔ２において、発光サイリスタ２１２の点灯指令のためにストローブ信号ＳＴＢ−Ｎが発生して、Ｅ部に示すように、ストローブ信号ＳＴＢ−Ｎが“Ｌ”レベルに遷移し、Ｆ部に示すように、アノード電流Ｉａが立ち上がり遷移する。図２１−１で説明したように、発光サイリスタ２１２のターンオン過程において、アノードから注入されたアノード電流Ｉａがゲートから流出することでゲート電流Ｉｇとなり、これにより発光サイリスタ２１２がオン状態に遷移する。

アノード電流Ｉａの立ち上がり波形で、ハッチングされたＨ部に相当するものがゲート電流Ｉｇ１となり、Ｇ部で示すゲート電流Ｉｇ１となる。このゲート電流Ｉｇ１が流入することで、バッファ１６２の出力電圧Ｖｇｋ１は、Ｉ部に示すように僅かに上昇するものの、発光サイリスタ２１２がターンオンするのに従い、このゲート電圧Ｖｇｋ１はサイリスタ自身による駆動能力によって電圧が低下して、Ｋ部に示すように略０．２Ｖまで低下する。なお、前記０．２Ｖは、図２１−２で説明したＮＰＮＴｒ２２１のコレクタ・エミッタ間の飽和電圧Ｖｃｅ（ｓａｔ）に相当するものである。

この時、前記ゲート電流Ｉｇ１は、発光サイリスタ２１２をターンオンさせて発光させる。しかし、発光サイリスタ２１１のゲート電圧Ｖｇｋ２は、略３Ｖの“Ｈ”レベルとなっていて、アノードからゲートに至るゲート電流Ｉｇ２を生じない。この結果、発光サイリスタ２１１は、非点灯のままとすることができる。

時刻Ｔ３において、印刷駆動信号ＳＴＢ−Ｎが“Ｈ”レベルとなる（Ｌ部）。これにより、アノード電流Ｉａは立ち下げられて、Ｍ部のように減少していく。このアノード電流Ｉａが、発光サイリスタ２１１，２２２の特性により決まる保持電流以下となると、発光サイリスタ２１２はターンオフして、このアノード電圧の上昇に伴ってゲート電流Ｉｇ１を生じる（Ｎ部）。Ｎ部のゲート電流Ｉｇ１は、前記Ｏ部のアノード電流Ｉａにより生じたものであり、ハッチングにて示すＯ部の電流に相当するものである。Ｎ部のゲート電流Ｉｇ１が消滅するに従い、発光サイリスタ２１２はオフして、このゲート・カソード間電圧Ｖｇｋ１が上昇して、Ｐ部で示すように、バッファ１６２自身の“Ｌ”レベル出力電圧ＶｏＬである略２Ｖの電圧となる。

時刻Ｔ４において、Ｑ部に示すようにラッチ信号ＬＯＡＤが入力され、切り替え指令信号Ｓ１Ｎが“Ｈ”レベル、Ｓ２Ｎが“Ｌ”レベルへと遷移する（Ｒ部）。これに伴い、ゲート駆動信号Ｇ１，Ｇ２も“Ｈ”，“Ｌ”となるが、前述したようにバッファ１６２の“Ｈ”レベル出力電圧ＶｏＨは、Ｓ部に示すように略３Ｖであって、電源電圧ＶＤＤまでは上昇しない。又、Ｔ部に示すように、ゲート・カソード間電圧Ｖｇｋ２は、略２Ｖにまで低下していく。

時刻Ｔ５において、Ｕ部に示すように印刷駆動信号ＳＴＢ−Ｎが“Ｌ”レベルへ遷移し、再びアノード電流Ｉａを生じて、Ｖ部に示すように電流波形が立ち上がる。図２１−１で説明したように、発光サイリスタ２１１のターンオン過程において、アノードから注入された電流がゲートから流出することでゲート電流Ｉｇ２となり、これにより発光サイリスタ２１１がオン状態へ遷移する。

アノード電流Ｉａの立ち上がり波形でハッチングされたＸ部に相当するものが、発光サイリスタ２１１のゲート電流Ｉｇ２となり、Ｗ部で示す電流波形を生じる。ゲート電流Ｉｇ２が流入することで、バッファ１６３の出力電圧Ｖｇｋ２は、Ｙ部に示すように僅かに上昇するものの、発光サイリスタ２１１がターンオンするのに従い、このゲート電圧Ｖｇｋ２が低下して、Ｚ部に示すように略０．２Ｖにまで低下する。なお、前記０．２Ｖは、図２１−２で説明したＮＰＮＴｒ２２２のコレクタ・エミッタ間の飽和電圧Ｖｃｅ（ｓａｔ）に相当するものである。

この時、ゲート電流Ｉｇ２は、発光サイリスタ２１１をターンオンさせて発光させる。しかし、発光サイリスタ２１２のゲート電圧Ｖｇｋ１は、略３Ｖの“Ｈ”レベルとなっていて、アノードからゲートに至るゲート電流Ｉｇ１を生じない。この結果、発光サイリスタ２１２は、非点灯のままとすることができる。その後、時刻Ｔ６において、印刷駆動信号ＳＴＢ−Ｎが“Ｈ”レベルへ遷移し、以後の点灯動作が行われる。

このように、図２２−１及び図２２−２で示す発光サイリスタ２１２，２１１は、ゲート駆動信号Ｇ１，Ｇ２を“Ｈ”，“Ｌ”レベルに切り替えることによって点灯されるべき発光サイリスタ２１２又は２１１が選択され、他方の発光サイリスタ２１１又は２１２は非点灯とすることができる。例えば、図２２−２のＥ部の印刷駆動信号ＳＴＢ−Ｎにおいては、発光サイリスタ２１２が点灯されて発光サイリスク２１１が非点灯となり、Ｕ部の印刷駆動信号ＳＴＢ−Ｎにおいては、発光サイリスタ２１１が点灯されて発光サイリスタ２１２が非点灯となる。

以上のように、発光サイリスタ２１１，２１２を点灯する場合には、アノード電流Ｉａにより駆動され、発光出力はアノード電流値により定まるので、点灯する必要の無い場合には、アノード電流Ｉａをゼロとすればよく、そのためには印刷データ信号ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０（図１６のＵ部、Ｖ部）をオフ設定することになる。

（実施例１の変形例１）
図２３は、図１のゲート駆動用バッファ１６２の変形例１を示すゲート駆動用バッファ１６２Ｂの回路図であり、図１中の要素と共通の要素には共通の符号が付されている。

この変形例１のゲート駆動用バッファ１６２Ｂは、“Ｈ”レベル出力電圧ＶｏＨを電源電圧ＶＤＤよりも降下させる働きをするＰＭＯＳ４０６を図１の出力端子ＯＵＴ側から、ＶＤＤ端子側に移動させたものである。即ち、バッファ１６２Ｂにおいて、ＰＭＯＳ４０６は、ソースがＶＤＤ端子に接続され、ゲート及びドレインがＰＭＯＳ４０３のソースに接続されている。ＰＭＯＳ４０３のドレインは、出力端子ＯＵＴに接続されている。その他の構成は、図１と同様である。

次に、図２３のバッファ１６２Ｂの動作を説明する。
例えば、バッファ１６２Ｂの入力端子ＩＮが“Ｌ”レベル（略０Ｖ）である時、インバータ４０１の出力端子側ノードＮ４０１は“Ｈ”レベル（略５Ｖ）、インバータ４０２の出力端子側ノードＮ４０２は“Ｌ”レベル（略０Ｖ）である。この時、ＰＭＯＳ４０３はオフ、ＰＭＯＳ４０４はオンとなって、出力端子ＯＵＴを“Ｌ”レベル出力電圧ＶｏＬにまで低下させる。この時の電圧ＶｏＬは、ＰＭＯＳ４０４のゲート・ソース間電圧Ｖｇｓに相当し、この電圧Ｖｇｓはその閾値電圧Ｖｔに応じて定まるものであって、典型例では略２Ｖである。

又、バッファ１６２Ｂの入力端子ＩＮが“Ｈ”レベル（略５Ｖ）である時、インバータ４０１の出力端子側ノードＮ４０１は“Ｌ”レベル（略０Ｖ）、インバータ４０２の出力端子側ノードＮ４０２は“Ｈ”レベル（略５Ｖ）である。この時、ＰＭＯＳ４０４はオフとなる一方で、ＰＭＯＳ４０３はオンとなって、ＰＭＯＳ４０６のゲート電圧を引き下げることで、このＰＭＯＳ４０６もオンし、出力端子ＯＵＴが“Ｈ”レベル出力電圧ＶｏＨにまで上昇する。この時の電圧ＶｏＨは、電源電圧ＶＤＤ（略５Ｖ）からＰＭＯＳ４０６のゲート・ソース間電圧Ｖｇｓを減じた（ＶＤＤ−Ｖｇｓ）に相当するものである。前記電圧Ｖｇｓは、ＰＭＯＳの閾値電圧Ｖｔに応じて定まるものであって、典型例では略２Ｖである。そのため、電圧ＶｏＨは略３Ｖとなる。

（実施例１の変形例２）
図２４は、図１のゲート駆動用バッファ１６２の変形例２を示すゲート駆動用バッファ１６２Ｃの回路図であり、図１中の要素と共通の要素には共通の符号が付されている。

この変形例２のゲート駆動用バッファ１６２Ｃは、“Ｈ”レベル出力電圧ＶｏＨを電源電圧ＶＤＤよりも降下させる働きを第１スイッチ素子（例えば、ＮＭＯＳ）４０７により行うものである。

即ち、バッファ１６２Ｃは、ＮＭＯＳ４０７及び第２スイッチ素子（例えば、ＰＭＯＳ）４０４を有し、これらのＮＭＯＳ４０７及びＰＭＯＳ４０４のゲートが、入力端子ＩＮに接続されている。ＮＭＯＳ４０７は、ドレインがＶＤＤ端子に接続され、ソースが出力端子ＯＵＴ及びＰＭＯＳ４０４のソースに接続されている。ＰＭＯＳ４０４のドレインは、グランドＧＮＤに接続されている。

次に、図２４のバッファ１６２Ｃの動作を説明する。
例えば、バッファ１６２Ｃの入力端子ＩＮが“Ｌ”レベル（略０Ｖ）である時、ＰＭＯＳ４０４はオンとなって、出力端子ＯＵＴの電圧をＶｏＬ電位にまで低下させる。この時のＶｏＬ電位は、ＰＭＯＳ４０４のゲート・ソース間電圧Ｖｇｓに相当し、この閾値電圧Ｖｔに応じて定まるものであって、典型例では略２Ｖである。

又、バッファ１６２Ｃの入力端子ＩＮが“Ｈ”レベル（略５Ｖ）である時、ＮＭＯＳ４０７はオンとなって、出力端子ＯＵＴの電圧をＶｏＨ電位にまで上昇させる。この時のＶｏＨ電位は、電源電圧ＶＤＤ（略５Ｖ）からＮＭＯＳ４０７のゲート・ソース間電圧Ｖｇｓを減じた（ＶＤＤ−Ｖｇｓ）に相当しており、その電圧ＶｇｓはＮＭＯＳ４０７の閾値電圧に応じて定まるものであって、典型例では略２Ｖである。そのため、前記ＶｏＨ電位は、略３Ｖとなる。

このように、図２３のバッファ１６２Ｂ、及び図２４のバッファ１６２Ｃは、図１のバッファ１６２と同様の働きをしており、“Ｌ”レベル出力電圧ＶｏＬを０Ｖよりも高く、“Ｈ”レベル出力電圧ＶｏＨを電源電圧ＶＤＤ５Ｖよりも低い値に設定することができる。これにより、発光サイリスタ２１０がターンオンした後には、このゲート電流Ｉｇを略ゼロとし、発光サイリスタ２１０のオフ時においては、ゲート・カソード間に印加される電圧を発光サイリスタ２１０の破壊電圧以内にすることができるのである。

（実施例１の効果）
本実施例１及びこの変形例１、２のゲート駆動用バッファ１６２，１６２Ｂ，１６２Ｃ，１６３、及びこのバッファ１６２，１６２Ｂ，１６２Ｃ，１６３を有するドライバＩＣ１００及び光プリントヘッド１３によれば、次のような効果がある。

ドライバＩＣ１００の時分割駆動において、点灯対象となる発光サイリスタ２１０のゲートは“Ｌ”レベルとされ、非点灯とされる発光サイリスタ２１０のゲートは“Ｈ”レベルとされる。一般に、ドライバＩＣ１００はＣＭＯＳプロセスを用いて製造されており、この電源電圧ＶＤＤは５Ｖである。比較例の図１５のようなゲート駆動用バッファ１６２Ａにおいては、前記“Ｈ”レベルは電源電圧ＶＤＤに略等しい５Ｖであるが、発光サイリスタ２１０においては耐圧が７Ｖ程度しか確保することができず、耐圧が十分でないため、前記“Ｈ”レベル印加電圧により発光サイリスタ２１０が破壊されてしまうことがあった。

これに対し、本実施例１の構成を備える図１のゲート駆動用バッファ１６２や、変形例１である図２３のゲート駆動用バッファ１６２Ｂ、あるいは、変形例２である図２４のゲート駆動用バッファ１６２Ｃにおいては、前記“Ｈ”レベルを電源電圧ＶＤＤの５Ｖよりも低い値とすることができ、非点灯状態の発光サイリスタ２１０のゲート・カソード間電圧を発光サイリスタ自身の耐圧値以内にすることができ、素子破壊を未然に防止することができる。

更に、本実施例１及びこの変形例１，２の画像形成装置１によれば、ドライバＩＣ１００を有する光プリントヘッド１３を採用するため、スペース効率及び光取り出し効率に優れた高品質の画像形成装置（プリンタ、複写機、ファクシミリ装置、複合機等）を提供することができる。即ち、光プリントヘッド１３を用いることにより、上述したフルカラーの画像形成装置１に限らず、モノクロ、マルチカラーの画像形成装置においても効果が得られるが、特に露光装置を数多く必要とするフルカラーの画像形成装置において一層大きな効果が得られる。

（実施例２のゲート駆動用バッファの構成）
図２５（ａ）〜（ｃ）は、本発明の実施例２におけるゲート駆動用バッファの構成を示す図であり、同図（ａ）は回路図、同図（ｂ）は同図（ａ）中のＮＰＮＴｒの構成を示す平面図、及び同図（ｃ）は同図（ｂ）の断面図である。この図２５（ａ）〜（ｃ）において、実施例１のゲート駆動用バッファ１６２を示す図１中の要素と共通の要素には共通の符号が付されている。

図２５（ａ）において、本実施例２のゲート駆動用バッファ１６２Ｄは、実施例１と同様の第２スイッチ素子（例えば、ＰＭＯＳ）４０４と、実施例１のＰＭＯＳ４０３に対応する第１スイッチ素子（例えば、ＮＰＮＴｒ）４０８とを有している。ＮＰＮＴｒ４０８のゲート及びＰＭＯＳ４０４のゲートは、入力端子ＩＮに接続されている。ＮＰＮＴｒ４０８は、コレクタがＶＤＤ端子に接続され、エミッタが出力端子ＯＵＴ及びＰＭＯＳ４０４のソースに接続されている。ＰＭＯＳ４０４のドレインは、グランドＧＮＤに接続されている。

図２５（ｂ）、（ｃ）において、ＮＰＮＴｒ４０８は、例えば、シリコン基材によるＰ型半導体基板４０８ａ中に形成されたＮウェル領域４０８ｂ、Ｐウェル領域４０８ｃ、及びＮ型領域４０８ｄにより構成されている。ここで、Ｎウェル領域４０８ｂは、Ｐ型半導体基板４０８ａの所定部にＮ型不純物を島状に拡散して形成されている。Ｐウェル領域４０８ｃは、Ｎウェル領域４０８ｂ内にＰ型不純物を島状に拡散して形成されている。更に、Ｎ型領域４０８ｄは、Ｐウェル領域４０８ｃ内にＮ型不純物を拡散して形成されている。

図２５（ｃ）に示すように、Ｎウェル領域４０８ｂ、Ｐウェル領域４０８ｃ、及びＮ型領域４０８ｄは、ＮＰＮの３層構造となっている。図２５（ｃ）においては図示を省略しているが、Ｎウェル領域４０８ｂ、Ｐウェル領域４０８ｃ、及びＮ型領域４０８ｄの各領域内に電極を接続し、Ｎウェル領域４０８ｂをコレクタ、Ｐウェル領域４０８Ｃをベース、Ｎ型領域４０８ｄをエミッタとするＮＰＮＴｒ４０８が構成されている。

（実施例２のゲート駆動用バッファの動作）
図２５のゲート駆動用バッファ１６２Ｄにおいて、入力端子ＩＮが“Ｌ”レベル（略０Ｖ）である時、ＰＭＯＳ４０４はオンとなって、出力端子ＯＵＴを“Ｌ”レベル出力電圧ＶｏＬにまで低下させる。この時の電圧ＶｏＬは、ＰＭＯＳ４０４のゲート・ソース間電圧Ｖｇｓに相当し、その閾値電圧Ｖｔに応じて定まるものであって、典型例では略２Ｖである。

又、入力端子ＩＮが“Ｈ”レベル（略５Ｖ）である時、ＮＰＮＴｒ４０８はオンとなって、出力端子ＯＵＴを“Ｈ”レベル出力電圧ＶｏＨにまで上昇させる。この時の電圧ＶｏＨは、電源電圧ＶＤＤ（略５Ｖ）からＮＰＮＴｒ４０８のベース・エミッタ間電圧Ｖｂｅを減じた（ＶＤＤ−Ｖｂｅ）に相当しており、その電圧Ｖｂｅは典型的な例では約０、６Ｖである。そのため、電圧ＶｏＨは略４．４Ｖとなる。

このように、本実施例２のバッファ１６２Ｄでは、図１に示す実施例１のバッファ１６２と同様の働きをしており、“Ｌ”レベル出力電圧ＶｏＬを０Ｖよりも高く、“Ｈ”レベル出力電圧ＶｏＨを電源電圧ＶＤＤ５Ｖよりも低い値に設定することができる。そのため、図６中の発光サイリスタ２１０がターンオンした後には、そのゲート電流を略ゼロとし、発光サイリスタ２１０のオフ時においては、ゲート・カソード間に印加される電圧をこの発光サイリスタ２１０の破壊電圧以内にすることができる。

（駆動波形の説明）
図２６は、例えば図２５のゲート駆動用バッファ１６２Ｄを２個用いて図２２−１に示す２個隣接した発光サイリスタ２１１，２１２を動作させる時のタイムチャートであり、実施例１を示す図２２−２中の要素と共通の要素には共通の符号が付されている。

この図２６では、実施例１の図２２−２と同様に、発光サイリスタ２１１，２２２を時分割に駆動する状況が示されている。本実施例２の図２６が実施例１の図２２−２と異なる点は、実施例１では発光サイリスタ２１２，２１１のゲート・カソード間電圧Ｖｇｋ１，Ｖｈｇｋ２の最大レベルが３Ｖであるのに対し、本実施例２ではそのゲート・カソード間電圧Ｖｇｋ１，Ｖｇｋ２の最大レベルが４．４Ｖになっている点のみである。

図２６において、主走査同期信号ＨＳＹＮＣ−ＮがドライバＩＣ１００に入力されることで、初期状態に設定され、切り替え指令信号Ｓ１Ｎが“Ｈ”、Ｓ２Ｎが“Ｌ”となっており、これらの切り替え指令信号Ｓ１Ｎ，Ｓ２Ｎが図２２−１のバッファ１６２，１６３に入力されることで、これらのバッファ１６２，１６３から出力されるゲート駆動信号Ｇ１が“Ｈ”、Ｇ２が“Ｌ”にそれぞれ設定される。

この時のゲート駆動信号Ｇ１，Ｇ２の電位であるが、前述したように図２５の構成においては、“Ｈ”レベル出力電圧ＶｏＨは、電源電圧ＶＤＤからＮＰＮＴｒ４０８のベース・エミッタ間電圧Ｖｂｅを減じた（ＶＤＤ−Ｖｂｅ）電位であり、“Ｌ”レベル出力電圧ＶｏＬは、ＰＭＯＳ４０４のゲート・ソース間電圧Ｖｇｓに相当するものである。

ゲート・ソース間電圧Ｖｇｓは、閾値電圧Ｖｔより僅かに大きな値をとり、ＰＭＯＳ４０４のゲート長やゲート幅、ソースとサブストレートの間の基板バイアス電圧を調整することで変化させることが可能であって、概略設計例として電源電圧ＶＤＤ＝５Ｖ、Ｖｂｅ＝０．６Ｖ、Ｖｇｓ＝２Ｖとする時、“Ｈ”レベル出力電圧ＶｏＨ＝４．４Ｖ、“Ｌ”レベル出力電圧ＶｏＬ＝２Ｖであり、これらの値が数値例として図２６中に図示されている。

図２６の時刻Ｔ１において、Ａ部で示すように、ラッチ信号ＬＯＡＤが入力されると、Ｂ部に示すように、切り替え指令信号Ｓ１Ｎが“Ｌ”レベル出力電圧ＶｏＬに、Ｓ２Ｎが“Ｈ”レベルに遷移する。これにより、Ｃ部に示すように、ゲート・カソード間電圧Ｖｇｋ１の波形は、略４．４Ｖから略２Ｖに降下し、Ｄ部のように、ゲート・カソード間電圧Ｖｇｋ２が略２Ｖから略４．４Ｖに上昇している。なお、ゲート・カソード間電圧Ｖｇｋ１，Ｖｇｋ２の波形の近傍には（０Ｖ）としてグランド電位が注記されている。

時刻Ｔ２において、図２２−１の発光サイリスタ２１２の点灯指令のためにストローブ信号ＳＴＢ−Ｎが発生して、Ｅ部に示すように、ストローブ信号ＳＴＢ−Ｎが“Ｌ”レベルに遷移し、Ｆ部に示すように、アノード電流Ｉａが立ち上がり遷移する。図２１−１で説明したように、発光サイリスタ２１２のターンオン過程において、アノードから注入されたアノード電流Ｉａがゲートから流出することでゲート電流Ｉｇとなり、これにより発光サイリスタ２１２がオン状態に遷移する。

アノード電流Ｉａの立ち上がり波形で、ハッチングされたＨ部に相当するものがゲート電流Ｉｇ１となり、Ｇ部で示すゲート電流Ｉｇ１となる。このゲート電流Ｉｇ１が流入することで、図２２−１のバッファ１６２の出力電圧Ｖｇｋ１は、Ｉ部に示すように僅かに上昇するものの、発光サイリスタ２１２がターンオンするのに従い、このゲート電圧Ｖｇｋ１が低下して、Ｋ部に示すように略０．２Ｖまで低下する。なお、前記０．２Ｖは、図２１−２で説明したＮＰＮＴｒ２２２のコレクタ・エミッタ間の飽和電圧Ｖｃｅ（ｓａｔ）に相当するものである。

この時、前記ゲート電流Ｉｇ１は、図２２−１の発光サイリスタ２１２をターンオンさせて点灯させる。しかし、発光サイリスタ２１１のゲート電圧Ｖｇｋ２は、略４．４Ｖの“Ｈ”レベルとなっていて、アノードからゲートに至るゲート電流Ｉｇ２を生じない。この結果、発光サイリスタ２１１は、非点灯のままとすることができる。

時刻Ｔ３において、印刷駆動信号ＳＴＢ−Ｎが“Ｈ”レベルとなる（Ｌ部）。これにより、アノード電流Ｉａは立ち下げられて、Ｍ部のように減少していく。このアノード電流Ｉａが、発光サイリスタ２１１，２１２の特性により決まる保持電流以下となると、発光サイリスタ２１２はターンオフして、このアノード電圧の上昇に伴ってゲート電流Ｉｇ１を生じる（Ｎ部）。Ｎ部のゲート電流Ｉｇ１は、前記Ｏ部のアノード電流Ｉａにより生じたものであり、ハッチングにて示すＯ部の電流に相当するものである。Ｎ部のゲート電流Ｉｇ１が消滅するに従い、発光サイリスタ２１２はオフして、このゲート・カソード間電圧Ｖｇｋ１が上昇して、Ｐ部で示すように、バッファ１６２自身の“Ｌ”レベル出力電圧ＶｏＬである略２Ｖの電位となる。

時刻Ｔ４において、Ｑ部に示すようにラッチ信号ＬＯＡＤが入力され、切り替え指令信号Ｓ１Ｎが“Ｈ”レベル、Ｓ２Ｎが“Ｌ”レベルへと遷移する（Ｒ部）。これに伴い、ゲート駆動信号Ｇ１，Ｇ２も“Ｈ”，“Ｌ”となるが、前述したようにバッファ１６２の“Ｈ”レベル出力電圧ＶｏＨは、Ｓ部に示すように略４．４Ｖであって、電源電圧ＶＤＤまでは上昇しない。又、Ｔ部に示すように、ゲート・カソード間電圧Ｖｇｋ２は、略２Ｖにまで低下していく。

時刻Ｔ５において、Ｕ部に示すように印刷駆動信号ＳＴＢ−Ｎが“Ｌ”レベルへ遷移し、再びアノード電流Ｉａを生じて、Ｖ部に示すように電流波形が立ち上がる。図２１−１で説明したように、発光サイリスタ２１１のターンオン過程において、アノードから注入された電流がゲートから流出することでゲート電流Ｉｇ２となり、これにより発光サイリスタ２１１がオン状態へ遷移する。

アノード電流Ｉａの立ち上がり波形でハッチングされたＸ部に相当するものが、発光サイリスタ２１１のゲート電流Ｉｇ２となり、Ｗ部で示す電流波形を生じる。ゲート電流Ｉｇ２が流入することで、バッファ１６３の出力電圧Ｖｇｋ２は、Ｙ部に示すように僅かに上昇するものの、発光サイリスタ２１１がターンオンするのに従い、このゲート電圧Ｖｇｋ２が低下して、Ｚ部に示すように略０．２Ｖにまで低下する。なお、前記０．２Ｖは、図２１−２で説明したＮＰＮＴｒ２２２のコレクタ・エミッタ間の飽和電圧Ｖｃｅ（ｓａｔ）に相当するものである。

この時、ゲート電流Ｉｇ２は、発光サイリスタ２１１をターンオンさせて点灯させる。しかし、発光サイリスタ２１２のゲート電圧Ｖｇｋ１は、略４．４Ｖの“Ｈ”レベルとなっていて、アノードからゲートに至るゲート電流Ｉｇ１を生じない。この結果、発光サイリスタ２１２は、非点灯のままとすることができる。その後、時刻Ｔ６において、印刷駆動信号ＳＴＢ−Ｎが“Ｈ”レベルへ遷移し、以後の点灯動作が行われる。

このように、図２２−１で示す発光サイリスタ２１２，２１１は、ゲート駆動信号Ｇ１，Ｇ２を“Ｈ”，“Ｌ”レベルに切り替えることによって点灯されるべき発光サイリスタ２１２又は２１１が選択され、他方の発光サイリスタ２１１又は２１２は非点灯とすることができる。例えば、図２６のＥ部の印刷駆動信号ＳＴＢ−Ｎにおいては、発光サイリスタ２１２が点灯されて発光サイリスク２１１が非点灯となり、Ｕ部の印刷駆動信号ＳＴＢ−Ｎにおいては、発光サイリスタ２１１が点灯されて発光サイリスタ２１２が非点灯となる。

以上のように、図２２−１の発光サイリスタ２１２，２１１を点灯する場合には、アノード電流Ｉａにより駆動され、発光出力はアノード電流値により定まるので、点灯する必要の無い場合には、アノード電流Ｉａをゼロとすればよく、そのためには印刷データ信号ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０（図１６のＵ部、Ｖ部）をオフ設定することになる。

（実施例２の変形例１）
図２７は、図２５のゲート駆動用バッファ１６２Ｄの変形例１を示すゲート駆動用バッファ１６２Ｅの回路図であり、図２３及び図２５中の要素と共通の要素には共通の符号が付されている。

この変形例１のゲート駆動用バッファ１６２Ｅは、“Ｈ”レベル出力電圧ＶｏＨを電源電圧ＶＤＤよりも降下させる働きをするＮＰＮＴｒに代えて、ダイオード４０９を設けたものである。即ち、本変形例１のゲート駆動用バッファ１６２Ｅは、図１のバッファ１６２の変形例１を示す図２３のバッファ１６２ＢにおけるＰＭＯＳ４０６に代えて、ダイオード４０９を設けた構成になっている。

入力端子ＩＮは、インバータ４０１及びタイミング調整回路４０５を介して、第１スイッチ素子（例えば、ＰＭＯＳ）４０３のゲートに接続されている。ＶＤＤ端子は、ダイオード４０９のアノードに接続され、このダイオード４０９のカソードが、ＰＭＯＳ４０３を介して出力端子ＯＵＴに接続されている。更に、インバータ４０１の出力端子側ノードＮ４０１は、インバータ４０２を介して、第２スイッチ素子（例えば、ＰＭＯＳ）４０４のゲートに接続されている。出力端子ＯＵＴは、ＰＭＯＳ４０４を介して、グランドＧＮＤに接続されている。

タイミング調整回路４０５は、ＮＭＯＳ４０５ａ及びＰＭＯＳ４０５ｂからなるアナログスイッチにより構成されている。このタイミング調整回路４０５を設ける目的は、図１のバッファ１６２と同様に、インバータ４０１の出力端子側ノードＮ４０１からタイミング調整回路４０５の出力端子側ノードＮ４０５の信号波形の遅延時間を、インバータ４０２の遅延時間と略等しくすることである。このようにすることで、ＰＭＯＳ４０３とＰＭＯＳ４０４の切り替わり時刻を略等しくすることができ、ＶＤＤ端子及びグランドＧＮＤ間に流れる貫通電流による誤動作を未然に防止できる効果が得られる。その他の構成は、図１及び図２３と同様である。

次に、図２７のバッファ１６２Ｅの動作を説明する。
例えば、バッファ１６２Ｅの入力端子ＩＮが“Ｌ”レベル（略０Ｖ）である時、インバータ４０１の出力端子側ノードＮ４０１は“Ｈ”レベル（略５Ｖ）、インバータ４０２の出力端子側ノードＮ４０２は“Ｌ”レベル（略０Ｖ）である。この時、ＰＭＯＳ４０３はオフ、ＰＭＯＳ４０４はオンとなって、出力端子ＯＵＴを“Ｌ”レベル出力電圧ＶｏＬにまで低下させる。この時の電圧ＶｏＬは、ＰＭＯＳ４０４のゲート・ソース間電圧Ｖｇｓに相当し、この電圧Ｖｇｓはその閾値電圧Ｖｔに応じて定まるものであって、典型例では略２Ｖである。

又、バッファ１６２Ｅの入力端子ＩＮが“Ｈ”レベル（略５Ｖ）である時、インバータ４０１の出力端子側ノードＮ４０１は“Ｌ”レベル（略０Ｖ）、インバータ４０２の出力端子側ノードＮ４０２は“Ｈ”レベル（略５Ｖ）である。この時、ＰＭＯＳ４０４はオフとなる一方で、ＰＭＯＳ４０３はオンとなって、出力端子ＯＵＴを“Ｈ”レベル出力電圧ＶｏＨにまで上昇させる。この時の電圧ＶｏＨは、電源電圧ＶＤＤ（略５Ｖ）からダイオード４０９の順電圧Ｖｆを減じた（ＶＤＤ−Ｖｆ）に相当しており、順電圧Ｖｆの典型例では略０．６Ｖである。そのため、電圧ＶｏＨは略４．４Ｖとなる。

（実施例２の変形例２）
図２８は、図２５のゲート駆動用バッファ１６２Ｄの変形例２を示すゲート駆動用バッファ１６２Ｆの回路図であり、変形例１のバッファ１６２Ｅを示す図２７中の要素と共通の要素には共通の符号が付されている。

この変形例２のゲート駆動用バッファ１６２Ｆは、“Ｈ”レベル出力電圧ＶｏＨを電源電圧ＶＤＤよりも降下させる働きをする変形例１のダイオード４０９の接続位置を、ＶＤＤ端子側から出力端子ＯＵＴ側に移動したものである。

即ち、ＶＤＤ端子は、第１スイッチ素子（例えば、ＰＭＯＳ）４０３のソース・ドレインを介して、ダイオード４０９のアノードに接続され、このダイオード４０９のカソードが、出力端子ＯＵＴ及び第２スイッチ素子（例えば、ＰＭＯＳ）４０４のソース・ドレインを介してグランドＧＮＤに接続されている。その他の構成は、変形例１と同様である。

次に、図２８のバッファ１６２Ｆの動作を説明する。
例えば、バッファ１６２Ｆの入力端子ＩＮが“Ｌ”レベル（略０Ｖ）である時、インバータ４０１の出力端子側ノードＮ４０１は“Ｈ”レベル（略５Ｖ）、インバータ４０２の出力端子側ノードＮ４０２は“Ｌ”レベル（略０Ｖ）である。この時、ＰＭＯＳ４０３はオフ、ＰＭＯＳ４０４はオンとなって、出力端子ＯＵＴを“Ｌ”レベル出力電圧ＶｏＬにまで低下させる。この時の電圧ＶｏＬは、ＰＭＯＳ４０４のゲート・ソース間電圧Ｖｇｓに相当し、この電圧Ｖｇｓはその閾値電圧Ｖｔに応じて定まるものであって、典型例では略２Ｖである。

又、バッファ１６２Ｆの入力端子ＩＮが“Ｈ”レベル（略５Ｖ）である時、インバータ４０１の出力端子側ノードＮ４０１は“Ｌ”レベル（略０Ｖ）、インバータ４０２の出力端子側ノードＮ４０２は“Ｈ”レベル（略５Ｖ）である。この時、ＰＭＯＳ４０４はオフとなる一方で、ＰＭＯＳ４０３はオンとなって、出力端子ＯＵＴを“Ｈ”レベル出力電圧ＶｏＨにまで上昇させる。この時の電圧ＶｏＨは、電源電圧ＶＤＤ（略５Ｖ）からダイオード４０９の順電圧Ｖｆを減じた（ＶＤＤ−Ｖｆ）に相当しており、順電圧Ｖｆの典型例では略０．６Ｖである。そのため、電圧ＶｏＨは略４．４Ｖとなる。

このように、図２５、図２７、図２８のゲート駆動用バッファ１６２Ｄ，１６２Ｅ，１６２Ｆは、図１のバッファ１６２と同様の働きをしており、“Ｌ”レベル出力電圧ＶｏＬを０Ｖよりも高く、“Ｈ”レベル出力電圧ＶｏＨを電源電圧ＶＤＤ５Ｖよりも低い値に設定することができる。

これにより、発光サイリスタ２１０がターンオンした後には、そのゲート電流Ｉｇを略ゼロとし、発光サイリスタ２１０のオフ時においては、ゲート・カソード間に印加される電圧を発光サイリスタ２１０の破壊電圧以内にすることができるのである。

（実施例２の効果）
本実施例２及びこの変形例１、２のゲート駆動用バッファ１６２Ｄ，１６２Ｅ，１６２Ｆ，１６３、及びこのバッファ１６２Ｄ，１６２Ｅ，１６２Ｆ，１６３を有するドライバＩＣ１００及び光プリントヘッド１３によれば、実施例１と同様に、次のような効果がある。

本実施例２及びこの変形例１、２のゲート駆動用バッファ１６２Ｄ，１６２Ｅ，１６２Ｄにおいては、前記“Ｈ”レベルを電源電圧ＶＤＤの５Ｖよりも低い値とすることができ、非点灯状態の発光サイリスタ２１０のゲート・カソード間電圧を発光サイリスタ自身の耐圧値以内にすることができ、素子破壊を未然に防止することができる。

更に、本実施例２及びこの変形例１，２の画像形成装置１によれば、ドライバＩＣ１００を有する光プリントヘッド１３を採用するため、スペース効率及び光取り出し効率に優れた高品質の画像形成装置（プリンタ、複写機、ファクシミリ装置、複合機等）を提供することができる。即ち、光プリントヘッド１３を用いることにより、上述したフルカラーの画像形成装置１に限らず、モノクロ、マルチカラーの画像形成装置においても効果が得られるが、特に露光装置を数多く必要とするフルカラーの画像形成装置において一層大きな効果が得られる。

（実施例の他の変形例）
本発明は、上記実施例１、２やこれらの変形例に限定されず、その他の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）〜（ｃ）のようなものがある。

（ａ） 発光サイリスタ２１０が光源として用いられる発光素子に適用した場合について説明したが、本発明はこれに限らず、他の被駆動素子（例えば、ＬＥＤ、有機ＥＬ素子、発熱抵抗体等）への電圧印加制御を行う場合にも適用可能である。例えば、有機ＥＬ素子のアレイで構成される有機ＥＬヘッドを供えたプリンタや、発熱抵抗体の列で構成されるサーマルプリンタ等において利用することができる。更に、表示素子、例えば、列状あるいはマトリクス状に配列された表示素子の駆動にも適用可能である。

（ｂ） 本発明は、３端子構造を備えた発光サイリスタ２１０等の被駆動素子に限らず、第１と第２の２個のゲート端子を備えた４端子サイリスタＳＣＳ（Ｓｉｌｉｃｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏｎｔｒｏｌｌｅｄ Ｓｗｉｔｃｈ）を駆動する場合にも適用可能である。

（ｃ） 本発明の趣旨及び技術思想を考察して明らかなように、本発明は同一構成要素の連続的配置からなる被駆動素子列のドライバに限定されるものではなく、複数若しくは単数の駆動端子出力を備えた任意形状のＩＣチップや、これらを搭載してなるユニット装置等に広く応用することが可能である。

１ 画像形成装置
１３ 光プリントヘッド
１００，１００−１，１００−２ ドライバＩＣ
１１０ シフトレジスタ
１２０ セレクタ
１３０ ラッチ回路部
１４１，１４２ 制御回路
１５０ メモリ回路部
１６０ マルチプレクサ部
１６２，１６２Ａ，１６２Ｂ，１６２Ｃ，１６２Ｄ，１６２Ｅ，１６２Ｆ，１６３
ゲート駆動用バッファ
１７０ 制御電圧発生回路
１８０ ドライバ部
１８１，１８１−１〜１８１−９６ ドライバ
２００，２００−１，２００−２ 発光サイリスタアレイ
２１０，２１１，２１２ 発光サイリスタ
２２０−１，２２０−２ 共通母線

Claims (10)

1. 第１端子と、固定電位ノードに接続された第２端子と、前記第１端子及び前記第２端子間の導通状態を制御する制御端子と、を有する発光素子と、
   前記第１端子に接続された第１駆動部と、前記制御端子に接続された第２駆動部と、を備え、前記発光素子を駆動する駆動回路と、
   を有する駆動装置であって、
   前記第２駆動部は、
   前記制御端子に接続された出力端子と、
   電源と前記出力端子との間に直列に接続された第１ＰチャネルＭＯＳトランジスタ及び降圧回路と、
   前記出力端子とグランドとの間に接続された第２ＰチャネルＭＯＳトランジスタと、
   を有することを特徴とする駆動装置。
2. 第１端子と、固定電位ノードに接続された第２端子と、前記第１端子及び前記第２端子間の導通状態を制御する制御端子と、を有する発光素子が複数配列され、前記複数の発光素子が、隣接する前記発光素子からなる複数の発光素子群をなしている発光素子アレイと、
   前記複数の発光素子群における第１発光素子群に含まれる第１発光素子及び前記第１発光素子群に含まれる第２発光素子の各々の前記第１端子に共通に接続された第１駆動部と、前記第１発光素子群に含まれる前記第１発光素子及び前記複数の発光素子群における第２発光素子群に含まれる第３発光素子の前記制御端子に共通に接続された第２駆動部と、を備え、前記発光素子アレイを駆動する駆動回路と、
   を有する駆動装置であって、
   前記第２駆動部は、
   前記制御端子に接続された出力端子と、
   電源と前記出力端子との間に直列に接続された第１ＰチャネルＭＯＳトランジスタ及び降圧回路と、
   前記出力端子とグランドとの間に接続された第２ＰチャネルＭＯＳトランジスタと、
   を有することを特徴とする駆動装置。
3. 前記第２駆動部は、更に、
   入力端子と、
   前記入力端子に接続された第１インバータと、
   前記第１インバータと前記第１ＰチャネルＭＯＳトランジスタの第１ゲート端子との間に接続されたタイミング調整回路と、
   前記第１インバータと前記第２ＰチャネルＭＯＳトランジスタの第２ゲート端子との間に接続された第２インバータと、
   を有し、
   前記タイミング調整回路は、前記第１ＰチャネルＭＯＳトランジスタに対するオン／オフ切り替えのタイミングと、前記第２ＰチャネルＭＯＳトランジスタに対するオン／オフ切り替えのタイミングと、が略等しくなるように調整することを特徴とする請求項１又は２記載の駆動装置。
4. 前記タイミング調整回路は、ＮチャネルＭＯＳトランジスタ及び第３ＰチャネルＭＯＳトランジスタが並列接続されたアナログスイッチであることを特徴とする請求項３記載の駆動装置。
5. 前記第１ＰチャネルＭＯＳトランジスタは、前記電源側に接続され、
   前記降圧回路は、前記出力端子側に接続されていることを特徴とする請求項１〜４のいずれか１項に記載の駆動装置。
6. 前記第１ＰチャネルＭＯＳトランジスタは、前記出力端子側に接続され、
   前記降圧回路は、前記電源側に接続されていることを特徴とする請求項１〜４のいずれか１項に記載の駆動装置。
7. 前記降圧回路は、ダイオード接続された第４ＰチャネルＭＯＳトランジスタにより構成されていることを特徴とする請求項１〜６のいずれか１項に記載の駆動装置。
8. 前記降圧回路は、順方向のダイオードにより構成されていることを特徴とする請求項１〜６のいずれか１項に記載の駆動装置。
9. 前記固定電位ノードは、グランドであることを特徴とする請求項１〜８のいずれか１項に記載の駆動装置。
10. 請求項１〜９のいずれか１項に記載の駆動装置を備えることを特徴とする画像形成装置。

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