JP2018034359A - 駆動回路、発光素子ヘッド、及び画像形成装置 - Google Patents

Abstract

【課題】複数の発光サイリスタを同時点灯する際に、ゲート端子間に生じる回り込み電流を防ぐための素子を設けていたが、発光サイリスタの数が例えば数千となった場合、その素子数も膨大となり、チップコストの低減が難しかった。【解決手段】並べられた複数の発光サイリスタと、これを駆動するドライバＩＣとを備え、隣接する１対の発光サイリスタからなるグループ形成し、このグループ毎に、同一グループに属する発光サイリスタのアノードを、ドライバＩＣの異なる駆動端子（ＤＯ端子）に接続し、すべての発光サイリスタのカソード端子をグランドに接続し、各グループにおいて奇数・偶数で対応して選択された発光サイリスタのゲート端子同士によって奇数グループと偶数グループを形成し、同一グループに属する発光サイリスタのゲートを、ＭＯＳトランジスタを介してそれぞれ対応する共通母線に接続する。【選択図】図２１

Description

本発明は、複数配列された被駆動素子を選択的に駆動する駆動回路、及びそれを用いた発光素子ヘッド、画像形成装置に関する。

従来、電子写真方式を用いたプリンタなどの画像形成装置などでは、発光素子として、発光ダイオード（ＬＥＤ）、有機ＥＬ、発光サイリスタ等を多数配列させて露光部を形成したものがある。このうち発光サイリスタを用いたものでは、駆動回路と発光素子とが１対Ｎ（Ｎ＞１）に対応するように設けられ、サイリスタのアノード・カソード間に電流を流すか否かにより、発光／非発光の状態を切り替えている（例えば、特許文献１参照）。

また、一般にサイリスタ等の発光素子は、化合物半導体を用いて構成されているため、その結晶欠陥に起因する光量ばらつきが不可避である。このため、発光素子への駆動電流値を調整すべく、前記素子に対応してメモリを設けて各素子の補正状態を示すデータを格納しておき、メモリの格納データに基づいた駆動電流値により駆動することで前記光量ばらつきを補正する構成が公知である。

このうち、発光素子としてＬＥＤを採用した例（例えば、特許文献２参照）、発光サイリスタを使用した例（例えば、特許文献３，４，５）等がある。

特開平３−１９４９７８号公報（第４頁、図１） 特開平９−１０９４５９号公報（第２３頁、図４５） 特開２０１０−４０６４１号公報（第７頁、図２） 特開２０１０−１１８５９４号公報（第７頁、図１） 特開２０１１−２３３５９０号公報（第８頁、図６）

多数の発光素子を配列してなるプリントヘッドにおいては、発光素子の総数は数千個であり、同時に点灯する発光素子も多数に及ぶ。例えば、前記発光素子（サイリスタ）を複数の組とし、各組ごとに時分割に駆動する構成とし、このとき同一組に属するサイリスタ列はゲート端子がチップ上に設けられた共通配線によって共通に駆動されるのであるが、共通配線を通じて同時点灯するサイリスタのゲート端子間に流れる回り込み電流が発生し、それによってアノード、カソード電流に増減を生じて発光出力が変動してしまう不具合を内在している。

従って、発光素子ごとの光出力を測定し、その発光効率のばらつきを補正するように駆動電流の補正値を定める、といった補正手段のみでは前記光出力変動を無くすことはできなかった。そのため、例えば特許文献５として開示されている構成においては、更に個別バッファ回路（分離回路）を設け、各ゲート端子間の回り込み電流を防止していた。

しかしながら従来の方法では、同時点灯するサイリスタのゲート端子間に回り込み電流を生じる課題は解決されたものの、それを防止するための分離回路として、発光サイリスタ毎に、ダイオード、バイポーラトランジスタ、或いはＭＯＳトランジスタといった素子を２個ずつ個別に設けていた。そのため、その素子の総数は膨大であって、それを配置するためのＩＣチップ上の占有面積も膨大となり、チップコストを低減するうえでの大きな制約となっていた。

本発明による駆動回路は、並べられた複数の被駆動素子と、該被駆動素子を駆動する駆動部とを備える駆動回路において、
前記被駆動素子は、第１端子、第２端子、及び第３端子を備え、前記第３端子を電圧制御或は電流制御することにより、前記第１端子と前記第２端子との間を導通或は非導通とする３端子スイッチ素子であり、
隣接する複数の前記被駆動素子毎に第１のグループ形成し、前記第１のグループ毎に、同一グループに属する前記複数の被駆動素子の第１端子を、前記駆動回路の異なる駆動端子に接続し、前記並べられた複数の被駆動素子の各第２端子には、共通して共通電位が印加され、
前記各第１のグループを構成する前記被駆動素子の数はＮであり、前記各第１のグループにおいて択一的に選択された前記被駆動素子の第３端子同士によって第２のグループをＮ個形成し、
Ｎ個の共通母線と、ＭＯＳトランジスタからなる複数の分離回路とを更に備え、
前記第２のグループ毎に、同一グループに属する複数の前記被駆動素子の第３端子を、前記分離回路を介してそれぞれ対応する前記共通母線に接続した
ことを特徴とする。

本発明によれば、被駆動素子の第３端子間同士での電流の回り込みを防ぐための分離回路をＭＯＳトランジスタ１つで構成できるため、例えば被駆動素子を膨大な数並べて使用する場合など、分離回路を配置する上での占有面積を最小限に抑えることができ、製造コストの低減に寄与できる。

本発明による駆動回路としてのプリントヘッドを採用した画像形成装置の実施の形態１の制御系の要部構成を示すブロック図である。 本発明の実施の形態１におけるプリントヘッドの要部構成を示すブロック図である。 （ａ）は、実施の形態１の発光サイリスタの回路シンボルを示し、（ｂ）はその断面構造を示し、（ｃ）は、発光サイリスタの別の形態を示し、（ｄ）は、これら発光サイリスタの等価回路である。 複合チップをプリント配線基板上に配列して構成したプリントヘッドのヘッド基板ユニットの外観斜視図である。 プリントヘッドの構成を概略的に示す構成図である。 ドライバＩＣの内部構成を示すブロック図である。 図６に示すメモリの内部回路構成図である。 図６に示すマルチプレクサの内部回路構成図である。 図６に示すドライバの回路構成図である。 図６に示す第１制御回路の回路構成図である。 図６に示す第２制御回路の回路構成図である。 図２、図６に示すように、各ドライバＩＣ毎に１回路ずつ設けられている制御電圧発生回路の回路構成図である。 （ａ）は実施の形態１におけるゲート駆動分離回路の回路図シンボルであり、（ｂ）はその回路構成を示し、（ｃ）はその回路を集積回路として実現したときの当該箇所のチップ断面の構成を示しており、（ｄ）はその特性を示すグラフである。 画像形成装置の電源投入後に、プリントヘッドに対して行われる補正データ転送処理と、その後に行われる印刷データ転送のようすを概略的に示すタイミングチャートである。 画像形成装置が行う印刷動作時の各部の動作タイミングを示すタイミングチャートであり、図１４におけるＲ部以降の動作タイミングをより詳細に示すものである。 図１４におけるＡ，Ｂ部の詳細図である。 図１４におけるＣ，Ｄ部の詳細図である。 図１４におけるＥ，Ｆ部の詳細図である。 図１４におけるＧ，Ｈ部の詳細図である。 （ａ）は、実施の形態１において、共通バッファ回路と、破線で囲んで示すゲート駆動分離回路と、発光サイリスタの接続関係を示す図であり、（ｂ）は、発光サイリスタの内部構成を等価回路で示し、（Ｃ）は、発光サイリスタのターンオン過程を説明するグラフである。 （ａ）は、実施の形態１において、ゲート駆動分離回路と、発光サイリスタの接続関係を示す図であり、（ｂ）は、発光サイリスタの内部構成を等価回路で示している。 比較例としてのプリントヘッドの要部構成を示すブロック図である。 比較例において、図６に示す共通バッファと図２２に示した発光サイリスタの接続関係を示す図であり、同図（ｂ）は、発光サイリスタの内部構成を等価回路で示している。 本発明による実施の形態２のプリントヘッドの要部構成を示すブロック図である。 （ａ）は、実施の形態２の発光サイリスタの回路シンボルを示し、（ｂ）はその断面構造を示し、（ｃ）は、発光サイリスタの別の形態を示し、（ｄ）は、これら発光サイリスタの等価回路である。 （ａ）は実施の形態２におけるゲート駆動分離回路の回路図シンボルであり、（ｂ）はその回路構成を示し、（ｃ）はその回路を集積回路として実現したときの当該箇所のチップ断面の構成を示しており、（ｄ）はその特性を示すグラフである。 （ａ）は、実施の形態２において、共通バッファ回路と、破線で囲んで示すゲート駆動分離回路と、発光サイリスタの接続関係を示す図であり、（ｂ）は、発光サイリスタの内部構成を等価回路で示し、（Ｃ）は、発光サイリスタのターンオン過程を説明するグラフである。 （ａ）は、実施の形態２において、ゲート駆動分離回路と、発光サイリスタの接続関係を示す図であり、（ｂ）は、発光サイリスタの内部構成を等価回路で示している。 （ａ）は実施の形態３におけるゲート駆動分離回路の回路図シンボルであり、（ｂ）はその回路構成を示し、（ｃ）はその回路を集積回路として実現したときの当該箇所のチップ断面の構成を示しており、（ｄ）はその特性を示すグラフである。 （ａ）は、実施の形態３において、共通バッファ回路と、破線で囲んで示すゲート駆動分離回路と、発光サイリスタの接続関係を示す図であり、（ｂ）は、発光サイリスタの内部構成を等価回路で示し、（Ｃ）は、発光サイリスタのターンオン過程を説明するグラフである。 （ａ）は、実施の形態３において、ゲート駆動分離回路と、発光サイリスタの接続関係を示す図であり、（ｂ）は、発光サイリスタの内部構成を等価回路で示している。 （ａ）は実施の形態４におけるゲート駆動分離回路の回路図シンボルであり、（ｂ）はその回路構成を示し、（ｃ）はその回路を集積回路として実現したときの当該箇所のチップ断面の構成を示しており、（ｄ）はその特性を示すグラフである。 （ａ）は、実施の形態４において、共通バッファ回路と、破線で囲んで示すゲート駆動分離回路と、発光サイリスタの接続関係を示す図であり、（ｂ）は、発光サイリスタの内部構成を等価回路で示し、（Ｃ）は、発光サイリスタのターンオン過程を説明するグラフである。 （ａ）は、実施の形態４において、ゲート駆動分離回路と、発光サイリスタの接続関係を示す図であり、（ｂ）は、発光サイリスタの内部構成を等価回路で示している。 本発明の画像形成装置に基づく実施の形態５の画像形成装置の要部構成を模式的に示す要部構成図である。

実施の形態１．
図１は、本発明による駆動回路としてのプリントヘッドを採用した画像形成装置の実施の形態１の制御系の要部構成を示すブロック図である。

尚、以下の説明において、モノリシック集積回路をＩＣ、ＮチャネルＭＯＳトランジスタをＮＭＯＳトランジスタ、ＰチャネルＭＯＳトランジスタをＰＭＯＳランジスタと略称することがある。また正論理の場合、信号レベルの“Ｈｉｇｈ”を論理値“１”に、信号レベルの“Ｌｏｗ”レベルを論理値“０”に対応させて記載することがある。更に、論理信号における正論理や負論理の別を明示する必要のある場合には、正論理信号の末尾に−Ｐを、負論理信号の末尾に−Ｎを付与して区別する場合がある。更に、煩雑さを避けるため、信号端子名とそれに入出力される信号名とに同一名称を付して説明する場合がある。

以下、複数の被駆動素子を、画像形成装置としての電子写真プリンタに用いられた発光サイリスタの列とした場合を例にして、説明する。

図１に示すように、制御系１は、印刷制御部１０、モータドライバ２，４、現像・転写プロセス用モータ３、用紙送りモータ５、用紙吸入口センサ６、用紙排出口センサ７、用紙残量センサ８、用紙サイズセンサ９、定着器温度センサ２３、定着器２２、プリントヘッド１９、帯電用高圧電源２５、転写用高圧電源２６、現像部２７、及び転写部２８を備える。

この制御系１を有する画像形成装置（後述する図３５において５３００が相当する）は、プリントヘッド１９によって、帯電した感光体ドラム（例えば後述する図３５において５３０３ａが相当する）にプリント情報に応じて選択的に光を照射して静電潜像を形成し、この静電潜像にトナーを付着させて現像を行ってトナー像を形成し、このトナー像を用紙に転写して定着させる。以下、画像形成装置の構成及び動作について、図１の制御系のブロック図を参照しながらより詳細に説明する。

図１において、印刷制御部１０は、マイクロプロセッサ、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、入出力ポート、タイマ等によって構成されて画像形成装置の印字部の内部に配設され、図示しない画像処理部からの制御信号ＳＧ１、ビデオ信号（ドットマップデータを一次元的に配列したもの）ＳＧ２等によって画像形成装置全体をシーケンス制御して印刷動作を行う。印刷制御部１０は、制御信号ＳＧ１によって印刷指示を受信すると、先ず定着器温度センサ２３によってヒータ２２ａを内蔵した定着器２２が使用可能な温度範囲にあるか否かを検出し、使用可能な温度範囲になければヒータ２２ａに通電し、使用可能な温度まで定着器２２の後述する加熱ローラを加熱する。

次に、モータドライバ２を介して現像・転写プロセス用モータ（パルスモータ）３を回転させ、同時にチャージ信号ＳＧＣによって帯電用高圧電源２５をオンにし、現像部２７の帯電を行う。そして、セットされている用紙（後述する図３５において５３０５が相当する）の有無及び種類が用紙残量センサ８及び用紙サイズセンサ９によって検出され、用紙に合った用紙送りが開始される。ここで、用紙送りモータ（パルスモータ）５は、モータドライバ４を介して双方向に回転させることが可能となっている。これにより、１ページ印刷開始毎に、最初に用紙送りモータ５を逆転させ、セットされた用紙を用紙吸入口センサ６が検知するまで予め設定された量だけ送り、続いて正回転させて用紙を画像形成装置内部の印刷機構内に搬送する。

印刷制御部１０は、用紙が印刷可能な位置まで到達した時点において、画像処理部に対してタイミング信号ＳＧ３（主走査同期信号、副走査同期信号を含む）を送信することによってビデオ信号ＳＧ２を受信する。画像処理部においてページ毎に編集され、印刷制御部１０で受信されたビデオ信号ＳＧ２は、印刷データ信号ＨＤ−ＤＡＴＡ３〜０としてプリントヘッド１９に転送される。プリントヘッド１９は、後述するように、それぞれが１ドット（ピクセル）の印字のために設けられた発光サイリスタを複数個直線上に配列した発光部を有する。ここでの印刷データ信号ＨＤ−ＤＡＴＡ３〜０は後述するように４系統でパラレルに送られる。

そして、印刷制御部１０は１ライン分のビデオ信号ＳＧ２を受信すると、プリントヘッド１９にラッチ信号ＨＤ−ＬＯＡＤを送信し、印刷データ信号ＨＤ−ＤＡＴＡをプリントヘッド１９内に保持させる。また、印刷制御部１０は、画像処理部から次のビデオ信号ＳＧ２を受信している最中においても、プリントヘッド１９に保持した印刷データ信号ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０について印刷することができる。

尚、ＨＤ−ＣＬＫは、印刷データ信号ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０をプリントヘッド１９に送信するためのクロック信号であり、ＨＤ−ＨＳＹＮＣ−Ｎは主走査同期信号、ＨＤ−ＳＴＢ−Ｎはストローブ信号である。

ビデオ信号ＳＧ２の送受信は、印刷ライン毎に行われる。プリントヘッド１９は印刷情報に基づいて発光し、マイナス電位に帯電させられた感光体ドラム（例えば後述する図３５において５３０３ａが相当する）上を照射する。これにより、印刷される情報は感光体ドラムにおいて電位の上昇したドットとして潜像化される。そして、現像部２７において、マイナス電位に帯電させられた画像形成用のトナーが、電気的な吸引力によって各ドットに吸引されてトナー像が形成される。

その後、このトナー像は転写部２８に送られる。一方、転写信号ＳＧ４によって転写用高圧電源２６がオンになり、これによりプラス電位が印加された転写部２８（後述する図３５において５３１２が相当する）によって、感光体ドラムの表面に形成されたトナー像を、感光体ドラムと転写部２８との間を通過する記録用紙上に転写する。

転写されたトナー像を有する記録用紙は、ヒータ２２ａを内蔵する定着器２２に当接して搬送され、定着器２２の熱によってトナー像が定着され、トナー像が定着された記録用紙は、更に搬送されて画像形成装置の印刷機構から用紙排出口センサ７を通過して画像形成装置の外部に排出される。

印刷制御部１０は、用紙サイズセンサ９、用紙吸入口センサ６の検知に対応し、記録用紙が転写部２８を通過している間だけ転写用高圧電源２６からの電圧を転写部２８に印加する。そして印刷が終了して記録用紙が用紙排出口センサ７を通過すると、帯電用高圧電源２５による現像部２７への電圧の印加を終了し、同時に現像・転写プロセス用モータ３の回転を停止させる。以後、印刷制御部１０は、制御信号ＳＧ１によって印刷指示を受信する毎に、上記の動作を繰り返す。

図２は、プリントヘッド１９の要部構成を示すブロック図である。以下、図２を参照しながら、プリントヘッド１９の構成及び動作について説明する。

同図に示すプリントヘッド１９は、１インチ当たり６００ドットの解像度でＡ４サイズの用紙に印刷可能なプリントヘッドを例にしている。この場合、被駆動素子としての発光サイリスタの総数は４９９２ドットである。これを構成するため、各々１９２個の発光サイリスタＴｈｙ１〜Ｔｙｈ１９２が含まれている２６個の発光素子アレイＣＨＰ１〜ＣＨＰ２６を直線状に配列している。

各発光素子アレイＣＨＰ１〜ＣＨＰ２６内の発光サイリスタＴｈｙ１〜Ｔｈｙ１９２は、それぞれ第１端子であるアノードと第２端子であるカソード、第３端子であるゲートの各端子を備えており、隣接配置される２個の発光サイリスタ毎にそのアノード端子が接続され、対応する駆動部としてのドライバＩＣ１０１〜１２６の各出力端子Ｄ０１〜Ｄ０９６とそれぞれ接続される。また発光サイリスタＴｈｙ１〜Ｔｈｙ１９２の各カソード端子は共にグランドと接続されている。

更に、各発光素子アレイＣＨＰ１〜ＣＨＰ２６内の発光サイリスタＴｈｙ１〜Ｔｈｙ１９２は、その奇数番目の発光サイリスタのゲートが、それぞれ対応するドライバＩＣ１０１〜１２６上に設けられたゲート駆動端子Ｇ１に接続され、偶数番目の発光サイリスタのゲートが、同ドライバＩＣ上に設けられたゲート駆動端子Ｇ２に接続されている。

例えば、発光素子アレイＣＨＰ１の発光サイリスタＴｈｙ１９１とＴｈｙ１９２のアノード端子同士は共にドライバＩＣ１０１のアノード駆動端子であるＤＯ９６に接続され、同発光サイリスタＴｈｙ１９１とＴｈｙ１９２のカソードは共にグランドに接続されている。そして発光素子アレイＣＨＰ１の発光サイリスタＴｈｙ１９２のゲート端子はドライバＩＣ１０１の端子ＤＯ９６の近傍に配置された端子Ｇ２と接続され、発光サイリスタＴｈｙ１９１のゲート端子はドライバＩＣの端子ＤＯ９６の近傍に配置された端子Ｇ１と接続されている。

また、発光素子アレイＣＨＰ１の発光サイリスタＴｈｙ１とＴｈｙ２のアノード端子同士は共にドライバＩＣ１０１のアノード駆動端子であるＤＯ１に接続され、同発光サイリスタＴｈｙ１とＴｈｙ２のカソードは共にグランドに接続されている。そして発光素子アレイＣＨＰ１の発光サイリスタＴｈｙ２のゲート端子はドライバＩＣ１０１の端子ＤＯ１の近傍に配置された端子Ｇ２と接続され、発光サイリスタＴｈｙ１のゲート端子はドライバＩＣの端子ＤＯの近傍に配置された端子Ｇ１と接続されている。そして後述するように、奇数番目の発光サイリスタと偶数番目の発光サイリスタとが時分割に駆動される。

図２において、上記したようにＣＨＰ１〜ＣＨＰ２６は発光素子アレイであり、このうちＣＨＰ３〜ＣＨＰ２６は図示を省略している。発光素子アレイを駆動するドライバＩＣ１０１〜１２６は、各発光素子アレイＣＨＰ１〜ＣＨＰ２６に対応して配置され、それぞれ対応する発光素子アレイを駆動するが、この内ドライバＩＣ１０３〜１２６は図示を省略している。各ドライバＩＣ１０１〜１２６は同一回路により構成され、隣接するドライバＩＣとカスケードに接続されている。

図２に示すように本構成では、印刷データ信号ＨＤ−ＤＡＴＡ３〜０のデータ線を４本とし、隣接する発光サイリスタ８個のうち、奇数番目同士或いは偶数番目同士の４画素分のデータを１パルスのクロック信号毎に同時に送出する構成としている。このため、印刷制御部１０（図１）から出力される４ビットの印刷データ信号ＨＤ−ＤＡＴＡ３〜０はクロック信号ＨＤ−ＣＬＫと共にプリントヘッド１９に入力され、前記した４９９２ドット分のビットデータが後述するフリップフロップ回路から成るシフトレジスタ中を順次転送される。但し、ここでは、奇数番目の発光サイリスタと偶数番目の発光サイリスタが時分割制御されるため、後述するように、２４９６ドット分ずつ２度に分けて転送される。

次に、転送されたビットデータは、後述するように、プリントヘッド１９に入力されるラッチ信号ＨＤ−ＬＯＡＤによって、上記シフトレジスタを構成するフリップフロップ回路に対応して設けられた各ラッチ回路にラッチされる。続いて、ラッチされたビットデータと印刷駆動信号としてのストローブ信号ＨＤ−ＳＴＢ−Ｎとによって、４９９２（２６×１９２）個の発光サイリスタのうち、論理値“１”のドットデータに対応するものが、奇数、偶数毎に時分割点灯される。

尚、ＶＤＤは電源、ＧＮＤはグランドであり、ＨＤ−ＨＳＹＮＣ−Ｎは前記した時分割駆動において奇数番目の発光サイリスタ駆動であるか偶数番目の発光サイリスタ駆動であるかの初期状態を設定するための同期信号、ＶＲＥＦは発光サイリスタ駆動のための駆動電流値を指令するための基準電圧であって、プリントヘッド１９内に設けられた図示しない基準電圧発生回路により発生される。

ここで、発光サイリスタの構成及びプリントヘッド１９の構造について説明する。

図３は、発光サイリスタＴｈｙ１〜Ｔｈｙ１９２の構成を示す図である。これらの発光サイリスタは同一の構成であるため、発光サイリスタＴｈｙ１９２を例にして説明する。同図（ａ）は、発光サイリスタＴｈｙ１９２の回路シンボルを示し、同図（ｂ）はその断面構造を示し、同図（ｃ）は、発光サイリスタの別の形態を示し、同図（ｄ）は、これら発光サイリスタの等価回路である。

図３（ａ）に示すように、発光サイリスタＴｈｙ１９２は、アノード端子（Ａ）、カソード端子（Ｋ）、ゲート端子（Ｇ）の三つの端子を備え、ＧａＡｓウェハー基材を用い、公知のＭＯ‐ＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ‐Ｃｈｅｍｉｃａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法により上記基材の上層に所定の結晶をエピタキシャル成長させることで作成される。

図３（ｂ）に示す構造の発光サイリスタＴｈｙ１９２は、先ず上記ＧａＡｓウェハー基材の上に所定の犠牲層やバッファ層（図示しない）をエピタキシャル成長させた後、ＡｌＧａＡｓ基材にＮ型不純物を含ませたＮ型層１３３と、Ｐ型不純物を含ませ成層したＰ型層１３２と、Ｎ型不純物を含ませたＮ型層１３１とを順に積層させたＮＰＮの３層構造からなるウェハーを構成する。

次いで、最上層のＮ型層の一部に公知のフォトリソグラフィー法を用いて選択的にＰ型不純物領域１３４を形成し、更に、公知のドライエッチング法により溝部を形成することで素子分離を行う。また、エッチングの過程でサイリスタの最下層となるＮ型領域の一部を露出させ、露出した領域に金属配線を形成してカソード電極（Ｋ）を形成する。それと同時に、Ｐ型不純物領域１３４とＮ型領域１３１にもそれぞれアノード電極（Ａ）とゲート電極（Ｇ）を形成する。尚、このように構成された発光サイリスタをＮゲートの発光サイリスタと称す場合がある。

図３（ｃ）に別形態の発光サイリスタＴｈｙ１９２の構造を示す。本構成の場合も、ＧａＡｓウェハー基材を用い、公知のＭＯ‐ＣＶＤ法により上記基材の上層に所定の結晶をエピタキシャル成長させることで作成される。即ち、先ず上記ＧａＡｓウェハー基材の上に所定の犠牲層やバッファ層（図示しない）をエピタキシャル成長させた後、ＡｌＧａＡｓ基材にＮ型不純物を含ませたＮ型層１３３と、Ｐ型不純物を含ませ成層したＰ型層１３２と、Ｎ型不純物を含ませたＮ型層１３１と、Ｐ型不純物を含ませ成層したＰ型層１３５を順に積層させたＰＮＰＮの４層構造のウェハーを構成する。

更に、公知のドライエッチング法を用いて溝部を形成することで素子分離を行い、エッチングの過程でサイリスタの最下層となるＮ型領域の一部を露出させ、露出した領域に金属配線を形成してカソード電極（Ｋ）を形成する。同様に、最上層となるＰ型領域の一部を露出させ、この領域に金属配線を形成してアノード電極（Ａ）を形成し、それと同時にＮ型領域１３１にゲート電極（Ｇ）を形成する。

図３（ｄ）は、同図（ｂ）、（ｃ）に示す各形態の構造に対比して描いた発光サイリスタＴｈｙ１９２の等価回路である。同図に示すように、発光サイリスタＴｈｙ１９２は、ＰＮＰトランジスタ１４１とＮＰＮトランジスタ１４２とからなり、ＰＮＰトランジスタ１４１のエミッタが発光サイリスタＴｈｙ１９２のアノード端子（Ａ）に相当し、ＰＮＰトランジスタ１４１のベースが発光サイリスタＴｈｙ１９２のゲート端子（Ｇ）に対応し、このゲート端子（Ｇ）はＮＰＮトランジスタ１４２のコレクタとも接続される。更に、ＰＮＰトランジスタ１４１のコレクタはＮＰＮトランジスタ１４２のベースと接続され、ＮＰＮトランジスタ１４２のエミッタが発光サイリスタＴｈｙ１９２のカソード端子（Ｋ）に相当している。

尚、図３に示した構造の発光サイリスタは、ＧａＡｓウェハー基材上にＡｌＧａＡｓ層を構成したものであるが、これに限定されるものではなく、ＧａＡｓ、ＧａＰ、ＧａＡｓＰ、ＡｌＧａＩｎＰといった材料を用いるものであってもよく、またはサファイヤ基板上にＧａＮやＡｌＧａＮ、ＩｎＧａＮといった材料を成膜したものであっても良い。

また、上記したサイリスタ素子は、例えば特開２００７‐８１０８１号公報に開示されているエピタキシャルボンディング法を用いて、ドライバＩＣ１０１〜１２６（図２参照）を配列したＩＣウェハーと接着され、公知のエッチング法により不要箇所が除去されると共に、サイリスタ素子の端子箇所が露出させられる。次いで、サイリスタの各端子予定箇所と前記ドライバＩＣの端子部とが、フォトリソグラフィー法により形成された薄膜配線を用いて接続される。更に公知のダイシング法を用いて複数のチップに分離することで発光素子・駆動素子からなる複合チップが形成される。

図４は、上記した複合チップをプリント配線基板上に配列して構成したプリントヘッド１９のヘッド基板ユニット４０６の外観斜視図である。

同図に示すように、複合チップ４０５−１は、ドライバＩＣ１０１が形成されたＩＣチップ４０２−１とＩＣチップ４０２−１の所定位置に接合された発光素子アレイＣＨＰ１とからなり、同様に、複合チップ４０５−２は、ドライバＩＣ１０２が形成されたＩＣチップ４０２−２とＩＣチップ４０２−２の所定位置に接合された発光素子アレイＣＨＰ２とからなる。以下同様に、複合チップ４０５−３〜４０５−２６（図示せず）は、対応するＩＣチップ４０２−３〜４０２−２６（図示せず）と発光素子アレイＣＨＰ３〜ＣＨＰ２６（図示せず）によって構成されている。

同じ構成のこれらの２６個の複合チップ４０５−１〜４０５−２６は、プリント配線基板４０１上に一列に配列され、各発光素子アレイが所定の間隔で並ぶように配列されている。また例えば、複合チップ４０５−１においては、ドライバＩＣ１０１のアノード駆動端子ＤＯ１〜ＤＯ９６、端子Ｇ１、端子Ｇ２等の出力端子が、図２に示すように、発光素子アレイＣＨＰ１の対応する各発光サイリスタＴｈｙ１〜１９２に対向するように形成されており、これらの接続は、前記した薄膜配線を用いて行われる。他の複合チップ４０５−２〜４０５−２６も同様に構成されている。

一方、図２に示すように、カスケード接続される各複合チップ４０５−１〜４０５−２６のドライバＩＣ１０１〜１２６の各入力部は、図４に示すように、プリント配線基板４０１上の図示しない配線パッドと各入力部に接続された端子間をボンディングワイヤ４０４で接続している。

図５は、プリントヘッド１９の構成を概略的に示す構成図である。

同図に示すように、ベース部材４１１上には、ヘッド基板ユニット４０６が搭載されている。このヘッド基板ユニット４０６は、前記したように、プリント配線基板４０１とその上に一列に配列された２６個の複合チップ４０５とからなり、２６個の複合チップ４０５は、２６個のＩＣチップ４０２と発光素子アレイＣＨＰ１〜２６から形成されている。

発光サイリスタＴｈｙ１〜１９２（図２）が配列された発光素子アレイＣＨＰ１〜２６上方には、発光部から出射された光を集光する光学素子としてのロッドレンズアレイ４１２が配設されている。このロッドレンズアレイ４１２は、円柱状の光学レンズをヘッド基板ユニット４０６の直線状に配列された発光部（例えば、発光素子アレイＣＨＰ１〜２６の各発光サイリスタＴｈｙ１〜１９２）に沿って多数配列したもので、レンズホルダ４１３によって所定位置に保持されている。

このレンズホルダ４１３は、同図に示すように、ベース部材４１１及びヘッド基板ユニット４０６を覆うように形成されている。そして、ベース部材４１１、ヘッド基板ユニット４０６、及びレンズホルダ４１３は、レンズホルダ４１３に形成された開口部４１３ａを介して配設されるクランパ４１４，４１５によって一体的に挟持されている。従って、ヘッド基板ユニット４０６で発生した光はロッドレンズアレイ４１２を通して、感光体ドラム（例えば後述する図３５において５３０３ａが相当する）の所定部を照射する。

図６は、ドライバＩＣの内部構成を示すブロック図である。図２に示すドライバＩＣ１０１〜１２６は、同一回路により構成されているため、ここでは、ドライバＩＣ１０１を例にして説明する。

フリップフロップ回路（以下、ＦＦ回路と称す）ＦＦＡ１〜ＦＦＡ２５、ＦＦＢ１〜ＦＦＢ２５、ＦＦＣ１〜ＦＦＣ２５、ＦＦＤ１〜ＦＦＤ２５は、クロック信号ＣＬＫを受けて印刷データのシフト転送を行うシフトレジスタ回路を構成し、ラッチＬＴＡ１〜ＬＴＤ１、ＬＴＡ２〜ＬＴＤ２、・・・、ＬＴＡ２４〜ＬＴＤ２４は、シフトレジスタ回路の出力信号をラッチ信号ＨＤ−ＬＯＡＤによりラッチするラッチ回路を構成する。メモリＭＥＭ１〜ＭＥＭ９７、第１制御回路２０１、インバータ２０３，２０４、ＮＡＮＤ２０５、及びプルアップ素子である抵抗２０２は、シフトレジスタ回路の出力信号をメモリするメモリ回路を構成し、マルチプレクサＭＵＸ１〜ＭＵＸ９６及び第２制御回路２０８は、主走査同期信号ＨＤ−ＨＳＹＮＣに基づいてメモリ回路から出力される奇数と偶数の発光サイリスタに対応する２種類の電流補正データを選択して出力するマルチプレクサ回路を構成し、そしてドライバ（ＤＲＶ）ＤＶ１〜ＤＶ９６は、マルチプレクサ回路及びラッチ回路の出力データに基づいて所定の駆動電流を対応する発光素子アレイＣＨＰ１〜ＣＨＰ２６の個々の発光サイリスタＴｈｙ１〜Ｔｈｙ１９２毎に時分割で流す発光素子駆動回路を構成する。

セレクタ回路２０７は、各々４個の入力端子Ａ３〜Ａ０，Ｂ３〜Ｂ０と、４個の出力端子Ｙ３〜Ｙ０と、データ端子の選択入力端子Ｓを備え、選択入力端子Ｓが“Ｌｏｗ”レベルのとき入力端子Ａ３〜Ａ０への入力データが出力端子Ｙ３〜Ｙ０から出力され、選択入力端子Ｓが“Ｈｉｇｈ”レベルのとき入力端子Ｂ３〜Ｂ０への入力データが出力端子Ｙ３〜Ｙ０から出力される。

制御電圧発生回路（ＡＤＪ）２１０は、４本のデータ入力端子Ｓ３〜Ｓ０と、基準電圧入力端子ＶＲＥＦを備えている。この基準電圧入力端子ＶＲＥＦは、図示しない基準電圧発生回路の出力と接続されて、グランド電位を基準とする基準電圧Ｖｒｅｆが印加される。制御電圧発生回路（ＡＤＪ）２１０のＶ端子は出力端子であって、９６個配列されているドライバＤＶ１〜ＤＶ９６に対して、制御電圧Ｖｃｏｎｔを出力している。また、前記のデータ入力端子Ｓ３〜Ｓ０はメモリ回路のメモリＭＥＭ９７の端子Ｑ３〜Ｑ０と接続され、後述するようにメモリＭＥＭ９７に格納されているチップ補正データが入力される。

ＦＦ回路ＦＦＡ１〜ＦＦＡ２５はカスケード接続されており、ＦＦ回路ＦＦＡ１のデータ入力端子ＤはドライバＩＣ１０１のデータ入力端子ＤＡＴＡＩ０に接続され、ＦＦ回路ＦＦＡ２４とＦＦＡ２５のデータ出力はセレクタ回路２０７へ入力され、セレクタ回路２０７の出力端子Ｙ０はドライバＩＣ１０１のデータ出力端子ＤＡＴＡＯ０に接続されている。

同様に、ＦＦ回路ＦＦＢ１〜ＦＦＢ２５、ＦＦＣ１〜ＦＦＣ２５、及びＦＦＤ１〜ＦＦＤ２５もそれぞれカスケード接続されており、ＦＦＢ１、ＦＦＣ１、ＦＦＤ１の各データ入力端子Ｄは、ドライバＩＣ１０１のデータ入力端子ＤＡＴＡＩ１、ＤＡＴＡＩ２、ＤＡＴＡＩ３にそれぞれ接続され、ＦＦＢ２４とＦＦＢ２５、ＦＦＣ２４とＦＦＣ２５、ＦＦＤ２４とＦＦＤ２５からの各出力もセレクタ回路２０７に接続され、セレクタ回路２０７の各々の出力はドライバＩＣ１０１のデータ出力端子ＤＡＴＡＯ１、ＤＡＴＡＯ２、ＤＡＴＡＯ３にそれぞれ接続されている。

従って、ＦＦ回路ＦＦＡ１〜ＦＦＡ２５、ＦＦＢ１〜ＦＦＢ２５、ＦＦＣ１〜ＦＦＣ２５、及びＦＦＤ１〜ＦＦＤ２５は、それぞれ２５段のシフトレジスタを構成しており、セレクタ回路２０７によってシフト段数を２４段と２５段とに切り替えることができる。また、ＦＦ回路ＦＦＡ１〜ＦＦＡ２５、ＦＦＢ１〜ＦＦＢ２５、ＦＦＣ１〜ＦＦＣ２５、及びＦＦＤ１〜ＦＦＤ２５の各クロック端子は、クロック信号ＣＬＫを入力し、該信号に同期してシフト動作が行われる。ドライバＩＣのデータ出力端子ＤＡＴＡＯ０〜ＤＡＴＡＯ３は、次段のドライバＩＣのデータ入力端子ＤＡＴＡＩ０〜ＤＡＴＡＩ３にそれぞれ接続される。

従って、ドライバＩＣ１０１〜１２６の各ＦＦ回路ＦＦＡ１〜ＦＦＡ２５は、印刷制御部１０（図１）から初段のドライバＩＣ１０１に入力されるデータ信号ＨＤ−ＤＡＴＡ０をクロック信号ＨＤ―ＣＬＫに同期してシフトさせる２４×２６段、あるいは２５×２６段のシフトレジスタを構成する。同様に、ドライバＩＣ１０１〜１２６のＦＦ回路ＦＦＢ１〜ＦＦＢ２５、ＦＦＣ１〜ＦＦＣ２５、及びＦＦＤ１〜ＦＦＤ２５は、それぞれ印刷制御部１０から初段のドライバＩＣ１０１に入力されるデータ信号ＨＤ−ＤＡＴＡ１、ＨＤ−ＤＡＴＡ２、及びＨＤ−ＤＡＴＡ３をクロック信号ＨＤ―ＣＬＫに同期してシフトさせる２４×２６段、あるいは２５×２６段のシフトレジスタを構成することになる。

ラッチＬＴＡ１〜ＬＴＡ２４、ＬＴＢ１〜ＬＴＢ２４、ＬＴＣ１〜ＬＴＣ２４、及びＬＴＤ１〜ＬＴＤ２４は、プリントヘッド１９に入力するラッチ信号ＨＤ−ＬＯＡＤ−Ｐで動作する。ラッチ回路ＬＴＡ１〜ＬＴＡ２４は、ＦＦ回路ＦＦＡ１〜ＦＦＡ２４に格納されたデータ信号ＨＤ−ＤＡＴＡ０をラッチする。同様に、ラッチ回路ＬＴＢ１〜ＬＴＢ２４、ＬＴＣ１〜ＬＴＣ２４、及びＬＴＤ１〜ＬＴＤ２４は、それぞれＦＦ回路ＦＦＢ１〜ＦＦＢ２４、ＦＦＣ１〜ＦＦＣ２４、及びＦＦＤ１〜ＦＦＤ２４に格納されたデータ信号ＨＤ−ＤＡＴＡ１、ＨＤ−ＤＡＴＡ２、及びＨＤ−ＤＡＴＡ３をラッチする。

メモリ回路のＮＡＮＤ回路２０５の一方の入力端子は、インバータ２０３を介してドライバＩＣ１０１のＳＴＢ入力端子に接続され、このＳＴＢ入力端子は、ストローブ信号ＨＤ−ＳＴＢ−Ｎを入力するプリントヘッド１９（図２）の入力端子に接続されている。また、ＮＡＮＤ回路２０５の他方の入力端子はインバータ２０４を介してドライバＩＣ１０１のＬＯＡＤ端子に接続され、このＬＯＡＤ端子は、ラッチ信号ＨＤ−ＬＯＡＤ−Ｐを入力するプリントヘッド１９（図２）の入力端子に接続されている。

ＮＡＮＤ回路２０５は、その出力がドライバＤＶ１〜ＤＶ９６の各駆動オンオフ端子Ｓに接続され、プリントヘッド１９に入力されるラッチ信号ＨＤ−ＬＯＡＤ−Ｐが“Ｌｏｗ”レベル、且つプリントヘッド１９に入力されるストローブ信号ＨＤ−ＳＴＢ−Ｎが“Ｌｏｗ”レベルの場合に“Ｌｏｗ”レベルとなって、ドライバＤＶ１〜ＤＶ１９２に対する駆動のオン，オフを制御する駆動オンオフ指令信号Ｓ（ＤＲＶＯＮ−Ｎ）を出力する。尚、ドライバＤＶ１〜ＤＶ１９２は、後述するように、駆動オンオフ指令信号Ｓが“Ｌｏｗ”レベルのとき、出力可能状態となる。

メモリＭＥＭ１〜ＭＥＭ９６は、対応するドライバＤＶ１〜ＤＶ９６が駆動する奇数番目と偶数番目の２つの発光サイリスタ（図２参照）の光量のバラツキを補正するドット補正データを格納する。メモリＭＥＭ１〜ＭＥＭ９６は、印刷時とは異なる所定のタイミングでこのドット補正データを格納するべく、その書き込み制御信号入力端子Ｗ０〜Ｗ３に入力する書き込み制御信号、及びイネーブル信号入力端子Ｅ１、Ｅ２に入力する、奇数、偶数を識別するイネーブル信号に基づいて、これらの制御信号に同期して送られてくる補正データをシフトレジスタ回路（ＦＦＡ１〜ＦＦＤ２４）からデータ入力端子に取り込み、奇数用、偶数用の２種類の４ビットのドット補正データを格納する。そして奇数に対応するドット補正データ出力部ＯＤＤ及び偶数に対応するドット補正データ出力部ＥＶＮから択一的に各ドット補正データを出力する。

メモリＭＥＭ９７は、発光素子アレイ毎に光量のバラツキを補正するチップ補正データを格納する。メモリＭＥＭ９７は、印刷時とは異なる所定のタイミングでこのチップ補正データを格納するべく、その書き込み制御信号入力端子Ｗ０〜Ｗ３に入力する書き込み制御信号に基づいて、この書き込み制御信号に同期して送られてくる補正データをシフトレジスタ回路（ＦＦＤ２５）からデータ入力端子に取り込んで４ビットのチップ補正データを格納し、制御電圧発生回路２１０に出力する。

第１制御回路２０１は、後述するように、入力するストローブ信号ＳＴＢとラッチ信号ＬＯＡＤとから、イネーブル信号及び書き込み制御信号を形成し、イネーブル信号出力端子Ｅ１、Ｅ２、及び書き込み信号出力端子Ｗ０〜Ｗ３からこれらの信号を出力する。

制御電圧発生回路２１０は、ＶＲＥＦ端子に基準電圧値ＶＲＥＦを受け、更に入力するチップ補正データに基づいて、後述するように、発光素子アレイ単位の光量バラツキの補正がなされた制御電圧Ｖｃｏｎｔを各ドライバＤＶ１〜ＤＶ９６に供給する。尚、基準電圧値ＶＲＥＦは、図示しない基準電圧発生回路により発生させられるものであり、発光サイリスタの全点灯駆動時のように電源電圧が一瞬降下するような状況においても所定値を維持し、発光素子駆動電流の低下を防止する。

マルチプレクサＭＵＸ１〜ＭＵＸ９６は、後述するように、対応するドライバＤＶ１〜ＤＶ９６が駆動する奇数番目と偶数番目の２つの発光サイリスタ（図２参照）の駆動タイミングに同期して、入力する奇数用、偶数用の２種類の４ビットのドット補正データから対応する一方のドット補正データを選択して対応するドライバＤＶ１〜ＤＶ９６に出力する。

第２制御回路２０８は、後述するように、入力する主走査同期信号ＨＳＹＮＣとラッチ信号ＬＯＡＤとから、奇数・偶数の切替指令信号を生成して切替指令信号出力端子Ｓ２Ｎ，Ｓ１Ｎから出力する。マルチプレクサＭＵＸ１〜ＭＵＸ９６は、この切替指令信号に基づいて前記したドット補正データの選択を実行する。例えば、各マルチプレクサＭＵＸ１〜ＭＵＸ９６は、第２制御回路２０８の、出力端子Ｓ２Ｎが論理値“１”で出力端子Ｓ１Ｎが論理値“０”のとき、奇数用のドット補正データを選択して出力し、出力端子Ｓ２Ｎが論理値“０”で出力端子Ｓ１Ｎが論理値“１”のとき、偶数用のドット補正データを選択して出力する。

また第２制御回路２０８から出力される切替指令信号Ｓ１Ｎは、共通バッファ回路３０１を介してＧ１信号となり各端子Ｇ１から出力され、第２制御回路２０８から出力される切替指令信号Ｓ２Ｎは、共通バッファ回路３０２を介してＧ２信号となり各端子Ｇ２から出力される。また共通バッファ回路３０１と各Ｇ１出力端子の間にはそれぞれゲート駆動分離回路ＧＤＡ１〜ＧＤＡ９６が配置され、共通バッファ回路３０２と各Ｇ２出力端子の間にはそれぞれゲート駆動分離回路ＧＤＢ１〜ＧＤＢ９６が配置されている。

各ドライバＤＶ１〜ＤＶ９６は、同一の構成をもつものであるため、ここでは例えばドライバＤＶ９６を例にして説明する。ドライバＤＶ９６の印刷データ入力端子Ｅには、図６に示すように、ラッチＬＴＤ１のＱＮ出力が入力される。このように、ドライバＤＶ１〜ＤＶ９６の各印刷データ入力端子Ｅには、図６に示すように対応するラッチＬＴＡ１〜ＬＴＤ１，ＬＴＡ２４〜ＬＴＤ２４の反転データ出力端子ＱＮの出力が入力される。

ドライバＤＶ９６は、印刷データ入力端子Ｅに入力する印刷データ及び駆動オンオフ端子Ｓに入力する駆動オンオフ指令信号が共に論理値“０”のときに、即ち、発光素子アレイＣＨＰ１〜ＣＨＰ２６を駆動するタイミング時で、且つ発光サイリスタＴｈｙ１９１（奇数）又は発光サイリスタＴｈｙ１９２（偶数）を点灯する指示を受けているときに、アノード駆動端子ＤＯ９６から駆動電流を出力する。このときの駆動電流は、後述するように、制御電圧Ｖｃｏｎｔに応じて調整され、且つ４ビットの奇数用又は偶数用のドット補正データで重み付けされた電流を加えたものとなる。各ドライバＤＶ１〜ＤＶ９６の構成については後述する。

このように、アノード駆動端子ＤＯ９６からは、時分割で発光サイリスタＴｈｙ１９１（奇数）又は発光サイリスタＴｈｙ１９２（偶数）用の駆動電流が出力される。他のドライバＤＶ１〜ＤＶ９５についても同様にして発光素子駆動電流がアノード駆動端子ＤＯ１〜ＤＯ９５から出力される。一方、奇数、偶数の駆動電流の出力に同期して、Ｇ１，Ｇ２の各端子からそれぞれＧ１信号，Ｇ２信号が出力され、各信号の論理値が“０”，“１”場合には奇数の発光サイリスタを、また論理値が“１”，“０”場合には偶数の発光サイリスタを択一的に選択して駆動する。

以上のように構成されたドライバＩＣ１０１〜１２６は、対応して直線状に配置された発光素子アレイＣＨＰ１〜ＣＨＰ２６の４９９２個（２６×１９２）の発光サイリスタを、発光素子アレイ及び発光サイリスタ毎に、光量のバラツキを補正しながら発光駆動する。

図７は、図６に示すメモリＭＥＭ１〜ＭＥＭ９６の内部回路構成図である。尚、メモリＭＥＭ１〜ＭＥＭ９６は同一構成であるため、ここではメモリＭＥＭ９６を例にして説明する。

メモリＭＥＭ９６は、破線部で囲まれるメモリセル回路１５１、メモリセル回路１５２、バッファ回路１８１、及びインバータ１８２とからなり、補正データ入力端子Ｄ、書き込み制御信号入力端子Ｗ３〜Ｗ０、奇数番目ドットに関する補正データを出力する出力端子ＯＤＤ０〜ＯＤＤ３、偶数番目ドットに関する補正データを出力する出力端子ＥＶＮ０〜ＥＶＮ３、奇数番目ドットの側のデータ書き込みを許可するイネーブル信号Ｅ１、及び偶数番目ドットの側のデータ書き込みを許可するイネーブル信号Ｅ２とを備えている。またメモリセル回路１５１及び１５２は、インバータ１５３〜１６０とＮＭＯＳトランジスタ１６１〜１７６とからなる。

尚、メモリセル回路１５１とメモリセル回路１５２とは、同一の構成であるため、それぞれ対応する素子には、同一の符号が付されているものとし、簡単のため、メモリセル回路１５２の各素子の符号を省いて、主にメモリセル回路１５１を例にして構成を説明する。

図７に示すメモリＭＥＭ９６の場合、補正データ入力端子Ｄは、図３に示すＦＦ回路ＦＦＤ１のデータ出力端子Ｑに接続されている。このように、メモリＭＥＭ１〜ＭＥＭ９６の各補正データ入力端子Ｄは、図６に示すように対応するＦＦ回路ＦＦＡ１，ＦＦＢ１，ＦＦＣ１，ＦＦＤ１，…ＦＦＡ２４，ＦＦＢ２４，ＦＦＣ２４，ＦＦＤ２４等のデータ出力端子Ｑにそれぞれ接続され、更にメモリＭＥＭ９７の補正データ入力端子ＤはＦＦＤ２５のデータ出力端子Ｑに接続されている。また、書き込み制御信号入力端子Ｗ０，Ｗ１，Ｗ２，Ｗ３には、第１制御回路２０１（図６参照）からの書き込み制御信号Ｗ０，Ｗ１，Ｗ２，Ｗ３がそれぞれ入力される。

メモリセル回路１５１において、ＮＭＯＳトランジスタ１６１と１６２、１６３と１６４、１６５と１６６、１６７と１６８、１６９と１７０、１７１と１７２、１７３と１７４、１７５と１７６とはそれぞれ直列に接続されている。

図７において、バッファ回路１８１の入力端子は、補正データ入力端子Ｄとなっており、バッファ回路１８１の出力端子は、インバータ１８２の入力端子と接続されると共に、メモリセル回路１５１及び１５２の各ＮＭＯＳトランジスタ１６１，１６５，１６９，１７３の各第１端子に接続されている。またインバータ１８２の出力端子は、メモリセル回路１５１及び１５２の各ＮＭＯＳトランジスタ１６４，１６８，１７２，１７６の各第１端子に接続されている。インバータ１５３と１５４、１５５と１５６、１５７と１５８、１５９と１６０とはそれぞれ直列に接続され、メモリセルを形成している。

ＮＭＯＳトランジスタ１６２，１６６，１７０，及び１７４の各第２端子は、それぞれインバータ１５４，１５６，１５８，及び１６０の入力端子と接続され、ＮＭＯＳトランジスタ１６３，１６７，１７１，及び１７５の各第２端子は、それぞれインバータ１５３，１５５，１５７，及び１５９の入力端子と接続されている。

メモリセル回路１５１及び１５２の、ＮＭＯＳトランジスタ１６２，１６３の各ゲート端子は共に端子Ｗ０に接続され、ＮＭＯＳトランジスタ１６６，１６７の各ゲート端子は共に端子Ｗ１に接続され、ＮＭＯＳトランジスタ１７０，１７１の各ゲート端子は共に端子Ｗ２に接続され、ＮＭＯＳトランジスタ１７４，１７５の各ゲート端子は共に端子Ｗ３に接続されている。

メモリセル回路１５１のＮＭＯＳトランジスタ１６１，１６４，１６５，１６８，１６９，１７２，１７３，１７６の各ゲート端子は、奇数番目ドットの側のデータ書き込みを許可するイネーブル信号Ｅ１を入力する端子に接続され、メモリセル回路１５２のＮＭＯＳトランジスタ１６１，１６４，１６５，１６８，１６９，１７２，１７３，１７６の各ゲート端子は、偶数番目ドットの側のデータ書き込みを許可するイネーブル信号Ｅ２を入力する端子に接続されている。

更に、メモリセル回路１５１において、インバータ１５３，１５５，１５７，１５９からの各出力は、それぞれ奇数番目ドットに関する補正データを出力する出力端子ＯＤＤ０〜ＯＤＤ３から出力され、メモリセル回路１５２において、インバータ１５３，１５５，１５７，１５９からの各出力は、それぞれ偶数番目ドットに関する補正データを出力する出力端子ＥＶＮ０〜ＥＶＮ３から出力される。

以上の構成によって、メモリＭＥＭ９６は、後述するように、補正データ入力端子Ｄに順次入力する、奇数番目ドット用の４ビット補正データをメモリセル回路１５１にメモリし、偶数番目ドット用の４ビット補正データをメモリセル回路１５２にメモリするが、その際、それぞれの補正データをイネーブル信号Ｅ１，Ｅ２によって、メモリセル回路１５１，１５２が選択されてメモリする。

図８は、図６に示すマルチプレクサＭＵＸ１〜ＭＵＸ９６の内部回路構成図である。尚、マルチプレクサＭＵＸ１〜ＭＵＸ９６は同一構成であるため、ここではマルチプレクサＭＵＸ９６を例にして説明する。

同図に示すように、マルチプレクサＭＵＸ９６は、それぞれ独立した４個のマルチプレクサ回路からなっており、ＰＭＯＳトランジスタ１９１〜１９８を備え、ＰＭＯＳトランジスタ１９１，１９３，１９５，１９７のゲートは、切替指令信号Ｓ１Ｎを入力する切替指令入力端子Ｓ１Ｎに接続され、ＰＭＯＳトランジスタ１９２，１９４，１９６，１９８のゲートは、切替指令信号Ｓ２Ｎを入力する切替指令入力端子Ｓ２Ｎに接続されている。

ＰＭＯＳトランジスタ１９１の第１端子は端子ＯＤＤ０と接続され、ＰＭＯＳトランジスタ１９２の第１端子は端子ＥＶＮ０と接続され、ＰＭＯＳトランジスタ１９１と１９２の第２端子同士は端子Ｑ０に接続されている。同様に、ＰＭＯＳトランジスタ１９３の第１端子は端子ＯＤＤ１と接続され、ＰＭＯＳトランジスタ１９４の第１端子は端子ＥＶＮ１と接続され、ＰＭＯＳトランジスタ１９３と１９４の第２端子同士は端子Ｑ１に接続され、ＰＭＯＳトランジスタ１９５の第１端子は端子ＯＤＤ２と接続され、ＰＭＯＳトランジスタ１９６の第１端子は端子ＥＶＮ２と接続され、ＰＭＯＳトランジスタ１９５と１９６の第２端子同士は端子Ｑ２に接続され、更にＰＭＯＳトランジスタ１９７の第１端子は端子ＯＤＤ３と接続され、ＰＭＯＳトランジスタ１９８の第１端子は端子ＥＶＮ３に接続され、ＰＭＯＳトランジスタ１９７と１９８の第２端子同士は端子Ｑ３に接続されている。

以上の構成において、切替指令信号Ｓ１Ｎ、Ｓ２Ｎの論理値がそれぞれ“０”、“１”のとき、端子ＯＤＤ０〜ＯＤＤ３に入力する奇数用のドット補正データを選択して出力し、切替指令信号Ｓ１Ｎ、Ｓ２Ｎの論理値がそれぞれ“１”、“０”のとき、端子ＥＶＮ０〜ＥＶＮ３に入力する偶数用のドット補正データを選択して出力する。

上記のマルチプレクサＭＵＸ９６の構成において、スイッチ素子としてＰＭＯＳトランジスタを用いているのは下記の理由であって、動作上の支障を防止しつつ、使用される素子数を削減することが可能な構成となっている。

例えば、ＰＭＯＳトランジスタ１９１をオンさせるために、切替指令信号Ｓ１Ｎを“Ｌｏｗ”レベルとするとき、ＯＤＤ０信号が“Ｈｉｇｈ”レベルであれば、その信号レベルと略等しい電圧が端子Ｑ０から出力される。このように“Ｈｉｇｈ”レベルの伝達であればＰＭＯＳトランジスタをスイッチ素子として使用した場合でも何ら支障がない。

同様に、ＯＤＤ０信号が“Ｌｏｗ”レベル（略０Ｖ）であったとすると、ＰＭＯＳトランジスタ１９１の第２端子はその閾値電圧に近い電位にまで降下するものの、“Ｌｏｗ”レベル（略０Ｖ）にまで下がることはなく、ＰＭＯＳトランジスタ１９１は、このように“Ｌｏｗ”レベルの伝達機能が完全ではない欠点を内在している。

このような欠点を解消するため、一般的な構成においては、ＰＭＯＳトランジスタと並列にＮＭＯＳトランジスタを接続したアナログスイッチを構成し、データ選択のためのスイッチ手段としていた。この構成においては伝達しようとする入力信号電位と略等しい出力電位を得ることができ、スイッチ手段が介在していることによる入力電位と出力電位の差は生じない。その一方で、データ信号１本あたりにＰＭＯＳとＮＭＯＳのトランジスタ対を設ける必要があり、図８の構成に比べて２倍の素子数を要し、それを配置するためのＩＣのチップ面積を多く占有するという欠点を内在していた。

それに対して図８の構成では、一般的なアナログスイッチを用いて構成した回路と比べて半分の素子数ですむ利点を有しているものの、“Ｌｏｗ”レベルの伝達機能は完全ではない欠点を内在している。

しかしながら後述するように、マルチプレクサＭＵＸ１〜ＭＵＸ９６の出力が接続される後段回路であるドライバＤＶ１〜ＤＶ１９２においては，“Ｈｉｇｈ”レベルとして略ＶＤＤ電位と等しい入力電圧を要するのに対し，“Ｌｏｗ”レベルとしては後述する制御電圧Ｖｃｏｎｔ電位にまで下降していれば十分であり、略０Ｖにまで電位降下するような“Ｌｏｗ”レベル電位を必要としていない。このため、図８に示すマルチプレクサ回路を用いることで，回路動作上の制約を回避しつつ所要素子数を削減することができる。

図９は、図６に示すドライバＤＶ１〜ＤＶ９６の回路構成図である。尚、ドライバＤＶ１〜ＤＶ９６は同一の構成を持つものであるため、ここではドライバＤＶ９６を例にして説明する。

ドライバＤＶ９６は、同図に示すように、ＰＭＯＳトランジスタ２２０〜２２５、ＮＭＯＳトランジスタ２２６、ＮＡＮＤ回路２３０〜２３３、及びＮＯＲ回路２２７を備えている。また、ドライバＤＶ９６は、印刷データ入力端子Ｅ、発光サイリスタ駆動のオン，オフを指令する駆動オンオフ指令信号Ｓを入力する入力端子Ｓ、後述する制御電圧Ｖｃｏｎｔを入力する入力端子Ｖ、補正データ入力端子Ｑ０〜Ｑ３、及びアノード駆動端子ＤＯ９６を備えている。

ドライバＤＶ９６の印刷データ入力端子Ｅには、図６に示すように、ラッチＬＴＤ１のＱＮ出力が入力される。このように、ドライバＤＶ１〜ＤＶ９６の各印刷データ入力端子Ｅには、図６に示すように対応するラッチＬＴＡ１〜ＬＴＤ１，ＬＴＡ２４〜ＬＴＤ２４の反転データ出力端子ＱＮの出力が入力される。補正データ入力端子Ｑ０〜Ｑ３は、図８に示したマルチプレクサＭＵＸ９６の補正データ出力端子Ｑ０〜Ｑ３に接続されている。

また駆動オンオフ端子Ｓには、前記したように図６に示すＮＡＮＤ回路２０５から出力される発光サイリスタ駆動のオン、オフを指令する駆動オンオフ指令信号Ｓが入力される。端子Ｖには、図６に示す制御電圧発生回路（ＡＤＪ）２１０からの制御電圧Ｖｃｏｎｔが入力される。アノード駆動端子ＤＯ９６は、発光サイリスタ、ここでは発光素子アレイＣＨＰ１（図２）の発光サイリスタＴｈｙ１９１，１９２の各アノードと、前記した薄膜配線等により接続される。尚、図２に示すように、発光サイリスタＴｈｙ１９１，１９２の各カソード端子はグランドに接続されている。

図９に示すように、発光サイリスタを駆動するＰＭＯＳトランジスタ２２０〜２２３の各ゲート端子は、それぞれＮＡＮＤ回路２３０〜２３３の出力端子に接続され、ＰＭＯＳトランジスタ２２４のゲート端子は、ドレーン端子同士が接続されたＰＭＯＳトランジスタ２２５とＮＭＯＳトランジスタ２２６のドレーンに接続されている。

ＮＯＲ回路２２７の２個の入力端子は、それぞれ端子Ｓ、端子Ｅに接続され、ＮＡＮＤ回路２３０〜２３３の第１入力端子は、ＮＯＲ回路２２７の出力端子に接続され、ＮＡＮＤ回路２３０〜２３３の第２入力端子は，それぞれ補正データ入力端子Ｑ０〜Ｑ３に接続されている。

また、ＰＭＯＳトランジスタ２２０〜２２４の各ソース端子は、共に電源ＶＤＤに接続され、ＰＭＯＳトランジスタ２２０〜２２４の各ドレーン端子は、共にアノード駆動端子ＤＯ９６に接続されている。更にＰＭＯＳトランジスタ２２０〜２２４はゲート長があい等しく構成され、その内ＰＭＯＳトランジスタ２２０〜２２３のゲート幅は、入力端子Ｑ０〜Ｑ３に入力するマルチプレクサＭＵＸ９６からの補正データｑ０〜ｑ３のビット重みに対応してそれぞれ１：２：４：８のサイズ比に設定されている。

一方，ＮＡＮＤ回路２３０〜２３３及びＮＯＲ回路２２７の電源は、図示しない電源ＶＤＤと接続され、これら回路のグランドは端子Ｖと接続され、制御電圧Ｖｃｏｎｔ電位に保たれる。後述するように電源ＶＤＤの電位と制御電圧Ｖｃｏｎｔ電位との電位差はＰＭＯＳトランジスタ２２０〜２２４がオンするときのゲート・ソース間電圧に略等しく、この電圧を変化させることでＰＭＯＳトランジスタ２２０〜２２４のドレーン電流を調整することが可能となる。図６に示す制御電圧発生回路２１０は、基準電圧ＶｒｅｆとメモリＭＥＭ９７からのチップ補正データとを受けて、例えばＰＭＯＳトランジスタ２２０〜２２４等のドレーン電流の合計値が所定値となるように制御電圧Ｖｃｏｎｔを制御するために設けられている。

図９において、印刷データ入力端子Ｅに入力する印刷データがオン（このときの端子Ｅの入力レベルは“Ｌｏｗ“レベル）であり、入力端子Ｓに入力する駆動オンオフ指令信号Ｓが“Ｌｏｗ”レベルとなって駆動オンを指令しているとき、ＮＯＲ回路２２７の出力は“Ｈｉｇｈ”レベルとなる。このとき、ＮＡＮＤ２３０〜２３３の出力信号レベルは、補正データ入力端子Ｑ０〜Ｑ３の端子データに従ってＶＤＤ電位或は制御電圧Ｖｃｏｎｔ電位となり、ＰＭＯＳトランジスタ２２５とＮＭＯＳトランジスタ２２６とで構成されるインバータの出力は、制御電圧Ｖｃｏｎｔ電位となっている。

ＰＭＯＳトランジスタ２２４は、発光素子に主たる駆動電流を供給する主駆動トランジスタであり，ＰＭＯＳトランジスタ２２０〜２２３は、発光素子の駆動電流をドット毎に調整して光量補正するための補助駆動トランジスタである。主駆動トランジスタ２２４は端子Ｅに入力する印刷データに従って駆動され、補助駆動トランジスタ２２０〜２２３は、２２７の出力が“Ｈｉｇｈ”レベルであるときに、マルチプレクサＭＵＸ９６の出力Ｑ０〜Ｑ３の出力に従って選択的に駆動される。

後述するように、マルチプレクサＭＵＸ９６の出力Ｑ０〜Ｑ３からは、各ドットを構成する個々の発光サイリスタ（ここでは発光サイリスタＴｈｙ１９１とＴｈｙ１９２）の発光ばらつきを補正するための奇数、偶数の補正データが、切替指令信号Ｓ１Ｎ，Ｓ２Ｎに従って順次出力される。

つまり、主駆動トランジスタ２２４と共に、補正データに従って補助駆動トランジスタ２２０〜２２３が選択的に駆動され、主駆動トランジスタ２２４のドレーン電流に、選択された補助駆動トランジスタの各ドレーン電流が加算された駆動電流が、端子ＤＯ９６から発光サイリスタに供給される。ＰＭＯＳトランジスタ２２０〜２２３が駆動されているとき、ＮＡＮＤ回路２３０〜２３３の出力は“Ｌｏｗ”レベル（即ち、ほぼ制御電圧Ｖｃｏｎｔに等しいレベル）にあるので、ＰＭＯＳトランジスタ２２０〜２２３のゲート電位は、ほぼ制御電圧Ｖｃｏｎｔに等しくなる。

このとき、ＰＭＯＳトランジスタ２２５はオフ状態にあり、ＮＭＯＳトランジスタ２２６はオン状態にあって、ＰＭＯＳトランジスタ２２４のゲート電位もまたほぼ制御電圧Ｖｃｏｎｔに等しくなる。従って、ＰＭＯＳトランジスタ２２０〜２２４のドレーン電流値を、制御電圧Ｖｃｏｎｔにより一括して調整することができる。

更にこのとき、ＮＡＮＤ回路２３０〜２３３は、電源ＶＤＤと制御電圧Ｖｃｏｎｔとを、それぞれ電源電位、グランド電位として動作しているので、その入力信号の電位も電源ＶＤＤ電位とグランドとしての制御電圧Ｖｃｏｎｔ電位に即したものであって良く、“Ｌｏｗ”レベルは必ずしも０Ｖであることを必要としない。このため、図８で説明した構成によるマルチプレクサＭＸ９６を用いても支障なく動作させることができる。

図１０は、図６に示す第１制御回路２０１の回路構成図である。

同図に示すように、第１制御回路２０１は、ＦＦ回路２４１〜２４５、ＮＯＲ回路２４６、２入力のＡＮＤ回路２４７，２４８、及び３入力のＡＮＤ回路２５０〜２５３を備えている。また、制御回路２０１は、入力端子ＬＯＡＤ及びＳＴＢと、書き込み制御信号出力端子Ｗ０〜Ｗ３及びイネーブル信号出力端子Ｅ１，Ｅ２を備えている。図６に示したように、ドライバＩＣ１０１のＳＴＢ入力端子には印刷制御部１０（図１）からの負論理のストローブ信号ＨＤ−ＳＴＢ−Ｎが入力され、該端子の入力信号はインバータ２０３により論理反転され、正論理のストローブ信号ＳＴＢ−Ｐとなる。この正論理のストローブ信号ＳＴＢ−Ｐは、図１０に示す制御回路２０１内のＦＦ回路２４１，２４２のクロック端子に入力されている。

一方、第１制御回路２０１のＬＯＡＤ端子には図６に示すようにラッチ信号ＬＯＡＤ−Ｐ信号が入力され、該信号はＦＦ回路２４１〜２４５のリセット端子に入力される。第１制御回路２０１の出力端子Ｗ０は、メモリＭＥＭ１〜ＭＥＭ９７の各端子Ｗ０に接続されている。同様に、第１制御回路２０１の出力端子Ｗ１、Ｗ２、Ｗ３は、それぞれメモリ回路ＭＥＭ１〜ＭＥＭ９７の各端子Ｗ１、Ｗ２、Ｗ３にそれぞれ接続されている。

ＦＦ回路２４１，２４２と、ＮＯＲ回路２４６とでリングカウンタ回路を構成している。このリングカウンタ回路は、ラッチ信号ＬＯＡＤ−Ｐが“Ｌｏｗ”レベルのときリセットされ、インバータ２０３からのストローブ信号ＳＴＢ−Ｐの立ち上がりで動作する。ＦＦ回路２４１のデータ入力端子Ｄは、ＮＯＲ回路２４６の出力端子に接続され、ＦＦ回路２４１のデータ出力端子Ｑは、ＦＦ回路２４２のデータ入力端子Ｄに接続されている。ＮＯＲ回路２４６の２個の入力端子は、ＦＦ回路２４１，２４２のデータ出力端子Ｑにそれぞれ接続されている。

一方、ＦＦ回路２４４，２４５はジョンソンカウンタ回路を構成している。このカウンタ回路は、ラッチ信号ＬＯＡＤ−Ｐが“Ｌｏｗ”レベルのときリセットされ、アンド回路２４７の出力の立ち上がりで動作する。ＦＦ回路２４４のデータ入力端子Ｄは、ＦＦ回路２４５の反転データ出力端子に接続されており、ＦＦ回路２４５のデータ入力端子Ｄは、ＦＦ回路２１１のデータ出力端子Ｑに接続されている。

ＡＮＤ回路２５０の３個の入力端子は、ＦＦ回路２４４，２４５の反転データ出力端子、及びＦＦ回路２４２のデータ出力端子にそれぞれ接続され、ＡＮＤ回路２５０の出力は第１制御回路２０１の端子Ｗ０に接続される。ＡＮＤ回路２５１の３個の入力端子は、ＦＦ回路２４４の反転データ出力端子、ＦＦ回路２４５のデータ出力端子、及びＦＦ回路２４２のデータ出力端子にそれぞれ接続され、ＡＮＤ回路２５１の出力は制御回路（ＣＴＲＬ）２０１の端子Ｗ１に接続される。

ＡＮＤ回路２５２の３個の入力端子は、ＦＦ回路２４４のデータ出力端子、ＦＦ回路２２５４のデータ出力端子、及びＦＦ回路２４２のデータ出力端子にそれぞれ接続され、ＡＮＤ回路２５２の出力は制御回路（ＣＴＲＬ）２０１の端子Ｗ２に接続される。ＡＮＤ回路２５３の３個の入力端子は、ＦＦ回路２４４のデータ出力端子、ＦＦ回路２４５の反転データ出力端子、及びＦＦ回路２４２のデータ出力端子にそれぞれ接続され、ＡＮＤ回路２５３の出力は制御回路（ＣＴＲＬ）２０１の端子Ｗ３に接続される。

ＡＮＤ回路２５３は、上記両カウンタのカウント値に従い、補正データのビットｂ３に対する書き込み制御信号ｂ３−ＷＲ（Ｗ３）を生成する。同様に、ＡＮＤ回路２５２，２５１，２５０は、上記両カウンタ回路のカウント値に従い、それぞれ補正データのビットｂ２、ｂ１、ｂ０に対する書き込み制御信号ｂ２−ＷＲ（Ｗ２）、ｂ１−ＷＲ（Ｗ１）、ｂ０−ＷＲ（Ｗ０）を生成する。

ＦＦ回路２４３は、ラッチ信号ＬＯＡＤ−Ｐが“Ｌｏｗ”レベルのときリセットされ、ＦＦ回路２４１の出力信号の立ち上がりで動作する。ＦＦ回路２１１のデータ入力端子Ｄは、その反転データ出力端子に接続されている。アンド回路２４７の一方の入力端子はＦＦ回路２４３のデータ出力端子に接続され、アンド回路２４８の一方の入力端子はＦＦ回路２４１の反転データ出力端子に接続され、アンド回路２４７，２４８の各他方の入力端子には、共にラッチ信号ＬＯＡＤ−Ｐが入力される。アンド回路２４７の出力端子はＦＦ回路２４４，２４５の各クロック端子及びイネーブル信号出力端子Ｅ１に接続され、アンド回路２４８の出力端子はイネーブル信号出力端子Ｅ２に接続されている。

以上の構成において、制御回路２０１は、後述するように、ラッチ信号ＨＤ−ＬＯＡＤが“Ｈｉｇｈ”レベルのとき、ストローブ信号ＳＴＢの反転動作によって、書き込み制御信号Ｗ３，Ｗ２，Ｗ１，Ｗ０を、イネーブル信号出力端子Ｅ１，Ｅ２に同期する所定のタイミングで、順次所定の期間だけ“Ｈｉｇｈ”レベルとするように動作する。詳細は図１４で説明する。

図１１は、図６に示す第２制御回路２０８の回路構成図である。

同図に示すように、第２制御回路２０８は、ＦＦ回路２６１、バッファ回路２６２，２６３、入力端子ＨＳＹＮＣ及びＬＯＡＤ、及び切替指令信号出力端子Ｓ２Ｎ，Ｓ１Ｎを備えている。ＦＦ回路２６１のクロック端子はＬＯＡＤ端子と接続されてＬＯＡＤ‐Ｐ信号が入力され、負論理のリセット端子（Ｒ）はＨＳＹＮＣ端子と接続されてＨＳＹＮＣ‐Ｎ信号が入力される。またデータ入力端子Ｄは自身の反転データ出力端子ＱＮと接続され、データ出力端子Ｑはバッファ回路２６３を介して切替指令信号出力端子Ｓ２Ｎに接続され、反転データ出力端子ＱＮはバッファ回路２６２を介して切替指令信号出力端子Ｓ１Ｎに接続されている。これらの切替指令信号Ｓ１Ｎ，Ｓ２Ｎは、図６に示すマルチプレクサ回路ＭＵＸ１〜９６に対するデータ選択指令信号として出力されている。

図１２は、図２、図６に示すように、ドライバＩＣ１０１〜１２６毎に１回路ずつ設けられている制御電圧発生回路２１０の回路構成図である。これらの制御電圧発生回路（ＡＤＪ）２１０は、全て同一の構成を持つものであるため、ドライバＩＣ１０１、即ち図６に示す制御電圧発生回路（ＡＤＪ）２１０を例にして説明する。

同図に示すように、制御電圧発生回路２１０は、マルチプレクサ回路２７３、演算増幅器２７１、ＰＭＯＳトランジスタ２７２、及び抵抗Ｒ０〜Ｒ１５を有する。ＰＭＯＳトランジスタ２７２のソースは電源ＶＤＤに接続され、ゲート端子は演算増幅器２７１の出力端子に接続されると共に端子Ｖに接続される。ＰＭＯＳトランジスタ２７２は、各ドライバ（ＤＲＶ）のＰＭＯＳトランジスタ２２０〜２２４（図９にドライバＤＶ９６の例を示す）と、ゲート長があい等しく構成されている。

また、ＰＭＯＳトランジスタ２２０〜２２４の動作時における各ゲートには、ＰＭＯＳトランジスタ２７２のゲート電圧と同一の制御電圧Ｖｃｏｎｔが印加されるためゲート・ソース間電圧が相等しくされて、ＰＭＯＳトランジスタ２２０〜２２４とＰＭＯＳトランジスタ２７２とは、カレントミラーの関係が構成される。即ち、ＰＭＯＳトランジスタ２７２のドレーン電流Ｉｒｅｆを制御することによって、ＰＭＯＳトランジスタ２２０〜２２４の駆動電流を一括して調整することができる。

一方、演算増幅器２７１の反転入力端子はＶＲＥＦ端子に接続されて、図示しない基準電圧発生回路から出力される基準電圧Ｖｒｅｆが印加され、演算増幅器２７１の非反転入力端子は後述するマルチプレクサ回路２７３の出力端子Ｙに接続され、演算増幅器２７１の出力端子はＰＭＯＳトランジスタ２７２のゲート端子に接続されると共に、各ドライバＤＶ１〜ＤＶ９６のＶ端子に接続された出力端子Ｖに接続されている（図６参照）。

抵抗Ｒ０〜Ｒ１５は直列に接続され、抵抗Ｒ１５の最端部がＰＭＯＳトランジスタ２７２のドレーンに接続され、抵抗Ｒ０の最端部がグランドに接続されている。またマルチプレクサ回路２７３の端子Ｐ１５が抵抗Ｒ０とＲ１との接続部に、端子Ｐ１４が抵抗Ｒ１とＲ２との接続部に接続されている。同様にして、各抵抗の接続部が端子Ｐ１３〜端子Ｐ１に接続され、端子Ｐ０がＰＭＯＳトランジスタ２７２のドレーンに接続されている。

マルチプレクサ回路２７３の、アナログ電圧が入力される１６個の入力端子Ｐ０〜Ｐ１５と、アナログ電圧を出力する出力端子Ｙとは、４個のデータ入力端子Ｓ３〜Ｓ０に入力される４ビットの論理信号であるチップ補正データＳ３〜Ｓ０により設定される１６通りの信号論理の組み合わせによって、前記端子Ｐ０〜Ｐ１５のうちの何れかの端子が選択され、選択された端子と出力端子Ｙとが直結され、ドレーン電流Ｉｒｅｆが設定される。

演算増幅器２７１、抵抗列Ｒ０〜Ｒ１５、及びＰＭＯＳトランジスタ２７２でフィードバック制御回路を構成しており、演算増幅器２７１の非反転入力端子の電位が基準電圧Ｖｒｅｆと略等しくなるように動作する。このため、ＰＭＯＳトランジスタ２７２のドレーン電流Ｉｒｅｆは、抵抗Ｒ０〜Ｒ１５のうち、マルチプレクサ回路２７３により選択される端子とグランド間に直列接続されている合成抵抗値と、演算増幅器２７１に入力される基準電圧Ｖｒｅｆとによって決定される。

更に具体的に説明すると、入力端子Ｓ３〜Ｓ０の論理値が“１１１１”となっていて、補正状態が最大と指令されているとき、マルチプレクサ回路２７３の端子Ｐ１５とＹ出力端子とが導通状態とされ、端子Ｐ１５の電位が前記Ｖｒｅｆ電位と略等しくなるように制御される。この結果、前記したＰＭＯＳトランジスタ２７２のドレーン電流Ｉｒｅｆは
Ｉｒｅｆ＝Ｖｒｅｆ／Ｒ００
となる。

一方、入力端子Ｓ３〜Ｓ０の論理値が“０１１１”となっていて、補正状態の中心が指令されているとき、マルチプレクサ回路２７３の端子Ｐ７とＹ出力端子とが導通状態とされて端子Ｐ７の電位が前記Ｖｒｅｆ電位と略等しくなるように制御される。この結果、ＰＭＯＳトランジスタ２２２のドレーン電流Ｉｒｅｆは、
Ｉｒｅｆ＝Ｖｒｅｆ／（Ｒ００＋Ｒ０１＋・・＋Ｒ０７＋Ｒ０８）
となる。

更に、入力端子Ｓ３〜Ｓ０の論理値が“００００”となっていて、補正状態の最小が指令されているとき、マルチプレクサ回路２７３の端子Ｐ０とＹ出力端子とが導通状態とされ、端子Ｐ０の電位が前記Ｖｒｅｆ電位と略等しくなるように制御される。この結果、ＰＭＯＳトランジスタ２７２のドレーン電流Ｉｒｅｆは、
Ｉｒｅｆ＝Ｖｒｅｆ／（Ｒ００＋Ｒ０１＋・・＋Ｒ１４＋Ｒ１５）
となる。

前記したように、ＰＭＯＳトランジスタ２７２は、各ドライバのＰＭＯＳトランジスタ２２０〜２２４（図９にドライバＤＶ９６の例を示す）と、ゲート長があい等しく構成され、これらトランジスタは飽和領域で動作するように制御されているので、ＰＭＯＳトランジスタ２７２と各ＰＭＯＳトランジスタ２２０〜２２４とはカレントミラーの関係となり、ＰＭＯＳトランジスタ２００〜２０４は、オンとなるとき、ＰＭＯＳトランジスタ２７２のドレーン電流Ｉｒｅｆに比例し、且つ重みづけされたドレーン電流を生じる。

この結果、マルチプレクサ回路２７３の入力端子Ｓ３〜Ｓ０に与える論理値状態により、前記Ｉｒｅｆ電流を１６段階に調整することができ、各ドライバＤＶ１〜ＤＶ９６のＰＭＯＳトランジスタ２２０〜２２４（図９にドライバＤＶ９６の例を示す）のドレーン電流もまた１６段階に調整可能とすることができる。

図１３は、図６に示すゲート駆動分離回路ＧＤＡ１〜ＧＤＡ９６，ＧＤＢ１〜ＧＤＢ９６の構成の説明に供する図である。これらのゲート駆動分離回路は、全て同一の構成を持つものであるため、ゲート駆動分離回路ＧＤＢ９６を例にして説明する。

図１３（ａ）はゲート駆動分離回路ＧＤＢ９６の回路図シンボルであり、同図（ｂ）はその回路構成を示し、同図（ｃ）はその回路を集積回路として実現したときの当該箇所のチップ断面の構成を示しており、同図（ｄ）はゲート駆動分離回路ＧＤＢ９６の特性を示すグラフである。

図１３（ｂ）に示すように、ゲート駆動分離回路ＧＤＢ９６はＰＭＯＳトランジスタであって、そのゲート端子はグランドに接続され、第１端子（１）と第２端子（２）を備える。ゲート駆動分離回路（ＰＭＯＳトランジスタ）ＧＤＢ９６において、第１端子（１）や第２端子（２）は、一般にソース端子やドレーン端子と呼ばれるものであるが、ここでの動作においては、ゲート駆動分離回路（ＰＭＯＳトランジスタ）ＧＤＢ９６の第１端子（１）はソース端子やドレーン端子としての機能を合わせ備えている。

図１３（ｂ）に示すように、矢印にて示される電流Ｉ１が生じるとき、ゲート駆動分離回路（ＰＭＯＳトランジスタ）ＧＤＢ９６の第２端子（２）はソース端子として機能し、その第１端子（１）はドレーン端子として機能する。同様にして電流Ｉ２が生じるとき、ゲート駆動分離回路（ＰＭＯＳトランジスタ）ＧＤＢ９６の第１端子（１）はソース端子として機能し、その第２端子（２）はドレーン端子として機能する。

図１３（ｃ）において、Ｐ型不純物を含んだチップ基材（Ｐｓｕｂ）３２１には、ドライバＩＣ１０１等が形成されており、チップ基材（Ｐｓｕｂ）３２１上の所定箇所には、Ｎ型不純物を注入してＮウェル領域（Ｎｗｅｌｌ）３２２が形成され、Ｎウェル領域Ｎｗｅｌｌ３２２内には、Ｐ型不純物を注入して形成したＰ型領域３２３，３２４、Ｎ型不純物を拡散させて形成したＮ型領域３２５が存在し、ポリシリコンからなるＭＯＳトランジスタのゲート電極３２６が形成されている。

尚、図１３（ｃ）においては、図を簡略化するため、ゲート酸化膜、コンタクトホールやパッシベーション保護膜等は省略し、各不純物拡散領域と接続されるメタル配線も省略している。Ｐ型拡散層３２３はゲート駆動分離回路（ＰＭＯＳトランジスタ）ＧＤＢ９６の第１端子（１）と接続され、Ｐ型拡散層３２４はゲート駆動分離回路（ＰＭＯＳトランジスタ）ＧＤＢ９６の第２端子（２）と接続され、Ｎウェル領域３２２と接続されるＮ型拡散層３２５はゲート駆動分離回路（ＰＭＯＳトランジスタ）ＧＤＢ９６のサブストレート端子となっており、図１３（ｂ）に示すように電源ＶＤＤと接続されている。

図１３（ｄ）は、図１３（ｂ）に示したゲート駆動分離回路（ＰＭＯＳトランジスタ）ＧＤＢ９６の特性グラフを示している。同グラフの横軸は、図１３（ｂ）に示す第１端子（１）と第２端子（２）間に印加される電圧（Ｖ）を示している。縦軸は第１端子（１）と第２端子（２）間に流れる電流（Ｉ）を示しており、同特性グラフの、第１象限の縦軸を電流Ｉ１とし、第４象限の縦軸を電流Ｉ２としている。尚、このとき図１３（ｄ）の第１象限のグラフをＩｏＬとし、第２象限のグラフをＩｏＨとして図中に記載している。

図１３（ｄ）の特性グラフから明らかなように、同図（ｂ）において、電流Ｉ１を流そうとするとき第１端子（１）と第２端子（２）間に印加される電圧の絶対値がＶｔを越えると電流が流れる特性となっている。ここでＶｔはＰＭＯＳトランジスタの閾値電圧であり、典型的な設計例では略１．５Ｖとなるように設定される。

また、同図（ｂ）において、電流Ｉ２を流そうとするとき、ゲート駆動分離回路（ＰＭＯＳトランジスタ）ＧＤＢ９６の第２端子（２）の電位をＶＤＤ電位とし、第１端子（１）の電位を略ＶＤＤ電位とした場合には、第２端子から流れ出る電流Ｉ２は略ゼロとなり、ここから第２端子（２）の電位を降下すると、この電位降下に従って、流れ出る電流Ｉ２の絶対値は増加するものの、やがて所定値Ｉｄに飽和する、定電流性の特性を示す。

図１４は、画像形成装置の電源投入後に、プリントヘッド１９に対して行われる補正データ転送処理と、その後に行われる印刷データ転送のようすを概略的に示すタイミングチャートである。尚、同図中のＡ部〜Ｘ部、ａ部〜ｄ部は、各波形の発生タイミング位置を示す案内番号である。

補正データの転送開始に先立ち、続いて送られる転送データが補正データであることを示すため、ラッチ信号ＨＤ‐ＬＯＡＤ信号を“Ｈｉｇｈ”レベルとする（Ｉ部）。次いで、奇数番目に属するドットについて１ドット当たり４ビットからなる補正データのうち、先ずｂｉｔ３のものをデータ入力端子ＤＡＴＡＩ０、ＤＡＴＡＩ１、ＤＡＴＡＩ２、ＤＡＴＡＩ３（図６）から、クロック信号ＨＤ‐ＣＬＫに同期して入力し、図６に示すＦＦ回路ＦＦＡ１〜ＦＦＤ２５で構成されるシフトレジスタ中へシフト入力する。

このシフト入力が完了すると、Ａ部に示すようにストローブ信号ＨＤ‐ＳＴＢ‐Ｎが３パルス入力され、図１０に示した第１制御回路２０１が動作する。

図１４に示す出力信号Ｑ１，Ｑ２は、図１０に示す第１制御回路２０１のＦＦ回路２４１，２４２の出力信号であり、同様に、出力信号Ｑ３，Ｑ４，Ｑ５は、それぞれＦＦ回路２４３，２４４，２４５の出力信号である。また図１４に示すイネーブル信号Ｅ１，Ｅ２は、それぞれ図１０に示す第１制御回路２０１のＡＮＤ回路２４７，２４８の出力信号であり、図１４に示す書き込み制御信号Ｗ０〜Ｗ３は、それぞれ図１０に示す第１制御回路２０１のＡＮＤ回路２５０〜２５３の出力信号である。更に図１４に示す切替指令信号出力端子Ｓ１Ｎ，Ｓ２Ｎは、それぞれ図１１に示すバッファ回路２６２，２６３の出力信号である。

図１４のＡ部において、ラッチ信号ＨＤ‐ＳＴＢ‐Ｎの１パルス目が入力されるとＪ部に示すように出力信号Ｑ１にパルスが発生し、ついでラッチ信号ＨＤＨＤ‐ＳＴＢ‐Ｎの２パルス目が入力されるとＫ部に示すように出力信号Ｑ２にパルスが発生する。また出力信号Ｑ１が立ち上がるごとに出力信号Ｑ３は状態反転し、Ｌ部では出力信号Ｑ３が“Ｈｉｇｈ”レベルに遷移している。

出力信号Ｑ３の遷移に伴って、イネーブル信号Ｅ１，Ｅ２の状態が遷移する。イネーブル信号Ｅ１の立ち上がりエッジに引き続き、Ｍ部のように出力信号Ｑ４が立ち上がり、イネーブル信号Ｅ１の次の立ち上がりで出力信号Ｑ５信号が立ち上がり、更にイネーブル信号Ｅ１の次の立ち上がりで出力信号Ｑ４が立ち下がり、イネーブル信号Ｅ１の次の立ち上がりで出力信号Ｑ５が立ち下がる。

書き込み制御信号Ｗ３〜Ｗ０は、出力信号Ｑ２のパルス発生に引き続いてパルスを発生するが、Ｏ部、Ｐ部のように先ず書き込み制御信号Ｗ３が２回連続してパルスを発生し、ついで書き込み制御信号Ｗ２，Ｗ１，Ｗ０の各信号においても同様に２ずつパルスを発生する。書き込み制御信号Ｗ３〜Ｗ０の各パルスによって、図７に示す回路構成のメモリＭＥＭ１〜９６にデータの書き込みが行われるが、１パルス目では奇数ドット用のメモリ素子へのデータ書き込みが行われ、２パルス目では偶数ドット用のメモリ素子へのデータ書き込みが行われる。

上記した各書き込み制御信号Ｗ３〜Ｗ０の１パルス目は、それぞれＡ部、Ｃ部、Ｅ部、Ｇ部にて入力されたラッチ信号ＨＤ‐ＳＴＢ‐Ｎ信号をもとに発生されるものであり、同２パルス目は、それぞれＢ部、Ｄ部、Ｆ部、Ｈ部にて入力されたラッチ信号ＨＤ‐ＳＴＢ‐Ｎ信号をもとに発生されるものである。以上の過程をへて、補正データのｂｉｔ３〜ｂｉｔ０の全てのデータ書き込みが完了すると、Ｑ部のようにラッチ信号ＨＤ‐ＬＯＡＤを“Ｌｏｗ”レベルとして、印刷データの転送が可能な状態に遷移する。

尚、Ａ部〜Ｈ部において転送される補正データの内容については、後で詳細に説明する。

１ラインの印刷開始に際し、引き続くデータ転送が奇数ドットのものであることを示すため主走査同期信号ＨＤ‐ＨＳＹＮＣ‐Ｎの負論理パルスが入力される（Ｒ部）。次いで、Ｕ部で奇数ドットの印刷データが転送され、Ｓ部で発生するラッチ信号ＨＤ‐ＬＯＡＤのパルスにより、シフトレジスタ（ＦＦ回路ＦＦＡ１〜ＦＦＤ１・・・ＦＦ回路ＦＦＡ２４〜ＦＦＤ２４）にシフト入力された印刷データをラッチ回路（ラッチＬＴＡ１〜ＬＴＤ１、ＬＴＡ２〜ＬＴＤ２、・・・、ＬＴＡ２４〜ＬＴＤ２４）でラッチする。

更に、Ｗ部のようにＨＤ‐ＳＴＢ‐Ｎ信号が“Ｌｏｗ”レベルへと遷移すると、駆動オンオフ指令信号Ｓ（ＤＲＶＯＮ−Ｎ）が“Ｌｏｗ”レベルとなり、ドライバＤＶ９６を示す図９で説明したように、発光素子の発光駆動が可能となる。従って、印刷データＥがオン（“Ｌｏｗ”レベル）であって、Ｗ部のようにＨＤ‐ＳＴＢ‐Ｎ信号が“Ｌｏｗ”レベルとなる期間、各ドットの発光サイリスタは発光駆動されることになる。

同様に、Ｖ部で偶数ドットの印刷データが転送され、Ｔ部で発生するラッチ信号ＨＤ‐ＬＯＡＤのパルスにより、シフトレジスタ（ＦＦＡ１〜ＦＦＤ１・・・ＦＦＡ２４〜ＦＦＤ２４）にシフト入力されたデータをラッチ回路（ラッチＬＴＡ１〜ＬＴＤ１、ＬＴＡ２〜ＬＴＤ２、・・・、ＬＴＡ２４〜ＬＴＤ２４）でラッチする。

そして、Ｘ部のようにＨＤ‐ＳＴＢ‐Ｎ信号が“Ｌｏｗ”レベルへと遷移すると、駆動オンオフ指令信号Ｓ（ＤＲＶＯＮ−Ｎ）が“Ｌｏｗ”レベルとなり、発光素子の発光駆動が可能となる。従って、印刷データＥがオン（“Ｌｏｗ”レベル）であって、Ｘ部のようにＨＤ‐ＳＴＢ‐Ｎ信号が“Ｌｏｗ”レベルとなる期間、各ドットの発光サイリスタは発光駆動されることになる。

更にこのとき、切替指令信号Ｓ１Ｎがゲート駆動分離回路ＧＤＡ１〜ＧＤＡ９６を介してＧ１信号となって、奇数番目の発光サイリスタを選択的に駆動し、切替指令信号Ｓ２Ｎがゲート駆動分離回路ＧＤＢ１〜ＧＤＢ９６を介してＧ２信号となって、偶数番目の発光サイリスタを選択的に駆動する。従って、Ｗ部では、“Ｌｏｗ”レベル状態にある（ａ部）Ｇ１信号によって奇数番目の発光サイリスタが選択されて駆動され、Ｘ部では、“Ｌｏｗ”レベル状態にある（ｂ部）Ｇ２信号によって偶数番目の発光サイリスタが選択されて駆動される。

図１５は、画像形成装置が行う印刷動作時の各部の動作タイミングを示すタイミングチャートであり、図１４におけるＲ部以降の動作タイミングをより詳細に示すものである。尚、同図中のＡ部〜Ｔ部は、各波形の発生タイミング位置を示す案内番号である。

発光素子（ここでは発光サイリスタ）の時分割駆動による１ラインの印刷開始に先立ち、主走査同期信号ＨＤ‐ＨＳＹＮＣ‐Ｎが入力される（Ａ部）。続くＢ部において奇数ドットの印刷データ（０ｄｄ印刷データ）を転送するため、クロック信号ＨＤ‐ＣＬＫに同期してデータ信号ＨＤ‐ＤＡＴＡ３〜０が入力される。

尚、本プリントヘッド１９においては２６個のドライバＩＣ１０１〜１２６がカスケードに接続され、各ＩＣ毎に９６個の発光素子の駆動端子ＤＯ１〜ＤＯ９６を備えており、１パルスのクロック信号により４画素分の印刷データが一度に転送される。このため奇数ドット又は偶数ドット用の印刷データを一度に転送するのに必要なクロックパルス数は
（９６／４）×２６＝２４×２６＝６２４
である。

Ｂ部において、１ラインデータの内の奇数ドット用の印刷データの転送が完了すると、Ｃ部に示すように、ラッチ信号ＨＤ‐ＬＯＡＤのパルスが入力され、シフトレジスタ（ＦＦ回路ＦＦＡ１〜ＦＦＤ１・・・ＦＦ回路ＦＦＡ２４〜ＦＦＤ２４）にシフト入力された印刷データがラッチ回路（ラッチＬＴＡ１〜ＬＴＤ１、ＬＴＡ２〜ＬＴＤ２、・・・、ＬＴＡ２４〜ＬＴＤ２４）にラッチされる。このとき、奇数番目の発光サイリスタを選択駆動するため、ゲート駆動信号Ｇ１が“Ｌｏｗ”レベルとされ（Ｌ部）、ゲート駆動信号Ｇ２が“Ｈｉｇｈ”レベルとされる（Ｎ部）。

次いで発光素子駆動を指示するため、ストローブ信号ＨＤ−ＳＴＢ−Ｎが“Ｌｏｗ”レベルへと遷移し（Ｄ部）、ドライバＩＣ１０１〜１２６の端子ＤＯ１〜ＤＯ９６は印刷データによる指令値（論理値が１又は０）に基づき選択的にオン状態となって駆動電流が出力される（Ｑ部）。このとき駆動されるのは、前記Ｇ１信号がゲート端子に接続される奇数ドットの発光サイリスタであって、図２における発光サイリスタＴｈｙ１、・・・Ｔｈｙ１９１等である。

例えば図２において、このときドライバＩＣ１０１の端子ＤＯ９６から駆動電流が流し出された場合、発光サイリスタＴｈｙ１９１のアノード、カソード端子を経てグランドへと至る電流経路が形成されることになる。一方、発光サイリスタＴｈｙ１９２は、ゲート端子のレベルが“Ｈｉｇｈ”レベルとなっていてオフ状態とされ、ドライバＩＣ１０１の端子ＤＯ９６からの駆動電流は流れず消灯状態のままとされる。この結果、奇数ドットの発光サイリスタＴｈｙ１９１が発光し、感光体ドラム（例えば後述する図３５において５３０３ａが相当する）上に静電潜像を形成することで印刷ドットを発生する。次いでＦ部において、負論理のストローブ信号ＨＤ‐ＳＴＢ‐Ｎが“Ｈｉｇｈ”レベルとなると、ドライバＩＣ１０１〜１２６による駆動がオフとなって発光サイリスタはすべて消灯となる（Ｒ部）。

続いて偶数ドットの発光サイリスタの発光が行われる。Ｅ部において偶数ドットの印刷データ（Ｅｖｅｎ印刷データ）を転送するため、クロック信号ＨＤ‐ＣＬＫに同期してデータ信号ＨＤ‐ＤＡＴＡ３〜０が入力される。この時、上記した奇数ドットの印刷データの転送時と同様に、一度のデータ転送に必要なクロックパルス数は６２４である。

Ｅ部において、１ラインデータの内の偶数ドット用の印刷データの転送が完了すると、Ｇ部に示すように、ラッチ信号ＨＤ‐ＬＯＡＤのパルスが入力され、シフトレジスタ（ＦＦ回路ＦＦＡ１〜ＦＦＤ１・・・ＦＦ回路ＦＦＡ２４〜ＦＦＤ２４）にシフト入力された印刷データがラッチ回路（ラッチＬＴＡ１〜ＬＴＤ１、ＬＴＡ２〜ＬＴＤ２、・・・、ＬＴＡ２４〜ＬＴＤ２４）にラッチされる。このとき、偶数番目の発光サイリスタを選択駆動するため、ゲート駆動信号Ｇ１が“Ｈｉｇｈ”レベルとされ（Ｍ部）、ゲート駆動信号Ｇ２が“Ｌｏｗ”レベルとなる（Ｏ部）。

次いで発光素子駆動を指示するため、ストローブ信号ＨＤ−ＳＴＢ−Ｎが“Ｌｏｗ”レベルへと遷移し（Ｈ部）、ドライバＩＣ１０１〜１２６の端子ＤＯ１〜ＤＯ９６は印刷データによる指令値（論理値が１又は０）に基づき選択的にオン状態となって駆動電流が出力される（Ｓ部）。このとき駆動されるのは、上記Ｇ２信号がゲート端子に接続される偶数ドットの発光サイリスタであって、図２における発光サイリスタＴｈｙ２、・・・Ｔｈｙ１９２等である。

例えば図２において、このときドライバＩＣ１０１の端子ＤＯ９６から駆動電流が流し出された場合、発光サイリスタＴｈｙ１９２のアノード、カソード端子を経てグランドへと至る電流経路が形成されることになる。一方、発光サイリスタＴｈｙ１９１は、ゲート端子のレベルが“Ｈｉｇｈ”レベルとなっていてオフ状態とされ、ドライバＩＣ１０１の端子ＤＯ９６からの駆動電流は流れず消灯状態のままとされる。この結果、偶数ドットの発光サイリスタＴｈｙ１９２が発光し、感光体ドラム上に静電潜像を形成することで印刷ドットを発生する。次いでＪ部において、負論理のストローブ信号ＨＤ‐ＳＴＢ‐Ｎが“Ｈｉｇｈ”レベルとなると、ドライバＩＣ１０１〜１２６による駆動がオフとなって発光サイリスタはすべて消灯となる（Ｔ部）。

以上のように、発光素子列のうち、奇数番目の素子と偶数番目の素子とを順に、時分割に駆動することで１ライン分の発光素子を駆動することができる。

図１６は、図１４におけるＡ，Ｂ部の詳細図である。但し、簡単のため、図１４では、２６個あるドライバＩＣ１０１〜１２６の内の一つ、たとえば図６に示すドライバＩＣ１０１に入力される印刷データのみを記している。従って、実際には、奇数ドット用の印刷データ及び偶数ドット用の印刷データは、前記したようにそれぞれ（２４×２６＝６２４）のクロックパルスで取り込まれる。同様に、図１７は図１４におけるＣ，Ｄ部の詳細図であり、図１７は図１４におけるＥ，Ｆ部の詳細図であり、図１８は図１４におけるＧ，Ｈ部の詳細図である。

図１６〜図１９において、
“ＤＵＭＭＹ”で示すデータは、ダミーデータである。
“Ｃｈｉｐ−ｂ（ｎ）”で示すデータは、メモリ９７にメモリされるチップ補正データのｂｉｔ（ｎ）（０〜３）のビット値である。
“ＤＯＴ（ｍ）−ｂ（ｎ）”で示すデータは、ｍ（ｍは１〜１９２）番目のドットの補正データのｂｉｔ（ｎ）（ｎは０〜３）のビット値である。

図１６に示すＡ部において、図６に示す２４段のシフトレジスタ回路（ＦＦＡ１〜ＦＦＤ２４）は、それぞれ対応する奇数ドット用の補正データ、例えばＦＦ回路ＦＦＡ２４がＤＯＴ１−ｂ３のデータを保持し、ＦＦ回路ＦＦＤ１がＤＯＴ１９１−ｂ３のデータを保持する。更にこの奇数ドット用の補正データの取り込み時には、ＦＦＤ２５がＣｈｉｐ−ｂ３のデータを保持する。そしてこれらのデータは、続いて発生する書き込み制御信号Ｗ３のパルス１によって、それぞれ対応するメモリＭＥＭ１〜９６の奇数ドットのビット３用のメモリ素子へ書き込まれる。尚、奇数ドット用の補正データ取り込み時には、同時にメモリＭＥＭ９７による、チップ補正データのＣｈｉｐ−ｂ３の書き込みも行われる。

尚、セレクタ回路２０７は、選択入力端子Ｓに入力するイネーブル信号Ｅ２によって、奇数ドット用の補正データを転送時には、各ドライバＩＣのＦＦＤ２５がＣｈｉｐ−ｂ３のデータを保持できるように、入力端子Ｂ３〜Ｂ０への入力データを選択して出力し、偶数ドット用の補正データを転送時には、その必要がないので、入力端子Ａ３〜Ａ０への入力データを選択して出力する。

同様に、図１６に示すＢ部において、図６に示す２４段のシフトレジスタ回路（ＦＦＡ１〜ＦＦＤ２４）は、それぞれ対応する偶数ドット用の補正データ、例えばＦＦ回路ＦＦＡ２４がＤＯＴ２−ｂ３のデータを保持し、ＦＦ回路ＦＦＤ１がＤＯＴ１９２−ｂ３のデータを保持する。そしてこれらのデータは、続いて発生する書き込み制御信号Ｗ３のパルス２によって、それぞれ対応するメモリ１〜９６の偶数ドットのビット３用のメモリ素子へ書き込まれる。

同様に、図１７に示すＣ部において、図６に示す２４段のシフトレジスタ回路（ＦＦＡ１〜ＦＦＤ２４）は、それぞれ対応する奇数ドット用の補正データ、例えばＦＦ回路ＦＦＡ２４がＤＯＴ１−ｂ２のデータを保持し、ＦＦ回路ＦＦＤ１がＤＯＴ１９１−ｂ２のデータを保持する。更にこの奇数ドット用の補正データの取り込み時には、ＦＦＤ２５がＣｈｉｐ−ｂ２のデータを保持する。そしてこれらのデータは、続いて発生する書き込み制御信号Ｗ２のパルス３によって、それぞれ対応するメモリＭＥＭ１〜９６の奇数ドットのビット２用のメモリ素子へ書き込まれる。尚、この奇数ドット用の補正データ取り込み時には、同時にメモリＭＥＭ９７による、チップ補正データのＣｈｉｐ−ｂ２の書き込みも行われる。

同様に、図１７に示すＤ部において、図６に示す２４段のシフトレジスタ回路（ＦＦＡ１〜ＦＦＤ２４）は、それぞれ対応する偶数ドット用の補正データ、例えばＦＦ回路ＦＦＡ２４がＤＯＴ２−ｂ２のデータを保持し、ＦＦ回路ＦＦＤ１がＤＯＴ１９２−ｂ２のデータを保持する。そしてこれらのデータは、続いて発生する書き込み制御信号Ｗ２のパルス４によって、それぞれ対応するメモリ１〜９６の偶数ドットのビット２用のメモリ素子へ書き込まれる。

同様に、図１８に示すＥ部において、図６に示す２４段のシフトレジスタ回路（ＦＦＡ１〜ＦＦＤ２４）は、それぞれ対応する奇数ドット用の補正データ、例えばＦＦ回路ＦＦＡ２４がＤＯＴ１−ｂ１のデータを保持し、ＦＦ回路ＦＦＤ１がＤＯＴ１９１−ｂ１のデータを保持する。更にこの奇数ドット用の補正データの取り込み時には、ＦＦＤ２５がＣｈｉｐ−ｂ１のデータを保持する。そしてこれらのデータは、続いて発生する書き込み制御信号Ｗ１のパルス５によって、それぞれ対応するメモリＭＥＭ１〜９６の奇数ドットのビット１用のメモリ素子へ書き込まれる。尚、この奇数ドット用の補正データ取り込み時には、同時にメモリＭＥＭ９７による、チップ補正データのＣｈｉｐ−ｂ１の書き込みも行われる。

同様に、図１８に示すＦ部において、図６に示す２４段のシフトレジスタ回路（ＦＦＡ１〜ＦＦＤ２４）は、それぞれ対応する偶数ドット用の補正データ、例えばＦＦ回路ＦＦＡ２４がＤＯＴ２−ｂ１のデータを保持し、ＦＦ回路ＦＦＤ１がＤＯＴ１９２−ｂ１のデータを保持する。そしてこれらのデータは、続いて発生する書き込み制御信号Ｗ１のパルス６によって、それぞれ対応するメモリ１〜９６の偶数ドットのビット１用のメモリ素子へ書き込まれる。

同様に、図１９に示すＧ部において、図６に示す２４段のシフトレジスタ回路（ＦＦＡ１〜ＦＦＤ２４）は、それぞれ対応する奇数ドット用の補正データ、例えばＦＦ回路ＦＦＡ２４がＤＯＴ１−ｂ０のデータを保持し、ＦＦ回路ＦＦＤ１がＤＯＴ１９１−ｂ０のデータを保持する。更にこの奇数ドット用の補正データの取り込み時には、ＦＦＤ２５がＣｈｉｐ−ｂ０のデータを保持する。そしてこれらのデータは、続いて発生する書き込み制御信号Ｗ０のパルス７によって、それぞれ対応するメモリＭＥＭ１〜９６の奇数ドットのビット０用のメモリ素子へ書き込まれる。尚、この奇数ドット用の補正データ取り込み時には、同時にメモリＭＥＭ９７による、チップ補正データのＣｈｉｐ−ｂ０の書き込みも行われる。

同様に、図１９に示すＨ部において、図６に示す２４段のシフトレジスタ回路（ＦＦＡ１〜ＦＦＤ２４）は、それぞれ対応する偶数ドット用の補正データ、例えばＦＦ回路ＦＦＡ２４がＤＯＴ２−ｂ０のデータを保持し、ＦＦ回路ＦＦＤ１がＤＯＴ１９２−ｂ０のデータを保持する。そしてこれらのデータは、続いて発生する書き込み制御信号Ｗ０のパルス８によって、それぞれ対応するメモリ１〜９６の偶数ドットのビット０用のメモリ素子へ書き込まれる。

尚、上記した説明では、ドライバＩＣ１０１が使用する補正データのみを対象にして、補正データの書き込み処理について説明したが、前記したように実際には、ドライバＩＣ１０１〜１２６が使用する補正データを書き込み処理するものである。また、メモリＭＥＭ１〜９６が書き込んだ補正データ、及びメモリＭＥＭ９７が書き込んだチップ補正データに基づいて行われる発光サイリスタの発光駆動については、前記した通りである。

次に、図６、図１３等で説明した、発光サイリスタＴｈｙ１〜Ｔｈｙ１９２のゲート端子駆動用のゲート駆動分離回路ＧＤＡ１〜ＧＤＡ９６、ＧＤＢ１〜ＧＤＢ９６の動作、特に発光サイリスタのターンオン過程での動作について説明する。

図２０（ａ）は、共通バッファ回路３０１と、破線で囲んで示すゲート駆動分離回路ＧＤＡ１と、発光サイリスタＴｈｙ１の接続関係を示す図であり、図２０（ｂ）は、発光サイリスタＴｈｙ１の内部構成を等価回路で示している。尚、ゲート駆動分離回路ＧＤＡ１は、ＰＭＯＳトランジスタで構成され、図１３で説明したゲート駆動分離回路ＧＤＢ９６と全く同じ構成、特性のものであり、発光サイリスタＴｈｙ１は、ＰＮＰトランジスタ１４１とＮＰＮトランジスタ１４２で構成され、図３で説明した発光サイリスタＴｈｙ１９２と全く同じ構成、特性のものである。

図２０（ｂ）に示すように、ゲート駆動分離回路ＧＤＡ１はＰＭＯＳトランジスタで構成され、発光サイリスタＴｈｙ１は、ＰＮＰトランジスタ１４１とＮＰＮトランジスタ１４２で構成されている。同図中において、ＩｂはＰＮＰトランジスタ１４１のベース電流であり、Ｉｇは発光サイリスタＴｈｙ１のゲート電流であり、Ｖｇはそのゲート端子の端子電圧であり、Ｉｋはカソード電流である。

ここでは、発光サイリスタＴｈｙ１のターンオン過程を説明するため、共通バッファ回路３０１の入力を“Ｌｏｗ”レベルとしている。次いで、発光サイリスタＴｈｙ１を駆動するためにドライバＤＶ１のアノード駆動端子ＤＯ１から電流が供給され、アノード電流Ｉａが流れる。

このとき共通バッファ回路３０１の出力は“Ｌｏｗ”レベルとなり、発光サイリスタＴｈｙ１のアノード端子から注入された電流ＩａはＰＮＰトランジスタ１４１のエミッタ・ベース間をＩｂとして流れ、更に発光サイリスタＴｈｙ１のゲート電流Ｉｇとしてゲート駆動分離回路（ＰＭＯＳトランジスタ）ＧＤＡ１の第２端子、第１端子間を流れて、共通バッファ回路３０１の出力端子に流れ込むことになる。

図１３で説明したように、ゲート駆動分離回路（ＰＭＯＳトランジスタ）ＧＤＡ１のサブストレート端子は電源ＶＤＤに接続されており、この端子には電流が流れないため、ゲート駆動分離回路ＧＤＡ１（ＰＭＯＳトランジスタ）の第２端子から流入した電流は第１端子から流れ出る。

このとき、共通バッファ回路３０１の出力は“Ｌｏｗ”レベルであり、その電位はグランド電位に略等しい０Ｖであるので、ゲート駆動分離回路（ＰＭＯＳトランジスタ）ＧＤＡ１の第１端子はドレーン端子として機能し、その第２端子はソース端子として機能し、そのゲート・ソース間電圧が閾値電圧Ｖｔ（図１３（ｄ）参照）を超えるときに電流Ｉｇを生じる。

図２０（ｂ）において、このときのゲート電流Ｉｇは、発光サイリスタＴｈｙ１の内部にあるＰＮＰトランジスタ１４１のベース電流Ｉｂに相当するものであり、このベース電流Ｉｂが流れることでＰＮＰトランジスタ１４１がオン状態への移行を開始して、そのコレクタにコレクタ電流を生じる。このコレクタ電流は、ＮＰＮトランジスタ１４２のベース電流となり、ＮＰＮトランジスタ１４２をオン状態へと移行させる。これにより生じたコレクタ電流は、ＰＮＰトランジスタ１４１のベース電流Ｉｂを増強し、ＰＮＰトランジスタ１４１のオン状態への移行を加速させることになる。

一方、ＮＰＮトランジスタ１４２が完全にオン状態に移行した後には、そのコレクタ・エミッタ間電圧Ｖｃｅ１は低下し、ゲート駆動分離回路（ＰＭＯＳトランジスタ）ＧＤＡ１の前記した閾値電圧Ｖｔよりも小さい電位となる。前記したように、閾値電圧Ｖｔの典型例は１．５Ｖであり、これに対して発光サイリスタＴｈｙ１のゲート・カソード間電圧、即ちＮＰＮトランジスタ１４２のコレクタ・エミッタ間電圧Ｖｃｅ１は略０．２Ｖである。

この結果、発光サイリスタＴｈｙ１のゲート端子からゲート駆動分離回路（ＰＭＯＳトランジスタ）ＧＤＡ１の第２端子の側に流れる電流Ｉｇは略ゼロとなって、発光サイリスタＴｈｙ１のカソード端子にはアノード電流Ｉａと略等しいカソード電流Ｉｋが流れることになり、発光サイリスタＴｈｙ１は完全にオン状態となる。

図２０（ｃ）は、上記した発光サイリスタＴｈｙ１のターンオン過程を説明するグラフであって、横軸はアノード電流Ｉａを示し、縦軸はアノード端子電位Ｖａを示している。発光サイリスタＴｈｙ１の消灯状態においてアノード電流Ｉａは略ゼロであり、ドライバＤＶ１のアノード駆動端子ＤＯ１から駆動電流が供給されて、グラフの原点（０，０）の状態にある発光サイリスタＴｈｙ１のターンオンが開始すると、同図（ｃ）に矢印で示したようにアノード電位Ｖａが上昇して電位値Ｖｐに到達する。

この電位値Ｖｐは、ゲート駆動分離回路（ＰＭＯＳトランジスタ）ＧＤＡ１の閾値電圧ＶｔとＰＮＰトランジスタ１４１のエミッタ・ベース間電圧Ｖｂｅの加算値に対応するものであり、この電圧が順方向に印加されることでゲート電流Ｉｇ（これはＰＮＰトランジスタ１４１のベース電流Ｉｂに等しい）を生じる。図２０（ｃ）において、丸印を付して示すポイント（Ｉｐ，Ｖｐ）は、発光サイリスタＴｈｙ１のオフ領域（Ａ）とオン遷移領域（Ｂ）との境目に相当している。

次いで、アノード電流Ｉａが増加するに伴いアノード電位Ｖａは低下していき、丸印を付して示すポイント（Ｉｖ，Ｖｖ）に到達する。このポイントは、発光サイリスタＴｈｙ１のオン遷移領域（Ｂ）とオン領域（Ｃ）との境目に相当し、このときのゲート電流Ｉｇは略ゼロにまで低下していて、ゲート駆動分離回路（ＰＭＯＳトランジスタ）ＧＤＡ１は、実質的に発光サイリスタＴｈｙ１から切り離されたのと等価な状態にある。

更にアノード電流Ｉａが増加するに伴い、アノード電位Ｖａは増加していき、丸印を付して示すポイント（Ｉ１，Ｖ１）に到達する。このポイントは発光サイリスタの発光駆動の最終動作ポイントであり、ドライバＤＶ１のアノード駆動端子ＤＯ１から供給される最大流量が調整されたアノード電流Ｉａに応じた所定の発光パワーで発光駆動がなされる。

図２０（ｃ）を用いて発光サイリスタＴｈｙ１のターンオン過程を説明したが、後述するように、ゲート駆動分離回路（ＰＭＯＳトランジスタ）ＧＤＡ１を適用することにより、オン状態にある発光サイリスタＴｈｙ１からのゲート電流の流れ込みを防止して、アノード電流Ｉａとカソード電流Ｉｋを略等しくしたオン状態駆動とすることができるため、前記したように調整されたアノード電流Ｉａを流すことにより、それに応じた発光パワーを得ることができる。

以上の動作は、共通バッファ回路３０１の出力と発光サイリスタＴｈｙ１のゲート端子間にゲート駆動分離回路（ＰＭＯＳトランジスタ）ＧＤＡ１を介在させたことによって初めて実現される動作である。

通常のＣＭＯＳ出力回路で構成した共通バッファ回路３０１と発光サイリスタＴｈｙ１のゲート端子とを直結した場合には、その“Ｌｏｗ”レベル出力は略０Ｖ電位にまで降下してしまうので、ＰＮＰトランジスタ１４１のベース電流は共通バッファ回路３０１の側にＩｇとして流れ続け、その分ＮＰＮトランジスタ１４２のコレクタ電流が減少し、発光サイリスタＴｈｙ１のカソード電流Ｉｋも減少してしまう。その結果、発光サイリスタＴｈｙ１の発光出力が変動して所望状態で動作させることができず、発光サイリスタを用いてプリントヘッドを実現することを困難にしていた。

それに対し、上記したように図２０に示したゲート駆動分離回路（ＰＭＯＳトランジスタ）ＧＤＡ１を適用した構成においては、上記した不具合が生じることが無くなり、印刷品位に優れたプリンタ装置を実現することが可能となる。

次に、共通バッファ回路３０１によって、複数の発光サイリスタを同時に点灯する際のゲート駆動分離回路（ＰＭＯＳトランジスタ）ＧＤＡ１等の働きについて説明する。図２１は、この説明に供する図であり、同図（ａ）は、図６におけるゲート駆動分離回路ＧＤＡ１，ＧＤＡ２と、図２において示した発光サイリスタＴｈｙ１，Ｔｈｙ３の接続関係を示す図であり、同図（ｂ）は、発光サイリスタＴｈｙ１，Ｔｈｙ３の内部構成を等価回路で示している。

図２１では、説明を簡略化するため、２個の発光サイリスタＴｈｙ１，Ｔｈｙ３について示しているが、実際には、図２及び図６に示す構成から明らかなように、奇数トッド用の同一構成の発光サイリスタＴｈｙ１，Ｔｈｙ３・・・Ｔｈｙ１９１の各ゲート端子が、対応して配置されたゲート駆動分離回路（ＰＭＯＳトランジスタ）ＧＤＡ１〜ＧＤＡ９６を介して全て共通バッファ回路３０１の出力端子に接続されている。

図２１において、共通バッファ回路３０１は、発光サイリスタＴｈｙ１，Ｔｈｙ３のオン制御するためにその入力が“Ｌｏｗ”レベルとされ、同図においてはグランドに接続して示している。共通バッファ回路３０１の出力は、共通ゲート配線ｇ１と接続され、共通ゲート配線ｇ１とゲート駆動分離回路（ＰＭＯＳトランジスタ）ＧＤＡ１，ＧＤＡ２の第１端子とが接続されている。また、ゲート駆動分離回路ＧＤＡ１，ＧＤＡ２の第２端子はそれぞれサイリスタＴｈｙ１，Ｔｈｙ３のゲート端子と個別に接続されている。

尚、ゲート駆動分離回路ＧＤＡ１，ＧＤＡ２は、ＰＭＯＳトランジスタで構成され、発光サイリスタＴｈｙ１はＰＮＰトランジスタ１４１ａとＮＰＮトランジスタ１４２ａで構成され、発光サイリスタＴｈｙ３はＰＮＰトランジスタ１４１ｂとＮＰＮトランジスタ１４２ｂで構成されている。更にＶｃｅ１は、ＮＰＮトランジスタ１４２ａのコレクタ・エミッタ間電圧であり、Ｖｃｅ３は、ＮＰＮトランジスタ１４２ｂのコレクタ・エミッタ間電圧である。

図２１（ｂ）は、複数の発光サイリスタ（ここではＴｈｙ１，Ｔｈｙ３のみ示す）が同時にオンしている状況を示している。図２０の説明で記述したように、本実施の形態におけるゲート駆動分離回路ＧＤＡ１においては、発光サイリスタＴｈｙ１のターンオン指令のため、その第２端子の電圧を“Ｌｏｗ”レベルとして発光サイリスタＴｈｙ１をオンさせた後には、そのゲート端子からゲート駆動分離回路ＧＤＡ１に向かって流れ込む電流を略ゼロとすることができる。

このため図２１（ｂ）において、ゲート配線ｇ１に接続される共通バッファ回路３０１の影響は除外して考えることができ、同図（ｂ）においては共通バッファ回路３０１を破線にて描いている。いま、発光サイリスタＴｈｙ１がオンしていて、そのアノード端子から駆動電流Ｉａ１が流入しているとする。このとき、発光サイリスタＴｈｙ１のゲート電流Ｉｇの流れる経路として破線矢印で示す経路を考える。

発光サイリスタＴｈｙ１のゲート電流Ｉｇが流れると仮定すると、このゲート電流はＰＮＰトランジスタ１４１ａのエミッタ・ベース間を通り、ゲート駆動分離回路（ＰＭＯＳトランジスタ）ＧＤＡ１の第２端子、第１端子間を通り、閾値電圧Ｖｔだけ電位降下したのち、共通ゲート配線ｇ１を経由して別のゲート駆動分離回路（ＰＭＯＳトランジスタ）ＧＤＡ２の第１端子、第２端子間を通り閾値電圧Ｖｔだけ電位降下して、発光サイリスタＴｈｙ３を構成するＮＰＮトランジスタ１４２ｂのコレクタ・エミッタ間を経由してグランドに流出するものとなる。

そのため、発光サイリスタＴｈｙ１のゲート端子からゲート電流Ｉｇの流出側に向かって積算した電位Ｖｇは、
Ｖｇ＝Ｖｔ＋Ｖｔ＋Ｖｃｅ３
となる。
しかしながら、発光サイリスタＴｈｙ１中のＮＰＮトランジスタ１４２ａのコレクタ・エミッタ間電圧Ｖｃｅ１は、前記電圧Ｖｇの計算値よりも小さいので、ＰＮＰトランジスタ１４１ａのベース端子を流れた電流Ｉｂは破線矢印の経路を通ることなく、ＮＰＮトランジスタ１４２ａのコレクタ電流となって、自分自身のカソード電流Ｉｋとして合流することになる。

図２、図６を参照して明らかなように、同時に点灯する発光サイリスタＴｈｙ１，Ｔｈｙ３等において、そのゲート端子には個別にゲート駆動分離回路ＧＤＡ１，ＧＤＡ２等が配備されており、各発光サイリスタのゲート端子間を流れる電流成分は発生しないことになる。この結果、発光サイリスタＴｈｙ１，Ｔｈｙ３等に供給するアノード電流はすべて個々の素子のアノード・カソード間を流れカソード電流となり、アノード電流とカソード電流とが等しいので、各発光サイリスタの発光出力は個々のアノード電流のみにより変化させることができる。

従って、個々の発光サイリスタは、各アノード電流を別々に調整することによってその発光パワーを任意に調整することができる。以上のように、本実施の形態の構成においては、同時にオンしている個々の発光サイリスタのゲート端子間での回りこみ電流が生じることはなく、それぞれに対応するアノード駆動電流により発光出力を調整することができる。

次に、本実施の形態の制御系に対する比較例について説明する。

図２２は、比較例としてのプリントヘッド１０１９の要部構成を示すブロック図である。この比較例としてのプリントヘッド１０１９が、前記した本実施の形態によるプリントヘッド１９と異なる点は、各発光サイリスタＴｈｙ１〜Ｔｈｙ１９２のゲート端子の駆動方法である。

即ち、本実施の形態のプリントヘッド１９では、図２及び図６の説明で記述したように、共通バッファ回路３０１の出力端子は、奇数、偶数の一対の発光サイリスタを駆動するアノード駆動端子ＤＯ１〜ＤＯ９６の近傍に配置された各ゲート駆動端子Ｇ１に、それぞれ対応して設けられたゲート駆動分離回路ＧＤＡ１〜ＧＤＡ９６を介して接続され、又共通バッファ回路３０２の出力端子が、奇数、偶数の一対の発光サイリスタを駆動するアノード駆動端子ＤＯ１〜ＤＯ９６の近傍に配置された各ゲート駆動端子Ｇ２に、それぞれ対応して設けられたゲート駆動分離回路ＧＤＢ１〜ＧＤＢ９６を介して接続されている。

これに対し、比較例のプリントヘッド１０１９では、図６に示す共通バッファ回路３０１の出力端子が図２２に示すゲート駆動端子Ｇ１に直接接続され、同じく図６に示す共通バッファ回路３０２の出力端子が図２２に示すゲート駆動端子Ｇ２に直接接続され、そして各発光素子アレイＣＨＰ１〜ＣＨＰ２６内で、ゲート駆動端子Ｇ１が、発光サイリスタＴｈｙ１〜Ｔｈｙ１９２のうち、奇数ドットの発光サイリスタのゲート端子にそれぞれ接続され、ゲート駆動端子Ｇ２が、発光サイリスタＴｈｙ１〜Ｔｈｙ１９２のうち、偶数ドットの発光サイリスタのゲート端子にそれぞれ接続されている。

次に、共通バッファ回路３０１によって、複数の発光サイリスタを同時に点灯する際の動作について説明する。図２３は、この説明に供する図であり、同図（ａ）は、図６に示す共通バッファ回路３０１と図２２に示した発光サイリスタＴｈｙ１，Ｔｈｙ３の接続関係を示す図であり、同図（ｂ）は、発光サイリスタＴｈｙ１，Ｔｈｙ３の内部構成を等価回路で示している。

図２３では、説明を簡略化するため、２個の発光サイリスタＴｈｙ１，Ｔｈｙ３について示しているが、実際には、図２２に示す構成から明らかなように、奇数トッド用の同一構成の発光サイリスタＴｈｙ１，Ｔｈｙ３・・・Ｔｈｙ１９１の各ゲート端子が全て共通バッファ回路３０１の出力端子に直接接続されている。

図２３において、共通バッファ回路３０１は、発光サイリスタＴｈｙ１，Ｔｈｙ３のオン制御するためにその入力が“Ｌｏｗ”レベルとされ、同図においてはグランドに接続して示している。共通バッファ回路３０１の出力は、サイリスタＴｈｙ１，Ｔｈｙ３のゲート端子に直接接続されている。

図２３（ｂ）では、バッファ回路３０１の出力を“Ｌｏｗ”レベルとさせて発光サイリスタをオンさせた後には、発光サイリスタのゲート端子からバッファ回路３０１の出力端子に向かって流れ込む電流は略ゼロとすることができるものと仮定し、共通ゲート配線ｇ１に接続される共通バッファ回路３０１を破線にて描いている。いま、発光サイリスタＴｈｙ１がオンしていて、そのアノード端子から駆動電流Ｉａ１が流入しているとする。このときの駆動電流Ｉａ１は、図２３（ｂ）に示すように電流Ｉ１，Ｉ２，Ｉ３の合計となる。

即ち、電流Ｉ１は、アノード端子からＰＮＰトランジスタ１４１ａのエミッタ・コレクタ間を通り、ＮＰＮトランジスタ１４２ａのベース・エミッタ間を通じてグランドに至る実線矢印で示す電流であり、電流Ｉ２は、アノード端子からＰＮＰトランジスタ１４１ａのエミッタ・ベース間を通り、ＮＰＮトランジスタ１４２ａのコレクタ・エミッタ間を通してグランドに至る破線矢印で示す電流であり、電流Ｉ３は、アノード端子からＰＮＰトランジスタ１４１ａのエミッタ・ベース間を通り、共通ゲート配線ｇ１を介して発光サイリスタＴｈｙ３のゲート端子から流入して、その内部のＮＰＮトランジスタ１４２ｂのコレクタ・エミッタ間を通じてグランドに至る一点鎖線矢印で示す電流である。

本実施の形態で設定される発光サイリスタＴｈｙ１〜Ｔｈｙ１９２は、その発光が、主としてＰＮＰトランジスタ１４１に流れる電流によって生じる特性を備えており、上記した電流Ｉ１〜Ｉ３の、電流ごとの発光パワー（Ｐ）の成分（Ｐｉ１，Ｐｉ２，Ｐｉ３）への寄与の大きい順に記せば、
Ｐｉ１＞Ｐｉ２＞Ｐｉ３
となる。そのため、一点鎖線で示す電流Ｉ３が生じることによって、本来流すべき電流Ｉ１の成分が減少し、全体としての発光出力が減少してしまうことになる。

このように、比較例として示したプリントヘッド１０１９の構成においては、同時に発光している発光サイリスタ間の相互にゲート配線ｇ１を介して回り込み電流（Ｉ３）を生じる。一方、回り込み電流（Ｉ３）の大きさは、サイリスタＴｈｙ１，Ｔｈｙ３等のゲート・カソード間電圧のバラツキ、駆動状態や、ゲート配線ｇ１の微小な配線抵抗値などによって様々に変動してしまう。この結果、光量変動により印刷濃度にムラが生じて印刷品位が著しく低下する。

以上のように、本実施の形態１のプリントヘッド１９によれば、共通ゲート配線ｇ１、ｇ２と各Ｎゲート発光サイリスタのゲート間にゲート駆動分離回路を介在させることで、同時点灯する発光サイリスタのゲート端子間に流れる回り込み電流を略ゼロとすることができる。更にゲート駆動分離回路をＰＭＯＳトランジスタ１つで構成することができ、チップ上におけるゲート駆動分離回路の占有面積を必要最小限に抑えることができ、チップ面積の大きな削減が可能となる。

実施の形態２．
図２４は、本発明による実施の形態２のプリントヘッド２０１９の要部構成を示すブロック図である。このプリントヘッド２０１９が前記した図２に示す実施の形態１のプリントヘッド１９と主に異なる点は、実施の形態１のプリントヘッド１９では、Ｎゲート発光サイリスタを用いてゲート分離駆動回路としてＰＭＯＳトランジスタを設けたのに対して、本実施の形態のプリントヘッド２０１９では、Ｐゲート発光サイリスタを用いてゲート分離駆動回路としてＮＭＯＳトランジスタを設け点である。従って、このプリントヘッド２０１９を採用する画像形成装置の制御系が前記した実施の形態１のプリントヘッド１９を採用する画像形成装置の制御系１（図１）と共通する部分には同符号を付して、或いは図面を省いて説明を省略し、異なる点を重点的に説明する。

図２４は、実施の形態２のプリントヘッド２０１９の要部構成を示すブロック図である。以下、図２４を参照しながら、プリントヘッド２０１９の構成及び動作について説明する。

同図に示すプリントヘッド２０１９は、１インチ当たり６００ドットの解像度でＡ４サイズの用紙に印刷可能なプリントヘッドを例にしている。この場合、被駆動素子としての発光サイリスタの総数は４９９２ドットである。これを構成するため、各々１９２個の発光サイリスタＴｈｙ２００１〜Ｔｙｈ２１９２が含まれている２６個の発光素子アレイＣＨＰ２００１〜ＣＨＰ２０２６を直線状に配列している。

各発光素子アレイＣＨＰ２００１〜ＣＨＰ２０２６内の発光サイリスタＴｈｙ２００１〜Ｔｈｙ２１９２は、それぞれ第１端子であるアノードと第２端子であるカソード、第３端子であるゲートの各端子を備えており、隣接配置される２個の発光サイリスタ毎にそのカソード端子が接続され、対応するドライバＩＣ２１０１〜２１２６のカソード駆動端子Ｄ０１〜Ｄ０９６の各出力端子とそれぞれ接続される。また発光サイリスタＴｈｙ２００１〜Ｔｈｙ２１９２の各アノード端子は共に電源ＶＤＤと接続されている。

更に、各発光素子アレイＣＨＰ２００１〜ＣＨＰ２０２６内の発光サイリスタＴｈｙ２００１〜Ｔｈｙ２１９２は、その奇数番目の発光サイリスタのゲートが、それぞれ対応するドライバＩＣ２１０１〜２１２６上に設けられたゲート駆動端子Ｇ１に接続され、偶数番目の発光サイリスタのゲートが、同ドライバＩＣ上に設けられたゲート駆動端子Ｇ２に接続されている。

例えば、発光素子アレイＣＨＰ２００１の発光サイリスタＴｈｙ２１９１とＴｈｙ２１９２のカソード端子同士は共にドライバＩＣ２１０１のカソード駆動端子であるＤＯ９６に接続され、同発光サイリスタＴｈｙ１１９１とＴｈｙ２１９２のアノードは共に電源ＶＤＤに接続されている。そして発光素子アレイＣＨＰ２００１の発光サイリスタＴｈｙ２１９２のゲート端子はドライバＩＣ２１０１の端子ＤＯ９６の近傍に配置された端子Ｇ２と接続され、発光サイリスタＴｈｙ２１９１のゲート端子はドライバＩＣの端子ＤＯ９６の近傍に配置された端子Ｇ１と接続されている。

また、発光素子アレイＣＨＰ２００１の発光サイリスタＴｈｙ２００１とＴｈｙ２００２のカソード端子同士は共にドライバＩＣ２１０１のカソード駆動端子であるＤＯ１に接続され、同発光サイリスタＴｈｙ２００１とＴｈｙ２００２のアノードは共に電源ＶＤＤに接続されている。そして発光素子アレイＣＨＰ２００１の発光サイリスタＴｈｙ２００２のゲート端子はドライバＩＣ２１０１の端子ＤＯ１の近傍に配置された端子Ｇ２と接続され、発光サイリスタＴｈｙ２００１のゲート端子はドライバＩＣの端子ＤＯの近傍に配置された端子Ｇ１と接続されている。そして後述するように、奇数番目の発光サイリスタと偶数番目の発光サイリスタとが時分割に駆動される。

図２４において、上記したようにＣＨＰ２００１〜ＣＨＰ２０２６は発光素子アレイであり、このうちＣＨＰ２００３〜ＣＨＰ２０２６は図示を省略している。発光素子アレイを駆動するドライバＩＣ２１０１〜２１２６は、各発光素子アレイＣＨＰ２００１〜ＣＨＰ２０２６に対応して配置され、それぞれ対応する発光素子アレイを駆動するが、この内ドライバＩＣ２１０３〜２１２６は図示を省略している。各ドライバＩＣ２１０１〜２１２６は同一回路により構成され、隣接するドライバＩＣとカスケードに接続されている。

これらのドライバＩＣ２１０１〜２１２６が行う信号処理は、実施の形態１で説明しドライバＩＣ１０１〜１２６が行う信号処理と略同一なので、共通する信号処理についての説明は省略し、異なる点を主に説明する。異なる点は、各ドライバＩＣ２１０１〜２１２６のＤＯ１〜ＤＯ９６が、カソード駆動端子となっている点と、ゲート駆動端子Ｇ１、Ｇ２の出力論理値が、実施の形態１の場合と逆になっている点である。これらの相違点については、後述する。

次に、本実施の形態における発光サイリスタ及びゲート駆動分離回路の構成について説明する。

図２５は、発光サイリスタＴｈｙ２００１〜Ｔｈｙ２１９２の構成を示す図である。これらの発光サイリスタは同一の構成であるため、発光サイリスタＴｈｙ２１９２を例にして説明する。同図（ａ）は、発光サイリスタＴｈｙ２１９２の回路シンボルを示し、同図（ｂ）はその断面構造を示し、同図（ｃ）は、発光サイリスタの別の形態を示し、同図（ｄ）は、これら発光サイリスタの等価回路である。

図２５（ａ）に示すように、発光サイリスタＴｈｙ２１９２は、アノード端子（Ａ）、カソード端子（Ｋ）、ゲート端子（Ｇ）の三つの端子を備え、ＧａＡｓウェハー基材を用い、公知のＭＯ‐ＣＶＤ法により上記基材の上層に所定の結晶をエピタキシャル成長させることで作成される。

図２５（ｂ）に示す構造の発光サイリスタＴｈｙ２１９２は、先ず上記ＧａＡｓウェハー基材の上に所定の犠牲層やバッファ層（図示しない）をエピタキシャル成長させた後、ＡｌＧａＡｓ基材にＮ型不純物を含ませたＮ型層１３３と、Ｐ型不純物を含ませ成層したＰ型層１３２と、Ｎ型不純物を含ませたＮ型層１３１とを順に積層させたＮＰＮの３層構造からなるウェハーを構成する。

次いで、最上層のＮ型層の一部に公知のフォトリソグラフィー法を用いて選択的にＰ型不純物領域２１３４を形成し、更に、公知のドライエッチング法により溝部を形成することで素子分離を行う。また、エッチングの過程でサイリスタの最下層となるＮ型領域の一部を露出させ、露出した領域に金属配線を形成してカソード電極（Ｋ）を形成する。それと同時に、Ｐ型領域２１３４とＰ型領域１３２にもそれぞれアノード電極（Ａ）とゲート電極（Ｇ）を形成する。尚、このように構成された発光サイリスタをＰゲートの発光サイリスタと称す場合がある。

図２５（ｃ）に別形態の発光サイリスタＴｈｙ２１９２の構造を示す。本構成の場合も、ＧａＡｓウェハー基材を用い、公知のＭＯ‐ＣＶＤ法により上記基材の上層に所定の結晶をエピタキシャル成長させることで作成される。即ち、先ず上記ＧａＡｓウェハー基材の上に所定の犠牲層やバッファ層（図示しない）をエピタキシャル成長させた後、ＡｌＧａＡｓ基材にＮ型不純物を含ませたＮ型層１３３と、Ｐ型不純物を含ませ成層したＰ型層１３２と、Ｎ型不純物を含ませたＮ型層２１３１と、Ｐ型不純物を含ませ成層したＰ型層２１３５を順に積層させたＰＮＰＮの４層構造のウェハーを構成する。

更に、公知のドライエッチング法を用いて溝部を形成することで素子分離を行い、エッチングの過程でサイリスタの最下層となるＮ型領域の一部を露出させ、露出した領域に金属配線を形成してカソード電極（Ｋ）を形成する。同様に、最上層となるＰ型領域の一部を露出させ、この領域に金属配線を形成してアノード電極（Ａ）を形成し、それと同時にＰ型領域１３２にゲート電極（Ｇ）を形成する。

図２５（ｄ）は、同図（ｂ）、（ｃ）に示す各形態の構造に対比して描いた発光サイリスタＴｈｙ２１９２の等価回路である。同図に示すように、発光サイリスタＴｈｙ２１９２は、ＰＮＰトランジスタ１４１とＮＰＮトランジスタ１４２とからなり、ＰＮＰトランジスタ１４１のエミッタが発光サイリスタＴｈｙ２１９２のアノード端子（Ａ）に相当し、ＮＰＮトランジスタ１４２のベースが発光サイリスタＴｈｙ２１９２のゲート端子（Ｇ）に対応している。またＰＮＰトランジスタ１４１のコレクタはＮＰＮトランジスタ１４２のベースと接続されると共に、そのベースがＮＰＮトランジスタ１４２のコレクタに接続され、ＮＰＮトランジスタ１４２のエミッタは発光サイリスタＴｈｙ２１９２のカソード端子（Ｋ）に相当している。

尚、図２５に示した構造の発光サイリスタは、ＧａＡｓウェハー基材上にＡｌＧａＡｓ層を構成したものであるが、これに限定されるものではなく、ＧａＡｓ、ＧａＰ、ＧａＡｓＰ、ＡｌＧａＩｎＰといった材料を用いるものであってもよく、またはサファイヤ基板上にＧａＮやＡｌＧａＮ、ＩｎＧａＮといった材料を成膜したものであっても良い。

また、上記したサイリスタ素子は、例えば特開２００７‐８１０８１号公報に開示されているエピタキシャルボンディング法を用いて、ドライバＩＣ２１０１〜２１２６（図２４参照）を配列したＩＣウェハーと接着され、公知のエッチング法により不要箇所が除去されると共に、サイリスタ素子の端子箇所が露出させられる。次いで、発光サイリスタの各端子予定箇所と前記ドライバＩＣの端子部とが、フォトリソグラフィー法により形成された薄膜配線を用いて接続される。更に公知のダイシング法を用いて複数のチップに分離することで発光素子・駆動素子からなる複合チップが形成される。

図２６は、本実施の形態２において、図６に示すゲート駆動分離回路ＧＤＡ１〜ＧＤＡ９６，ＧＤＢ１〜ＧＤＢ９６（実施の形態１の場合）に代えて、同位置に、Ｐゲートを備えた発光サイリスタＴｈｙ２００１〜Ｔｈｙ２１９２の各ゲート端子に対応して配置されるゲート駆動分離回路ＧＤＡ２００１〜ＧＤＡ２０９６，ＧＤＢ２００１〜ＧＤＢ２０９６の構成の説明に供する図である。これらのゲート駆動分離回路は、全て同一の構成を持つものであるため、ゲート駆動分離回路ＧＤＢ２０９６を例にして説明する。

図２６（ａ）はゲート駆動分離回路ＧＤＢ２０９６の回路図シンボルであり、同図（ｂ）はその回路構成を示し、同図（ｃ）はその回路を集積回路として実現したときの当該箇所のチップ断面の構成を示しており、同図（ｄ）はゲート駆動分離回路ＧＤＢ２０９６の特性を示すグラフである。

図２６（ｂ）に示すように、ゲート駆動分離回路ＧＤＢ２０９６はＮＭＯＳトランジスタであって、そのサブストレート端子はグランドと接続され、第１端子（１）と第２端子（２）を備える。ゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＢ２０９６において、第１端子（１）や第２端子（２）は、一般にソース端子やドレーン端子と呼ばれるものであるが、ここでの動作においては、ゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＢ２０９６の第１端子（１）はソース端子やドレーン端子としての機能を合わせ備えている。

図２６（ｂ）に示すように、矢印にて示される電流Ｉ１が生じるとき、ゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＢ２０９６の第２端子（２）はドレーン端子として機能し、その第１端子（１）はソース端子として機能する。同様にして電流Ｉ２が生じるとき、ゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＢ２０９６の第１端子（１）はドレーン端子として機能し、その第２端子（２）はソース端子として機能する。

図２６（ｃ）において、チップ基材（Ｐｓｕｂ）３２１には、ドライバＩＣ２１０１等が形成されており、チップ基材（Ｐｓｕｂ）３２１上の所定箇所には、Ｎ型不純物を注入してＮウェル領域（Ｎｗｅｌｌ）３２２が形成され、Ｎウェル領域（Ｎｗｅｌｌ）３２２内の所定領域はＰ型不純物を注入して形成したＰウェル領域（Ｐｗｅｌｌ）２３２７が形成され、その領域内の所定領域にはＮ型不純物を注入して形成したＮ型領域３２９，２３３０、Ｐ型不純物を注入して形成したＰ型領域２３２８、ポリシリコンからなるＭＯＳトランジスタのゲート電極３２６が形成され、Ｎウェル領域（Ｎｗｅｌｌ）３２２にはＮ型不純物を拡散させて形成したＮ型領域３２５が形成されている。

尚、図２６（ｃ）においては、図を簡略化するため、ゲート酸化膜、コンタクトホールやパッシベーション保護膜等は省略し、各不純物拡散領域と接続されるメタル配線も省略している。ゲート電極３２６は電源ＶＤＤに接続されており、Ｐ型領域２３２８はゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＢ２０９６のサブストレート端子となって、図２６（ｂ）においてはグランドに接続され、Ｎ型拡散層２３３０は、ゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＢ２０９６の第１端子と接続され、Ｎ型拡散層３２９は、ゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＢ２０９６の第２端子と接続されている。

図２６（ｄ）は、図２６（ｂ）に示したゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＢ２０９６の特性グラフを示している。同グラフの横軸は、図２６（ｂ）の第１端子（１）と第２端子（２）間に印加される電圧（Ｖ）を示している。縦軸は第１端子（１）と第２端子（２）間に流れる電流（Ｉ）を示しており、同特性グラフの、第１象限の縦軸を電流Ｉ１とし、第４象限の縦軸を電流Ｉ２としている。尚、このとき図１３（ｄ）の第１象限のグラフをＩｏＬとし、第２象限のグラフをＩｏＨとして図中に記載している。

図２６（ｄ）の特性グラフから明らかなように、同図（ｂ）において、電流Ｉ１を流そうとするとき、第１端子の電位は“Ｌｏｗ”である略０Ｖの電位とされる。ゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＢ２０９６のゲート端子は電源ＶＤＤと接続されているため、ゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＢ２０９６は、その第１端子はソース端子として機能しオン状態となっている。そのため第２端子の電位が増加するに伴い、電流Ｉ１が増加していき、所定値Ｉｄで示される飽和状態にまで達する。このように、ＩｏＬ特性は定電流特性を備えていることになる。

また図２６（ｂ）において、電流Ｉ２を流そうとするとき、即ちゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＢ２０９６の第１端子を略ＶＤＤ電位とした場合、第２端子の電位をＶＤＤ電位とするとき、第２端子から流れ出る電流Ｉ２は略ゼロとなり、第１端子と第２端子間に印加される電圧の絶対値がＶｔを越えると電流が流れる特性となっている。ここでＶｔはＮＭＯＳトランジスタの閾値電圧であり、典型的な設計例では略０．８Ｖとなるように設定される。

次に、図６、図２６等で説明した、発光サイリスタＴｈｙ２００１〜Ｔｈｙ２１９２（図２４）のゲート端子駆動用のゲート駆動分離回路ＧＤＡ２００１〜ＧＤＡ２０９６、ＧＤＢ２００１〜ＧＤＢ２０９６（尚、図６でのＧＤＡ１〜ＧＤＡ９６、ＧＤＢ１〜ＧＤＢ９６に代えて配置される）の動作、特に発光サイリスタのターンオン過程での動作について説明する。

図２７（ａ）は、共通バッファ回路３０１と、破線で囲んで示すゲート駆動分離回路ＧＤＡ２００１と、発光サイリスタＴｈｙ２００１の接続関係を示す図であり、図２７（ｂ）は、発光サイリスタＴｈｙ２００１の内部構成を等価回路で示している。尚、ゲート駆動分離回路ＧＤＡ２００１は、ＮＭＯＳトランジスタで構成され、図２６で説明したゲート駆動分離回路ＧＤＢ２０９６と全く同じ構成、特性のものであり、発光サイリスタＴｈｙ２００１は、ＰＮＰトランジスタ１４１とＮＰＮトランジスタ１４２で構成され、図２５で説明した発光サイリスタＴｈｙ２１９２と全く同じ構成、特性のものである。

図２７（ｂ）に示すように、ゲート駆動分離回路ＧＤＡ２００１はＮＭＯＳトランジスタで構成され、発光サイリスタＴｈｙ２００１は、ＰＮＰトランジスタ１４１とＮＰＮトランジスタ１４２で構成されている。同図中において、ＩｂはＮＰＮトランジスタ１４２のベース電流であり、Ｉｇは発光サイリスタＴｈｙ２００１のゲート電流であり、Ｖｇはそのゲート端子の端子電圧であり、Ｉｋはカソード電流である。

ここでは、発光サイリスタＴｈｙ２００１のターンオン過程を説明するため、共通バッファ回路３０１の入力を“Ｈｉｇｈ”レベルとしている。この時の電位は、電源ＶＤＤに略等しい。次いで、発光サイリスタＴｈｙ２００１を駆動するためにドライバＤＶ１のカソード駆動端子ＤＯ１に、流量が制御されたカソード電流Ｉｋが流れるようにする。

従って、本実施の形態では、図６に示す共通バッファ回路３０１，３０２の出力論理値は、実施の形態１の場合とは逆になり、ここでは、例えば共通バッファ回路３０１，３０１として、反転型のバッファ回路が用いられるものとする。更に、各ドライバＩＣ２１０１〜２１２６のドライバＤＶ１〜ＤＶ９６は、実施の形態１の場合とは異なり、その回路構成を示す図９において、ＰＭＯＳトランジスタ２２０〜２２４の各ソース端子は、共にカソード駆動端子となるＤＯ９６に接続され、ＰＭＯＳトランジスタ２２０〜２２４の各ドレーン端子はグランドに接続されている。

このとき共通バッファ回路３０１の出力は“Ｈｉｇｈ”レベルとなり、ゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＡ２００１の第１端子に印加される。このとき、ゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＡ２００１は、発光サイリスタＴｈｙ２００１のゲート端子に接続された第２端子が、発光サイリスタＴｈｙ２００１のカソード端子がドライバＤＶ１の駆動オンに伴うカソード駆動端子ＤＯ１の電位降下によってＬｏｗ側に遷移するのに伴って降下し、ＶＤＤ電位に対してゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＡ２００１の閾値電圧Ｖｔより低下すると、オン状態に遷移する。

その結果、発光サイリスタＴｈｙ２００１のゲート端子からカソード端子に向かう方向にゲート電流Ｉｇが発生する。このゲート電流Ｉｇは、ＮＰＮトランジスタ１４２のベース・エミッタ間電流Ｉｂとして流れる。これはまた、発光サイリスタＴｈｙ２００１のゲート電流Ｉｇとしてゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＡ２００１の内部を流れることになる。

図２７（ｂ）において、このときのゲート電流Ｉｇは、ＮＰＮトランジスタ１４２のベース電流Ｉｂに相当するものであり、このベース電流Ｉｂが流れることでＮＰＮトランジスタ１４２はオン状態への移行を開始し、ＮＰＮトランジスタ１４２のコレクタにはコレクタ電流を生じる。このコレクタ電流はＰＮＰトランジスタ１４１のベース電流となり、ＰＮＰトランジスタ１４１をオン状態へと移行させる。

これにより生じたコレクタ電流は、ＮＰＮトランジスタ１４２のベース電流Ｉｂを増強し、ＮＰＮトランジスタ１４２のオン状態への移行を加速させることになる。これに合わせてＰＮＰトランジスタ１４１もまたオン状態となる。

一方、ＰＮＰトランジスタ１４１が完全にオン状態に移行した後には、そのコレクタ・エミッタ間電圧Ｖｃｅ１は低下し、ゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＡ２００１の閾値電圧Ｖｔよりも小さい電位となって、発光サイリスタＴｈｙ２００１のゲート電位は上昇することになる。前記したように、閾値電圧Ｖｔの典型例が０．８Ｖであるのに対して、発光サイリスタＴｈｙ２００１のアノード・ゲート間電圧、即ちＰＮＰトランジスタ１４１のコレクタ・エミッタ間電圧Ｖｃｅ１は略０．２Ｖである。

この結果、ゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＡ２００１の第２端子から発光サイリスタＴｈｙ２００１のゲート端子の側に流れる電流Ｉｇは略ゼロとなって、発光サイリスタＴｈｙ２００１のアノード端子にはカソード電流Ｉｋと略等しいカソード電流Ｉａが流れることになり、発光サイリスタＴｈｙ２００１は完全にオン状態となる。

図２７（ｃ）は、上記した発光サイリスタＴｈｙ２００１のターンオン過程を説明するグラフ図であって、横軸はカソード電流Ｉｋを示し、縦軸はアノード・カソード間電位Ｖａを示している。発光サイリスタＴｈｙ２００１の消灯状態においてはアノード電圧Ｖａ、カソード電流Ｉｋは略ゼロであり、グラフの原点（０，０）の状態にある。発光サイリスタＴｈｙ２００１のターンオン開始に伴い、ドライバＤＶ１のカソード駆動端子ＤＯ１によるカソード駆動が行われるとカソード電位が降下し、同図（ｃ）に矢印で示したようにアノード・カソード間に電位差を生じてＶｐ電位に到達する。

この電位差Ｖｐは、ゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＡ２００１の閾値電圧ＶｔとＮＰＮトランジスタ１４２のベース・エミッタ間電圧Ｖｂｅの加算値に対応するものであり、この電圧が発光サイリスタＴｈｙ２００１のゲート・カソード間に順方向に印加されることでゲート電流（これはＮＰＮトランジスタ１４２のベース電流Ｉｂに等しい）を生じる。同図（ｃ）において、丸印を付して示すポイント（Ｉｐ，Ｖｐ）は、発光サイリスタＴｈｙ２００１のオフ領域（Ａ）とオン遷移領域（Ｂ）との境目に相当している。

次いで、カソード電流Ｉｋが増加するに伴いアノード・カソード間電圧Ｖａは低下していき、丸印を付して示すポイント（Ｉｖ，Ｖｖ）に到達する。このポイントは発光サイリスタのオン遷移領域（Ｂ）とオン領域（Ｃ）との境目に相当し、このときのゲート電流Ｉｇは略ゼロにまで低下していて、ゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＡ２００１は、実質的に発光サイリスタＴｈｙ２００１から切り離されたのと等価な状態にある。

更に、カソード電流Ｉｋが増加するに伴い、アノード・カソード間電圧Ｖａは増加していき、丸印を付して示すポイント（Ｉ１，Ｖ１）に到達する。このポイントは発光サイリスタの発光駆動の最終動作ポイントであり、ドライバＤＶ１のカソード駆動端子ＤＯ１に流れ込むことを許されたカソード電流Ｉｋに応じた所定の発光パワーで発光駆動がなされる。

図２７（ｃ）を用いて発光サイリスタＴｈｙ２００１のターンオン過程を説明したが、後述するように、ゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＡ２００１を適用することにより、オン状態にある発光サイリスタＴｈｙ２００１へのゲート電流の流れ込みを防止して、アノード電流Ｉａとカソード電流Ｉｋを略等しくしたオン状態駆動とすることができるため、前記したようにカソード電流Ｉｋを調整することにより、それに応じた発光パワーを得ることができる。

以上の動作は、共通バッファ回路３０１の出力と発光サイリスタＴｈｙ２００１のゲート端子間にゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＡ２００１を介在させたことによって初めて実現される動作である。通常のＣＭＯＳ出力回路で構成した共通バッファ回路３０１と発光サイリスタＴｈｙ２００１のゲート端子とを直結した場合には、その“Ｈｉｇｈ”レベル出力は略ＶＤＤ電位にまで上昇してしまうので、共通バッファ回路３０１の出力端子からＮＰＮトランジスタ１４２のベースに側に向かって電流Ｉｇが流れ続け、その分ＮＰＮトランジスタ１４２のコレクタ電流が減少し、発光サイリスタＴｈｙ２００１のアノード電流Ｉａも減少してしまう。その結果、発光サイリスタＴｈｙ２００１の発光出力が変動してしまい所望状態で動作させることができず、発光サイリスタを用いてプリントヘッドを実現することを困難にしていた。

それに対して、上記した図２７に示したゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＡ２００１を適用した構成においては、上記した不具合が生じることが無くなり、印刷品位に優れたプリンタ装置を実現することが可能となる。

次に、共通バッファ回路３０１によって、複数の発光サイリスタを同時に点灯する際のゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＡ２００１等の働きについて説明する。図２８は、この説明に供する図であり、同図（ａ）は、図６におけるゲート駆動分離回路ＧＤＡ１，ＧＤＡ２に置き換わるゲート駆動分離回路ＧＤＡ２００１，ＧＤＡ２００２と、図２４において示した発光サイリスタＴｈｙ２００１，Ｔｈｙ２００３の接続関係を示す図であり、同図（ｂ）は、発光サイリスタＴｈｙ２００１，Ｔｈｙ２００３の内部構成を等価回路で示している。

図２８では、説明を簡略化するため、２個の発光サイリスタＴｈｙ２００１，Ｔｈｙ２００３について示しているが、実際には、図６及び図２４に示す構成から明らかなように、奇数トッド用の同一構成の発光サイリスタＴｈｙ２００１，Ｔｈｙ２００３・・・Ｔｈｙ２１９１の各ゲート端子が、対応して配置されたゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＡ２００１〜ＧＤＡ２０９６（図６のＧＤＡ１〜ＧＤＡ９６に置き換えた）を介して全て共通バッファ回路３０１の出力端子に接続されている。

図２８において、共通バッファ回路３０１は、発光サイリスタＴｈｙ２００１，Ｔｈｙ２００３の同時オンの状況を示すためにその入力を“Ｈｉｇｈ”レベルとし、これに伴ってその出力電位は略ＶＤＤ電位にまで上昇している。共通バッファ回路３０１の出力は、共通ゲート配線ｇ１と接続され、共通ゲート配線ｇ１とゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＡ２００１，ＧＤＡ２００２の第１端子とが接続されている。また、ゲート駆動分離回路ＧＤＡ２００１，ＧＤＡ２００２の第２端子はそれぞれサイリスタＴｈｙ２００１，Ｔｈｙ２００３のゲート端子と個別に接続されている。

尚、ゲート駆動分離回路ＧＤＡ２００１，ＧＤＡ２００２は、ＮＭＯＳトランジスタで構成され、発光サイリスタＴｈｙ２００１はＰＮＰトランジスタ１４１ａとＮＰＮトランジスタ１４２ａで構成され、発光サイリスタＴｈｙ２００３はＰＮＰトランジスタ１４１ｂとＮＰＮトランジスタ１４２ｂで構成されている。更にＶｃｅ１は、ＰＮＰトランジスタ１４１ａのコレクタ・エミッタ間電圧であり、Ｖｃｅ３は、ＰＮＰトランジスタ１４１ｂのコレクタ・エミッタ間電圧である。

図２８（ｂ）は、複数の発光サイリスタ（ここではＴｈｙ２００１，Ｔｈｙ２００３のみ示す）が同時にオンしている状況を示している。図２７の説明で記述したように、本実施の形態におけるゲート駆動分離回路ＧＤＡ２００１においては、発光サイリスタＴｈｙ２００１のターンオン指令のため、その第２端子の電圧を“Ｈｉｇｈ”レベルとして発光サイリスタＴｈｙ２００１をオンさせた後には、ゲート駆動分離回路ＧＤＡ２００１から発光サイリスタＴｈｙ２００１のゲート端子に向かって流れ込む電流を略ゼロとすることができる。このため、共通バッファ回路３０１からの出力電流もまた略ゼロとなる。

このため図２８（ｂ）において、ゲート配線ｇ１に接続される共通バッファ回路３０１の影響は除外して考えることができ、同図（ｂ）においては共通バッファ回路３０１を破線にて描いている。いま、発光サイリスタＴｈｙ２００１がオンしていて、そのカソード端子から駆動電流Ｉｋ１が流入しているとする。このとき、発光サイリスタＴｈｙ２００１のゲート電流Ｉｇの流れる経路として破線矢印で示す経路を考える。

発光サイリスタＴｈｙ２００１のゲート電流Ｉｇが流れると仮定すると、このゲート電流はＰＮＰトランジスタ１４１ａのコレクタ端子（この電位は電源ＶＤＤの電位に対してＶｃｅ１だけ降下した電位である）から、ゲート配線ｇ１に向かって流れる必要があるが、配線ｇ１の電位は略ＶＤＤであるため、この方向への電流は発生しないことが判る。

一方、発光サイリスタＴｈｙ２００３の側においても、オン状態にある発光サイリスタＴｈｙ２００３のゲート電位はＰＮＰトランジスタ１４１ｂのコレクタ端子（この電位は電源ＶＤＤの電位に対してＶｃｅ３だけ降下した電位である）に等しい。このとき、ゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＡ２００２について考えると、そのゲート端子は電源ＶＤＤに接続されており、これがオンするためにはその第２端子の電位が閾値電圧Ｖｔよりも降下している必要があるが、
Ｖｔ＞Ｖｃｅ３
の関係となる結果、ゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＡ２００２の第１端子から第２端子の側へ向かう電流は生じない。この結果、破線矢印で示す電流Ｉｇは生じないことが判る。

図６、図２４を参照して明らかなように、同時に点灯する発光サイリスタＴｈｙ２００１，Ｔｈｙ２００３等において、そのゲート端子には個別にゲート駆動分離回路ＧＤＡ２００１，ＧＤＡ２００２等が配備されており、各発光サイリスタのゲート端子間を流れる電流成分は発生しないことになる。この結果、発光サイリスタＴｈｙ２００１，Ｔｈｙ２００３等に供給するアノード電流はすべて個々の素子のアノード・カソード間を流れカソード電流となり、アノード電流とカソード電流は等しいので、各発光サイリスタの発光出力は個々のカソード電流のみにより変化させることができる。

従って、個々の発光サイリスタは、カソード電流を別々に調整することによってその発光パワーを任意に調整することができる。以上のように、本実施の形態の構成においては、同時にオンしている個々の発光サイリスタのゲート端子間には回りこみ電流を生じることはなく、それぞれに対応するカソード駆動電流により発光出力を調整することができる。

以上のように、本実施の形態２のプリントヘッドによれば、共通ゲート配線ｇ１、ｇ２と各Ｐゲート発光サイリスタのゲート間にゲート駆動分離回路を介在させることで、同時点灯する発光サイリスタのゲート端子間に流れる回り込み電流を略ゼロとすることができる。更にゲート駆動分離回路をＮＭＯＳトランジスタ１つで構成することができ、チップ上におけるゲート駆動分離回路の占有面積を必要最小限に抑えることができ、チップ面積の大きな削減が可能となる。

実施の形態３．
図２９は、本発明による実施の形態３のプリントヘッドに採用されるゲート駆動分離回路ＧＤＡ３００１〜３０９６、ＧＤＢ３００１〜３０９６の構成の説明に供する図である。尚、このゲート駆動分離回路ＧＤＡ３００１〜３０９６、ＧＤＢ３００１〜３０９６は、図２に示す実施の形態１のドライバＩＣ１０１〜１２６において、図６に示すゲート駆動分離回路ＧＤＡ１〜９６、ＧＤＢ１〜９６に替えて採用されるものである。

本実施の形態のプリントヘッドが、前記した図２に示す実施の形態１のプリントヘッド１９と主に異なる点は、実施の形態１において、図６に示すゲート駆動分離回路ＧＤＡ１〜９６、ＧＤＢ１〜９６を、本実施の形態によるゲート駆動分離回路ＧＤＡ３００１〜３０９６、ＧＤＢ３００１〜３０９６に置き換えた点である。従って、本実施の形態のプリントヘッドを採用する画像形成装置の制御系が、前記した実施の形態１のプリントヘッド１９を採用する画像形成装置の制御系１（図１）と共通する部分には同符号を付して、或いは図面を省いて説明を省略し、異なる点を重点的に説明する。

これらのゲート駆動分離回路は、全て同一の構成を持つものであるため、ゲート駆動分離回路ＧＤＢ３０９６（図６のＧＤＢ９６に置き換わる）を例にして説明する。図２９（ａ）はゲート駆動分離回路ＧＤＢ３０９６の回路図シンボルであり、同図（ｂ）はその回路構成を示し、同図（ｃ）はその回路を集積回路として実現したときの当該箇所のチップ断面の構成を示しており、同図（ｄ）はゲート駆動分離回路ＧＤＢ３０９６の特性を示すグラフである。

図２９（ｂ）に示すように、ゲート駆動分離回路ＧＤＢ３０９６はＰＭＯＳトランジスタであって、そのゲート端子はグランドに接続され、第１端子（１）と第２端子（２）を備える。ゲート駆動分離回路（ＰＭＯＳトランジスタ）ＧＤＢ３０９６において、第１端子（１）や第２端子（２）は、一般にソース端子やドレーン端子と呼ばれるものであり、サブストレート端子は第１端子と接続されている。また破線で示すダイオードは、後述する拡散領域のＰ型，Ｎ型の間に寄生的に生じる寄生ダイオード３００１である。

図２９（ｂ）に示すように、矢印にて示される電流Ｉ１が生じるとき、ゲート駆動分離回路（ＰＭＯＳトランジスタ）ＧＤＢ３０９６の第２端子（２）から流入した電流Ｉ１は、上記した寄生ダイオード３００１を順方向に流れ、その第１端子（１）から流出する。同様に、電流Ｉ２が生じるとき、ゲート駆動分離回路（ＰＭＯＳトランジスタ）ＧＤＢ３０９６の第１端子（１）から流入した電流Ｉ２は、ゲート駆動分離回路（ＰＭＯＳトランジスタ）のソース・ドレイン端子間を通り、その第２端子（２）から流出する。

図２９（ｃ）において、Ｐ型不純物を含んだチップ基材（Ｐｓｕｂ）３２１には、ドライバＩＣ１０１等が形成されており、チップ基材（Ｐｓｕｂ）３２１上の所定箇所には、Ｎ型不純物を注入してＮウェル領域（Ｎｗｅｌｌ）３２２が形成され、Ｎウェル領域Ｎｗｅｌｌ３２２内には、Ｐ型不純物を注入して形成したＰ型領域３２３，３２４、Ｎ型不純物を拡散させて形成したＮ型領域３２５が存在し、ポリシリコンからなるＭＯＳトランジスタのゲート電極３２６が形成されている。

尚、図２９（ｃ）においては、図を簡略化するため、ゲート酸化膜、コンタクトホールやパッシベーション保護膜等は省略し、各不純物拡散領域と接続されるメタル配線も省略している。Ｐ型拡散層３２３はゲート駆動分離回路（ＰＭＯＳトランジスタ）ＧＤＢ３０９６の第１端子（１）と接続され、Ｐ型拡散層３２４はゲート駆動分離回路（ＰＭＯＳトランジスタ）ＧＤＢ３０９６の第２端子（２）と接続され、Ｎウェル領域３２２と接続されるＮ型拡散層３２５は、ゲート駆動分離回路（ＰＭＯＳトランジスタ）ＧＤＢ３０９６のサブストレート端子となっており、図２９（ｂ）に示すように自身の第１端子と接続されている。この結果、同図（ｂ）に示す寄生ダイオード３００１を生じている。

図２９（ｂ）で説明したように、ゲート駆動分離回路（ＰＭＯＳトランジスタ）ＧＤＢ３０９６のサブストレート端子と第１端子（１）とは接続されているので、図２９（ｃ）のＮ型拡散層３２５とＰ型拡散層３２３とは接続されていることになる。

図２９（ｄ）は、図２９（ｂ）に示したゲート駆動分離回路（ＰＭＯＳトランジスタ）ＧＤＢ３０９６の特性グラフを示している。同グラフの横軸は、図２９（ｂ）に示す第１端子（１）と第２端子（２）間に印加される電圧（Ｖ）を示している。縦軸は第１端子（１）と第２端子（２）間に流れる電流（Ｉ）を示しており、同特性グラフの、第１象限の縦軸を電流Ｉ１とし、第４象限の縦軸を電流Ｉ２としている。尚、このとき図２９（ｄ）の第１象限のグラフをＩｏＬとし、第２象限のグラフをＩｏＨとして図中に記載している。

図２９（ｄ）の特性グラフから明らかなように、同図（ｂ）において、電流Ｉ１を流そうとするとき第１端子（１）と第２端子（２）間に印加される電圧の絶対値がＶｆを越えると電流が流れる特性となっている。ここでＶｆは寄生ダイオード３００１の順方向電圧であり、典型的な設計例では略０．６Ｖとなるように設定される。

また、同図（ｂ）において、電流Ｉ２を流そうとするとき、ゲート駆動分離回路（ＰＭＯＳトランジスタ）ＧＤＢ３０９６の第２端子（２）の電位をＶＤＤ電位とし、第１端子（１）の電位を略ＶＤＤ電位とした場合には、第２端子から流れ出る電流Ｉ２は略ゼロとなり、ここから第２端子（２）の電位を降下すると、この電位降下に従って、流れ出る電流Ｉ２の絶対値は増加するものの、やがて所定値Ｉｄに飽和する、定電流性の特性を示す。

次に図６、図２９等で説明した、発光サイリスタＴｈｙ１〜Ｔｈｙ１９２のゲート端子駆動用のゲート駆動分離回路ＧＤＡ３００１〜ＧＤＡ３０９６、ＧＤＢ３００１〜ＧＤＢ３０９６の動作、特に発光サイリスタのターンオン過程での動作について説明する。

図３０（ａ）は、共通バッファ回路３０１と、破線で囲んで示すゲート駆動分離回路ＧＤＡ３００１と、発光サイリスタＴｈｙ１の接続関係を示す図であり、図３０（ｂ）は、発光サイリスタＴｈｙ１の内部構成を等価回路で示している。尚、ゲート駆動分離回路ＧＤＡ３００１は、ＰＭＯＳトランジスタで構成され、図２９で説明したゲート駆動分離回路ＧＤＢ３０９６と全く同じ構成、特性のものであり、発光サイリスタＴｈｙ１は、ＰＮＰトランジスタ１４１とＮＰＮトランジスタ１４２で構成され、図３で説明した発光サイリスタＴｈｙ１９２と全く同じ構成、特性のものである。

図３０（ｂ）に示すように、ゲート駆動分離回路ＧＤＡ３００１はＰＭＯＳトランジスタで構成され、発光サイリスタＴｈｙ１は、ＰＮＰトランジスタ１４１とＮＰＮトランジスタ１４２で構成されている。同図中において、ＩｂはＰＮＰトランジスタ１４１のベース電流であり、Ｉｇは発光サイリスタＴｈｙ１のゲート電流であり、Ｖｇはそのゲート端子の端子電圧であり、Ｉｋはカソード電流である。

ここでは、発光サイリスタＴｈｙ１のターンオン過程を説明するため、共通バッファ回路３０１の入力を“Ｌｏｗ”レベルとしている。次いで、発光サイリスタＴｈｙ１を駆動するためにドライバＤＶ１のアノード駆動端子ＤＯ１から電流が供給され、アノード電流Ｉａが流れる。

このとき、共通バッファ回路３０１の出力は“Ｌｏｗ”レベルとなり、発光サイリスタＴｈｙ１のアノード端子から注入された電流ＩａはＰＮＰトランジスタ１４１のエミッタ・ベース間をＩｂとして流れ、更に発光サイリスタＴｈｙ１のゲート電流Ｉｇとしてゲート駆動分離回路（ＰＭＯＳトランジスタ）ＧＤＡ３００１に生じる寄生ダイオード３００１を順方向間に流れて、共通バッファ回路３０１の出力端子に流れ込むことになる。

図２９で説明したように、ゲート駆動分離回路（ＰＭＯＳトランジスタ）ＧＤＡ３００１は、ゲート端子がグランドに接続されており、該端子には電流が流れないため、その第２端子から流入した電流は、寄生ダイオード３００１を介して第１端子から流れ出る。

このとき、共通バッファ回路３０１の出力は“Ｌｏｗ”レベルであり、その電位はグランド電位に略等しい０Ｖであるので、ゲート駆動分離回路（ＰＭＯＳトランジスタ）ＧＤＡ３００１の第２端子の電位が、寄生ダイオード３００１の順方向電圧Ｖｆ（図２９（ｄ）参照）を超えるときに電流Ｉｇを生じる。

図３０（ｂ）において、このときのゲート電流Ｉｇは、発光サイリスタＴｈｙ１の内部にあるＰＮＰトランジスタ１４１のベース電流Ｉｂに相当するものであり、このベース電流Ｉｂが流れることでＰＮＰトランジスタ１４１がオン状態への移行を開始して、そのコレクタにコレクタ電流を生じる。このコレクタ電流は、ＮＰＮトランジスタ１４２のベース電流となり、ＮＰＮトランジスタ１４２をオン状態へと移行させる。これにより生じたコレクタ電流は、ＰＮＰトランジスタ１４１のベース電流Ｉｂを増強し、ＰＮＰトランジスタ１４１のオン状態への移行を加速させることになる。

一方、ＮＰＮトランジスタ１４２が完全にオン状態に移行した後には、そのコレクタ・エミッタ間電圧Ｖｃｅ１は低下し、寄生ダイオード３００１の前記した順方向電圧Ｖｆよりも小さい電位となる。前記したように、順方向電圧Ｖｆの典型例は０．６Ｖであり、これに対して発光サイリスタＴｈｙ１のゲート・カソード間電圧、即ちＮＰＮトランジスタ１４２のコレクタ・エミッタ間電圧Ｖｃｅ１は略０．２Ｖである。

この結果、発光サイリスタＴｈｙ１のゲート端子からゲート駆動分離回路（ＰＭＯＳトランジスタ）ＧＤＡ３００１の第２端子の側に流れる電流Ｉｇは略ゼロとなって、発光サイリスタＴｈｙ１のカソード端子にはアノード電流Ｉａと略等しいカソード電流Ｉｋが流れることになり、発光サイリスタＴｈｙ１は完全にオン状態となる。

図３０（ｃ）は、上記した発光サイリスタＴｈｙ１のターンオン過程を説明するグラフであって、横軸はアノード電流Ｉａを示し、縦軸はアノード端子電位Ｖａを示している。発光サイリスタＴｈｙ１の消灯状態においてアノード電流Ｉａは略ゼロであり、ドライバＤＶ１のアノード駆動端子ＤＯ１から駆動電流が供給されて、グラフの原点（０，０）の状態にある発光サイリスタＴｈｙ１のターンオンが開始すると、同図（ｃ）に矢印で示したようにアノード電位Ｖａが上昇して電位値Ｖｐに到達する。

この電位値Ｖｐは、寄生ダイオード３００１の順方向電圧ＶｆとＰＮＰトランジスタ１４１のエミッタ・ベース間電圧Ｖｂｅの加算値に対応するものであり、この電圧が順方向に印加されることでゲート電流Ｉｇ（これはＰＮＰトランジスタ１４１のベース電流Ｉｂに等しい）を生じる。図３０（ｃ）において、丸印を付して示すポイント（Ｉｐ，Ｖｐ）は、発光サイリスタＴｈｙ１のオフ領域（Ａ）とオン遷移領域（Ｂ）との境目に相当している。

次いで、アノード電流Ｉａが増加するに伴いアノード電位Ｖａは低下していき、丸印を付して示すポイント（Ｉｖ，Ｖｖ）に到達する。このポイントは、発光サイリスタＴｈｙ１のオン遷移領域（Ｂ）とオン領域（Ｃ）との境目に相当し、このときのゲート電流Ｉｇは略ゼロにまで低下していて、ゲート駆動分離回路（ＰＭＯＳトランジスタ）ＧＤＡ３００１は、実質的に発光サイリスタＴｈｙ１から切り離されたのと等価な状態にある。

更にアノード電流Ｉａが増加するに伴い、アノード電位Ｖａは増加していき、丸印を付して示すポイント（Ｉ１，Ｖ１）に到達する。このポイントは発光サイリスタの発光駆動の最終動作ポイントであり、ドライバＤＶ１のアノード駆動端子ＤＯ１から供給されるアノード電流Ｉａに応じた所定の発光パワーで発光駆動がなされる。

図３０（ｃ）を用いて発光サイリスタＴｈｙ１のターンオン過程を説明したが、後述するように、ゲート駆動分離回路（ＰＭＯＳトランジスタ）ＧＤＡ３００１を適用することにより、オン状態にある発光サイリスタＴｈｙ１からのゲート電流の流れ込みを防止して、アノード電流Ｉａとカソード電流Ｉｋを略等しくしたオン状態駆動とすることができるため、前記したように調整されたアノード電流Ｉａを流すことにより、それに応じた発光パワーを得ることができる。

以上の動作は、共通バッファ回路３０１の出力と発光サイリスタＴｈｙ１のゲート端子間にゲート駆動分離回路（ＰＭＯＳトランジスタ）ＧＤＡ３００１を介在させたことによって初めて実現される動作である。

次に、共通バッファ回路３０１によって、複数の発光サイリスタを同時に点灯する際のゲート駆動分離回路（ＰＭＯＳトランジスタ）ＧＤＡ３００１等の働きについて説明する。図３１は、この説明に供する図であり、同図（ａ）は、図６におけるゲート駆動分離回路ＧＤＡ１，ＧＤＡ２に置き換わるゲート駆動分離回路ＧＤＡ３００１，ＧＤＡ３００２と、図２において示した発光サイリスタＴｈｙ１，Ｔｈｙ３の接続関係を示す図であり、同図（ｂ）は、発光サイリスタＴｈｙ１，Ｔｈｙ３の内部構成を等価回路で示している。

図３１では、説明を簡略化するため、２個の発光サイリスタＴｈｙ１，Ｔｈｙ３について示しているが、実際には、図２及び図６に示す構成から明らかなように、奇数トッド用の同一構成の発光サイリスタＴｈｙ１，Ｔｈｙ３・・・Ｔｈｙ１９１の各ゲート端子が、対応して配置されたゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＡ３００１〜ＧＤＡ３０９６（図６のＧＤＡ１〜ＧＤＡ９６に置き換えた）を介して全て共通バッファ回路３０１の出力端子に接続されている。

図３１において、共通バッファ回路３０１は、発光サイリスタＴｈｙ１，Ｔｈｙ３のオン制御するためにその入力が“Ｌｏｗ”レベルとされ、同図においてはグランドに接続して示している。共通バッファ回路３０１の出力は、共通ゲート配線ｇ１と接続され、共通ゲート配線ｇ１とゲート駆動分離回路（ＰＭＯＳトランジスタ）ＧＤＡ３００１，ＧＤＡ３００２の第１端子とが接続されている。また、ゲート駆動分離回路ＧＤＡ３００１，ＧＤＡ３００２の第２端子はそれぞれサイリスタＴｈｙ１，Ｔｈｙ３のゲート端子と個別に接続されている。

尚、ゲート駆動分離回路ＧＤＡ３００１，ＧＤＡ３００２は、ＰＭＯＳトランジスタで構成され、発光サイリスタＴｈｙ１はＰＮＰトランジスタ１４１ａとＮＰＮトランジスタ１４２ａで構成され、発光サイリスタＴｈｙ３はＰＮＰトランジスタ１４１ｂとＮＰＮトランジスタ１４２ｂで構成されている。

ゲート駆動分離回路（ＰＭＯＳトランジスタ）ＧＤＡ３００１，ＧＤＡ３００２の各第２端子とサブストレート端子間には、それぞれに対応する寄生ダイオード３００１ａ，３００１ｂが寄生的に生じている。更にＶｃｅ１は、ＮＰＮトランジスタ１４２ａのコレクタ・エミッタ間電圧であり、Ｖｃｅ３は、ＮＰＮトランジスタ１４２ｂのコレクタ・エミッタ間電圧である。

図３１（ｂ）は、複数の発光サイリスタ（ここではＴｈｙ１，Ｔｈｙ３のみ示す）が同時にオンしている状況を示している。図３０の説明で記述したように、本実施の形態におけるゲート駆動分離回路ＧＤＡ３００１においては、発光サイリスタＴｈｙ１のターンオン指令のため、その第２端子の電圧を“Ｌｏｗ”レベルとして発光サイリスタＴｈｙ１をオンさせた後には、そのゲート端子からゲート駆動分離回路ＧＤＡ３００１に向かって流れ込む電流を略ゼロとすることができる。

このため図３１（ｂ）において、ゲート配線ｇ１に接続される共通バッファ回路３０１の影響は除外して考えることができ、同図（ｂ）においては共通バッファ回路３０１を破線にて描いている。いま、発光サイリスタＴｈｙ１がオンしていて、そのアノード端子から駆動電流Ｉａ１が流入しているとする。このとき、発光サイリスタＴｈｙ１のゲート電流Ｉｇの流れる経路として破線矢印で示す経路を考える。

発光サイリスタＴｈｙ１のゲート電流Ｉｇが流れると仮定すると、このゲート電流はＰＮＰトランジスタ１４１ａのエミッタ・ベース間を通り、ゲート駆動分離回路（ＰＭＯＳトランジスタ）ＧＤＡ３００１中の、第２端子、第１端子間の寄生ダイオード３００１ａを通り、順方向電圧Ｖｆ分降下したのち、共通ゲート配線ｇ１を経由して別のゲート駆動分離回路（ＰＭＯＳトランジスタ）ＧＤＡ３００２の第１端子、第２端子間を通り、発光サイリスタＴｈｙ３を構成するＮＰＮトランジスタ１４２ｂのコレクタ・エミッタ間を経由してグランドに流出するものとなる。

そのため、発光サイリスタＴｈｙ１のゲート端子からゲート電流Ｉｇの流出側に向かって積算した電位Ｖｇは、
Ｖｇ＝Ｖｆ＋Ｖｃｅ３
となる。
しかしながら、発光サイリスタＴｈｙ１中のＮＰＮトランジスタ１４２ａのコレクタ・エミッタ間電圧Ｖｃｅ１は、前記Ｖｇ電圧の計算値よりも小さいので、ＰＮＰトランジスタ１４１ａのベース端子を流れた電流Ｉｂは破線矢印の経路を通ることなく、ＮＰＮトランジスタ１４２ａのコレクタ電流となって、自分自身のカソード電流Ｉｋとして合流することになる。

図２、図６を参照して明らかなように、同時に点灯する発光サイリスタＴｈｙ１，Ｔｈｙ３等において、そのゲート端子には個別にゲート駆動分離回路ＧＤＡ３００１，ＧＤＡ３００２等が配備されており、各発光サイリスタのゲート端子間を流れる電流成分は発生しないことになる。この結果、発光サイリスタＴｈｙ１，Ｔｈｙ３等に供給するアノード電流はすべて個々の素子のアノード・カソード間を流れカソード電流となり、アノード電流とカソード電流とが等しいので、各発光サイリスタの発光出力は個々のアノード電流のみにより変化させることができる。

従って、個々の発光サイリスタは、各アノード電流を別々に調整することによってその発光パワーを任意に調整することができる。以上のように、本実施の形態の構成においては、同時にオンしている個々の発光サイリスタのゲート端子間には回りこみ電流を生じることはなく、それぞれに対応するアノード駆動電流により発光出力を調整することができる。

以上のように、本実施の形態３のプリントヘッドによれば、共通ゲート配線ｇ１、ｇ２と各Ｎゲート発光サイリスタのゲート間にゲート駆動分離回路を介在させることで、同時点灯する発光サイリスタのゲート端子間に流れる回り込み電流を略ゼロとすることができる。更にゲート駆動分離回路をＰＭＯＳトランジスタ１つで構成することができ、チップ上におけるゲート駆動分離回路の占有面積を必要最小限に抑えることができ、チップ面積の大きな削減が可能となる。

実施の形態４．
図３２は、本発明による実施の形態４のプリントヘッドに採用されるゲート駆動分離回路ＧＤＡ４００１〜４０９６、ＧＤＢ４００１〜４０９６の構成の説明に供する図である。尚、このゲート駆動分離回路ＧＤＡ４００１〜４０９６、ＧＤＢ４００１〜４０９６は、図２６に示す実施の形態２のドライバＩＣ２１０１〜２１２６において、図６に示すゲート駆動分離回路ＧＤＡ１〜ＧＤＡ９６，ＧＤＢ１〜ＧＤＢ９６（実施の形態１の場合）に代えて同位置に、Ｐゲートを備えた発光サイリスタＴｈｙ２００１〜Ｔｈｙ２１９２の各ゲート端子に対応して配置されるゲート駆動分離回路ＧＤＡ４００１〜ＧＤＡ４０９６，ＧＤＢ４００１〜ＧＤＢ４０９６の構成の説明に供する図である。

本実施の形態のプリントヘッドが前記した図２４に示す実施の形態２のプリントヘッド２０１９と主に異なる点は、実施の形態２において採用したゲート駆動分離回路ＧＤＡ２００１〜２０９６、ＧＤＢ２００１〜２０９６を、本実施の形態によるゲート駆動分離回路ＧＤＡ４００１〜４０９６、ＧＤＢ４００１〜４０９６に置き換えた点である。従って、本実施の形態のプリントヘッドを採用する画像形成装置の制御系が、前記した実施の形態２のプリントヘッド２０１９を採用する画像形成装置の制御系と共通する部分には同符号を付して、或いは図面を省いて説明を省略し、異なる点を重点的に説明する。

これらのゲート駆動分離回路は、全て同一の構成を持つものであるため、ゲート駆動分離回路ＧＤＢ４０９６（図６のＧＤＢ９６に置き換わる）を例にして説明する。図３２（ａ）はゲート駆動分離回路ＧＤＢ４０９６の回路図シンボルであり、同図（ｂ）はその回路構成を示し、同図（ｃ）はその回路を集積回路として実現したときの当該箇所のチップ断面の構成を示しており、同図（ｄ）はゲート駆動分離回路ＧＤＢ４０９６の特性を示すグラフである。

図３２（ｂ）に示すように、ゲート駆動分離回路ＧＤＢ４０９６はＮＭＯＳトランジスタであって、そのゲート端子はＶＤＤに接続され、第１端子（１）と第２端子（２）を備える。ゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＢ４０９６において、第１端子（１）や第２端子（２）は、一般にソース端子やドレーン端子と呼ばれるものであり、サブストレート端子は第１端子と接続されている。また破線で示すダイオードは、後述する拡散領域のＰ型，Ｎ型の間に寄生的に生じる寄生ダイオード４００１である。

図３２（ｂ）に示すように、矢印にて示される電流Ｉ１が生じるとき、その電流は、ゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＢ４０９６のドレーン端子、ソース端子間を通って共通バッファ回路３０１（図３３）向かって流れる。同様に、電流Ｉ２が生じるとき、ゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＢ４０９６の第１端子（１）から流入した電流Ｉ２は、寄生ダイオード４００１内を順方向に流れ、その第２端子（２）から流出する。

図３２（ｃ）において、チップ基材（Ｐｓｕｂ）３２１には、ドライバＩＣ２１０１等が形成されており、チップ基材（Ｐｓｕｂ）３２１上の所定箇所には、Ｎ型不純物を注入してＮウェル領域（Ｎｗｅｌｌ）３２２が形成され、Ｎウェル領域（Ｎｗｅｌｌ）３２２内の所定領域はＰ型不純物を注入して形成したＰウェル領域（Ｐｗｅｌｌ）４３２７が形成され、その領域内の所定領域にはＮ型不純物を注入して形成したＮ型領域３２９，４３３０、Ｐ型不純物を注入して形成したＰ型領域４３２８、ポリシリコンからなるＭＯＳトランジスタのゲート電極３２６が形成され、Ｎウェル領域（Ｎｗｅｌｌ）３２２にＮ型不純物を拡散させて形成したＮ型領域３２５が形成されている。

尚、図３２（ｃ）においては、図を簡略化するため、ゲート酸化膜、コンタクトホールやパッシベーション保護膜等は省略し、各不純物拡散領域と接続されるメタル配線も同様である。ゲート電極３２６は電源ＶＤＤに接続されており、Ｐ型領域４３２８はゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＢ４０９６のサブストレート端子となって、図３２（ｂ）においては第１端子（１）に接続され、Ｎ型拡散層４３３０は、ゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＢ４０９６の第１端子と接続され、Ｎ型拡散層３２９は、ゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＢ４０９６の第２端子と接続されている。この結果、同図（ｂ）に示す寄生ダイオード４００１を生じている。

図３２（ｂ）で説明したように、ゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＢ３０９６のサブストレート端子と第１端子（１）とは接続されているので、図３２（ｃ）のＮ型拡散層４３３０とＰ型拡散層４３２８とは接続されていることになる。

図３２（ｄ）は、図３２（ｂ）に示したゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＢ４０９６の特性グラフを示している。同グラフの横軸は、図３２（ｂ）に示す第１端子（１）と第２端子（２）間に印加される電圧（Ｖ）を示している。縦軸は第１端子（１）と第２端子（２）間に流れる電流（Ｉ）を示しており、同特性グラフの、第１象限の縦軸を電流Ｉ１とし、第４象限の縦軸を電流Ｉ２としている。尚、このとき図３２（ｄ）の第１象限のグラフをＩｏＬとし、第２象限のグラフをＩｏＨとして図中に記載している。

図３２（ｄ）の特性グラフから明らかなように、同図（ｂ）において、電流Ｉ１を流そうとするとき、第１端子の電位は“Ｌｏｗ”である略０Ｖの電位とされる。ゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＢ４０９６のゲート端子は電源ＶＤＤと接続されているため、ゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＢ４０９６は、その第１端子はソース端子として機能しオン状態となっている。そのため第２端子の電位が増加するに伴い、電流Ｉ１が増加していき、所定値Ｉｄで示される飽和状態にまで達する。このように、ＩｏＬ特性は定電流特性を備えていることになる。

また図３２（ｂ）において、電流Ｉ２を流そうとするとき、即ちゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＢ４０９６の第１端子を略ＶＤＤ電位とした場合、第２端子の電位をＶＤＤ電位とするとき、第２端子から流れ出る電流Ｉ２は略ゼロとなり、第１端子と第２端子間に印加される電圧の絶対値が寄生ダイオード４００１の順方向電圧Ｖｆを越えると電流が流れる特性となっている。ここでＶｆは寄生ダイオード４００１の順方向電圧であり、典型的な設計例では略０．６Ｖとなるように設定される。

次に図６、図３２等で説明した、発光サイリスタＴｈｙ２００１〜Ｔｈｙ２１９２（図２４）のゲート端子駆動用のゲート駆動分離回路ＧＤＡ４００１〜ＧＤＡ４０９６、ＧＤＢ４００１〜ＧＤ４３０９６（尚、図６でのＧＤＡ１〜ＧＤＡ９６、ＧＤＢ１〜ＧＤＢ９６に代えて配置される）の動作、特に発光サイリスタのターンオン過程での動作について説明する。

図３３（ａ）は、共通バッファ回路３０１と、破線で囲んで示すゲート駆動分離回路ＧＤＡ４００１と、発光サイリスタＴｈｙ２００１の接続関係を示す図であり、図３３（ｂ）は、発光サイリスタＴｈｙ２００１の内部構成を等価回路で示している。尚、ゲート駆動分離回路ＧＤＡ４００１は、ＮＭＯＳトランジスタで構成され、図３２で説明したゲート駆動分離回路ＧＤＢ４０９６と全く同じ構成、特性のものであり、発光サイリスタＴｈｙ２００１は、ＰＮＰトランジスタ１４１とＮＰＮトランジスタ１４２で構成され、図２５で説明した発光サイリスタＴｈｙ２１９２と全く同じ構成、特性のものである。

図３３（ｂ）に示すように、ゲート駆動分離回路ＧＤＡ４００１はＮＭＯＳトランジスタで構成され、発光サイリスタＴｈｙ２００１は、ＰＮＰトランジスタ１４１とＮＰＮトランジスタ１４２で構成されている。同図中において、ＩｂはＮＰＮトランジスタ１４２のベース電流であり、Ｉｇは発光サイリスタＴｈｙ２００１のゲート電流であり、Ｖｇはそのゲート端子の端子電圧であり、Ｉｋはカソード電流である。

ここでは、発光サイリスタＴｈｙ２００１のターンオン過程を説明するため、共通バッファ回路３０１の入力を“Ｈｉｇｈ”レベルとしている。この時の電位は、電源ＶＤＤに略等しい。次いで、発光サイリスタＴｈｙ２００１を駆動するためにドライバＤＶ１のカソード駆動端子ＤＯ１に流量が制御された、カソード電流Ｉｋが流れる。

従って、本実施の形態では、実施の形態２の場合と同様に、図６に示す共通バッファ回路３０１，３０２の出力論理値は、実施の形態１の場合とは逆になり、ここでは、例えば共通バッファ回路３０１，３０１として、反転型のバッファ回路が用いられるものとする。更に、各ドライバＩＣ２１０１〜２１２６のドライバＤＶ１〜ＤＶ９６は、実施の形態１の場合とは異なり、その回路構成を示す図９において、ＰＭＯＳトランジスタ２２０〜２２４の各ソース端子は、共にカソード駆動端子となるＤＯ９６に接続されＰＭＯＳトランジスタ２２０〜２２４の各ドレーン端子はグランドに接続されている。

このとき共通バッファ回路３０１の出力は“Ｈｉｇｈ”レベルとなり、ゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＡ４００１の第１端子に印加される。このとき、ゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＡ４００１の、発光サイリスタＴｈｙ２００１のゲート端子に接続された第２端子が、発光サイリスタＴｈｙ２００１のカソード端子がドライバＤＶ１の駆動オンに伴うカソード駆動端子ＤＯ１の電位降下によってＬｏｗ側に遷移するのに伴って降下し、ＶＤＤ電位に対して、寄生ダイオード４００１の順方向電圧Ｖｆより低下すると電流Ｉｇが流れる。このゲート電流Ｉｇは、ＮＰＮトランジスタ１４２のベース・エミッタ間電流Ｉｂとして流れる。

図３３（ｂ）において、ゲート電流Ｉｇは、ＮＰＮトランジスタ１４２のベース電流Ｉｂに相当するものであり、このベース電流Ｉｂが流れることでＮＰＮトランジスタ１４２はオン状態への移行を開始し、ＮＰＮトランジスタ１４２のコレクタにはコレクタ電流を生じる。このコレクタ電流はＰＮＰトランジスタ１４１のベース電流となり、ＰＮＰトランジスタ１４１をオン状態へと移行させる。

これにより生じたコレクタ電流は、ＮＰＮトランジスタ１４２のベース電流Ｉｂを増強し、ＮＰＮトランジスタ１４２のオン状態への移行を加速させることになる。これに合わせてＰＮＰトランジスタ１４１もまたオン状態となる。

一方、ＰＮＰトランジスタ１４１が完全にオン状態に移行した後には、そのコレクタ・エミッタ間電圧Ｖｃｅ１は低下し、前記した寄生ダイオード４００１の順方向電圧Ｖｆよりも小さい電位となって、発光サイリスタＴｈｙ２００１のゲート電位は上昇することになる。前記したように、順方向電圧Ｖｆの典型例が０．６Ｖであるのに対して、発光サイリスタＴｈｙ２００１のアノード・ゲート間電圧、即ちＰＮＰトランジスタ１４１のコレクタ・エミッタ間電圧Ｖｃｅ１は略０．２Ｖである。

この結果、ゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＡ４００１の第２端子から発光サイリスタＴｈｙ２００１のゲート端子の側に流れる電流Ｉｇは略ゼロとなって、発光サイリスタＴｈｙ２００１のアノード端子にはカソード電流Ｉｋと略等しいカソード電流Ｉａが流れることになり、発光サイリスタＴｈｙ２００１は完全にオン状態となる。

図３３（ｃ）は、上記した発光サイリスタＴｈｙ２００１のターンオン過程を説明するグラフ図であって、横軸はカソード電流Ｉｋを示し、縦軸はアノード・カソード間電位Ｖａを示している。発光サイリスタＴｈｙ２００１の消灯状態においてはアノード電圧Ｖａ、カソード電流Ｉｋは略ゼロであり、グラフの原点（０，０）の状態にある。発光サイリスタＴｈｙ２００１のターンオン開始に伴い、ドライバＤＶ１のカソード駆動端子ＤＯ１によるカソード駆動が行われるとカソード電位が降下し、同図（ｃ）に矢印で示したようにアノード・カソード間に電位差を生じてＶｐ電位に到達する。

この電位差Ｖｐは、寄生ダイオード４００１の順方向電圧ＶｆとＮＰＮトランジスタ１４２のベース・エミッタ間電圧Ｖｂｅの加算値に対応するものであり、この電圧が発光サイリスタＴｈｙ２００１のゲート・カソード間に順方向に印加されることでゲート電流（これはＮＰＮトランジスタ１４２のベース電流Ｉｂに等しい）を生じる。同図（ｃ）において、丸印を付して示すポイント（Ｉｐ，Ｖｐ）は、発光サイリスタＴｈｙ２００１のオフ領域（Ａ）とオン遷移領域（Ｂ）との境目に相当している。

次いで、カソード電流Ｉｋが増加するに伴いアノード・カソード間電圧Ｖａは低下していき、丸印を付して示すポイント（Ｉｖ，Ｖｖ）に到達する。このポイントは発光サイリスタのオン遷移領域（Ｂ）とオン領域（Ｃ）との境目に相当し、このときのゲート電流Ｉｇは略ゼロにまで低下していて、ゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＡ４００１は、実質的に発光サイリスタＴｈｙ２００１から切り離されたのと等価な状態にある。

更に、カソード電流Ｉｋが増加するに伴い、アノード・カソード間電圧Ｖａは増加していき、丸印を付して示すポイント（Ｉ１，Ｖ１）に到達する。このポイントは発光サイリスタの発光駆動の最終動作ポイントであり、ドライバＤＶ１のカソード駆動端子ＤＯ１に流れ込むことを許されたカソード電流Ｉｋに応じた所定の発光パワーで発光駆動がなされる。

図３３（ｃ）を用いて発光サイリスタＴｈｙ２００１のターンオン過程を説明したが、後述するように、ゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＡ４００１を適用することにより、オン状態にある発光サイリスタＴｈｙ２００１へのゲート電流の流れ込みを防止して、アノード電流Ｉａとカソード電流Ｉｋを略等しくしたオン状態駆動とすることができるため、前記したようにカソード電流Ｉｋを調整することにより、それに応じた発光パワーを得ることができる。

以上の動作は、共通バッファ回路３０１の出力と発光サイリスタＴｈｙ２００１のゲート端子間にゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＡ４００１を介在させたことによって初めて実現される動作である。

次に、共通バッファ回路３０１によって、複数の発光サイリスタを同時に点灯する際のゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＡ４００１等の働きについて説明する。図３４は、この説明に供する図であり、同図（ａ）は、図６におけるゲート駆動分離回路ＧＤＡ１，ＧＤＡ２に置き換わるゲート駆動分離回路ＧＤＡ４００１，ＧＤＡ４００２と、図２４において示した発光サイリスタＴｈｙ２００１，Ｔｈｙ２００３の接続関係を示す図であり、同図（ｂ）は、発光サイリスタＴｈｙ２００１，Ｔｈｙ２００３の内部構成を等価回路で示している。

図３４では、説明を簡略化するため、２個の発光サイリスタＴｈｙ２００１，Ｔｈｙ２００３について示しているが、実際には、図６及び図２４に示す構成から明らかなように、奇数トッド用の同一構成の発光サイリスタＴｈｙ２００１，Ｔｈｙ２００３・・・Ｔｈｙ２１９１の各ゲート端子が、対応して配置されたゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＡ４００１〜ＧＤＡ４０９６（図６のＧＤＡ１〜ＧＤＡ９６に置き換えた）を介して全て共通バッファ回路３０１の出力端子に接続されている。

図３４において、共通バッファ回路３０１は、発光サイリスタＴｈｙ２００１，Ｔｈｙ２００３の同時オンの状況を示すためにその入力を“Ｈｉｇｈ”レベルとし、これに伴ってその出力電位は略ＶＤＤ電位にまで上昇している。共通バッファ回路３０１の出力は、共通ゲート配線ｇ１と接続され、共通ゲート配線ｇ１とゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＡ２００１，ＧＤＡ２００２の第１端子とが接続されている。また、ゲート駆動分離回路ＧＤＡ４００１，ＧＤＡ４００２の第２端子はそれぞれサイリスタＴｈｙ２００１，Ｔｈｙ２００３のゲート端子と個別に接続されている。

尚、ゲート駆動分離回路ＧＤＡ４００１，ＧＤＡ４００２は、ＮＭＯＳトランジスタで構成され、発光サイリスタＴｈｙ２００１はＰＮＰトランジスタ１４１ａとＮＰＮトランジスタ１４２ａで構成され、発光サイリスタＴｈｙ２００３はＰＮＰトランジスタ１４１ｂとＮＰＮトランジスタ１４２ｂで構成されている。更にＶｃｅ１は、ＰＮＰトランジスタ１４１ａのコレクタ・エミッタ間電圧であり、Ｖｃｅ３は、ＰＮＰトランジスタ１４１ｂのコレクタ・エミッタ間電圧である。

図３４（ｂ）は、複数の発光サイリスタ（ここではＴｈｙ２００１，Ｔｈｙ２００３のみ示す）が同時にオンしている状況を示している。図３３の説明で記述したように、本実施の形態におけるゲート駆動分離回路ＧＤＡ４００１においては、発光サイリスタＴｈｙ２００１のターンオン指令のため、その第２端子の電圧を“Ｈｉｇｈ”レベルとして発光サイリスタＴｈｙ２００１をオンさせた後には、ゲート駆動分離回路ＧＤＡ２００１から発光サイリスタＴｈｙ２００１のゲート端子に向かって流れ込む電流を略ゼロとすることができる。このため、バッファ回路３０１からの出力電流もまた略ゼロとなる。

このため図３４（ｂ）において、ゲート配線ｇ１に接続される共通バッファ回路３０１の影響は除外して考えることができ、同図（ｂ）においては共通バッファ回路３０１を破線にて描いている。いま、発光サイリスタＴｈｙ２００１がオンしていて、そのカソード端子から駆動電流Ｉｋ１が流入しているとする。このとき、発光サイリスタＴｈｙ２００１のゲート電流Ｉｇの流れる経路として破線矢印で示す経路を考える。

発光サイリスタＴｈｙ２００１のゲート電流Ｉｇが流れると仮定すると、このゲート電流はＰＮＰトランジスタ１４１ａのコレクタ端子（この電位は電源ＶＤＤの電位に対してＶｃｅ１だけ降下した電位である）から、ゲート配線ｇ１に向かって流れる必要があるが、配線ｇ１の電位は略ＶＤＤであるため、この方向への電流は発生しないことが判る。

一方、発光サイリスタＴｈｙ２００３の側においても、オン状態にある発光サイリスタＴｈｙ２００３のゲート電位はＰＮＰトランジスタ１４１ｂのコレクタ端子（この電位は電源ＶＤＤの電位に対してＶｃｅ３だけ降下した電位である）に等しい。このとき、ゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＡ４００２について考えると、破線矢印の電流は寄生ダイオード４００１ｂを順方向に流れる必要があるが、寄生ダイオードの順電圧Ｖｆとコレクタ・エミッタ間電圧Ｖｃｅ３の間には、
Ｖｆ＞Ｖｃｅ３
の関係があるため、ゲート駆動分離回路（ＮＭＯＳトランジスタ）ＧＤＡ４００２の第１端子から第２端子の側へ向かう電流は生じない。この結果、破線矢印で示す電流Ｉｇは生じないことが判る。

図６、図２４を参照して明らかなように、同時に点灯する発光サイリスタＴｈｙ２００１，Ｔｈｙ２００３等において、そのゲート端子には個別にゲート駆動分離回路ＧＤＡ４００１，ＧＤＡ４００２等が配備されており、各発光サイリスタのゲート端子間を流れる電流成分は発生しないことになる。この結果、発光サイリスタＴｈｙ２００１，Ｔｈｙ２００３等に供給するアノード電流はすべて個々の素子のアノード・カソード間を流れカソード電流となり、アノード電流とカソード電流は等しいので、各発光サイリスタの発光出力は個々のカソード電流のみにより変化させることができる。

従って、個々の発光サイリスタは、カソード電流を別々に調整することによってその発光パワーを任意に調整することができる。以上のように、本実施の形態の構成においては、同時にオンしている個々の発光サイリスタのゲート端子間には回りこみ電流を生じることはなく、それぞれに対応するカソード駆動電流により発光出力を調整することができる。

以上のように、本実施の形態４のプリントヘッドによれば、共通ゲート配線ｇ１、ｇ２と各Ｐゲート発光サイリスタのゲート間にゲート駆動分離回路を介在させることで、同時点灯する発光サイリスタのゲート端子間に流れる回り込み電流を略ゼロとすることができる。更にゲート駆動分離回路をＮＭＯＳトランジスタ１つで構成することができ、チップ上におけるゲート駆動分離回路の占有面積を必要最小限に抑えることができ、チップ面積の大きな削減が可能となる。

実施の形態５．
図３５は、本発明の画像形成装置に基づく実施の形態５の画像形成装置５３００の要部構成を模式的に示す要部構成図である。

同図に示すように、画像形成装置５３００内には、イエロー、マゼンダ、シアン、ブラックの各色の画像を、各々に形成する四つのプロセスユニット５３０１〜５３０４が記録媒体５３０５の搬送経路５３２０に沿ってその上流側から順に配置されている。これらのプロセスユニット５３０１〜５３０４の内部構成は共通しているため、例えばシアンのプロセスユニット５３０３を例にとり、これらの内部構成を説明する。

プロセスユニット５３０３には、像担持体として感光体ドラム５３０３ａが矢印方向に回転可能に配置され、この感光体ドラム５３０３ａの周囲にはその回転方向上流側から順に、感光体ドラム５３０３ａの表面に電気供給して帯電させる帯電装置５３０３ｂ、帯電された感光体ドラム５３０３ａの表面に選択的に光を照射して静電潜像を形成する露光装置５３０３ｃが配設される。更に、静電潜像が形成された感光体ドラム５３０３ａの表面に、所定色（シアン）のトナーを付着させて顕像を発生させる現像装置５３０３ｄ、及び感光体ドラム５３０３ａの表面に残留したトナーを除去するクリーニング装置５３０３ｅが配設される。尚、これら各装置に用いられているドラム又はローラは、図示しない駆動源及びギアによって回転させられる。

ここで使用される露光装置５３０３ｃとしては、実施の形態１で説明した図５に示すプリントヘッド１９を採用するものである。尚、ここでは、実施の形態１のプリントヘッド１９を採用するものとしたが、これに代えて実施の形態２〜４の何れかのプリントヘッドを採用してもよい。

また、画像形成装置５３００は、その下部に、紙等の記録媒体５３０５を重ねた状態で収納する用紙カセット５３０６を装着し、その上方には記録媒体５３０５を１枚ずつ分離させて搬送するためのホッピングローラ５３０７を配設している。更に、記録媒体５３０５の搬送方向における、このホッピングローラ５３０７の下流側には、ピンチローラ５３０８，５３０９と共に記録媒体５３０５を挟持することによって、記録媒体５３０５の斜行を修正し、プロセスユニット５３０１〜５３０４に搬送するレジストローラ５３１０，５３１１を配設している。これ等のホッピングローラ５３０７及びレジストローラ５３１０，５３１１は、図示しない駆動源及びギアによって連動回転する。

プロセスユニット５３０１〜５３０４の各感光体ドラムに対向する位置には、それぞれ半導電性のゴム等によって形成された転写ローラ５３１２が配設されている。そして、感光体ドラム５３０１ａ〜１３０４ａ上のトナーを記録媒体５３０５に転写させるために、感光体ドラム５３０１ａ〜５３０４ａの表面とこれらの各転写ローラ５３１２の表面との間に所定の電位差が生じるように構成されている。

定着装置５３１３（図１の定着器２２に相当）は、加熱ローラとバックアップローラとを有し、記録媒体５３０５上に転写されたトナーを加圧、加熱することによって定着させる。また、排出ローラ５３１４，５３１５は、定着装置５３１３から排出された記録媒体５３０５を、排出部のピンチローラ５３１６，５３１７と共に挟持し、記録媒体スタッカ部５３１８に搬送する。尚、排出ローラ５３１４，５３１５は、図示されない駆動源及びギアによって連動回転する。

次に、前記構成の画像形成装置の動作について説明する。
まず、用紙カセット５３０６に堆積した状態で収納されている記録媒体５３０５がホッピングローラ５３０７によって、上から１枚ずつ分離されて搬送される。続いて、この記録媒体５３０５は、レジストローラ５３１０，５３１１及びピンチローラ５３０８，５３０９に挟持されて、プロセスユニット５３０１の感光体ドラム５３０１ａ及び転写ローラ５３１２に搬送される。その後、記録媒体５３０５は、感光体ドラム５３０１ａ及び転写ローラ５３１２に挟持され、その記録画面にトナー画像が転写されると同時に感光体ドラム５３０１ａの回転によって搬送される。

同様にして、記録媒体５３０５は、順次プロセスユニット５３０２〜５３０４を通過し、その通過過程で、各露光装置５３０１ｃ〜５３０４ｃにより形成された静電潜像を、現像装置５３０１ｄ〜５３０４ｄによって現像した各色のトナー像がその記録画面に順次重ねて転写される。その後、定着装置５３１３によってトナー像が定着された記録媒体５３０５は、排出ローラ５３１４，５３１５及びピンチローラ５３１６，５３１７に挟持されて、画像形成装置５３００の外部の記録媒体スタッカ部５３１８に排出される。以上の過程を経て、カラー画像が記録媒体５３０５上に形成される。

以上のように、本実施の形態の画像形成装置によれば、実施の形態１〜４で説明したプリントヘッドの何れか採用するため、そのプリントヘッドと同様の効果を有すると共に、各ドットの光量のばらつき等によるノイズによって印字品質が低下するのを防止し、高品位の印刷が可能となる。

本実施の形態では画像形成装置としてカラープリンタを用いて説明したが、単色プリンタ、複写機、ＦＡＸ、更にこれらを複合させた複合機等にも適用可能である。

１ 制御系、 ２ モータドライバ、 ３ 転写プロセス用モータ、 ４ モータドライバ、 ５ 用紙送りモータ、 ６ 用紙吸入口センサ、 ７ 用紙排出口センサ、 ８ 用紙残量センサ、 ９ 用紙サイズセンサ、 １０ 印刷制御部、 １９ プリントヘッド、 ２２ 定着器、 ２２ａ ヒータ、 ２３ 定着器温度センサ、 ２５ 帯電用高圧電源、 ２６ 転写用高圧電源、 ２７ 現像部、 ２８ 転写部、 １０１〜１２６ ドライバＩＣ、 １３１ Ｎ型層、 １３２ Ｐ型層、 １３３ Ｎ型層、 １３４ Ｐ型不純物領域、 １３５ Ｐ型層、 １４１ ＰＮＰトランジスタ、 １４２ ＮＰＮトランジスタ、 １５１ メモリセル回路、 １５２ メモリセル回路、 １５３〜１６０ インバータ、 １６１〜１７６ ＮＭＯＳトランジスタ、 １８１ バッファ回路、 １８２ インバータ、 １９１〜１９８ ＰＭＯＳトランジスタ、 ２０１ 第１制御回路、 ２０２ 抵抗、 ２０３ インバータ、 ２０４ インバータ、 ２０５ ＮＡＮＤ回路、 ２０７ セレクタ回路、 ２０８ 第２制御回路、 ２１０ 制御電圧発生回路（ＡＤＪ）、 ２２０〜２２５ ＰＭＯＳトランジスタ、 ２２６ ＮＭＯＳトランジスタ、 ２２７ ＮＯＲ回路、 ２３０〜２３３ ＮＡＮＤ回路、 ２４１〜２４５ ＦＦ回路、 ２４６ ＮＯＲ回路、 ２４７，２４８ ＡＮＤ回路、 ２５０〜２５３ ＡＮＤ回路、 ２６１ ＦＦ回路、 ２６２ バッファ回路、 ２６３ バッファ回路、 ２７１ 演算増幅器、 ２７２ ＰＭＯＳトランジスタ、 ２７３ マルチプレクサ回路、 ３０１ 共通バッファ回路、 ３０２ 共通バッファ回路、 ３２１ チップ基材（Ｐｓｕｂ）、 ３２２ Ｎウェル領域（Ｎｗｅｌｌ）、 ３２３ Ｐ型領域、 ３２４ Ｐ型領域、 ３２５ Ｎ型領域、 ３２６ ゲート電極、 ３２９ N型領域、 ４０１ プリント配線基板、 ４０２ ＩＣチップ、 ４０５ 複合チップ、 ４０６ ヘッド基板ユニット、 ４１１ ベース部材、 ４１２ ロッドレンズアレイ、 ４１３ レンズホルダ、 ４１３ａ 開口部、 ４１４ クランパ、 ４１５ クランパ、 ２０１９ プリントヘッド、 ２１０１〜２１２６ ドライバＩＣ、 ２１３１ Ｎ型層、 ２１３４ Ｐ型不純物領域、 ２１３５ Ｐ型層、 ２３２７ Ｐウェル領域（Ｐｗｅｌｌ）、 ２３２８ Ｐ型領域、 ２３３０ Ｎ型領域、 ３００１ 寄生ダイオード、 ４００１ 寄生ダイオード、 ４３２８ Ｐ型領域、 ４３３０ Ｎ型領域、 ５２００ ＬＥＤプリントヘッド、 ５２０１ ベース部材、 ５２０２ ＬＥＤユニット、 ５２０２ａ 発光部ユニット、 ５２０３ ロッドレンズアレイ、 ５２０４ レンズホルダ、 ５２０５ クランパ、 ５３００ 画像形成装置、 ５３０１，５３０２，５３０３，５３０４ プロセスユニット、 ５３０１ａ〜５３０４ａ 感光体ドラム、 ５３０３ｂ 帯電装置、 ５３０３ｃ 露光装置、 ５３０３ｄ 現像装置、 ５３０３ｅ クリーニング装置、 ５３０５ 記録媒体、 ５３０６ 用紙カセット、 ５３０７ ホッピングローラ、 ５３０８，５３０９ ピンチローラ、 ５３１０，５３１１ レジストローラ、 ５３１２ 転写ローラ、 ５３１３ 定着装置、 ５３１４，５３１５ 排出ローラ、 ５３１６，５３１７ ピンチローラ、 ５３１８ 記録媒体スタッカ部、 ＣＨＰ１〜ＣＨＰ２６ 発光素子アレイ、 ＣＨＰ２００１〜ＣＨＰ２０２６ 発光素子アレイ、 ＤＶ１〜ＤＶ９６ ドライバ（ＤＲＶ）、 ＦＦＡ１〜ＦＦＤ２５ ＦＦ回路、 ＧＤＡ１〜ＧＤＡ９６ ゲート駆動分離回路、 ＧＤＡ２００１〜ＧＤＡ２０９６ ゲート駆動分離回路、 ＧＤＡ３００１〜ＧＤＡ３０９６ ゲート駆動分離回路、 ＧＤＡ４００１〜ＧＤＡ４０９６ ゲート駆動分離回路、 ＧＤＢ１〜ＧＤＢ９６ ゲート駆動分離回路、 ＧＤＢ２００１〜ＧＤＢ２０９６ ゲート駆動分離回路、 ＧＤＢ３００１〜ＧＤＢ３０９６ ゲート駆動分離回路、 ＧＤＢ４００１〜ＧＤＢ４０９６ ゲート駆動分離回路、 ＬＴＡ１〜ＬＴＤ２４ ラッチ、 ＭＥＭ１〜ＭＥＭ９７ メモリ、 ＭＵＸ１〜ＭＵＸ９６ マルチプレクサ、 Ｔｈｙ１〜Ｔｈｙ１９２ 発光サイリスタ、 Ｔｈｙ２００１〜Ｔｙｈ２１９２ 発光サイリスタ。

Claims (13)

1. 並べられた複数の被駆動素子と、該被駆動素子を駆動する駆動部とを備える駆動回路において、
   前記被駆動素子は、第１端子、第２端子、及び第３端子を備え、前記第３端子を電圧制御或は電流制御することにより、前記第１端子と前記第２端子との間を導通或は非導通とする３端子スイッチ素子であり、
   隣接する複数の前記被駆動素子毎に第１のグループ形成し、前記第１のグループ毎に、同一グループに属する前記複数の被駆動素子の第１端子を、前記駆動回路の異なる駆動端子に接続し、前記並べられた複数の被駆動素子の各第２端子には、共通して共通電位が印加され、
   前記各第１のグループを構成する前記被駆動素子の数はＮであり、前記各第１のグループにおいて択一的に選択された前記被駆動素子の第３端子同士によって第２のグループをＮ個形成し、
   Ｎ個の共通母線と、
   ＭＯＳトランジスタからなる複数の分離回路と
   を更に備え、
   前記第２のグループ毎に、同一グループに属する複数の前記被駆動素子の第３端子を、前記分離回路を介してそれぞれ対応する前記共通母線に接続した
   ことを特徴とする駆動回路。
2. 前記被駆動素子としてＮゲートの発光サイリスタを用い、前記第１端子をアノードとし、前記第２端子をカソードとして前記共通電位をグランドレベルとし、
   前記分離回路として、ゲート端子がグランドに接続されたＰＭＯＳトランジスタを用いたことを特徴とする請求項１に記載の駆動回路。
3. 前記ＰＭＯＳトランジスタのサブストレート端子が電源に接続されていることを特徴とする請求項２記載の駆動回路。
4. 前記ＰＭＯＳトランジスタのサブストレート端子が、ソース端子又はドレーン端子に接続されていることを特徴とする請求項２記載の駆動回路。
5. 前記駆動回路の各駆動端子は、それぞれが個別に設定された値の電流を流出することを特徴とする請求項２から４までの何れか１項記載の駆動回路。
6. 前記被駆動素子としてＰゲートの発光サイリスタを用い、前記第１端子をカソードとし、前記第２端子をカソードとして前記共通電位を電源レベルとし、
   前記分離回路として、ゲート端子が電源に接続されたＮＭＯＳトランジスタを用いたことを特徴とする請求項１に記載の駆動回路。
7. 前記ＮＭＯＳトランジスタのサブストレート端子がグランドに接続されていることを特徴とする請求項６記載の駆動回路。
8. 前記ＮＭＯＳトランジスタのサブストレート端子が、ソース端子又はドレーン端子に接続されていることを特徴とする請求項６記載の駆動回路。
9. 前記駆動回路の各駆動端子は、それぞれが個別に設定された値の電流を流入することを特徴とする請求項６から８までの何れか１項記載の駆動回路。
10. 前記複数の被駆動素子は、直線状に配列され、前記第１のグループの前記被駆動素子は、奇数番目と偶数番目に隣接して配列された一対の発光サイリスタであることを特徴とする請求項２から請求項９までの何れか１項記載の駆動回路。
11. 前記第２のグループは、前記奇数番目に配置された前記発光サイリスタのグループと、前記偶数番目に配置された前記発光サイリスタのグループであることを特徴とする請求項１０記載の駆動回路。
12. 請求項１から１１までの何れかに記載の駆動回路を複数備え、
    前記駆動回路に対応して複数備えられ、前記被駆動素子としての発光サイリスタの郡を有する発光素子アレイと
    を有し、
    前記複数の駆動回路がカスケード接続されていることを特徴とする発光素子ヘッド。
13. 請求項１２記載の発光素子ヘッドを備えたことを特徴とする画像形成装置。
    
    
    
    
    
    
    
    

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