JP5085689B2 - 駆動装置、プリントヘッド及び画像形成装置 - Google Patents

Description

本発明は、複数の発光サイリスタからなる発光サイリスタアレイを駆動する駆動装置、この駆動装置を有するプリントヘッド、及び画像形成装置に関するものである。

従来、電子写真方式を用いたプリンタ等の画像形成装置には、発光素子として発光サイリスタを多数配列させて露光部を形成したものがある。発光サイリスタを用いたものでは、駆動回路と発光サイリスタとが１対Ｎに対応（Ｎ＞１）するように設けられ、その発光サイリスタのゲートを用いて発光させるべき発光サイリスタ位置を指定し、アノード及びカソード間に流す電流値により、発光パワーを制御している。

発光サイリスタを用いるプリントヘッドとして、自己走査型と呼ばれる構成のものが公知である。従来の自己走査型のプリントヘッドを例えば３．３Ｖの電源電圧のもとで駆動しようとする時、電源電圧３．３Ｖではゲートトリガ電流を生じさせることができないので、これを補う目的で、転送クロック信号（以下「クロック信号」を単に「クロック」という。）の波形にアンダシュート電圧を生じさせ、これと電源電圧３．３Ｖとの加算値でもってゲートトリガ電流を生成する構成が公知である。

例えば、下記の特許文献１の技術では、転送クロック波形を生成するために、クロック駆動回路における２つの第１出力端子及び第２出力端子の内の第１出力端子から出力される転送クロックをＣＲ微分回路に伝達してアンダシュート波形を生じさせ、第２出力端子を介して直流成分を伝達するようにしている。なお、クロック駆動回路における出力端子を転送クロック当たり２個設けているのは、ＣＲ微分回路においては直流成分を伝達することができず、発光サイリスタ点灯電流を継続させるための電流経路を別途設ける必要があるためである。

特開２００４−１９５７９６号公報

しかしながら、従来の自己走査型のプリントヘッドでは、クロック駆動回路における出力端子数が転送クロック当たり２個要するため、以下のような課題があった。

プリントヘッドにおいては、動作の高速化を目的として、多数の自己走査型のサイリスタアレイチップを設け、同時並列して動作するようにしている。サイリスタアレイチップへのデータ転送クロックとして２相クロックが用いられ、サイリスタアレイチップ毎に２つのクロックが入力される。このため、自己走査型のプリントヘッドのクロック駆動回路においては、サイリスタアレイチップ１個を駆動するために４個の出力端子を要することになる。

プリントヘッドには多数の自己走査型のサイリスタアレイチップを配列しているので、クロック駆動回路に備えるべき出力端子の総数が膨大となってしまい、大規模集積回路（以下「ＬＳＩ」という。）パッケージに収容可能な端子数に抑えようとすると、クロック駆動回路に並列接続して駆動するチップ数が多数必要となってしまい、波形なまりを生じる。この結果、プリントヘッドの動作を高速化できないという課題があった。更に、前記ＬＳＩには、ＣＲ微分回路用にコンデンサ等の外付け部品を多数要し、コストアップになるという課題があった。

このように、プリントヘッドを駆動するＬＳＩのパッケージに収容可能な端子数を増大させず、外付け部品の点数を削減して、例えば、３．３Ｖ電源で動作するバッファ回路集積回路（以下「集積回路」を「ＩＣ」という。）を用いて自己走査型のサイリスタアレイチップを駆動する経済性に優れた回路構成が切望されていた。

本発明の内の第１の発明の駆動装置は、第１端子と、第２端子と、前記第１端子及び前記第２端子間をオン／オフ制御する第１制御端子と、をそれぞれ有する複数段の発光サイリスタにおける前記第１端子が第１電源に共通接続されると共に前記第２端子が共通端子に共通接続された発光サイリスタアレイを駆動する駆動装置であって、第２電源により動作して前記共通端子を高／低論理レベルに駆動する第１駆動回路と、走査回路部と、第２駆動回路とを備えている。

前記走査回路部は、第３端子と、第４端子と、前記第３端子及び前記第４端子間をオン／オフ制御する第２制御端子と、をそれぞれ有する複数段の走査サイリスタにおける各段の前記第３端子が前記第１電源に共通接続されると共に、各段の前記第２制御端子が各段の前記発光サイリスタの前記第１制御端子にそれぞれ接続され、前記各段の発光サイリスタを順に走査する回路である。前記第２駆動回路は、前記第２電源により動作して前記走査回路部を駆動するための第１クロック及び第２クロックを生成し、第１クロック端子及び第２クロック端子からそれぞれ出力する回路である。

更に、奇数段の前記走査サイリスタにおける前記第４端子は、前記第１クロック端子に共通接続され、偶数段の前記走査サイリスタにおける前記第４端子は、前記第２クロック端子に共通接続され、初段の前記走査サイリスタにおける前記第２制御端子は、第１抵抗を介して前記第２クロック端子に接続されている。

第２の発明の駆動装置は、第１端子と、第２端子と、前記第１端子及び前記第２端子間をオン／オフ制御する第１制御端子と、をそれぞれ有する複数段の発光サイリスタにおける前記第１端子が電源に共通接続されると共に前記第２端子が共通端子に共通接続された発光サイリスタアレイを駆動する駆動装置であって、前記電源により動作して前記共通端子を高／低論理レベルに駆動する第１駆動回路と、走査回路部と、第２駆動回路とを備えている。

前記走査回路部は、第３端子と、第４端子と、前記第３端子及び前記第４端子間をそれぞれオン／オフ制御する第２制御端子及び第３制御端子と、をそれぞれ有する複数段の走査サイリスタにおける各段の前記第３端子が前記電源に共通接続されると共に、各段の前記第３制御端子が各段の前記発光サイリスタにおける前記第１制御端子にそれぞれ接続され、前記各段の発光サイリスタを順に走査する回路である。前記第２駆動回路は、前記電源により動作して前記走査回路部を駆動するための第１クロック及び第２クロックを生成し、第１クロック端子及び第２クロック端子からそれぞれ出力する回路である。

更に、奇数段の前記走査サイリスタにおける前記第４端子は、前記第１クロック端子に共通接続され、偶数段の前記走査サイリスタにおける前記第４端子は、前記第２クロック端子に共通接続され、初段の前記走査サイリスタにおける前記第３制御端子は、第１抵抗を介して前記第２クック端子に接続され、前段の前記走査サイリスタにおける前記第３制御端子は、順方向のインバータを介して後段の前記走査サイリスタにおける前記第２制御端子にそれぞれ接続されている。

第３の発明のプリントヘッドは、前記第１の発明の発光サイリスタアレイと駆動装置とを備えている。

第４の発明の画像形成装置は、前記第３の発明のプリントヘッドを備え、前記プリントヘッドにより露光されて記録媒体に画像を形成するようになっている。

本発明の内の第１の発明の駆動装置及び第３の発明のプリントヘッドによれば、第２駆動回路におけるクロック端子数が転送クロック当たり１個で良く、従来構成と比べて所要端子の数を半減することができる。しかも、従来構成の駆動回路に備えていたキャパシタ等の外付け部品が不要になる。これにより、プリントヘッドにおけるデータ転送速度を向上できることは勿論のこと、第２駆動回路のクロック端子数の減少によって、回路規模の削減と、これによる低コスト化も期待できる。

更に、初段の走査サイリスタの第２制御端子と第２クロック端子とを、第１抵抗にて接続しているので、スタート信号が不要になる。その上、電源電圧として一般的な例えば３．３Ｖの第２電源によりプリントヘッド駆動を行うことができる。

又、例えば、第１駆動回路は、第１スイッチ素子と第１整流素子とを有する構成にし、第２駆動回路は、オープンドレーン形の第１バッファと、スリーステート形の第２バッファとを有する構成にすれば、発光サイリスタと走査サイリスタのオフ時には、これらの電流経路に整流素子が介在するため、発光サイリスタと走査サイリスタが誤ってターンオンすることはない。

第２の発明の駆動装置によれば、前記第１の発明と同様の効果があり、更に、次のような効果がある。即ち、走査サイリスタを４端子サイリスタで構成し、これらの４端子サイリスタの制御端子間にインバータを介在させている。インバータは方向性を持つので、走査回路部の誤動作を防止できる。その上、インバータのオン電圧は小さいので、ＶＤＤ電源（例えば、３．３Ｖ）で動作させることができ、省電力化が可能になる。

第４の発明の画像形成装置によれば、前記第３の発明のプリントヘッドを採用しているので、スペース効率及び光取り出し効率に優れた高品質の画像形成装置を提供することができる。

図１は本発明の実施例１における図６のプリントヘッド１３の構成を示す回路図である。 図２は本発明の実施例１における画像形成装置を示す概略の構成図である。 図３は図２中のプリントヘッド１３の構成を示す概略の断面図である。 図４は図３中の基板ユニットを示す斜視図である。 図５は図２の画像形成装置１におけるプリンタ制御回路の概略の構成を示すブロック図である。 図６は本発明の実施例１における図５中のプリントヘッド１３の構成を示す概略のブロック図である。 図７は図１中の発光サイリスタ２１０を示す構成図である。 図８は図１の動作を示すタイミングチャートである。 図９−１は図８の時刻ｔ２における図１の詳細な動作を説明するための要部の回路図である。 図９−２は図８の時刻ｔ５における図１の詳細な動作を説明するための要部の回路図である。 図９−３は図１の発光サイリスタ２１０−１におけるオフ状態への遷移動作を説明するための要部の回路図である。 図１０は本発明の実施例２におけるプリントヘッド１３Ａの構成を示す回路図である。 図１１は図１０中の走査サイリスタ１１０Ａを示す構成図である。 図１２は図１０中のＮＰＮＴＲ１６１を示す構成図である。 図１３は図１０の動作を示すタイミングチャートである。

本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。

（実施例１の画像形成装置）
図２は、本発明の実施例１における画像形成装置を示す概略の構成図である。

この画像形成装置１は、被駆動素子（例えば、発光素子として３端子発光サイリスタ）を用いた発光サイリスタアレイを有する半導体複合装置を備えた露光装置（例えば、プリントヘッド）が搭載されたタンデム型電子写真カラープリンタにより構成されており、ブラック（Ｋ）、イエロー（Ｙ）、マゼンタ（Ｍ）及びシアン（Ｃ）の各色の画像を各々に形成する４つのプロセスユニット１０−１〜１０−４を有し、これらが記録媒体（例えば、用紙）２０の搬送経路の上流側から順に配置されている。各プロセスユニット１０−１〜１０−４の内部構成は共通しているため、例えば、マゼンタのプロセスユニット１０−３を例にとり、これらの内部構成を説明する。

プロセスユニット１０−３には、像担持体としての感光体（例えば、感光体ドラム）１１が図２中の矢印方向に回転可能に配置されている。感光体ドラム１１の周囲には、この回転方向上流側から順に、感光体ドラム１１の表面に電荷を供給して帯電させる帯電装置１２と、帯電された感光体ドラム１１の表面に選択的に光を照射して静電潜像を形成する露光装置としてのプリントヘッド１３が配設されている。更に、静電潜像が形成された感光体ドラム１１の表面に、マゼンタ（所定色）のトナーを付着させて顕像を発生させる現像器１４と、感光体ドラム１１上のトナーの顕像を転写した際に残留したトナーを除去するクリーニング装置１５が配設されている。なお、これら各装置に用いられているドラム又はローラは、図示しない駆動源からギア等を経由して動力が伝達され回転する。

画像形成装置１の下部には、用紙２０を堆積した状態で収納する用紙カセット２１が装着され、その上方に、用紙２０を１枚ずつ分離させて搬送するためのホッピングローラ２２が配設されている。用紙２０の搬送方向におけるホッピングローラ２２の下流側には、ピンチローラ２３，２４と共に用紙２０を挟持することによってこの用紙２０を搬送する搬送ローラ２５と、用紙２０の斜行を修正し、プロセスユニット１０−１に搬送するレジストローラ２６とが配設されている。これらのホッピングローラ２２、搬送ローラ２５及びレジストローラ２６は、図示しない駆動源からギア等を経由して動力が伝達され回転する。

プロセスユニット１０−１〜１０−４の各感光体ドラム１１に対向する位置には、それぞれ半導電性のゴム等によって形成された転写ローラ２７が配設されている。各転写ローラ２７には、感光体ドラム１１上に付着されたトナーによる顕像を用紙２０に転写する転写時に、各感光体ドラム１１の表面電位とこれら各転写ローラ２７の表面電位に電位差を持たせるための電位が印加されている。

プロセスユニット１０−４の下流には、定着器２８が配設されている。定着器２８は、加熱ローラとバックアップローラとを有し、用紙２０上に転写されたトナーを加圧・加熱することによって定着する装置であり、この下流に、排出ローラ２９，３０、排出部のピンチローラ３１，３２、及び用紙スタッカ部３３が設けられている。排出ローラ２９，３０は、定着器２８から排出された用紙２０を、排出部のピンチローラ３１，３２と共に挟持し、用紙スタッカ部３３に搬送する。これらの定着器２８及び排出ローラ２９等は、図示しない駆動源からギア等を経由して動力が伝達されて回転する。

このように構成される画像記録装置１は、次のように動作する。
先ず、用紙カセット２１に堆積した状態で収納されている用紙２０が、ホッピングローラ２２によって、上から１枚ずつ分離されて搬送される。続いて、この用紙２０は、搬送ローラ２５、レジストローラ２６及びピンチローラ２３，２４に挟持されて、プロセスユニット１０−１の感光体ドラム１１と転写ローラ２７の間に搬送される。その後、用紙２０は、感光体ドラム１１及び転写ローラ２７に挟持され、その記録面にトナー像が転写されると同時に感光体ドラム１０−１の回転によって搬送される。同様にして、用紙２０は、順次プロセスユニット１０−２〜１０−４を通過し、その通過過程で、各プリントヘッド１３により形成された静電潜像を各現像器１４によって現像した各色のトナー像が、その記録面に順次転写されて重ね合わされる。

このようにして記録面上に各色のトナー像が重ね合わされた後、定着器２８によってトナー像が定着された用紙２０は、排出ローラ２９，３０及びピンチローラ３１，３２に挟持されて、画像形成装置１の外部の用紙スタッカ部３３に排出される。以上の過程を経て、カラー画像が用紙２０上に形成される。

（実施例１のプリントヘッド）
図３は、図２中のプリントヘッド１３の構成を示す概略の断面図である。図４は、図３中の基板ユニットを示す斜視図である。

図３に示すプリントヘッド１３は、ベース部材１３ａを有し、このベース部材１３ａ上に、図４に示す基板ユニットが固定されている。基板ユニットは、ベース部材１３ａ上に固定されるプリント配線板１３ｂと、このプリント配線板１３ｂ上に接着剤等で固定された複数のＩＣチップ１３ｃとにより構成されている。各ＩＣチップ１３ｃには、自己走査部としての走査回路部１００が集積され、更にこの上に、主発光部としての発光素子列（例えば、発光サイリスタ列）が略直線状に配列された発光サイリスタアレイ２００が配置されている。各ＩＣチップ１３ｃにおける図示しない複数の端子と、プリント配線板１３ｂ上の図示しない配線パッドとは、ボンディングワイヤ１３ｈにより電気的に接続されている。

複数のＩＣチップ１３ｃにおける発光サイリスタアレイ２００上には、柱状の光学素子を多数配列してなるレンズアレイ（例えば、ロッドレンズアレイ）１３ｄが配置され、このロッドレンズアレイ１３ｄがホルダ１３ｅにより固定されている。ベース部材１３ａ、プリント配線板１３ｂ及びホルダ１３ｅは、クランプ部材１３ｆ，１３ｇにより固定されている。

（実施例１のプリンタ制御回路）
図５は、図２の画像形成装置１におけるプリンタ制御回路の概略の構成を示すブロック図である。この図５では、説明を簡単にするために、１つのプロセスユニット（例えば、マゼンタのプロセスユニット）１０−３を制御するための構成が示されている。

図５に示すプリンタ制御回路は、画像形成装置１における印刷部の内部に配設された印刷制御部４０を有している。印刷制御部４０は、マイクロプロセッサ、読み出し専用メモリ（ＲＯＭ）、随時読み書き可能なメモリ（ＲＡＭ）、信号の入出力を行う入出力ポート、タイマ等によって構成され、図示しない上位コントローラからの制御信号ＳＧｌ、及びビデオ信号（ドットマップデータを一次元的に配列したもの）ＳＧ２等によってプリンタ全体をシーケンス制御して印刷動作を行う機能を有している。印刷制御部４０には、各プロセスユニット１０−１〜１０−４のプリントヘッド１３、定着器２８のヒータ２８ａ、ドライバ４１，４３、用紙吸引センサ４５、用紙排出センサ４６、用紙残量センサ４７、用紙サイズセンサ４８、定着器用温度センサ４９、帯電用高圧電源５０、及び転写用高圧電源５１等が接続されている。ドライバ４１には現像・転写プロセス用モータ（ＰＭ）４２が、ドライバ４３には用紙送りモータ（ＰＭ）４４が、帯電用高圧電源５０には現像器１４が、転写用高圧電源５１には転写ローラ２７が、それぞれ接続されている。

このような構成のプリンタ制御回路では、次のような動作を行う。
印刷制御部４０は、上位コントローラからの制御信号ＳＧｌによって印刷指示を受信すると、先ず、温度センサ４９によって定着器２８内のヒータ２８ａが使用可能な温度範囲にあるか否かを検出し、この温度範囲になければヒータ２８ａに通電し、使用可能な温度まで定着器２８を加熱する。次に、ドライバ４１を介して現像・転写プロセス用モータ４２を回転させ、同時にチャージ信号ＳＧＣによって帯電用高圧電源５０をオン状態にし、現像器１４の帯電を行う。

そして、セットされている図２中の用紙２０の有無及び種類が用紙残量センサ４７及び用紙サイズセンサ４８によって検出され、その用紙２０に合った用紙送りが開始される。ここで、用紙送りモータ４４はドライバ４３を介して双方向に回転させることが可能であり、最初に逆転させて、用紙吸引センサ４５が検知するまで、セットされた用紙２０を予め設定された量だけ送る。続いて、正回転させて用紙２０をプリンタ内部の印刷機構内に搬送する。

印刷制御部４０は、用紙２０が印刷可能な位置まで到達した時点において、図示しない画像処理部に対してタイミング信号ＳＧ３（主走査同期信号、副走査同期信号を含む）を送信し、ビデオ信号ＳＧ２を受信する。画像処理部においてページ毎に編集され、印刷制御部４０に受信されたビデオ信号ＳＧ２は、印刷データとして各プリントヘッド１３に転送される。各プリントヘッド１３は、それぞれ１ドット（ピクセル）の印刷のために設けられた走査回路部１００及び発光サイリスタアレイ２００を有している。

ビデオ信号ＳＧ２の送受信は、印刷ライン毎に行われる。各プリントヘッド１３によって印刷される情報は、負電位に帯電された図示しない各感光体ドラム１１上において電位の上昇したドットとして潜像化される。そして、現像器１４において、負電位に帯電された画像形成用のトナーが、電気的な吸引力によって各ドットに吸引され、トナー像が形成される。

その後、トナー像は転写ローラ２７へ送られ、一方、転写信号ＳＧ４によって正電位に転写用高圧電源５１がオン状態になり、転写ローラ２７は感光体ドラム１１と転写ローラ２７との間隔を通過する用紙２０上にトナー像を転写する。転写されたトナー像を有する用紙２０は、ヒータ２８ａを内蔵する定着器２８に当接して搬送され、この定着器２８の熱によって用紙２０に定着される。この定着された画像を有する用紙２０は、更に搬送されてプリンタの印刷機構から用紙排出センサ４６を通過してプリンタ外部へ排出される。

印刷制御部４０は、用紙サイズセンサ４８、及び用紙吸引センサ４５の検知に対応して、用紙２０が転写ローラ２７を通過している間だけ転写用高圧電源５１からの電圧を転写ローラ２７に印加する。印刷が終了し、用紙２０が用紙排出センサ４６を通過すると、帯電用高圧電源５０による現像器１４への電圧の印加を終了し、同時に現像・転写プロセス用モータ４２の回転を停止させる。以後、上記の動作を繰り返す。

（実施例１のプリントヘッド）
図６は、本発明の実施例１における図５中のプリントヘッド１３の概略の構成を示すブロック図である。

プリントヘッド１３は、図４中のＩＣチップ１３ｃに形成された発光サイリスタアレイ２００と、この発光サイリスタアレイ２００を駆動する駆動装置５２とを備えている。駆動装置５２は、図４中のＩＣチップ１３ｃに形成され、２相の第１クロック及び第２クロックに基づき発光サイリスタアレイ２００を走査するための信号を複数の出力端子Ｑ１〜Ｑｎから出力する走査回路部１００と、発光サイリスタアレイ２００の共通端子ＩＮを高論理レベル（以下「Ｈレベル」という。）又は低論理レベル（以下「Ｌレベル」という。）に駆動するための第１駆動回路（例えば、データ駆動回路）６０と、走査回路部１００を駆動するための第１クロック及び第２クロックを生成して第１クロック端子ＣＫ１及び第２クロック端子ＣＫ２からそれぞれ出力する第２駆動回路（例えば、クロック駆動回路）７０とを有している。

走査回路部１００により走査される発光サイリスタアレイ２００は、発光素子としての例えば３端子発光素子である複数段のＰゲート型発光サイリスタ２１０（＝２１０−１〜２１０−ｎ，・・・）により構成されている。各発光サイリスタ２１０は、第１端子（例えば、アノード）、第２端子（例えば、カソード）、及び第１制御端子（例えば、ゲート）を有し、アノードが第１電源（例えば、５Ｖの電源電圧ＶＣＣを出力するＶＣＣ電源）に接続され、カソードがデータ信号（以下単に「データ」という。）としての駆動電流Ｉｏｕｔを流す共通端子ＩＮを介してデータ駆動回路６０に接続され、ゲートが走査回路部１００の各出力端子Ｑ１〜Ｑｎに接続されている。各発光サイリスタ２１０は、アノード・カソード間に電源電圧ＶＣＣが印加された状態で、ゲートにトリガ信号（例えば、トリガ電流）が流れると、アノード・カソード間がオン状態になってカソード電流が流れ、発光する素子である。

図１は、本発明の実施例１における図６のプリントヘッド１３の構成を示す回路図である。

この図１のプリントヘッド１３では、駆動装置５２を構成するデータ駆動回路６０、クロック駆動回路７０及び走査回路部１００の内、走査回路部１００がプリントヘッド１３内に配置されているが、データ駆動回路６０及びクロック駆動回路７０が印刷制御部４０内に配置された構成例が示されている。なお、データ駆動回路６０及びクロック駆動回路７０は、図６に示すように、プリントヘッド１３の内部に配置しても良い。

図１に示すプリントヘッド１３は、図４中のＩＣチップ１３ｃに形成された走査回路部１００及び発光サイリスタアレイ２００を有し、これらが複数の接続ケーブル９８（＝９８−１〜９８−３）及び複数の接続コネクタ９９（＝９９−１〜９９−６）を介して、複数のデータ駆動回路６０及びクロック駆動回路７０にそれぞれ接続されている。

発光サイリスタアレイ２００を構成する複数段の発光サイリスタ２１０（＝２１０−１〜２１０−ｎ）は、アノードがＶＣＣ電源に接続され、カソードが共通端子ＩＮを介して接続コネクタ９９−４に接続され、ゲートが走査回路部１００の各出力端子Ｑ１〜Ｑｎに接続されている。発光サイリスタ２１０−１〜２１０−ｎ，・・・の総数は、例えば、Ａ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能なプリントヘッド１３の場合、４９９２個であり、これらが配列されることになる。

走査回路部１００は、クロック駆動回路７０から第１、第２クロック端子ＣＫ１，ＣＫ２、接続コネクタ９９−２，９９−３、接続ケーブル９８−２，９８−３、及び接続コネクタ９９−５，９９−６を介して供給される２相の第１及び第２クロックにより駆動され、発光サイリスタアレイ２００にトリガ電流を流してオン／オフ動作させる回路であり、複数段の３端子スイッチ素子（例えば、Ｐゲート型の走査サイリスタ）１１０（＝１１０−１〜１１０−ｎ、例えばｎ＝４９９２）と、複数の第２抵抗１２０（＝１２０−２〜１２０−ｎ）と、第２クロック端子ＣＫ２から出力される第２クロックを入力するスタート信号用の第１抵抗１３０と、走査方向決定用の複数段のダイオード１４０（＝１４０−２〜１４０−ｎ）と、抵抗１５１，１５２とを有し、自己走査型シフトレジスタにより構成されている。

各段の走査サイリスタ１１０（＝１１０−１〜１１０−ｎ）は、第３端子（例えば、アノード）、第４端子（例えば、カソード）、及び第２制御端子（例えば、ゲート）を有し、アノードが、第１電源としてのＶＣＣ電源に接続され、ゲートが、各出力端子Ｑ１〜Ｑｎを介して各段の発光サイリスタ２１０のゲートに接続されると共に各抵抗１２０（＝１２０−２〜１２０−ｎ）を介してグランドＧＮＤに接続されている。但し、初段の走査サイリスタ１１０−１のゲートとグランドＧＮＤとの間には、抵抗１２０が設けられていない。

奇数段の走査サイリスタ１１０−１，１１０−３，・・・，１１０−（ｎ−１）のカソードは、抵抗１５１を介して接続コネクタ９９−５に接続されている。偶数段の走査サイリスタ１１０−２，１１０−４，・・・，１１０−ｎのカソードは、抵抗１５２を介して接続コネクタ９９−６に接続されている。

初段の走査サイリスタ１１０−１のゲートは、抵抗１３０を介して接続コネクタ９９−６に接続されている。初段から最終段までの各段の走査サイリスタ１１０−１〜１１０−ｎにおけるゲート間は、順方向の各ダイオード１４０（＝１４０−２〜１４０−ｎ）を介してそれぞれ接続されている。各ダイオード１４０は、発光サイリスタ２１０−１〜２１０−ｎが順次点灯する時の走査方向（例えば、図１において右方向）を決定するために設けられている。

各段の走査サイリスタ１１０は、各段の発光サイリスタ２１０と同様なレイヤ構造を有し、且つ同様な回路動作を行う素子であるが、発光サイリスタ２１０のような発光機能を必要としないので、上層がメタル膜等の非透光性材料で覆われ、遮光して用いられる。

走査回路部１００では、クロック駆動回路７０の第１及び第２クロック端子ＣＫ１，ＣＫ２から供給される２相の第１及び第２クロックに基づき、走査サイリスタ１１０−１〜１１０−ｎが択一的にオン状態となり、このオン状態が発光サイリスタアレイ２００に伝達され、発光サイリスタ２１０−１〜２１０−ｎの内から発光すべき発光サイリスタ２１０−１〜２１０−ｎを指令する働きをする。この走査回路部１００において、オン状態となる各段の走査サイリスタ１１０のオン状態が、２相の第１及び第２クロック毎に隣接の走査サイリスタ１１０に伝達され、シフトレジスタと同様の回路動作が行われる構成になっている。

なお、初段の走査サイリスタ１１０−１においては、２段目以降の走査サイリスク１１０−２〜１１０−ｎと違って、ゲートとグランドＧＮＤとの間を接続する抵抗１２０が削除されているが、これは部品点数を削減するための工夫であって、低コスト化への配慮が不要である場合には、走査サイリスタ１１０−１のゲートとグランドＧＮＤとの間に抵抗１２０を設ける構成とすることもできる。

発光サイリスタアレイ２００に接続された複数のデータ駆動回路６０は、駆動指令信号である第１制御信号ＤＲＶＯＮを生成し、複数の発光サイリスタアレイ２００を時分割駆動するためのデータとしての駆動電流Ｉｏｕｔを共通端子ＩＮに流す回路である。走査回路部１００に接続されたクロック駆動回路７０は、第２、第３及び第４の制御信号Ｃ１，ＳＴ、Ｃ２を生成し、走査回路部１００に供給するための２相の第１及び第２クロックを出力する回路である。

図１においては、説明を簡略化するために１個のデータ駆動回路６０のみが図示されている。複数の発光サイリスタアレイ２００は、例えば、総数４９９２個の発光サイリスタ２１０−１〜２１０−ｎ，・・・を有し、これらの発光サイリスタ２１０−１〜２１０−ｎ，・・・が複数の発光サイリスタ２１０−１〜２１０−ｎの組にグループ化され、各グループ毎に設けられたデータ駆動回路６０によって、それらが同時並行的に分割駆動が行われる構成になっている。

一例として典型的な設計例を挙げると、発光サイリスタ２１０（＝２１０−１〜２１０−ｎ）を１９２個配列してアレイ化した発光サイリスタアレイ２００のチップを図４中のプリント配線板１３ｂ上に２６個整列する。これにより、プリントヘッド１３に必要な総数４９９２個の発光サイリスタ２１０−１〜２１０−ｎ，・・・を構成している。この際、データ駆動回路６０は前記２６個の発光サイリスタアレイ２００に対応して設けられ、これらのデータ駆動回路６０における出力端子の総数は２６である。

一方、クロック駆動回路７０は、アレイ化した走査回路部１００のチップを駆動するものであるが、単にクロックを生成するのみならず、後述する走査サイリスタ１１０の点灯エネルギーを制御する必要があり、プリントヘッド１３の高速動作のためには、走査回路部１００毎に設けることが好ましい。しかし、プリントヘッド１３のデータ転送が低速で良い場合には、クロック駆動回路７０の出力端子であるクロック端子ＣＫ１，ＣＫ２と複数の走査回路部１００とを並列に接続することで、その回路を共用することができる。

データ駆動回路６０は、制御信号ＤＲＶＯＮを生成するデータ制御回路６１と、その制御信号ＤＲＶＯＮを駆動するオープンドレーン形バッファ（例えば、オープンドレーン形インバータ）６２と、このオープンドレーン形インバータ６２とデータ端子ＤＡとの間に接続された抵抗６３とを有している。

オープンドレーン形インバータ６２は、第１導電形の第１ＭＯＳトランジスタ（例えば、ＰチャネルＭＯＳトランジスタ、以下「ＰＭＯＳ」という。）６２ａと、制御信号ＤＲＶＯＮによりオン／オフ動作する第１スイッチ素子（例えば、第２導電形の第２ＭＯＳトランジスタであるＮチャネルＭＯＳトランジスタ（以下「ＮＭＯＳ」という。）６２ｂとを有し、これらが第２電源（例えば、３．３Ｖの電源電圧ＶＤＤを出力するＶＤＤ電源）とグランドＧＮＤとの間に直列に接続されている。

ここで、ＰＭＯＳ６２ａは、ソース及びゲートが、ＶＤＤ電源に接続され、ドレーンが、ＮＭＯＳ６２ｂのドレーン及びソースを介してグランドＧＮＤに接続されると共に、抵抗６３を介してデータ端子ＤＡに接続され、オフ状態に設定されている。これは、データ駆動回路６０が相補形ＭＯＳトランジスタ（以下「ＣＭＯＳ」という。）半導体プロセスを用いて製造されるためであって、ＰＭＯＳ６２ａのドレーン及びサブストレート間に生じる第１整流素子である寄生ダイオードを出力端子の静電気保護素子として用いるためである。

例えば、データ制御回路６１から出力される制御信号ＤＲＶＯＮがＬレベルの場合、ＮＭＯＳ６２ｂがオフ状態となり、データ端子ＤＡがハイインピーダンス（以下「Ｈｉ−Ｚ」という。）出力状態となる。そのため、共通端子ＩＮを介して発光サイリスタ２１０のカソードがオープンとなってこのカソード電流が遮断されるので、発光サイリスタ２１０−１〜２１０−ｎを全て非発光状態にできる。

これに対し、制御信号ＤＲＶＯＮがＨレベルの場合、ＮＭＯＳ６２ｂがオン状態となり、データ端子ＤＡ、接続コネクタ９９−１、接続ケーブル９８−１、接続コネクタ９９−４、及び共通端子ＩＮを介して、発光サイリスタ２１０−１〜２１０−ｎのカソード電位が略ＧＮＤ電位にまで降下する。これにより、発光サイリスタ２１０−１〜２１０−ｎのアノード・カソード間には、電源電圧ＶＣＣと略等しい電圧が印加されることになる。

クロック駆動回路７０は、第２、第３、第４制御信号Ｃ１，ＳＴ，Ｃ２を生成するクロック制御回路７１と、ＶＤＤ電源により動作し、第２制御信号Ｃ１を駆動して第１クロック端子ＣＫ１へ出力するオープンドレーン形第１バッファ（例えば、オープンドレーン形インバータ）８０と、ＶＤＤ電源により動作し、第４制御信号Ｃ２に基づき、第３制御信号ＳＴを駆動して第２クロック端子ＣＫ２へ出力するスリーステート形第２バッファ（例えば、スリーステート形出力バッファ）９０とを有している。

オープンドレーン形インバータ８０は、データ駆動回路６０中のオープンドレーン形インバータ６２と同様の構成である。スリーステート形出力バッファ９０は、第４制御信号Ｃ２がＨレベルの場合、入力される第３制御信号ＳＴのＨレベル又はＬレベルの状態に応じてＨレベル又はＬレベルに変化する第２クロックを第２クロック端子ＣＫ２へ出力し、第４制御信号Ｃ２がＬレベルの場合、入力される第３制御信号ＳＴのＨレベル又はＬレベルの状態に関わらず、第２クロック端子ＣＫ２をＨｉ−Ｚ出力状態にする回路である。

これらのデータ駆動回路６０及びクロック駆動回路７０に使用されるＶＤＤ電源は、発光サイリスタ２１０及び走査回路部１００で使用されるＶＣＣ電源とは異なる電圧値（電源電圧ＶＤＤ＜電源電圧ＶＣＣ）に設定されている。

典型的な設計例を挙げると、電源電圧ＶＤＤは３．３Ｖ、電源電圧ＶＣＣは５Ｖである。これらはいずれも電子回路において標準的に用いられる電源電圧である。しかし、データ駆動回路６０やクロック駆動回路７０を含む印刷制御部４０においては、大規模集積化されたＬＳＩ等の素子を含み、半導体微細加工製造プロセスを駆使して製造されるものであって、半導体のスケーリングルールに伴い、その電源電圧値は低くならざるを得ない。これに対し、プリントヘッド１３内部に用いられる半導体素子においては、それほどの微細化は必要とされず、十分な耐圧を確保することができる。そのため，データ駆動回路６０やクロック駆動回路７０の電源電圧ＶＤＤを３．３Ｖとし、サイリスタの電源電圧ＶＣＣを５Ｖとしている。

（実施例１の発光サイリスタ）
図７（ａ）〜（ｃ）は、図１中の発光サイリスタ２１０を示す構成図である。

図７（ａ）は、発光サイリスタ２１０の回路シンボルを示し、アノードＡ、カソードＫ、及びゲートＧの３つの端子を有している。

図７（ｂ）は、発光サイリスタ２１０の断面構造を示す図である。発光サイリスタ２１０は、例えば、Ｐ型ＧａＡｓウェハ基材を用い、公知のＭＯ−ＣＶＤ（Metal Organic-Chemical Vapor Deposition）法により、ＧａＡｓウェハ基材の上層に所定の結晶をエピタキシャル成長させることで製造される。

即ち、Ｐ型ＧａＡｓウェハ基材２１１の上層に、ＡｌＧａＡｓ材料にＰ型不純物を含ませたＰ型層２１２と、Ｎ型不純物を含ませ成層したＮ型層２１３と、Ｐ型不純物を含ませたＰ型層２１４４と、Ｎ型不純物を含ませ成層したＮ型層２１５とを順に積層させたＰＮＰＮの４層構造のウェハを形成する。次に、公知のエッチング法を用いて溝部を形成することで、素子分離を行う。又、前記エッチングの過程でＰ型層２１４の一部の領域を露出させ、この領域に金属配線を形成してゲートＧを形成する。同様に、最上層となるＮ型層２１５の一部の領域を露出させ、この領域の一部に金属配線を形成してカソードＫを形成する。同様に、Ｐ型ＧａＡｓウェハ基材２１１の底面に金属電極を形成して、アノードＡを形成する。

図７（ｃ）は、図７（ｂ）と対比させて描いた発光サイリスタ２１０の等価回路図である。発光サイリスタ２１０は、ＰＮＰトランジスタ（以下「ＰＮＰＴＲ」という。）２２１とＮＰＮトランジスタ（以下「ＮＰＮＴＲ」という。）２２２とからなり、ＰＮＰＴＲ２２１のエミッタが発光サイリスタ２１０のアノードＡに相当し、ＮＰＮＴＲ２２２のベースが発光サイリスタ２１０のゲートＧに相当し、ＮＰＮＴＲ２２２のエミッタが発光サイリスタ２１０のカソードＫに相当している。又、ＰＮＰＴＲ２２１のコレクタは、ＮＰＮＴＲ２２２のベースに接続され、ＰＮＰＴＲ２２１のベースが、ＮＰＮＴＲ２２２のコレクタに接続されている。

なお、図７に示す発光サイリスタ２１０では、ＧａＡｓウェハ基材上にＡｌＧａＡｓ層を構成したものであるが、これに限定されるものではなく、ＧａＰ、ＧａＡｓＰ、ＡｌＧａＩｎＰ、ＩｎＧａＡｓＰといった材料を用いるものであっても良く、更には、サファイヤ基板上にＧａＮやＡｌＧａＮ、ＩｎＧａＮといった材料を成膜したものであっても良い。

（実施例１のプリントヘッドの概略動作）
図１及び図６において、例えば、クロック駆動回路７０内のクロック制御回路７１から出力される制御信号Ｃ１，ＳＴ，Ｃ２の内、制御信号Ｃ１，ＳＴ，Ｃ２がＨレベルになると、インバータ８０の出力端子がＬレベルになると共に、出力バッファ９０がオン状態になってこの出力バッファ９０の出力端子がＨレベルになる。

インバータ８０の出力端子のＬレベルにより、第１クロック端子ＣＫ１、接続コネクタ９９−２、接続ケーブル９８−２、接続コネクタ９９−５、及び抵抗１５１を介して、初段の走査サイリスタ１１０−１のカソードがＬレベルになる。更に、出力バッファ９０の出力端子のＨレベルにより、第２クロック端子ＣＫ２、接続コネクタ９９−３、接続ケーブル９８−３、接続コネクタ９９−６及び抵抗１３０を介して、走査サイリスタ１１０−１のゲートがＨレベル（≒電源電圧ＶＣＣ（５Ｖ））になる。これにより、走査サイリスタ１１０−１がオン状態になる。次いで、ＣＫ１、ＣＫ２信号に応じて走査回路部１００がシフト動作を開始し、次段以降の走査サイリスタ１１０−２〜１１０−ｎのゲートが順にＨレベル（≒電源電圧ＶＣＣ（５Ｖ））になって順次オンして行く。

一方、データ駆動回路６０内のデータ制御回路６１から出力される制御信号ＤＲＶＯＮがＬレベルの場合、インバータ６２内のＮＭＯＳ６２ｂがオフ状態となり、データ端子ＤＡがＨｉ−Ｚ出力状態となる。これにより、接続コネクタ９９−１、接続ケーブル９８−１、接続コネクタ９９−４及びプリントヘッド１３側の共通端子ＩＮを介して、発光サイリスタ２１０のカソードがオープンとなってこのカソード電流が遮断される。そのため、データ端子ＤＡに流れる駆動電流Ｉｏｕｔがゼロとなり、発光サイリスタ２１０−１〜２１０−ｎが全て非発光状態となる。

これに対し、データ制御回路６１から出力される制御信号ＤＲＶＯＮがＨレベルの場合、インバータ６２内のＮＭＯＳ６２ｂがオン状態となり、抵抗６３を介してデータ端子ＤＡがＬレベル（≒ＧＮＤ電位＝０Ｖ）となる。この結果、接続コネクタ９９−１、接続ケーブル９８−１及び接続コネクタ９９−４を介して共通端子ＩＮもＬレベル（≒ＧＮＤ電位＝０Ｖ）となり、各発光サイリスタ２１０のアノード・カソード間に略電源電圧ＶＣＣ（≒５Ｖ）が印加される。

この際、発光サイリスタ２１０−１〜２１０−ｎの内、走査回路部１００により、発光指令されている発光サイリスタ２１０のゲートのみが選択的にＨレベルにされるので、この発光サイリスタ２１０のゲート及びカソード間にトリガ電流を生じ、発光指令されている発光サイリスタ２１０がターンオンすることになる。ターンオンした発光サイリスタ２１０のカソードに流れる電流は、データ端子ＤＡに流入する電流（即ち、駆動電流Ｉｏｕｔ）であり、発光サイリスタ２１０は発光状態となってその駆動電流Ｉｏｕｔの値に応じた発光出力を生じる。

（実施例１のプリントヘッドの詳細動作）
図８は、図１のプリントヘッド１３の詳細な動作を示すタイミングチャートである。

この図８では、図２の画像形成装置１での印刷動作時における１ライン走査において、図１の発光サイリスタ２１０−１〜２１０−ｎ（例えば、ｎ＝６）を順次点灯させる場合の動作波形が示されている。

本実施例１のように、走査サイリスタ１１０を用いた走査回路部１００の場合、クロック端子ＣＫ１，ＣＫ２から供給される２相のクロックが用いられ、この２相のクロックは、クロック駆動回路７０から出力される。

図８のタイミングチャートにおいて、左端部に示す状態においては、クロック制御回路７１から出力される制御信号Ｃ１，Ｃ２がＬレベル、制御信号ＳＴがＨレベルとなる。これにより、インバータ８０の出力側のクロック端子ＣＫ１と、出力バッファ９０の出力側のクロック端子ＣＫ２とは、図８中に破線にて示すＨｉ−Ｚ出力状態となり、奇数段の走査サイリスタ１１０−１，１１０−３，・・・の組のカソードと、偶数段の走査サイリスタ１１０−２，１１０−４，・・・の組のカソードとがオープンとなり、そのカソード電流が遮断される。そのため、奇数段の走査サイリスタ１１０−１，１１０−３，・・・の組と、偶数段の走査サイリスタ１１０−２，１１０−４，・・・の組とは、オフ状態になり、走査回路部１００における全ての走査サイリスタ１１０−１〜１１０−ｎがオフ状態になる。

又、データ制御回路６１から出力される制御信号ＤＲＶＯＮはＬレベルになっており、インバータ６２内のＮＭＯＳ６２ｂがオフ状態で、このインバータ６２の出力端子がＨｉ−Ｚ出力状態である。そのため、共通端子ＩＮに接続された発光サイリスタ２１０−１〜２１０−ｎのカソードにおけるカソード電流が遮断され、発光サイリスタ２１０−１〜２１０−ｎもまたオフ状態にある。

その上、走査サイリスタ１１０−１〜１１０−ｎ、及び発光サイリスタ２１０−１〜２１０−ｎは無論、抵抗１２０−２〜１２０−ｎ，１３０、及びダイオード１４０−２〜１４０−ｎにも電流を生じないため、図８のタイミングチャートの左端部の状態においては、プリントヘッド１３が消費電流が略ゼロの状態にある。その結果、前記プリントヘッド１３を用いる画像形成装置１において、印刷休止時に前記論理状態に設定することで、消費電力を低減することが可能となる。以下、

（１）１段目走査サイリスタ１１０−１のターンオン過程
（２）２段目走査サイリスタ１１０−２のターンオン過程
（３）スタート信号過程（時刻ｔ２）
（４）２段目走査サイリスタ１１０−２のオン過程（時刻ｔ５）
（５）第１段目発光サイリスタ２１０−１のオフ状態
について説明する。

（１） １段目走査サイリスタ１１０−１のターンオン過程
図８の時刻ｔ１において、クロック制御回路７１から出力される制御信号Ｃ１，ＳＴ，Ｃ２の内、制御信号Ｃ２が立ち上がってＨレベルに遷移する。これに伴いクロック端子ＣＫ２は、ａ部に示すように、Ｈｉ−Ｚ状態からＨレベル状態になる。

時刻ｔ２において、制御信号Ｃ１が立ち上がってＨレベルに遷移する。これに伴いクロック端子ＣＫｌは、ｂ部に示すように、Ｈｉ−Ｚ状態からＬレベル状態に立ち下がる。この時、クロック端子ＣＫ２はＨレベルであり、このクロック端子ＣＫ２から抵抗１３０、走査サイリスタ１１０−１のゲート・カソード間、及び抵抗１５１を通り、クロック端子ＣＫｌに至る経路に電流を生じ、この電流をトリガ電流として走査サイリスタ１１０−１がターンオンする。

典型的な設計例では、走査サイリスタ１１０−１をターンオンさせようとする時のゲート・カソード間電圧は、約１．６Ｖである。又、クロック駆動回路７０の電源電圧ＶＤＤは３．３Ｖであって、前記クロック端子ＣＫ２のＨレベル電圧は電源電圧ＶＤＤと略等しく、走査サイリスタ１１０−１にゲート電流を生じさせるのに十分な値となっている。

時刻ｔ３において、データ制御回路６１から出力される制御信号ＤＲＶＯＮがＨレベルに立ち上がると、インバータ６２内のＮＭＯＳ６２ｂがオン状態になり、抵抗６３を介してデータ端子ＤＡがＬレベルに遷移する。これにより、共通端子ＩＮを介して、発光サイリスタ２１０−１のアノード・カソード間には、電源電圧ＶＣＣと略等しい電圧５Ｖが印加される。

この時、走査サイリスタ１１０−１がオンしているので、このゲート電位は電源電圧ＶＣＣ（５Ｖ）に略等しい電位にある。走査サイリスタ１１０−１と発光サイリスタ２１０−１とはゲート電位を共有しており、このゲート電位が略５Ｖである。時刻ｔ３でデータ端子ＤＡがＬレベルになると、発光サイリスタ２１０−１のカソード電位もまたＬレベル（略０Ｖ）であり、このゲート・カソード間に電圧が印加されてゲート電流を生じ、発光サイリスタ２１０−１がターンオンする。その結果、発光サイリスタ２１０−１のカソードには、ｃ部に示すように、駆動電流Ｉｏｕｔを生じ、この駆動電流Ｉｏｕｔの値に応じた発光出力を生じる。

時刻ｔ４において、制御信号ＤＲＶＯＮがＬレベルに立ち下がると、インバータ６２内のＮＭＯＳ６２ｂがオフ状態になり、抵抗６２を介してデータ端子ＤＡがＨｉ−Ｚ状態に遷移する。後述するように、これにより発光サイリスタ２１０−１のカソード電流経路が遮断され、この発光サイリスタ２１０−１がオフして、ｄ部に示すように、駆動電流Ｉｏｕｔが略ゼロとなる。

本実施例１では、発光サイリスタ２１０−１を発光させて、図２中の感光体ドラム１１上に潜像を形成することができる。この時の露光エネルギー量は、駆動電流Ｉｏｕｔの値に応じて定まる発光パワーと露光時間（＝ｔ４−ｔ３）との積である。そのため、発光サイリスタ２１０−１等に製造ばらつきに起因する発光効率の差があったとしても、前記露光時間を発光サイリスタ２１０毎に調整することで、露光エネルギー量のばらつきを補正することができる。又、発光サイリスタ２１０−１を発光させる必要のない場合には、時刻ｔ３〜ｔ４間の制御信号ＤＲＶＯＮをＬレベルのままとする。このように、制御信号ＤＲＶＯＮによって発光サイリスタ２１０の発光の有無もまた制御することができる。

（２） ２段目走査サイリスタ１１０−２のターンオン過程
時刻ｔ５において、制御信号ＳＴがＨレベルからＬレベルに立ち下がる。出力バッファ９０において制御信号Ｃ２がＨレベルとなって出力イネーブル状態であるので、時刻ｔ５で出力バッファ９０の出力端子がＬレベルに遷移し、クロック端子ＣＫ２が、ｅ部に示すように、ＨレベルからＬレベルに立ち下がる。この時、走査サイリスタ１１０−１はオン状態にあり、このゲートがＨレベルとなっている。走査サイリスタ１１０−１のゲートのＨレベルは、ダイオード１４０−２によって走査サイリスタ１１０−２のゲートに伝達され、このゲート・カソード間を通り、抵抗１５２を介してクロック端子ＣＫ２に流入するゲート電流を生じる。この結果、走査サイリスタ１１０−２がターンオンする。

時刻ｔ６において、制御信号ＣｌがＬレベルに立ち下がり、ｆ部に示すように、クロック端子ＣＫ１はＨｉ−Ｚ状態になる。これにより、走査サイリスタ１１０−１のカソード電流の経路は遮断され、走査サイリスタ１１０−１がターンオフする。

時刻ｔ７において、制御信号ＤＲＶＯＮがＨレベルに立ち上がり、インバータ６２内のＮＭＯＳ６２ｂがオン状態になり、抵抗６３を介してデータ端子ＤＡはＬレベルに遷移する。データ端子ＤＡがＬレベルに遷移すると、共通端子ＩＮを介して発光サイリスタ２１０−２のアノード・カソード間には、電源電圧ＶＣＣと略等しい電圧が印加される。この時、走査サイリスタ１１０−２はオン状態、走査サイリスタ１１０−１はオフ状態になっている。このように、走査サイリスタ１１０−２はオンしているので、この走査サイリスタ１１０−２のゲートに対してゲート電位を共有している発光サイリスタ２１０−２がオンして、このカソードには、ｇ部に示すように、駆動電流Ｉｏｕｔを生じ、この駆動電流Ｉｏｕｔの値に応じた発光出力を生じる。

時刻ｔ８において、制御信号ＤＲＶＯＮがＬレベルに立ち下がり、インバータ６２内のＮＭＯＳ６２ｂがオフし、抵抗６３を介してデータ端子ＤＡがＨｉ−Ｚ状態に遷移する。これにより、共通端子ＩＮを介して、発光サイリスタ２１０−２におけるカソード電流経路が遮断され、発光サイリスタ２１０−２はオフして、ｈ部に示すように、駆動電流Ｉｏｕｔが略ゼロとなる。

時刻ｔ９において、制御信号Ｃ１がＨレベルに立ち上がり、ｉ部に示すように、クロック端子ＣＫ１はＨｉ−Ｚ状態からＬレベルに遷移する。この時，走査サイリスタ１１０−２はオン状態にあり、このゲートがＨレベルとなっている。このＨレベルは、ダイオード１４０−３によって走査サイリスタ１１０−３のゲートに伝達され、このゲート・カソード間を通り、抵抗１５１を介してクロック端子ＣＫ１に流入するゲート電流を生じる。この結果、走査サイリスタ１１０−３がターンオンする。

時刻ｔ１０において、制御信号Ｃ２がＬレベルになる。この時、制御信号ＳＴはＬレベルになっており、制御信号Ｃ２がＬレベルとされることで、出力バッファ９０の出力端子はＨｉ−Ｚ状態になる。この結果、ｊ部に示すように、クロック端子ＣＫ２はＨｉ−Ｚ状態になり、抵抗１５２を介して走査サイリスタ１１０−２のカソード電流経路が遮断され、この走査サイリスタ１１０−２がターンオフする。

以下同様に、制御信号Ｃ１，Ｃ２の遷移と制御信号ＤＲＶＯＮのオン／オフとが順に発生し、走査サイリスタ１１０−３〜１０−ｎが順次点灯する。

（３） スタート信号過程（時刻ｔ２）
図９−１は、図８の時刻ｔ２における図１の詳細動作を説明するための要部の回路図である。この図９−１では、クロック駆動回路７０内の要部構成と、走査回路部１００内の一例として走査サイリスタ１１０−１，１１０−２を抜き出して周辺回路との関係を説明する図が示されている。

クロック駆動回路７０において、第１バッファであるオープンドレーン形インバータ８０は、第２電源であるＶＤＤ電源と第１クロック端子ＣＫ１との間に接続された第１導電形のＭＯＳトランジスタ（例えば、ＰＭＯＳ）８１と、第１クロック端子ＣＫ１とグランドＧＮＤとの間に接続され、第２制御信号Ｃ１に基づきオン／オフ動作する第２スイッチ素子（例えば、第２導電形のＭＯＳトランジスタであるＮＭＯＳ）８２と、ＶＤＤ電源と第１クロック端子ＣＫ１との間に逆方向に接続された第２整流素子（例えば、第２ダイオード）８１ａと、第１クロック端子ＣＫ１とグランドＧＮＤとの間に逆方向に接続された整流素子（例えば、ダイオード）８２ａとを有している。

ここで、ＰＭＯＳ８１は、ソース及びゲートがＶＤＤ電源に接続され、図示しないサブストレートがＶＤＤ電源に接続され、ドレーンが第１クロック端子ＣＫ１に接続され、常時オフ状態になっている。ＮＭＯＳ８２は、ドレーンが第１クロック端子ＣＫ１に接続され、ゲートに第２制御信号Ｃ１が入力され、ソースがグランドＧＮＤに接続されている。ダイオード８１ａは、ＰＭＯＳ８１のドレーン・サブストレート間に生じる寄生ダイオードであり、アノードが第１クロック端子ＣＫ１に接続され、カソードがＶＤＤ電源（３．３Ｖ）に接続されている。又、ダイオード８２ａは、ＮＭＯＳ８２のドレーン・サブストレート間に生じる寄生ダイオードである。

なお、ダイオード８１ａは、通常のダイオード素子で構成しても良く、この場合はＰＭＯＳ８１が動作上不要となるので省略しても良い。又、ダイオード８２ａは、ＮＭＯＳ８２により生じる寄生ダイオードであり、動作上は不要である。

第２バッファであるスリーステート形出力バッファ９０は、第４制御信号Ｃ２を反転するインバータ９１と、第４制御信号Ｃ２と第３制御信号ＳＴとの否定論理積を求める２入力の否定論理積回路（以下「ＮＡＮＤ回路」という。）９２と、インバータ９１の出力信号と第３制御信号ＳＴとの否定論理和を求める２入力の否定論理和回路（以下「ＮＯＲ回路」という。）９３と、第２電源であるＶＤＤ電源（３．３Ｖ）と第２クロック端子ＣＫ２との間に接続され、ＮＡＮＤ回路９２の出力信号によりオン／オフ動作する第１導電形の第３スイッチ素子（例えば、ＰＭＯＳ）９４と、第２クロック端子ＣＫ２とグランドＧＮＤとの間に接続され、ＮＯＲ回路９３の出力信号によりオン／オフ動作する第２導電形の第４スイッチ素子（例えば、ＭＭＯＳ）９５と、ＶＤＤ電源と第２クロック端子ＣＫ２との間に逆方向に接続された第３整流素子（例えば、第３ダイオード）９４ａと、第２クロック端子ＣＫ２とグランドＧＮＤとの間に逆方向に接続された整流素子（例えば、ダイオード）９５ａとを有している。

ここで、ＰＭＯＳ９４は、ソースがＶＤＤ電源に接続され、ゲートがＮＡＮＤ回路９２の出力端子に接続され、ドレーンが第２クロック端子ＣＫ２に接続されている。ＮＭＯＳ９５は、ドレーンが第２クロック端子ＣＫ２に接続され、ゲートがＮＯＲ回路９３の出力端子に接続され、ソースがグランドＧＮＤに接続されている。ダイオード９４ａは、ＰＭＯＳ９４のドレーン・サブストレート間に生じる寄生ダイオードであり、アノードが第２クロック端子ＣＫ２に接続され、カソードがＶＤＤ電源（３．３Ｖ）に接続されている。又、ダイオード９５ａは、ＮＭＯＳ９５のドレーン・サブストレート間に生じる寄生ダイオードである。

なお、ダイオード９４ａは、通常のダイオード素子で構成しても良い。又、ダイオード９５ａは、ＮＭＯＳ９５により生じる寄生ダイオードであり、動作上は不要である。

このような構成において、オープンドレーン形インバータ８０は、図１中のオープンドレーン形インバータ６２と同様の動作を行う。これに対し、スリーステート形出力バッファ９０は、次のような動作を行う。

ＰＭＯＳ９４及びＮＭＯＳ９５のゲートを共にＨレベルとする時、ＰＭＯＳ９４はオフ状態、ＮＭＯＳ９５はオン状態となって、クロック端子ＣＫ２がＬレベルとなる。これに対し、ＰＭＯＳ９４及びＮＭＯＳ９５のゲートを共にＬレベルとする時、ＰＭＯＳ９４はオン状態、ＮＭＯＳ９５はオフ状態となって、クロック端子ＣＫ２がＨレベルとなる。更に、ＰＭＯＳ９４のゲートをＨレベル、ＮＭＯＳ９５のゲートをＬレベルにする時、ＰＭＯＳ９４及びＮＭＯＳ９５が共にオフ状態となって、クロック端子ＣＫ２がＨｉ−Ｚ出力状態となる。

このように、出力バッファ９０は、ＨレベルとＬレベルの他に、Ｈｉ−Ｚ出力状態を備えており、この３つの出力状態は、出力バッファ９０に入力される第４の制御信号Ｃ２と第３の制御信号ＳＴとの組み合わせに応じて、インバータ９１、ＮＡＮＤ回路９２及びＮＯＲ回路９３の働きにより、ＰＭＯＳ９４及びＮＭＯＳ９５のゲート信号を発生させることで行われる。

図９−１における破線矢印は、図８のタイミングチャートにおける時刻ｔ２の直後の状態における電流経路を示している。

この状態においては、制御信号Ｃ１はＨレベルとなっており、インバータ８０内のＮＭＯＳ８２がオン状態になる。ＰＭＯＳ８１は常にオフ状態であるので、クロック端子ＣＫ１がＬレベルとなる。又、制御信号Ｃ２，ＳＴがＨレベルとなっており、ＰＭＯＳ９４はオン状態、ＮＭＯＳ９５はオフ状態となり、クロック端子ＣＫ２がＨレベルとなってＶＤＤ電源（３．３Ｖ）に略等しい出力電位となる。

これにより、ＶＤＤ電源（３．３Ｖ）から、ＰＭＯＳ９４を通り、クロック端子ＣＫ２、抵抗１３０、走査サイリスタ１１０−１のゲート・カソード間、抵抗１５１、クロック端子ＣＫ１、及びＮＭＯＳ８２を経由してグランドＧＮＤへ至る経路で電流が流れる。この時、走査サイリスタ１１０−１のゲート・カソード間に生じる順電圧Ｖｇｋは、典型的な設計例では約１．６Ｖであって、走査サイリスタ１１０−１のゲートには、これをオンさせるに十分なゲート電流を生じさせることができる。この結果、走査サイリスタ１１０−１はターンオンする。

（４） 走査サイリスタ１１０−２のオン過程（時刻ｔ５）
図９−２は、図８の時刻ｔ５における図１の詳細動作を説明するための要部の回路図であり、図９−１中の要素と共通の要素には共通の符号が付されている。

図９−２中の破線矢印は、図８のタイミングチャートにおける時刻ｔ５の直後の状態における電流経路を示している。

この状態においては、制御信号Ｃ１はＨレベルになっており、ＮＭＯＳ８２がオン状態になる。ＰＭＯＳ８１は常にオフ状態であるので、クロック端子ＣＫ１がＬレベルとなる。又、制御信号Ｃ２はＨレベルとなっており、制御信号ＳＴは時刻ｔ４でＬレベルに立ち下がる。これにより、ＮＡＮＤ回路９２の出力信号を入力するＰＭＯＳ９４のゲートはＨレベルとなり、このＰＭＯＳ９４がオフ状態になる。

これと同時に、ＮＯＲ回路９３の出力信号を入力するＮＭＯＳ９５のゲートはＨレベルとなり、このＮＭＯＳ９５がオン状態になる。この結果、図８のｅ部に示すように、クロック端子ＣＫ２はＬレベルになる。

図９−１を用いて説明したように、時刻ｔ２の直後に走査サイリスタ１１０−１はターンオンしており、図９−２中の一点鎖線矢印で示すように、ＶＣＣ電源から走査サイリスタ１１０−１のアノード・カソード間、抵抗１５１、クロック端子ＣＫ１及びＮＭＯＳ８２を経由してグランドＧＮＤに至る経路に電流を生じている。この時、走査サイリスタ１１０−１のゲート電位はＶＣＣ電源（５Ｖ）に略等しい電位となっており、クロック端子ＣＫ２がＬレベルに遷移したことで、図９−２中の破線矢印で示すように、走査サイリスタ１１０−１のゲート、ダイオード１４０−２、走査サイリスタ１１０−２のゲート・カソード間、抵抗１５２、クロック端子ＣＫ２及びＮＭＯＳ９５を経由してグランドＧＮＤに至る経路に電流を生じる。

ダイオード１４０−２の順電圧をＶｆ、走査サイリスタ１１０−２のゲート・カソード間順電圧をＶｇｋとする時、前記破線矢印の経路に電流を生じさせるためには、
Ｖｆ＋Ｖｇｋ＜ＶＣＣ
であることを要する。典型的例では、Ｖｆ＝１．６Ｖ、Ｖｇｋ＝１．６Ｖであるので、ＶＣＣ電源を５Ｖとする場合には、破線矢印の経路には十分な電流値を確保することができる。

（５） 発光サイリスタ２１０−１のオフ状態
図９−３は、図１の発光サイリスタ２１０−１におけるオフ状態への遷移動作を説明するための要部の回路図であり、図９−１及び図９−２中の要素と共通の要素には共通の符号が付されている。

図９−３では、図１中の走査回路部１００内の走査サイリスタ１１０−１，１１０−２と、発光サイリスタアレイ２００内の発光サイリスタ２１０−１，２１０−２と、データ駆動回路６０と、クロック駆動回路７０内のオープンドレーン形インバータ８０とを抜き出して図示している。この図９−３を用いて、光サイリスタ２１０−１のオフ指令状態においてこの光サイリスタ２１０−１の確実なオフが可能となることを説明する。

オープンドレーン形インバータ６２は、第２電源であるＶＤＤ電源とインバータ出力端子との間に接続された第１導電形のＭＯＳトランジスタ（例えば、ＰＭＯＳ）６２ａと、インバータ出力端子とグランドＧＮＤとの間に接続され、第１制御信号ＤＲＶＯＮに基づきオン／オフ動作する第１スイッチ素子（例えば、第２導電形のＭＯＳトランジスタであるＮＭＯＳ）６２ａと、図１では図示を省略されているが、ＶＤＤ電源とインバータ出力端子との間に逆方向に接続された第１整流素子（例えば、第１ダイオード）６４と、図１では図示を省略されているが、インバータ出力端子とグランドＧＮＤとの間に逆方向に接続された整流素子（例えば、ダイオード）６５とを有している。

ここで、ＰＭＯＳ６２ａは、ソース及びゲートがＶＤＤ電源に接続され、図示しないサブストレートがＶＤＤ電源に接続され、ドレーンがインバータ出力端子に接続され、常時オフ状態になっている。ＮＭＯＳ６２ｂは、ドレーンがインバータ出力端子に接続され、ゲートに第１制御信号ＤＲＶＯＮが入力され、ソースがグランドＧＮＤに接続されている。ダイオード６４は、ＰＭＯＳ６２ａのドレーン・サブストレート間に生じる寄生ダイオードであり、アノードがインバータ出力端子に接続され、カソードがＶＤＤ電源に接続されている。又、ダイオード６５は、ＮＭＯＳ６２ｂのドレーン・サブストレート間に生じる寄生ダイオードである。

なお、ダイオード６４は、通常のダイオード素子で構成しても良く、この場合はＰＭＯＳ６２ａが動作上不要となるので省略しても良い。又、ダイオード６５は、ＮＭＯＳ６２ｂにより生じる寄生ダイオードであり、動作上は不要である。

例えば、走査回路部１００及び発光サイリスタアレイ２００のＶＣＣ電源は５Ｖに設定され、データ駆動回路６０及びクロック駆動回路７０のＶＣＣ電源は３．３Ｖに設定されている。

図９−３において、発光サイリスタ２１０に対するオフ指令時の動作を考える。これは、図８のタイミングチャートにおいて、時刻ｔ３〜ｔ６等の時刻ｔ２以前等の状態に相当するものである。

この際、データ駆動回路６０のインバータ６２とクロック駆動回路７０のインバータ８０とは同一構成であるため、一例としてデータ駆動回路６０内のインバータ６２と発光サイリスタ２１０−１の動作を考えることとする。

発光サイリスタ２１０−１のオフ指令状態においては、制御信号ＤＲＶＯＮがＬレベルとされ、インバータ６２内のＮＭＯＳ６２ｂがオフ状態になっている。この時、ＰＭＯＳ６２ａのゲートはＶＤＤ電源に接続されており、オフ状態である。

図９−３において、破線矢印で示す電流経路を考えると、ＶＣＣ電源（５Ｖ）から、発光サイリスタ２１０−１のアノード・カソード間、抵抗６３及びダイオード６４を経由してＶＤＤ電源（３．３Ｖ）となる経路をとる。発光サイリスタ２１０−１がオンするには、このアノード・カソード間電圧をＶａｋ、ダイオード６４の順電圧をＶｆ（シリコンＳｉの場合）とする時、破線矢印の経路に電流が流れるためには、
Ｖａｋ＋Ｖｆ＜ＶＣＣ−ＶＤＤ （１）
となる必要がある。しかし、典型的な設計例では、
Ｖａｋ＝１．６Ｖ、Ｖｆ（Ｓｉ）＝０．６Ｖ
であり、
ＶＣＣ−ＶＤＤ＝５Ｖ−３．３Ｖ＝１．７Ｖ
である。そのため、前記（１）式を満たすことはなく、破線矢印の経路には電流を生じないことが判る。

従って、図９−３（図１）の構成において、印刷制御部４０が発光サイリスタ２１０及び走査サイリスタ１１０のオフ指令をしている時、発光サイリスタ２１０−１〜２１０−ｎ、及び走査サイリスタ１１０−１〜１１０−ｎは、確実にオフ状態を維持することになる。

前記の構成は、インバータ６２をオープンドレーン形式としたことによる効果によるものである。

これを明確にするため、別の構成として、インバータ６２をＣＭＯＳプッシュプル形インバータとする場合の動作を思考実験してみる。

インバータ６２をＣＭＯＳプッシュプル構成とするためには、ＰＭＯＳ６２ａのゲートをＮＭＯＳ６２ｂのゲートに接続すれば良い。

前述したケースと同様に、制御信号ＤＲＶＯＮがＬレベルの場合を考えると、ＮＭＯＳ６２ｂがオフ状態であり、ＰＭＯＳ６２ａのゲートもＬレベルとされるので、このＰＭＯＳ６２ａはオン状態となる。この時、電流経路は一点鎖線矢印で示すようになり、ＶＣＣ電源（５Ｖ）から発光サイリスタ２１０−１のアノード・カソード間、抵抗６３、及びＰＭＯＳ６２ａを経由してＶＤＤ電源（３．３Ｖ）の経路を通るものとなる

この時、ＰＭＯＳ６２ａがオン状態にあって、このドレーン・ソース間電圧は無視できるほど小さい。そのため、一点鎖線矢印の経路に電流が流れるためには、
Ｖａｋ＜ＶＣＣ−ＶＤＤ （２）
となる必要がある。ところが、典型的な設計例ではＶａｋ＝１．６Ｖであり、
ＶＣＣ−ＶＤＤ＝５Ｖ−３．３Ｖ＝１．７Ｖ
であるため、前記（２）式を満たすことになって、一点鎖線矢印の経路には電流を生じる可能性がある。この結果、従来のデータ駆動回路のままで発光サイリスタ２１０−１〜２１０−ｎのアノード電圧（ＶＣＣ）を５Ｖとする場合においては、一度オン状態となった発光サイリスタ２１０のカソード電流を遮断することができないことになって、確実なオフ動作を実現できないことが判る。

これに対し、本実施例１における図１及び図９−３の構成においては、ＰＭＯＳ６２ａがオフ状態とされ、図９−３に示す一点鎖線矢印の電流経路を、破線矢印経路に変更することができ、前述したように、ダイオード６４の順電圧（約０．６Ｖ）の効果により、破線矢印で示す経路に電流が流れないようにすることができる。

（実施例１の効果）
本実施例１によれば、次の（ａ）〜（ｄ）のような効果がある。

（ａ） 従来構成の走査回路部の駆動においては、例えば、図１のクロック駆動回路７０の出力側にＣＲ微分回路をそれぞれ設けてアンダシュート波形を生成し、２個のクロック端子ＣＫ１，ＣＫ２から２相のクロックを出力している。この際、ＣＲ微分回路においては、直流成分を伝達することができないので、２個のクロック端子ＣＫ１，ＣＫ２に対して各２個の出力端子（＝合計４個の出力端子）、即ち、転送クロック当たり２個で合計４個の出力端子が必要であった。

これに対し、本実施例１によれば、図１のような回路構成にすることにより、クロック駆動回路７０におけるクロック端子数が転送クロック当たり１個で良く、従来構成と比べて所要端子の数を半減することができる。更に、従来構成のクロック駆動回路に備えていたキャパシタ等の外付け部品が不要になる。これにより、プリントヘッド１３におけるデータ転送速度を向上できることは勿論のこと、クロック駆動回路７０のクロック端子数の減少によって、回路規模の削減と、これによる低コスト化も期待できる。

（ｂ） データ駆動用及びクロック駆動用のＶＤＤ電源（例えば、３．３Ｖ）のバッファをオープンドレーン形インバータ６２，８０にし、発光サイリスタ２１０及び走査サイリスタ１１０のアノード電源をＶＣＣ電源（例えば、５Ｖ）にしている。これにより、発光サイリスタ２１０と走査サイリスタ１１０のオフ時には、これらの電流経路にインバータ６２，８０中のＰＭＯＳ寄生ダイオード６４，８１ａが介在するため、発光サイリスタ２１０と走査サイリスタ１１０が誤ってターンオンすることはない。

（ｃ） 初段の走査サイリスタ１１０−１のゲートと第２クロック端子ＣＫ２とを、抵抗１３０にて接続しているので、スタート信号が不要になる。更に、データ駆動回路６０及びクロック駆動回路７０は、ＶＤＤ電源（例えば、３．３Ｖ）で動作し、その出力部にオープンドレーン形インバータ６２，８０を設け、発光サイリスタ２１０と走査サイリスタ１１０のアノード電源としてＶＣＣ電源（例えば、５Ｖ）を使用している。これにより、電源電圧として一般的な３．３ＶのＶＤＤ電源によりプリントヘッド駆動を行うことができる。

（ｄ） 本実施例１の画像形成装置１によれば、プリントヘッド１３を採用しているので、スペース効率及び光取り出し効率に優れた高品質の画像形成装置１を提供することができる。即ち、プリントヘッド１３を用いることにより、本実施例１のフルカラーの画像形成装置１に限らず、モノクロ、マルチカラーの画像形成装置においても効果が得られるが、特に、露光装置としてのプリントヘッド１３を数多く必要とするフルカラーの画像形成装置１において一層大きな効果が得られる。

本発明の実施例２における画像形成装置１では、主としてプリントヘッド１３Ａの回路構成が、実施例１のプリントヘッド１３と異なるので、以下、その異なる部分について説明する。

（実施例２のプリントヘッド）
図１０は、本発明の実施例２におけるプリントヘッド１３Ａの構成を示回路図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。

本実施例２のプリントヘッド１３Ａは、実施例１の走査回路部１００及び発光サイリスタアレイ２００とは異なる構成の走査回路部１００Ａ及び発光サイリスタアレイ２００Ａを有し、これらが実施例１と同様の複数の接続ケーブル９８（＝９８−１〜９８−３）及び複数の接続コネクタ９９（＝９９−１〜９９−６）を介して、実施例１の印刷制御部４０とは異なる構成の印刷制御部４０Ａに接続されている。走査回路部１００Ａ及び発光サイリスタアレイ２００Ａは、ＶＤＤ電源（例えば、３．３Ｖ）により動作する構成になっている。

印刷制御部４０Ａは、実施例１のデータ駆動回路６０及びクロック駆動回路７０とは異なる構成の第１駆動回路（例えば、データ駆動回路）６０Ａ及び第２駆動回路（例えば、クロック駆動回路）７０Ａを有している。データ駆動回路６０Ａは、ＶＤＤ電源により動作して発光サイリスタアレイ２００Ａ側の共通端子ＩＮをＨ／Ｌレベルに駆動する回路である。クロック駆動回路７０Ａは、ＶＤＤ電源により動作して走査回路部１００Ａを駆動するための２相の第１及び第２クロックを出力する回路である。

本実施例２において、発光サイリスタアレイ２００Ａを駆動する駆動装置は、実施例１と同様に、走査回路部１００Ａ、データ駆動回路６０Ａ、及びクロック駆動回路７０Ａを有している。図１０では、データ駆動回路６０Ａ及びクロック駆動回路７０Ａが印刷制御部４０Ａ内に配置された構成例が示されているが、実施例１の図６と同様に、データ駆動回路６０Ａ及びクロック駆動回路７０Ａをプリントヘッド１３Ａ内に配置しても良い。

走査回路部１００Ａにより走査される発光サイリスタアレイ２００Ａは、実施例１と略同様に、３端子発光素子としての例えば複数段のＰゲート型発光サイリスタ２１０Ａ（＝２１０Ａ−１〜２１０Ａ−ｎ，・・・）を有し、これらの各発光サイリスタ２１０Ａの第１端子（例えば、アノード）がＶＤＤ電源に接続され、第２端子（例えば、カソード）が駆動電流Ｉｏｕｔを流す共通端子ＩＮを介して接続コネクタ９９−４に接続され、第１制御端子（例えば、ゲート）が走査回路部１００Ａの各出力端子Ｑ１〜Ｑｎに接続されている。発光サイリスタ２１０Ａ−１〜２１０Ａ−ｎ，・・・の総数は、実施離１と同様に、例えば、Ａ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能なプリントヘッド１３Ａの場合、４９９２個であり、これらが配列されることになる。

走査回路部１００Ａは、クロック駆動回路７０Ａから第１、第２クロック端子ＣＫ１，ＣＫ２、接続コネクタ９９−２，９９−３、接続ケーブル９８−２，９８−３、及び接続コネクタ９９−５，９９−６を介して供給される２相の第１及び第２クロックにより駆動され、発光サイリスタアレイ２００Ａにトリガ電流を流してオン／オフ動作させる回路である。この走査回路部１００Ａは、実施例１の構成とは異なり、複数段の４端子スイッチ素子（例えば、Ｎゲート及びＰゲートの２つの制御端子を有する４端子走査サイリスタ）１１０Ａ（＝１１０Ａ−１〜１１０Ａ−ｎ、例えばｎ＝４９９２）と、第２クロック端子ＣＫ２から出力される第２クロックを入力するスタート信号用の第１抵抗１３０と、抵抗１５１，１５２と、走査方向決定用の複数段のインバータ１６０（＝１６０−１〜１６０−（ｎ−１））とを有し、自己走査型シフトレジスタにより構成されている。最終段のインバータ１６０−ｎは、走査方向の決定が不要であるから、設けられていない。

各段の走査サイリスタ１１０Ａ（＝１１０Ａ−１〜１１０Ａ−ｎ）は、第３端子（例えば、アノード）、第４端子（例えば、カソード）、第２制御端子（例えば、第１ゲート）Ｇ１、及び第３制御端子（例えば、第２ゲート）Ｇ２を有し、アノードが、ＶＤＤ電源に接続され、第２ゲートＧ２が、各出力端子Ｑ１〜Ｑｎを介して各段の発光サイリスタ２１０Ａのゲートに接続されている。

奇数段の走査サイリスタ１１０Ａ−１，１１０Ａ−３，・・・，１１０Ａ−（ｎ−１）のカソードは、抵抗１５１を介して接続コネクタ９９−５に接続されている。偶数段の走査サイリスタ１１０Ａ−２，１１０Ａ−４，・・・，１１０Ａ−ｎのカソードは、抵抗１５２を介して接続コネクタ９９−６に接続されている。初段の走査サイリスタ１１０Ａ−１の第２ゲートは、抵抗１３０を介して接続コネクタ９９−６に接続されている。

初段から最終段までの各段の走査サイリスタ１１０Ａ−１〜１１０Ａ−ｎにおける第１ゲートＧ１及び第２ゲートＧ２間は、順方向の各段のインバータ１６０（＝１６０−１〜１６０−（ｎ−１））を介してそれぞれ接続されている。即ち、前段の走査サイリスタ（例えば、１１０Ａ−１）の第２ゲートＧ２と、後段の走査サイリスタ（例えば、１１０Ａ−２）の第１ゲートＧ１との間は、順方向のインバータ（例えば、１６０−１）を介して接続されている。

各段のインバータ１６０（＝１６０−１〜１６０−（ｎ−１））は、発光サイリスタ２１０Ａ−１〜２１０Ａ−ｎが順次点灯する時の走査方向（例えば、図１０において右方向）を決定するために設けられており、バイポーラトランジスタである各ＮＰＮＴＲ１６１（＝１６１−１〜１６１−（ｎ−１））と、第２抵抗としての各負荷抵抗１６２（＝１６２−１〜１６２−（ｎ−１））とによりそれぞれ構成されている。各段のインバータ１６０（例えば、１６０−１）において、ＮＰＮＴＲ１６１（例えば、１６１−１）は、ベースが前段の走査サイリスタ１１０Ａ（例えば、１１０Ａ−１）の第２ゲートＧ２に接続され、コレクタが負荷抵抗１６２（例えば、１６２−１）を介してＶＤＤ電源に接続されると共に後段の走査サイリスタ１１０Ａ（例えば、１１０Ａ−２）の第１ゲートＧ１に接続され、エミッタが前段の走査サイリスタ１１０Ａ（例えば、１１０Ａ−１）のカソードに接続されている。

各段の走査サイリスタ１１０Ａは、各段の発光サイリスタ２１０Ａと同様なレイヤ構造を有し、且つ同様な回路動作を行う素子であるが、発光サイリスタ２１０Ａのような発光機能を必要としないので、上層がメタル膜等の非透光性材料で覆われ、遮光して用いられる。

走査回路部１００Ａでは、実施例１と略同様に、クロック駆動回路７０Ａの第１及び第２クロック端子ＣＫ１，ＣＫ２から供給される２相の第１及び第２クロックに基づき、走査サイリスタ１１０Ａ−１〜１１０Ａ−ｎが択一的にオン状態となり、このオン状態が発光サイリスタアレイ２００Ａに伝達され、発光サイリスタ２１０Ａ−１〜２１０Ａ−ｎの内から発光すべき発光サイリスタ２１０Ａ−１〜２１０Ａ−ｎを指令する働きをする。この走査回路部１００Ａにおいて、オン状態となる各段の走査サイリスタ１１０Ａのオン状態が、２相の第１及び第２クロック毎に隣接の走査サイリスタ１１０Ａに伝達され、シフトレジスタと同様の回路動作が行われる構成になっている。

このような走査回路部１００Ａでは、図１に示す実施例１の走査回路部１００に対して以下のような相違点がある。

実施例１の走査回路部１００においては、走査サイリスタ１１０（＝１１０−１〜１１０−ｎ）として三端子サイリスタが用いられ、各段の走査サイリスタ１１０のゲート間がダイオード１４０によりそれぞれ接続されている。

このような構成を採用している理由は、走査サイリスタ１１０のターンオン過程において、ゲートが入力端子として機能し、この走査サイリスタ１１０がオンした後には、ゲートが出力端子として振る舞う特性を備えている。そのため、各段の走査サイリスタ１１０を順次オンさせようとする時、転送方向（例えば、図１において右方向）を決定させる必要があるからである。

しかし、実施例１の走査回路部１００において、走査サイリスタ１１０のゲート間をダイオード１４０を用いて接続することで、転送方向を規制する効果が得られたが、ゲートトリガ電流の流れる経路中に、ダイオード１４０と走査サイリスタ１１０のゲート・カソード間の順方向電圧がそれぞれ含まれることになってしまい、両者電圧の加算値が電源電圧ＶＤＤに略等しくなって、３．３Ｖといった通常用いられるＶＤＤ電源では、ゲートトリガ電流を生じさせることができなくなる。

そこで、このような不都合を解消するために、本実施例２の走査回路部１００Ａでは、実施例１の３端子の走査サイリスタ１１０に新たなゲートを設けた４端子の走査サイリスタ１１０Ａを用い、正論理の他、負論理の制御信号を受け付けることを可能としている。

即ち、走査サイリスタ１１０Ａの第１ゲートＧ１を負論理の入力端子として機能させ、第２ゲートＧ２を正論理のデータ出力端子として動作させ、ＮＰＮＴＲ１６１と負荷抵抗１６２とでインバータ１６０を構成して、前段の走査サイリスタ１１０Ａの第２ゲートＧ２から出力される正論理のデータをインバータ１６０で反転し、負論理のデータを後段の走査サイリスタ１１０Ａの第１ゲートＧ１に入力している。このようにすることで、インバータ１６０の入出力信号の伝達方向が一方向に規制されることになるので、後段の走査サイリスタ１１０Ａ（例えば、１１０Ａ−２）から前段の走査サイリスタ１１０Ａ（例えば、１１０Ａ−１）方向へ、逆方向に転送される誤動作を防ぐことができる。

前記発光サイリスタアレイ２００Ａに接続された複数のデータ駆動回路６０Ａは、実施例１のデータ駆動回路６０と略同様に、駆動指令信号である第１制御信号ＤＲＶＯＮを生成し、複数の発光サイリスタアレイ２００Ａを時分割駆動するためのデータとしての駆動電流Ｉｏｕｔを共通端子ＩＮに流す回路である。走査回路部１００Ａに接続されたクロック駆動回路７０Ａは、実施例１のクロック駆動回路７０とは異なり、第２、第４制御信号Ｃ１，Ｃ２を生成し、走査回路部１００Ａに供給するための２相の第１及び第２クロックを出力する回路である。

図１０においては、実施例１の図１と同様に、説明を簡略化するために１個のデータ駆動回路６０Ａのみが図示されている。複数の発光サイリスタアレイ２００Ａは、例えば、総数４９９２個の発光サイリスタ２１０Ａ−１〜２１０Ａ−ｎ，・・・を有し、これらの発光サイリスタ２１０Ａ−１〜２１０Ａ−ｎ，・・・が複数の発光サイリスタ２１０Ａ−１〜２１０Ａ−ｎの組にグループ化され、各グループ毎に設けられたデータ駆動回路６０Ａによって、それらが同時並行的に分割駆動が行われる構成になっている。

一例として典型的な設計例を挙げると、発光サイリスタ２１０Ａ（＝２１０Ａ−１〜２１０Ａ−ｎ）を１９２個配列してアレイ化した発光サイリスタアレイ２００Ａのチップを図４中のプリント配線板１３ｂ上に２６個整列する。これにより、プリントヘッド１３Ａに必要な総数４９９２個の発光サイリスタ２１０Ａ−１〜２１０Ａ−ｎ，・・・を構成している。この際、データ駆動回路６０Ａは前記２６個の発光サイリスタアレイ２００Ａに対応して設けられ、これらのデータ駆動回路６０Ａにおける出力端子の総数は２６である。

一方、クロック駆動回路７０Ａは、アレイ化した走査回路部１００Ａのチップを駆動するものであるが、単にクロックを生成するのみならず、走査サイリスタ１１０Ａの点灯エネルギーを制御する必要があり、プリントヘッド１３Ａの高速動作のためには、走査回路部１００Ａ毎に設けることが好ましい。しかし、プリントヘッド１３Ａのデータ転送が低速で良い場合には、クロック駆動回路７０Ａの出力端子であるクロック端子ＣＫ１，ＣＫ２と複数の走査回路部１００Ａとを並列に接続することで、その回路を共用することができる。

データ駆動回路６０Ａは、実施例１と同様に、制御信号ＤＲＶＯＮを生成するデータ制御回路６１と、実施例１とは異なり、制御信号ＤＲＶＯＮを反転するインバータ６２Ａと、実施例１と同様に、インバータ６２Ａとデータ端子ＤＡとの間に接続された抵抗６３とを有している。

インバータ６２Ａは、制御信号ＤＲＶＯＮによりオン／オフ動作する第１導電形の第１ＭＯＳトランジスタ（例えば、ＰＭＯＳ）６６ａと、制御信号ＤＲＶＯＮによりオフ／オン動作する第２導電形のＭＯＳトランジスタ（例えば、ＮＭＯＳ）６６ｂとを有し、これらがＶＤＤ電源（例えば、３．３Ｖ）とグランドＧＮＤとの間に直列に接続されている。即ち、ＰＭＯＳ６６ａは、ゲートに制御信号ＤＲＶＯＮが入力され、ソースがＶＤＤ電源に接続され、ドレーンがＮＭＯＳ６６ｂのドレーン及び抵抗６３の一端に接続されている。ＮＭＯＳ６６ｂは、ゲートに制御信号ＤＲＶＯＮが入力され、ソースがグランドＧＮＤに接続されている。

例えば、データ制御回路６１から出力される制御信号ＤＲＶＯＮがＬレベルの場合、ＰＭＯＳ６６ａがオン状態、ＮＭＯＳ６６ｂがオフ状態になり、抵抗６３、データ端子ＤＡ及び共通端子ＩＮを介して発光サイリスタ２１０ＡのカソードがＨレベルになる。そのため、共通端子ＩＮに流れる駆動電流Ｉｏｕｔがゼロとなり、発光サイリスタ２１０Ａ−１〜２１０Ａ−ｎを全て非発光状態にできる。

これに対し、制御信号ＤＲＶＯＮがＨレベルの場合、ＰＭＯＳ６６ａがオフ状態、ＮＭＯＳ６６ｂがオン状態になり、抵抗６３、データ端子ＤＡ及び共通端子ＩＮを介して発光サイリスタ２１０ＡのカソードがＬレベルになる。これにより、発光サイリスタ２１０Ａ−１〜２１０Ａ−ｎのアノード・カソード間には、電源電圧ＶＤＤと略等しい電圧が印加されることになる。この時、発光サイリスタ２１０Ａ−１〜２１０Ａ−ｎ内の１つの発光サイリスタ２１０Ａに対して点灯指令がされると、ＶＤＤ電源からその発光サイリスタ２１０Ａのアノード・カソード端子間、共通端子ＩＮ、抵抗６３、ＮＭＯＳ６６ｂを経由してグランドＧＮＤに至る経路に駆動電流Ｉｏｕｔが流れ、その発光サイリスタ２１０Ａが点灯する。

クロック駆動回路７０Ａは、第２、第４制御信号Ｃ１，Ｃ２を生成するクロック制御回路７１Ａと、ＶＤＤ電源により動作し、第２制御信号Ｃ１を反転して第１クロックを第１クロック端子ＣＫ１へ出力するインバータ８０Ａと、ＶＤＤにより動作し、第４制御信号Ｃ２を反転して第２クロックを第２クロック端子ＣＫ２へ出力するインバータ９０Ａとを有している。

（実施例２の発光サイリスタ）
図１１（ａ）〜（ｃ）は、図１０中の走査サイリスタ１１０Ａを示す構成図である。

図１１（ａ）は、走査サイリスタ１１０Ａの回路シンボルを示し、アノードＡ、カソードＫ、及び第１、第２ゲートＧ１，Ｇ２の４つの端子を有している。

図１１（ｂ）は、走査サイリスタ１１０Ａの断面構造を示す図である。走査サイリスタ１１０Ａは、例えば、半絶縁性ＧａＡｓウェハ基材を用い、公知のＭＯ−ＣＶＤ法により、ＧａＡｓウェハ基材の上層に所定の結晶をエピタキシャル成長させることで製造される。前記半絶縁性ＧａＡｓウェハ基材は、導電性を付与するための不純物を含ませないノンドープ形半導体であって、その導電性は低く、略絶縁性の基材といえる。

即ち、半絶縁性ＧａＡｓウェハ基材１１１の上に、ＡｌＧａＡｓ材料にＮ型不純物を含ませたＮ型層１１２と、Ｐ型不純物を含ませ成層したＰ型層１１３と、Ｎ型不純物を含ませたＮ型層１１４と、Ｐ型不純物を含ませ成層したＰ型層１１５とを順に積層させたＰＮＰＮの４層構造のウェハを形成する。更に、公知のエッチング法を用いて溝部を形成することで、素子分離を行う。次に、最上層となるＰ型層１１５の一部の領域を露出させ、この領域の一部に金属配線を形成してアノードＡを形成する。又、前記エッチングの過程でＮ型層１１４の一部の領域を露出させ、この領域に金属配線を形成して第１ゲートＧ１を形成する。同様に、エッチング加工により、Ｐ型層１１３の一部の領域を露出させ、この領域に金属配線を形成して第２ゲートＧ２を形成する。その後、エッチング加工により、Ｎ型層１１２の一部の領域を露出させ、この領域に金属配線を形成してカソードＫを形成する。

図１１（ｃ）は、図１１（ｂ）と対比させて描いた走査サイリスタ１１０Ａの等価回路である。走査サイリスタ１１０Ａは、ＰＮＰＴＲ１１６とＮＰＮＴＲ１１７とからなり、ＰＮＰＴＲ１１６のエミッタが走査サイリスタ１１０ＡのアノードＡに相当し、ＰＮＰＴＲ１１６のベースが走査サイリスタ１１０Ａの第１ゲートＧｌに相当し、ＮＰＮＴＲ１１７のベースが走査サイリスタ１１０Ａの第２ゲートＧ２に相当し、ＮＰＮＴＲ１１７のエミッタが走査サイリスタ１１０ＡのカソードＫに相当している。又、ＰＮＰＴＲ１１６のコレクタは、ＮＰＮＴＲ１１７のベースに接続され、ＰＮＰＴＲ１１６のベースがＮＰＮＴＲ１１７のコレクタに接続されている。

なお、図１１に示す走査サイリスタ１１０Ａでは、ＧａＡｓウェハ基材上にＡｌＧａＡｓ層を構成したものであるが、これに限定されるものではなく、ＧａＰ、ＧａＡｓＰ、ＡｌＧａＩｎＰ、ＩｎＧａＡｓＰといった材料を用いるものであっても良く、更には、サファイヤ基板上にＧａＮやＡｌＧａＮ、ＩｎＧａＮといった材料を成膜したものであっても良い。

又、図１１に示す走査サイリスタ１１０Ａは、図１０における走査サイリスタ１１０Ａ−１〜１１０Ａ−ｎに相当するものであるが、図１１において第１ゲートＧｌを設けないこととすると、図１０における発光サイリスタ２１０Ａ（＝２１０Ａ−１〜２１０Ａ−ｎ）の構成となる。走査サイリスタ１１０Ａと発光サイリスタ２１０Ａとの相違点は、第１ゲートＧ１の有無であるが、発光サイリスタ２１０Ａにおいても、走査サイリスタ１１０Ａと同様に、第１ゲートＧ１を設ける構成とすることができ、この場合には発光サイリスタ２１０Ａにおいて未使用となる第１ゲートＧ１を開放として用いることができる。

（実施例２のＮＰＮＴＲ）
図１２（ａ）、（ｂ）は、図１０中のＮＰＮＴＲ１６１を示す構成である。

図１２（ａ）は、ＮＰＮＴＲ１６１の回路シンボルを示し、エミッタＥ、ベースＢ、及びコレクタＣの３つの端子を有している。

図１２（ｂ）は、ＮＰＮＴＲ１６１の断面構造を示す図である。ＮＰＮＴＲ１６１は、半絶縁性ＧａＡｓウェハ基材を用い、公知のＭＯ−ＣＶＤ法により、ＧａＡｓウェハ基材の上層に所定の結晶をエピタキシャル成長させることで製造される。半絶縁性ＧａＡｓウェハ基材は、導電性を付与するための不純物を含ませないノンドープ形半導体であって、その導電性は低く、略絶縁性の基材といえる。このＮＰＮＴＲ１６１は、図１１の走査サイリスタ１１０Ａと同様の工程を用いて製造される。

例えば、半絶縁性ＧａＡｓウェハ基材１７１の上に、ＡｌＧａＡｓ材料にＮ型不純物を含ませたＮ型層１７２と、Ｐ型不純物を含ませ成層したＰ型層１７３と、Ｎ型不純物を含ませたＮ型層１７４と、Ｐ型不純物を含ませ成層した図示しないＰ型層とを順に積層させたＰＮＰＮの４層構造のウェハを形成する。更に、公知のエッチング法を用いて溝部を形成することで、素子分離を行う。図示しない最上層のＰ型層をエッチング加工により除去し、更に、前記エッチング加工によってＮ型層１７４の一部の領域を露出させ、この領域に金属配線を形成してコレクタＣを形成する。同様に、エッチング加工により、Ｐ型層１７３の一部の領域を露出させ、この領域に金属配線を形成してベースＢを形成する。更に、エッチング加工により、Ｎ型層１７２の一部の領域を露出させ、この領域に金属配線を形成してエミッタＥを形成する。

なお、図１２に示すＮＰＮＴＲ１６１では、ＧａＡｓウェハ基材上にＡｌＧａＡｓ層を構成したものであるが、これに限定されるものではなく、ＧａＰ、ＧａＡｓＰ、ＡｌＧａＩｎＰ、ＩｎＧａＡｓＰといった材料を用いるものであっても良く、更には、サファイヤ基板上にＧａＮやＡｌＧａＮ、ＩｎＧａＮといった材料を成模したものであっても良い。

（実施例２のプリントヘッドの概略動作）
図１０において、発光サイリスタ２１０Ａ（＝２１０Ａ−１〜２１０Ａ−ｎ）の動作を考えるにあたり、走査サイリスタ１１０Ａ（＝１１０Ａ−１〜１１０Ａ−ｎ）のオンしている走査サイリスタ１１０Ａに着目すると、発光サイリスタ２１０ＡのアノードがＶＤＤ電源に接続されており、そのカソードがＬレベルにされると、発光サイリスタ２１０Ａのアノード・カソード間には電圧が印加される。一方、発光サイリスタ２１０Ａ（＝２１０Ａ−１〜２１０Ａ−ｎ）のゲートと、走査サイリスタ１１０Ａ（＝１１０Ａ−１〜１１０Ａ−ｎ）の第２ゲートＧ２とがそれぞれ接続されているため、走査サイリスタ１１０Ａ−１〜１１０Ａ−ｎのオンしている走査サイリスタ１１０Ａの第２ゲートＧ２はＨレベルとなり、これと接続されている発光サイリスタ２１０Ａのゲート・カソード端子間に電圧が印加されることになる。

これにより、発光サイリスタ２１０Ａのゲートにはトリガ電流を生じ、発光指令されている発光サイリスタ２１０Ａがターンオンすることになる。この時、発光サイリスタ２１０Ａのカソードに流れる電流は、データ端子ＤＡから流入する駆動電流Ｉｏｕｔであり、発光サイリスタ２１０Ａが発光状態となって駆動電流Ｉｏｕｔの値に応じた光出力を生じることになる。

（実施例２のプリントヘッドの詳細動作）
図１３は、図１０プリントヘッド１３Ａの詳細な動作を示すタイミングチャートである。

この図１３では、実施例１の図８と同様に、図２の画像形成装置１での印刷動作時における１ライン走査において、図１０の発光サイリスタ２１０Ａ−１〜２１０Ａ−ｎ（例えば、ｎ＝６）を順次点灯させる場合の動作波形が示されている。

図１３のタイミングチャートの左端部に示す状態においては、クロック制御回路７１Ａから出力される制御信号Ｃ１，Ｃ２がＬレベルとなり、これらがインバータ８０Ａ，９０Ａによりそれぞれ論理反転され、第１及び第２クロック端子ＣＫ１，ＣＫ２からそれぞれ出力される第１及び第２クロックがＨレベルになる。これにより、奇数段の走査サイリスタ１１０Ａ−１，１１０Ａ−３，・・・の組のアノード・カソード間電圧と、偶数段の走査サイリスタ１１０Ａ−２，１１０Ａ−４，・・・の組のアノード・カソード間電圧とが、それぞれ略ゼロとなり、走査回路部１００Ａ内の全ての走査サイリスタ１１０Ａ−１〜１１０Ａ−ｎがオフ状態になる。

又、データ制御回路６１から出力される制御信号ＤＲＶＯＮはＬレベルとなっており、これがインバータ６２Ａで反転され、抵抗６３を介してデータ端子ＤＡがＨレベルになる。これにより、共通端子ＩＮを介して発光サイリスタ２１０Ａ−１〜２１０Ａ−ｎのアノード・カソード間電圧も略ゼロとなり、発光サイリスタ２１０Ａ−１〜２１０Ａ−ｎがオフ状態になる。以下、

（１） １段目走査サイリスタ１１０Ａ−１のターンオン過程
（２） ２段目走査サイリスタ１１０Ａ−２のターンオン過程
について説明する。

（１） １段目走査サイリスタ１１０Ａ−１のターンオン過程
時刻ｔ１において、制御信号Ｃ１がＨレベルに立ち上がり、これがインバータ８０Ａで反転され、図１３のａ部に示すように、クロック端子ＣＫ１がＬレベルに立ち下がる。一方、制御信号Ｃ２はＬレベルであるから、これがインバータ９０Ａで反転され、クロック端子ＣＫ２がＨレベルである。そのため、Ｈレベルであるクロック端子ＣＫ２から、抵抗１３０、走査サイリスタ１１０Ａ−１の第２ゲートＧ２・カソード間を通り、抵抗１５１を経由してＬレベルのクロック端子ＣＫ１に至る経路に電流が流れ、走査サイリスタ１１０Ａ−１がオン状態になる。

なお、典型的な設計例では、走査サイリスタ１１０Ａ−１をオンさせようとする時、この第２ゲートＧ２・カソード間電圧が約１．６Ｖである。又、クロック駆動回路７０Ａ内のインバータ８０Ａ，９０Ａの電源電圧ＶＤＤは３．３Ｖであって、前記クロック端子ＣＫ２のＨレベル電圧が電源電圧ＶＤＤと略等しく、走査サイリスタ１１０Ａ−１にゲート電流を生じさせるのに十分な値となっている。

走査サイリスタ１１０Ａ−１のオン状態への遷移に伴い、この走査サイリスタ１１０Ａ−１における第１ゲートＧ１の電圧Ｖ１（Ｇ１）が、ｂ部に示すようにＬレベルに遷移する。なお、正確には、電圧Ｖ１（Ｇ１）の電位は走査サイリスタ１１０Ａ−１のカソード電位に略等しいものであって、抵抗１５１の両端電位の分だけ高い電位となる。

前述したように、走査サイリスタ１１０Ａ−１がオンしてこのゲート・カソード間に電圧を生じると、走査サイリスタ１１０Ａ−１の第２ゲートＧ２に接続されたＮＰＮＴＲ１６１−１においても、このベース及びエミッタにベース・エミッタ間電圧Ｖｂｅ１が発生する。このベース・エミッタ間電圧Ｖｂｅ１の波形は、ｃ部に示すように、Ｈレベルに立ち上がり、ＮＰＮＴＲ１６１−１もまたオン状態になる。この時、ＮＰＮＴＲ１６１−１のコレクタは、走査サイリスタ１１０Ａ−２の第１ゲートＧ１に接続されているので、この走査サイリスタ１１０Ａ−２の第１ゲートＧ１の電圧Ｖ２（Ｇ１）が、ｄ部に示すように、Ｌレベルに立ち下がる。

時刻ｔ２において、制御信号ＤＲＶＯＮがＨレベルに立ち上がると、これがインバータ６２Ａで反転され、抵抗６３を介してデータ端子ＤＡがＬレベルに遷移する。この時、走査サイリスタ１１０Ａ−１はオンしているので、走査サイリスタ１１０Ａ−１の第２ゲートＧ２の電位がＨレベルとなっており、この走査サイリスタ１１０Ａ−１とゲート電位を共有している発光サイリスタ２１０Ａ−１のゲート端子に電流を生じて、この発光サイリスタ２１０Ａ−１がターンオンする。その結果、発光サイリスタ２１０Ａ−１のカソードには、ｅ部に示すように、駆動電流Ｉｏｕｔを生じ、この駆動電流Ｉｏｕｔの値に応じた発光出力を生じる。

時刻ｔ３において、制御信号ＤＲＶＯＮがＬレベルに立ち下がると、これがインバータ６２Ａで反転され、抵抗６３を介してデータ端子ＤＡがＨレベルに遷移する。これにより、発光サイリスタ２１０Ａ−１のアノード・カソード間電圧は略ゼロとなり、この発光サイリスタ２１０Ａ−１がオフして、ｆ部に示すように、駆動電流Ｉｏｕｔが略ゼロとなる。

本実施例２では、発光サイリスタ２１０Ａ−１を発光させて、図２中の感光体ドラム１１上に潜像を形成することができる。この時の露光エネルギー量は、前記駆動電流Ｉｏｕｔの値に応じて定まる発光パワーと露光時間（＝ｔ３−ｔ２）との積であり、発光サイリスタ２１０Ａ−１等に製造ばらつきに起因する発光効率の差があったとしても、前記露光時間を発光サイリスタ２１０Ａ毎に調整することで、露光エネルギー量のばらつきを補正することができる。

又、発光サイリスタ２１０Ａ−１を発光させる必要のない場合には、時刻ｔ２〜刻ｔ３間の制御信号ＤＲＶＯＮをＬレベルのままとする。このように、制御信号ＤＲＶＯＮによって発光サイリスタ２１０Ａの発光の有無もまた制御することができる

（２） ２段目走査サイリスタ１１０Ａ−２のターンオン過程
時刻ｔ４において、制御信号Ｃ２がＨレベルに立ち上がると、これがインバータ９０Ａで反転され、第２クロック端子ＣＫ２から出力される第２クロックが、ｇ部に示すように、Ｌレベルに立ち下がる。この時、走査サイリスタ１１０Ａ−１及びＮＰＮＴＲ１６１−１が共にオン状態であり、このＮＰＮＴＲ１６１−１のコレクタ電位、即ち走査サイリスタ１１０Ａ−２の第１ゲートＧ１の電圧Ｖ２（Ｇ１）がＬレベルとなっている。

前述したように、時刻ｔ４の直後にクロック端子ＣＫ２がＬレベルになるに従い、走査サイリスタ１１０Ａ−２のアノード・第１ゲートＧ１間に電圧を生じ、この走査サイリスタ１１０Ａ−２がターンオンする。これに伴い、走査サイリスタ１１０Ａ−２の第２ゲートＧ２・カソード間に電圧を生じ、ＮＰＮＴＲ１６１−２のベース・エミッタ間電圧Ｖｂｅ２は、ｈ部に示すように、Ｈレベルに立ち上がり、ＮＰＮＴＲ１６１−２がオンすることになる。

時刻ｔ５において、制御信号ＣｌがＬレベルに立ち下がり、これがインバータ８０Ａで反転され、第１クロック端子ＣＫ１がＨレベルに立ち上がる。これにより、走査サイリスタ１１０Ａ−１のアノード・カソード間電圧が略ゼロとなってターンオフする。

時刻ｔ６において、制御信号ＤＲＶＯＮがＨレベルに立ち上がり、これがインバータ６２Ａで反転され、抵抗６３を介してデータ端子ＤＡがＬレベルに遷移する。前述したように、時刻ｔ６において走査サイリスタ１１０Ａ−２はオン状態にあり、走査サイリスタ１１０Ａ−１がオフ状態になっている。このように、走査サイリスタ１１０Ａ−２はオンしているので、この走査サイリスタ１１０Ａ−２の第２ゲートＧ２に対してゲート電位を共有している発光サイリスタ２１０Ａ−２がオンし、このカソードには、ｉ部に示すように、駆動電流Ｉｏｕｔを生じてこの駆動電流Ｉｏｕｔの値に応じた発光出力を生じる。

時刻ｔ７において、制御信号ＤＲＶＯＮがＬレベルに立ち下がり、これがインバータ６２Ａで反転され、データ端子ＤＡがＨレベルに遷移する。これにより、発光サイリスタ２１０Ａ−２がオフし、ｊ部に示すように、駆動電流Ｉｏｕｔは略ゼロとなる。

時刻ｔ８において、制御信号ＣｌがＨレベルに立ち上がると、これがインバータ８０Ａで反転され、第１クロック端子ＣＫ１がＬレベルに遷移する。この時、走査サイリスタ１１０Ａ−２はオン状態にあり、ＮＰＮＴＲ１６１−２もまたオンしている。そのため、走査サイリスタ１１０Ａ−３のアノード・第１ゲートＧ１間には電圧を生じ、この走査サイリスタ１１０Ａ−３がターンオンすることになる。

その後、時刻ｔ９において、制御信号Ｃ２がＬレベルに立ち下がり、これがインバータ９０Ａで反転され、第２クロック端子ＣＫ２がＨレベルに遷移して走査サイリスタ１１０Ａ−２がオフする。

以下同様に、制御信号Ｃ１，Ｃ２の遷移と制御信号ＤＲＶＯＮのオン／オフとが順に発生して、発光サイリスタ２１０Ａ−３〜２１０Ａ−ｎを順次点灯することができる。

（実施例２の効果）
本実施例２によれば、実施例１の（ａ）及び（ｄ）と同様の効果があり、更に、次の（ｅ）のような効果がある。

（ｅ） 走査サイリスタ１１０Ａ（＝１１０Ａ−１〜１１０Ａ−ｎ）をＮゲート及びＰゲートの２つの制御端子を備えた４端子サイリスタで構成し、これらの４端子サイリスタのゲート間には、ＮＰＮＴＲ１６１（＝１６１−１〜１６１−ｎ）及び負荷抵抗１６２（＝１６２−１〜１６２−ｎ）からなるインバータ１６０（＝１６０−１〜１６０−ｎ）を介在させている。インバータ１６０はその信号伝達に方向性を持つので、走査回路部１００Ａの誤動作を防止できる。その上、インバータ１６０のオン電圧は小さいので、ＶＤＤ電源（例えば、３．３Ｖ）で動作させることができ、省電力化が可能になる。

（実施例１、２の変形例）
本発明は、上記実施例１、２に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（Ｉ）、（ＩＩ）のようなものがある。

（Ｉ） 実施例１、２において、光源として用いられる発光サイリスタ２１０，２１０Ａに適用した場合について説明したが、本発明は、サイリスタをスイッチング素子として用い、このスイッチング素子に例えば直列に接続された他の素子（例えば、有機エレクトロルミネセンス素子（以下「有機ＥＬ素子」という。）、表示素子等）への電圧印加制御を行う場合にも適用可能である。例えば、有機ＥＬ素子のアレイで構成される有機ＥＬプリントヘッドを備えたプリンタ、表示素子の列を有する表示装置等において利用することができる。

（ＩＩ） 表示素子（例えば、列状あるいはマトリクス状に配列された表示素子）の駆動（即ち、電圧印加の制御）のためスイッチング素子としても用いられるサイリスタにも適用可能である。

１ 画像形成装置
１３，１３Ａ プリントヘッド
４０，４０Ａ 印刷制御部
６０，６０Ａ データ駆動回路
５２ 駆動装置
６２，８０ オープンドレーン形インバータ
６２Ａ，８０Ａ，９０Ａ インバータ
７０，７０Ａ クロック駆動回路
９０ スリーステート形出力バッファ
１００，１００Ａ 走査回路部
１１０，１１０−１〜１１０−ｎ，１１０Ａ、１１０Ａ−１〜１１０Ａ−ｎ 走査サイリスタ
１４０，１４０−１〜１４０−ｎ ダイオード
１６０，１６０−１〜１６０−ｎ インバータ
２００，２００Ａ 発光サイリスタアレイ
２１０，２１０−１〜２１０−ｎ，２１０Ａ，２１０Ａ−１〜２１０Ａ−ｎ 発光サイリスタ

Claims (13)

1. 第１端子と、第２端子と、前記第１端子及び前記第２端子間をオン／オフ制御する第１制御端子と、をそれぞれ有する複数段の発光サイリスタにおける前記第１端子が第１電源に共通接続されると共に前記第２端子が共通端子に共通接続された発光サイリスタアレイを駆動する駆動装置であって、
   第２電源により動作して前記共通端子を高／低論理レベルに駆動する第１駆動回路と、
   第３端子と、第４端子と、前記第３端子及び前記第４端子間をオン／オフ制御する第２制御端子と、をそれぞれ有する複数段の走査サイリスタにおける各段の前記第３端子が前記第１電源に共通接続されると共に、各段の前記第２制御端子が各段の前記発光サイリスタの前記第１制御端子にそれぞれ接続され、前記各段の発光サイリスタを順に走査する走査回路部と、
   前記第２電源により動作して前記走査回路部を駆動するための第１クロック信号及び第２クロック信号を生成し、第１クロック端子及び第２クロック端子からそれぞれ出力する第２駆動回路とを備え、
   奇数段の前記走査サイリスタにおける前記第４端子は、前記第１クロック端子に共通接続され、偶数段の前記走査サイリスタにおける前記第４端子は、前記第２クロック端子に共通接続され、初段の前記走査サイリスタにおける前記第２制御端子は、第１抵抗を介して前記第２クロック端子に接続されていることを特徴とする駆動装置。
2. 前記第１駆動回路は、
   前記共通端子とグランドとの間に接続され、第１制御信号に基づきオン／オフ動作する第１スイッチ素子と、前記第２電源と前記共通端子との間に逆方向に接続された第１整流素子とを有することを特徴とする請求項１記載の駆動装置。
3. 前記第１スイッチ素子は、ＭＯＳトランジスタであり、
   前記第１整流素子は、第１ダイオードであることを特徴とする請求項２記載の駆動装置。
4. 前記第１整流素子は、第１導電形の第１ＭＯＳトランジスタにより形成される第１寄生ダイオードであり、
   前記第１スイッチ素子は、前記第１導電形とは逆極性の第２導電形の第２ＭＯＳトランジスタであることを特徴とする請求項３記載の駆動装置。
5. 前段の前記走査サイリスタにおける前記第２制御端子は、順方向のダイオードを介して後段の前記走査サイリスタにおける前記第２制御端子に接続され、２段から最終段の前記走査サイリスタにおける前記第２制御端子は、第２抵抗を介して前記グランドにそれぞれ接続され、
   前記第２駆動回路は、前記第２電源により動作し、第２制御信号を駆動して前記第１クロック信号を前記第１クロック端子へ出力するオープンドレーン形の第１バッファと、前記第２電源により動作し、第３制御信号を駆動して前記第２クロック信号を前記第２クロック端子へ出力する、ハイインピーダンス出力状態に設定可能なスリーステート形の第２バッファと、を有することを特徴とする請求項１〜４のいずれか１項に記載の駆動装置。
6. 前記第１バッファは、
   前記第１クロック端子と前記グランドとの間に接続され、前記第２制御信号に基づきオン／オフ動作する第２スイッチ素子と、
   前記第２電源と前記第１クロック端子との間に逆方向に接続された第２整流素子とを有し、
   前記第２バッファは、
   前記第２電源と前記第２クロック端子との間に接続され、前記第３制御信号によりオン／オフ動作し、且つ第４制御信号によりオフ状態になる前記第１導電形の第３スイッチ素子と、
   前記第２クロック端子と前記グランドとの間に接続され、前記第３制御信号によりオフ／オン動作し、且つ前記第４制御信号によりオフ状態になる前記第２導電形の第４スイッチ素子と、
   前記第２電源と前記第２クロック端子との間に逆方向に接続された第３整流素子とを有することを特徴とする請求項５記載の駆動装置。
7. 前記第２、第３及び第４スイッチ素子は、それぞれＭＯＳトランジスタであり、
   前記第２及び第３整流素子は、それぞれ第２及び第３ダイオードであることを特徴とする請求項６記載の駆動装置。
8. 前記第２及び第３整流素子は、それぞれ前記第１導電形のＭＯＳトランジスタにより形成される寄生ダイオードであり、
   前記２及び第４スイッチ素子は、それぞれ前記第２導電形のＭＯＳトランジスタであり、
   前記第３スイッチ素子は、前記第１導電形のＭＯＳトランジスタであることを特徴とする請求項６記載の駆動装置。
9. 前記第１電源は、前記第２電源よりも高い電源電圧を出力することを特徴とする請求項１〜８のいずれか１項に記載の駆動装置。
10. 第１端子と、第２端子と、前記第１端子及び前記第２端子間をオン／オフ制御する第１制御端子と、をそれぞれ有する複数段の発光サイリスタにおける前記第１端子が電源に共通接続されると共に前記第２端子が共通端子に共通接続された発光サイリスタアレイを駆動する駆動装置であって、
    前記電源により動作して前記共通端子を高／低論理レベルに駆動する第１駆動回路と、
    第３端子と、第４端子と、前記第３端子及び前記第４端子間をそれぞれオン／オフ制御する第２制御端子及び第３制御端子と、をそれぞれ有する複数段の走査サイリスタにおける各段の前記第３端子が前記電源に共通接続されると共に、各段の前記第３制御端子が各段の前記発光サイリスタにおける前記第１制御端子にそれぞれ接続され、前記各段の発光サイリスタを順に走査する走査回路部と、
    前記電源により動作して前記走査回路部を駆動するための第１クロック信号及び第２クロック信号を生成し、第１クロック端子及び第２クロック端子からそれぞれ出力する第２駆動回路とを備え、
    奇数段の前記走査サイリスタにおける前記第４端子は、前記第１クロック端子に共通接続され、偶数段の前記走査サイリスタにおける前記第４端子は、前記第２クロック端子に共通接続され、初段の前記走査サイリスタにおける前記第３制御端子は、第１抵抗を介して前記第２クック端子に接続され、前段の前記走査サイリスタにおける前記第３制御端子は、順方向のインバータを介して後段の前記走査サイリスタにおける前記第２制御端子にそれぞれ接続されていることを特徴とする駆動装置。
11. 前記インバータは、前記前段の走査サイリスタにおける前記第３制御端子の信号によりオン／オフ動作するトランジスタと、第２抵抗とを有し、
    前記トランジスタと前記第２抵抗とは、前記電源と前記前段の走査サイリスタにおける前記第４端子との間に直列に接続され、且つ、前記トランジスタと前記第２抵抗との接続点が、前記後段の走査サイリスタにおける前記第２制御端子に接続されていることを特徴とする請求項１０記載の駆動装置。
12. 前第１端子と、第２端子と、前記第１端子及び前記第２端子間をオン／オフ制御する第１制御端子と、をそれぞれ有する複数段の発光サイリスタにおける前記第１端子が第１電源に共通接続されると共に前記第２端子が共通端子に共通接続された発光サイリスタアレイと、
    前記発光サイリスタアレイを駆動する駆動装置と、
    を備えたプリントヘッドであって、
    前記駆動装置は、
    第２電源により動作して前記共通端子を高／低論理レベルに駆動する第１駆動回路と、
    第３端子と、第４端子と、前記第３端子及び前記第４端子間をオン／オフ制御する第２制御端子と、をそれぞれ有する複数段の走査サイリスタにおける各段の前記第３端子が前記第１電源に共通接続されると共に、各段の前記第２制御端子が各段の前記発光サイリスタの前記第１制御端子にそれぞれ接続され、前記各段の発光サイリスタを順に走査する走査回路部と、
    前記第２電源により動作して前記走査回路部を駆動するための第１クロック信号及び第２クロック信号を生成し、第１クロック端子及び第２クロック端子からそれぞれ出力する第２駆動回路と、を備え、
    奇数段の前記走査サイリスタにおける前記第４端子は、前記第１クロック端子に共通接続され、偶数段の前記走査サイリスタにおける前記第４端子は、前記第２クロック端子に共通接続され、初段の前記走査サイリスタにおける前記第２制御端子は、第１抵抗を介して前記第２クロック端子に接続されていることを特徴とするプリントヘッド。
13. 前第１端子と、第２端子と、前記第１端子及び前記第２端子間をオン／オフ制御する第１制御端子と、をそれぞれ有する複数段の発光サイリスタにおける前記第１端子が第１電源に共通接続されると共に前記第２端子が共通端子に共通接続された発光サイリスタアレイと、
    前記発光サイリスタアレイを駆動する駆動装置と、
    を有するプリントヘッドを備え、
    前記プリントヘッドにより露光されて記録媒体に画像を形成する画像形成装置であって、
    前記駆動装置は、
    第２電源により動作して前記共通端子を高／低論理レベルに駆動する第１駆動回路と、
    第３端子と、第４端子と、前記第３端子及び前記第４端子間をオン／オフ制御する第２制御端子と、をそれぞれ有する複数段の走査サイリスタにおける各段の前記第３端子が前記第１電源に共通接続されると共に、各段の前記第２制御端子が各段の前記発光サイリスタの前記第１制御端子にそれぞれ接続され、前記各段の発光サイリスタを順に走査する走査回路部と、
    前記第２電源により動作して前記走査回路部を駆動するための第１クロック信号及び第２クロック信号を生成し、第１クロック端子及び第２クロック端子からそれぞれ出力する第２駆動回路と、を備え、
    奇数段の前記走査サイリスタにおける前記第４端子は、前記第１クロック端子に共通接続され、偶数段の前記走査サイリスタにおける前記第４端子は、前記第２クロック端子に共通接続され、初段の前記走査サイリスタにおける前記第２制御端子は、第１抵抗を介して前記第２クロック端子に接続されていることを特徴とする画像形成装置。

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