JP2011116055A - 駆動回路、駆動装置及び画像形成装置 - Google Patents
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Abstract
【解決手段】ドライバICは、第1端子と、第2端子と、前記第1端子及び前記第2端子間の導通状態を制御する制御端子と、を有する被駆動素子が複数配列された被駆動素子アレイを時分割駆動する回路である。被駆動素子アレイは、隣接配置された被駆動素子毎に被駆動素子群が形成され、各被駆動素子群における第1端子群、第2端子群、及び制御端子群の内、各第2端子群がグランドにそれぞれ接続され、各制御端子群が共通母線にそれぞれ接続されている。ドライバICは、各共通母線をそれぞれ駆動する複数のゲート駆動用バッファ162を備えている。各バッファ162は、電源VDDと共通母線OUTとの間に直列に接続されたスイッチ用PMOS403及び降圧用PMOS406と、共通母線OUTとグランドGNDとの間に接続されたスイッチ用PMOS404とを有している。
【選択図】図1
Description
発光サイリスタ群を時分割駆動する場合、発光対象として選択された発光サイリスタのゲートは低レベル(以下「“L”レベル」という。)とされ、選択されなかった発光サイリスタのゲートは高レベル(以下「“H”レベル」という。)とされる。
Vceo(max)=BV/β1/n ・・・(1)
但し、BV;PN接合の逆方向ブレークダウン電圧
β;NPNTrの電流増幅率
n;実験的に求まる定数(=3〜6)
Vceo(max)=15/501/6=7.8V
となる。
図2は、本発明の実施例1における画像形成装置を示す概略の構成図である。
先ず、用紙カセット21に堆積した状態で収納されている用紙20が、ホッピングローラ22によって、上から1枚ずつ分離されて搬送される。続いて、この用紙20は、搬送ローラ25、レジストローラ26及びピンチローラ23,24に挟持されて、プロセスユニット10−1の感光体ドラム11と転写器27の間に搬送される。その後、用紙20は、感光体ドラム11及び転写器27に挟持され、その記録面にトナー像が転写されると同時に感光体ドラム11の回転によって搬送される。同様にして、用紙20は、順次プロセスユニット10−2〜10−4を通過し、その通過過程で、各光プリントヘッド13により形成された静電潜像を各現像器14によって現像した各色のトナー像が、その記録面に順次転写されて重ね合わされる。
図3は、図2中の光プリントヘッド13の構造を示す概略の断面図である。
図4は、図3中のヘッド基板ユニットを示す斜視図である。
図5は、図2の画像形成装置1におけるプリンタ制御回路の構成を示すブロック図である。
印刷制御部40は、画像処理部からの制御信号SGlによって印刷指示を受信すると、先ず、温度センサ49によって定着器28内のヒータ28aが使用可能な温度範囲にあるか否かを検出し、温度範囲になければヒータ28aに通電し、使用可能な温度まで定着器28を加熱する。次に、ドライバ41を介して現像・転写プロセス用モータ42を回転させ、同時にチャージ信号SGCによって帯電用高圧電源50をオン状態にし、現像器14の帯電を行う。
図6は、図5中の光プリントヘッド13の回路構成を示すブロック図である。
図6に示す構成においては、印刷データ信号HD−DATA3〜HD−DATA0は4本であり、隣接する発光サイリスタ4素子(4画素)分のデータをクロック信号HD−CLK毎に同時に送出する構成になっている。そのため、図5の印刷制御部40から出力される印刷データ信号HD−DATA3〜HD−DATA0は、CLK端子に入力されるクロック信号HD−CLKと共に、全ドライバIC100のDATAI3端子〜DATAI0端子に入力される。入力された印刷データ信号HD−DATA3〜HD−DATA0は、前述の総数4992ドット分のビットデータの内、奇数番目のデータと偶数番目のデータとが、後述する各ドライバIC100内のフリップフロップ回路(以下「FF」という。)からなるシフトレジスタ中を順次転送される。
図7(a)〜(d)は、図6中の発光サイリスタ210の構造を示す模式図であり、同図(a)は回路シンボルを示す図、同図(b)は同図(a)の断面構造を示す図、同図(c)は同図(a)の他の形態の断面構造を示す図、及び、同図(d)は同図(b)、(c)と対比させて描いた発光サイリスタの等価回路を示す図である。
図8は、図6中のドライバIC100の詳細な回路構成を示すブロック図である。
図9は、図8中のメモリ回路151の構成を示す回路図である。
図10は、図8中のマルチプレクサ161の構成を示す回路図である。
図11は、図8中のドライバ181の構成を示す回路図である。
E端子に入力される印刷データ信号がオン(=“L”レベル)であり、S端子に入力される発光サイリスタ駆動オン/オフ指令信号がオン(=“L”レベル)の時、NOR回路350の出力信号が“H”レベルとなる。この時、Q3端子〜Q0端子の補正データQ3〜Q0に従い、NAND回路351〜354の出力レベル、及びCMOSインバータ355の出力レベルが、電源電圧VDDあるいは制御電圧Vcontとなる。
図12は、図8中の制御回路141の構成を示す回路図である。
図13は、図8中の制御回路142の構成を示す回路図である。
図14は、図8中の制御電圧発生回路170の構成を示す回路図である。
Iref=VREF/R00
となる。
Iref=VREF/(R00+R01+・・・+R07+R08)
となる。
Iref=VREF/(R00+R01+・・・+R14+R15)
となる。
図1(a)、(b)は、本発明の実施例1における図8中のゲート駆動用バッファ162,163の構成を示す回路図であり、同図(a)は回路シンボルを示す図、及び、同図(b)は回路図である。
図16は、本発明の実施例1における画像形成装置1の電源投入後に、図6の光プリントヘッド13に対して行われる補正データ転送処理と、その後に行われる印刷データ転送の様子を示すタイムチャートである。
図17〜図20は、図16のタイムチャートにおいてドライバ1C100(=100−1,100−2,・・・)を1チップのみに簡略化した場合における補正データ転送の詳細波形を示すタイムチャートである。
図21−1(a)、(b)は、図8における発光サイリスタ210のゲート駆動用バッファ162,163の動作を説明する図であり、同図(a)は発光サイリスタ210のシンボルと各端子の電圧及び電流の記号を示す図、及び、同図(b)はバッファ162とこれに接続された発光サイリスタ210の要部を抜き出して示した図である。なお、図21−1(b)中の発光サイリスタ210は、等価回路で示されており、PNPTr221及びNPNTr222により構成されている。
Vp=Vag+VoL=Vag+Vgs
V2<Vt
となり、PMOS404はオフ状態(正確にはサブスレッショルド動作状態であるが)となって、図21−1(b)に示すゲート電流Igが略ゼロとなる。
図22−1は、図6の構成の内の隣接する発光サイリスタ211,222のみに簡略化して描いたモデル図である。
図23は、図1のゲート駆動用バッファ162の変形例1を示すゲート駆動用バッファ162Bの回路図であり、図1中の要素と共通の要素には共通の符号が付されている。
例えば、バッファ162Bの入力端子INが“L”レベル(略0V)である時、インバータ401の出力端子側ノードN401は“H”レベル(略5V)、インバータ402の出力端子側ノードN402は“L”レベル(略0V)である。この時、PMOS403はオフ、PMOS404はオンとなって、出力端子OUTを“L”レベル出力電圧VoLにまで低下させる。この時の電圧VoLは、PMOS404のゲート・ソース間電圧Vgsに相当し、この電圧Vgsはその閾値電圧Vtに応じて定まるものであって、典型例では略2Vである。
図24は、図1のゲート駆動用バッファ162の変形例2を示すゲート駆動用バッファ162Cの回路図であり、図1中の要素と共通の要素には共通の符号が付されている。
例えば、バッファ162Cの入力端子INが“L”レベル(略0V)である時、PMOS404はオンとなって、出力端子OUTの電圧をVoL電位にまで低下させる。この時のVoL電位は、PMOS404のゲート・ソース間電圧Vgsに相当し、この閾値電圧Vtに応じて定まるものであって、典型例では略2Vである。
本実施例1及びこの変形例1、2のゲート駆動用バッファ162,162B,162C,163、及びこのバッファ162,162B,162C,163を有するドライバIC100及び光プリントヘッド13によれば、次のような効果がある。
図25(a)〜(c)は、本発明の実施例2におけるゲート駆動用バッファの構成を示す図であり、同図(a)は回路図、同図(b)は同図(a)中のNPNTrの構成を示す平面図、及び同図(c)は同図(b)の断面図である。この図25(a)〜(c)において、実施例1のゲート駆動用バッファ162を示す図1中の要素と共通の要素には共通の符号が付されている。
図25のゲート駆動用バッファ162Dにおいて、入力端子INが“L”レベル(略0V)である時、PMOS404はオンとなって、出力端子OUTを“L”レベル出力電圧VoLにまで低下させる。この時の電圧VoLは、PMOS404のゲート・ソース間電圧Vgsに相当し、その閾値電圧Vtに応じて定まるものであって、典型例では略2Vである。
図26は、例えば図25のゲート駆動用バッファ162Dを2個用いて図22−1に示す2個隣接した発光サイリスタ211,212を動作させる時のタイムチャートであり、実施例1を示す図22−2中の要素と共通の要素には共通の符号が付されている。
図27は、図25のゲート駆動用バッファ162Dの変形例1を示すゲート駆動用バッファ162Eの回路図であり、図23及び図25中の要素と共通の要素には共通の符号が付されている。
例えば、バッファ162Eの入力端子INが“L”レベル(略0V)である時、インバータ401の出力端子側ノードN401は“H”レベル(略5V)、インバータ402の出力端子側ノードN402は“L”レベル(略0V)である。この時、PMOS403はオフ、PMOS404はオンとなって、出力端子OUTを“L”レベル出力電圧VoLにまで低下させる。この時の電圧VoLは、PMOS404のゲート・ソース間電圧Vgsに相当し、この電圧Vgsはその閾値電圧Vtに応じて定まるものであって、典型例では略2Vである。
図28は、図25のゲート駆動用バッファ162Dの変形例2を示すゲート駆動用バッファ162Fの回路図であり、変形例1のバッファ162Eを示す図27中の要素と共通の要素には共通の符号が付されている。
例えば、バッファ162Fの入力端子INが“L”レベル(略0V)である時、インバータ401の出力端子側ノードN401は“H”レベル(略5V)、インバータ402の出力端子側ノードN402は“L”レベル(略0V)である。この時、PMOS403はオフ、PMOS404はオンとなって、出力端子OUTを“L”レベル出力電圧VoLにまで低下させる。この時の電圧VoLは、PMOS404のゲート・ソース間電圧Vgsに相当し、この電圧Vgsはその閾値電圧Vtに応じて定まるものであって、典型例では略2Vである。
本実施例2及びこの変形例1、2のゲート駆動用バッファ162D,162E,162F,163、及びこのバッファ162D,162E,162F,163を有するドライバIC100及び光プリントヘッド13によれば、実施例1と同様に、次のような効果がある。
本発明は、上記実施例1、2やこれらの変形例に限定されず、その他の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の(a)〜(c)のようなものがある。
13 光プリントヘッド
100,100−1,100−2 ドライバIC
110 シフトレジスタ
120 セレクタ
130 ラッチ回路部
141,142 制御回路
150 メモリ回路部
160 マルチプレクサ部
162,162A,162B,162C,162D,162E,162F,163
ゲート駆動用バッファ
170 制御電圧発生回路
180 ドライバ部
181,181−1〜181−96 ドライバ
200,200−1,200−2 発光サイリスタアレイ
210,211,212 発光サイリスタ
220−1,220−2 共通母線
Claims (18)
- 第1端子と、固定電位ノードに接続された第2端子と、前記第1端子及び前記第2端子間の導通状態を制御する制御端子とを有する被駆動素子が複数配列され、前記複数の被駆動素子が、隣接する前記被駆動素子からなる被駆動素子群をなしている被駆動素子アレイを駆動する駆動回路であって、
前記被駆動素子群に含まれる複数の前記被駆動素子の各々の前記第1端子を共通に駆動する第1駆動部と、
複数の前記被駆動素子群からそれぞれ重複なく選択された前記被駆動素子の前記制御端子と共通母線を介して電気的に接続され、接続された複数の前記駆動素子の前記制御端子を駆動する第2駆動部とを備え、
前記第2駆動部は、
電源と前記共通母線との間に直列に接続された第1スイッチ素子及び降圧回路と、
前記共通母線と前記固定電位ノードとの間に接続された第2スイッチ素子とを有することを特徴とする駆動回路。 - 前記第2駆動部は、更に、
前記第1スイッチ素子又は前記第2スイッチ素子に対するオン/オフ切り替えのタイミングを調整するタイミング調整回路を有することを特徴とする請求項1記載の駆動回路。 - 前記タイミング調整回路は、前記第1スイッチ素子に対するオン/オフ切り替えのタイミングと、前記第2スイッチ素子に対するオン/オフ切り替えのタイミングとが略等しくなるよう調整することを特徴とする請求項2記載の駆動回路。
- 前記第1スイッチ素子は、前記電源側に接続され、
前記降圧回路は、前記共通母線側に接続されていることを特徴とする請求項1〜3のいずれか1項に記載の駆動回路。 - 前記第1スイッチ素子は、前記共通母線側に接続され、
前記降圧回路は、前記電源側に接続されていることを特徴とする請求項1〜3のいずれか1項に記載の駆動回路。 - 前記第1スイッチ素子、前記第2スイッチ素子、及び前記降圧回路は、同一導電形のトランジスタにより構成されていることを特徴とする請求項1〜5のいずれか1項に記載の駆動回路。
- 第1端子と、固定電位ノードに接続された第2端子と、前記第1端子及び前記第2端子間の導通状態を制御する制御端子とを有する被駆動素子が複数配列され、前記複数の被駆動素子が、隣接する前記被駆動素子からなる被駆動素子群をなしている被駆動素子アレイを駆動する駆動回路であって、
前記被駆動素子群に含まれる複数の前記被駆動素子の各々の前記第1端子を共通に駆動する第1駆動部と、
複数の前記被駆動素子群からそれぞれ重複なく選択された前記被駆動素子の前記制御端子と共通母線を介して電気的に接続され、接続された複数の前記駆動素子の前記制御端子を駆動する第2駆動部とを備え、
前記第2駆動部は、
電源と前記共通母線との間に接続された第1スイッチ素子と、
前記共通母線と前記固定電位ノードとの間に接続され、前記第1スイッチ素子とは異なる導電形の第2スイッチ素子と、
を有することを特徴とする駆動回路。 - 前記第1スイッチ素子及び前記第2スイッチ素子は、電圧制御形のトランジスタにより構成されていることを特徴とする請求項7記載の駆動回路。
- 前記第1スイッチ素子は、電流制御形のトランジスタにより構成され、
前記第2スイッチ素子は、電圧制御形のトランジスタにより構成されていることを特徴とする請求項7記載の駆動回路。 - 第1端子と、固定電位ノードに接続された第2端子と、前記第1端子及び前記第2端子間の導通状態を制御する制御端子とを有する被駆動素子が複数配列され、前記複数の被駆動素子が、隣接する前記被駆動素子からなる被駆動素子群をなしている被駆動素子アレイを駆動する駆動回路であって、
前記被駆動素子群に含まれる複数の前記被駆動素子の各々の前記第1端子を共通に駆動する第1駆動部と、
複数の前記被駆動素子群からそれぞれ重複なく選択された前記被駆動素子の前記制御端子と共通母線を介して電気的に接続され、接続された複数の前記駆動素子の前記制御端子を駆動する第2駆動部とを備え、
前記第2駆動部は、
電源と前記共通母線との間に直列に接続された第1スイッチ素子及び順方向のダイオードと、
前記共通母線と前記固定電位ノードとの間に接続され、前記第1スイッチ素子と同一導電形の第2スイッチ素子と、
を有することを特徴とする駆動回路。 - 前記第2駆動部は、更に、
前記第1スイッチ素子又は前記第2スイッチ素子に対するオン/オフ切り替えのタイミングを調整するタイミング調整回路を有することを特徴とする請求項10記載の駆動回路。 - 前記タイミング調整回路は、前記第1スイッチ素子に対するオン/オフ切り替えのタイミングと、前記第2スイッチ素子に対するオン/オフ切り替えのタイミングとが略等しくなるよう調整することを特徴とする請求項11記載の駆動回路。
- 前記第1スイッチ素子は、前記共通母線側に接続され、
前記ダイオードは、前記電源側に接続されていることを特徴とする請求項10〜12のいずれか1項に記載の駆動回路。 - 前記第1スイッチ素子は、前記電源側に接続され、
前記ダイオードは、前記共通母線側に接続されていることを特徴とする請求項10〜12のいずれか1項に記載の駆動回路。 - 前記固定電位ノードは、グランドであることを特徴とする請求項1〜14のいずれか1項に記載の駆動回路。
- 前記第1駆動部は、駆動電流により前記第1端子群を駆動し,
前記第2駆動部は、前記駆動電流の立ち上がり波形の一部又は全部を用いて前記共通母線を駆動することを特徴とする請求項1〜15のいずれか1項に記載の駆動回路。 - 請求項1〜16のいずれか1項に記載の駆動回路と、
前記被駆動素子アレイと、
を備えたことを特徴とする駆動装置。 - 請求項17記載の駆動装置を備えたことを特徴とする画像形成装置。
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