JP6468920B2 - 発光駆動回路及び画像形成装置 - Google Patents

Description

本発明は、発光部を駆動する発光駆動回路及び当該発光駆動回路を備える画像形成装置に関する。

従来、電子写真プリンタ等の画像形成装置は、発光素子を多数配列した露光部を備える。発光素子として、ＬＥＤ（発光ダイオード）が用いられている場合、露光部は、ＬＥＤヘッドにより構成される。ＬＥＤヘッドは、ＬＥＤを駆動するための駆動回路としてのドライバＩＣを備えている。
ドライバＩＣとそれを搭載するプリント基板との間は、ボンディングワイヤで接続されている。そして、ＬＥＤヘッド用のドライバＩＣは、ボンディングワイヤが外れて制御不能となった場合でも、ＬＥＤが常時点灯となるのを防止するため、そのストローブ端子にプルアップ素子を備えている。

特開２０１２−１５６４４８号公報

従来のストローブ端子のプルアップ素子は、不純物拡散若しくはポリシリコン材料からなる抵抗、又は、ＰＭＯＳトランジスタのオン抵抗からなるものであった。この場合、ストローブ端子の開放電圧は、ドライバＩＣの電源電圧に略等しい５Ｖとなる。一方、ＬＥＤヘッドを制御するためのＬＥＤヘッド制御部に用いられるＬＳＩ素子の電源電圧は、典型例では３．３Ｖである。このため、上述したストローブ素子を介して、電源電圧の５Ｖ側からＬＳＩ素子の３．３Ｖ電源側に向かって電流を生じ、ＬＳＩ素子側にラッチアップトリガ電流が生じ、ラッチアップ破損の懸念が生じていた。また、このような不具合を回避するためには、ＬＳＩ素子と、ドライバＩＣとの間の信号経路の途中にバッファ素子を設ける必要が有り、製造コストが増加してしまうという問題があった。

そこで、本発明は、製造コストを増加させずに、ラッチアップ破損を防止することを目的とする。

本発明の一態様に係る発光駆動回路は、制御部からの制御信号に応じて、発光部を駆動する発光駆動回路であって、前記制御部で使用されている電圧よりも高い電圧を発生する電源と、前記電源と、前記発光駆動回路の入力端子との間に設けられたプルアップ回路と、を備え、前記プルアップ回路は、ソース端子が前記電源に接続され、ゲート端子がグランドに接続された第１のＰＭＯＳトランジスタと、前記入力端子の電圧が、前記電源の電圧よりも低い予め定められた電圧よりも小さくなった場合にオン状態となるスイッチング部と、を備え、前記スイッチング部は、ソース端子が前記第１のＰＭＯＳトランジスタのドレーン端子に接続され、ゲート端子が自身のドレーン端子に接続され、ドレーン端子が前記入力端子に接続された第２のＰＭＯＳトランジスタであること、を特徴とする。

本発明の一態様によれば、製造コストを増加させずに、ラッチアップ破損を防止することができる。

実施の形態１における電子写真プリンタにおけるプリンタ制御回路１のブロック図である。 実施の形態１におけるＬＥＤヘッドの構成を示すブロック図である。 実施の形態１〜４におけるドライバＩＣの詳細な構成を示すブロック図である。 実施の形態１におけるメモリ回路としてのＭＥＭブロックの回路構成図である。 実施の形態１におけるＬＥＤ駆動回路としてのＤＲＶブロックの回路構成図である。 実施の形態１における制御回路としてのＣＴＲＬブロックの構成を示す回路図である。 実施の形態１における制御電圧発生回路としてのＡＤＪブロックの構成を示す回路図である。 （Ａ）及び（Ｂ）は、従来の第１例のプルアップ回路を説明するための概略図である。 （Ａ）及び（Ｂ）は、従来の第２例のプルアップ回路を説明するための概略図である。 従来構成のドライバＩＣを用いたＬＥＤヘッドと印刷制御部の第１の課題を説明するための概略図である。 （Ａ）〜（Ｃ）は、従来構成のドライバＩＣを用いたＬＥＤヘッドと印刷制御部の第２の課題を説明するための概略図である。 実施の形態１におけるプルアップ回路の構成を示す回路図である。 実施の形態１におけるＬＥＤヘッドの構成を概略的に示す断面図である。 （Ａ）〜（Ｌ）は、実施の形態１において、電子写真プリンタの電源投入後に、ＬＥＤヘッドに対して行われる補正データの転送処理と、その後に行われる印刷データの転送処理を示すタイムチャートである。 （Ａ）及び（Ｂ）は、実施の形態１におけるプルアップ回路の動作を説明するための概略図である。 実施の形態１におけるドライバＩＣを用いたＬＥＤヘッドと印刷制御部の動作を説明するための概略図である。 実施の形態１におけるプルアップ回路の第１の変形例を示す回路図である。 実施の形態１におけるプルアップ回路の第２の変形例を示す回路図である。 実施の形態２におけるプルアップ回路の構成を示す回路図である。 （Ａ）及び（Ｂ）は、実施の形態２におけるプルアップ回路の動作を説明するための概略図である。 実施の形態２におけるプルアップ回路の第１の変形例を示す回路図である。 実施の形態２におけるプルアップ回路の第２の変形例を示す回路図である。 実施の形態３におけるプルアップ回路の構成を示す回路図である。 （Ａ）〜（Ｃ）は、実施の形態３におけるプルアップ回路の動作を説明するための概略図である。 実施の形態３におけるドライバＩＣを用いて構成されるＬＥＤヘッド及び印刷制御部の動作を説明する概略図である。 実施の形態４におけるプルアップ回路の構成を示す回路図である。 （Ａ）〜（Ｃ）は、実施の形態４におけるプルアップ回路の動作を説明する概略図である。 実施の形態１〜４に係る半導体複合装置を搭載したＬＥＤヘッドを用いた画像形成装置を説明する概略断面図である。

実施の形態１．
以下の説明において、発光ダイオードをＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、モノリシック集積回路をＩＣ（ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＮチャネルＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ ＳｅｍＩＣｏｎｄｕｃｔｏｒ）トランジスタをＮＭＯＳ、ＰチャネルＭＯＳトランジスタをＰＭＯＳと略称することがある。
また、正論理、負論理の別に依らず、信号レベルのＨｉｇｈを論理値「１」に、Ｌｏｗレベルを論理値「０」に対応させて記載することがある。
さらに、信号の論理を明確にする必要のある場合には、信号名末尾に「−Ｐ」を付して正論理信号であることを、信号名末尾に「−Ｎ」を付して負論理信号であることを示す。
個々の発光素子の発光により感光ドラム上に形成される静電潜像、又は、現像後若しくは印刷媒体上に転写されたトナー像の各々をドットと称することがある。それと同様に、前記ドットと対応する個々の発光素子それぞれもドットと呼ぶことがある。

また、本実施の形態におけるＬＥＤヘッドは、発光素子及びその駆動素子等を配置してなるユニットの一般名称である。以下、被駆動素子の群が電子写真プリンタに用いられたＬＥＤの列であるとして説明する。

画像形成装置としての電子写真プリンタは、帯電された感光体ドラムをプリント情報に応じて選択的に光照射して静電潜像を形成し、該静電潜像にトナーを付着させてトナー像を形成し、該トナー像を用紙に転写し、定着させる。
図１は、実施の形態１における電子写真プリンタにおけるプリンタ制御回路１のブロック図である。
符号２は、マイクロプロセッサ、ＲＯＭ、ＲＡＭ、入出力ポート及びタイマ等によって構成される印刷制御部である。印刷制御部２は、プリンタの印刷部の内部に配設され、図示しない画像処理部からの制御信号ＳＧ１、ビデオ信号（ドットマップデータを一次元的に配列したもの）ＳＧ２等によってプリンタ全体をシーケンス制御し、印刷動作を行う制御部である。

例えば、印刷制御部２は、制御信号ＳＧ１によって印刷指示を受信すると、先ず定着器温度センサ３によって、ヒータ４ａを内蔵した定着器４が使用可能な温度範囲にあるか否かを検出する。印刷制御部２は、そのような温度範囲になければヒータ４ａに通電し、使用可能な温度まで定着器４を加熱する。
次に、印刷制御部２は、ドライバ５を介して現像・転写プロセス用モータ（ＰＭ）６を回転させ、同時にチャージ信号ＳＧＣによって、帯電用電圧電源７をオンにし、現像器８の帯電を行う。

そして、セットされている図示しない用紙の有無及び種類が用紙残量センサ９及び用紙サイズセンサ１０によって検出され、該用紙に合った用紙送りが開始される。ここで、用紙送りモータ（ＰＭ）１２には遊星ギア機構が接続されており、ドライバ１１を介して双方向に回転させることが可能となっている。これにより、モータの回転方向を変えて、プリンタ内部の異なる紙送りローラを選択的に駆動することができる。
印刷制御部２は、１ページの印刷開始毎に、用紙送りモータ１２を最初に逆転させて、セットされた用紙を用紙吸入口センサ１３が検知するまで、予め設定された量だけ送らせる。続いて、印刷制御部２は、用紙送りモータ１２を正回転させて、用紙をプリンタ内部の印刷機構内に搬送させる。

印刷制御部２は、用紙が印刷可能な位置まで到達した時点において、図示しない画像処理部に対してタイミング信号ＳＧ３（主走査同期信号及び副走査同期信号を含む）を送信し、ビデオ信号ＳＧ２を受信する。上位コントローラにおいてページ毎に編集されたビデオ信号ＳＧ２は、印刷制御部２に受信される。そして、印刷制御部２は、そのビデオ信号ＳＧ２を印刷データ信号ＨＤ−ＤＡＴＡとしてＬＥＤヘッド１４に転送する。ＬＥＤヘッド１４は、それぞれ１ドット（ピクセル）の印刷のために設けられたＬＥＤを複数個線上に配列したものである。
そして、印刷制御部２は、１ライン分のビデオ信号ＳＧ２を受信すると、ＬＥＤヘッド１４にラッチ信号ＨＤ−ＬＯＡＤを送信し、印刷データ信号ＨＤ−ＤＡＴＡをＬＥＤヘッド１４内に保持させる。また、印刷制御部２は、上位コントローラから次のビデオ信号ＳＧ２を受信している最中においても、ＬＥＤヘッド１４に保持された印刷データ信号ＨＤ−ＤＡＴＡについて印刷することができる。なお、信号ＨＤ−ＣＬＫは、印刷データ信号ＨＤ−ＤＡＴＡをＬＥＤヘッド１４に送信するためのクロック信号である。

ビデオ信号ＳＧ２の送受信は、印刷ライン毎に行われる。ＬＥＤヘッド１４からの発光は、マイナス電位に帯電させられた図示しない感光体ドラム上に照射される。これにより、印刷される画像は、感光体ドラムにおいて電位の上昇したドットとして潜像化される。そして、現像器８において、マイナス電位に帯電させられた画像形成用のトナーが、電気的な吸引力によって各ドットに吸引され、トナー像が現像される。その後、このトナー像は、転写器１６に送られる。転写信号ＳＧ４によって転写用高圧電源１５がオンになり、転写器１６は、感光体ドラムと転写器１６との間隔を通過する用紙上にトナー像を転写する。
トナー像が転写された用紙は、ヒータ４ａを内蔵する定着器４に搬送され、トナー像は、この定着器４の熱によって用紙に定着される。このようにして画像が定着された用紙は、更に搬送されてプリンタの印刷機構から用紙排出口センサ１７を通過して、プリンタの外部に排出される。

印刷制御部２は、用紙サイズセンサ１０及び用紙吸入口センサ１３の検知に対応して、用紙が転写器１６を通過している間だけ転写用高圧電源１５からの電圧を転写器１６に印加する。そして、印刷が終了し、用紙が用紙排出口センサ１７を通過すると、印刷制御部２は、帯電用高圧電源７による現像器８への電圧の印加を終了し、同時に現像・転写プロセス用モータ６の回転を停止させる。
以後、上記の動作を繰り返す。

次に、ＬＥＤヘッド１４について、より具体的に説明する。図２は、実施の形態１におけるＬＥＤヘッド１４の構成を示すブロック図である。
実施の形態１では、一例として、ＬＥＤヘッド１４は、Ａ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能なものとして説明する。
この例では、発光部としてのＬＥＤ素子の総数は、４９９２ドットであり、これを構成するために、２６個のＬＥＤアレイが配列され、各ＬＥＤアレイには各々１９２個のＬＥＤ素子が含まれる。各ＬＥＤ素子のカソード端子は、グランドに接続され、各ＬＥＤ素子のアノード端子は、ＬＥＤアレイと隣接して配置されたドライバＩＣの駆動出力端子と、ワイヤーボンディング配線等の手法で接続される。

図１に示されているように、印刷データ信号ＨＤ−ＤＡＴＡは、クロック信号ＨＤ−ＣＬＫと共にＬＥＤヘッド１４に入力される。例えば、Ａ４サイズの用紙に印刷可能であり、１インチ当たり６００ドットの解像度を持つプリンタにおいては、４９９２ドット分のビットデータが、後述するフリップフロップ回路から成るシフトレジスタ中を順次転送される。
次に、ラッチ信号ＨＤ−ＬＯＡＤがＬＥＤヘッド１４に入力され、上記ビットデータは、後述するラッチ回路にラッチされる。続いて、ビットデータと印刷駆動信号ＨＤ−ＳＴＢ−Ｎとによって、発光素子（ＬＥＤ）のうち、Ｈｉｇｈ（高）レベルであるドットデータに対応するものが点灯される。

図２において、符号ＣＨＰ１及び符号ＣＨＰ２は、ＬＥＤアレイチップを示す。符号ＣＨＰ３〜符号ＣＨＰ２６に対応するＬＥＤアレイチップは、図示を省略している。
符号ＩＣ１及び符号ＩＣ２は、ＬＥＤアレイを駆動するドライバＩＣを示す。これらは、同一回路により構成され、隣接するドライバＩＣとカスケードに接続されている。なお、符号ＩＣ３〜符号ＩＣ２６に対応するドライバＩＣは、図示を省略している。
符号２１〜符号３８は、ＬＥＤ素子を示す。ＬＥＤ素子は、ＬＥＤアレイ毎に１９２個ずつ配置されている。

実施の形態１においては、印刷データの信号線は、４本であり、隣接するＬＥＤ４素子（４画素）分のデータをクロック信号毎に同時に送出することができる。このため、印刷制御部２から出力される印刷データ信号ＨＤ−ＤＡＴＡ３〜０は、クロック信号ＨＤ−ＣＬＫと共にＬＥＤヘッド１４に入力され、上述のように、４９９２ドット分のビットデータが後述するフリップフロップ回路からなるシフトレジスタを順次転送される。
次に、ラッチ信号ＨＤ−ＬＯＡＤがＬＥＤヘッド１４に入力され、上記ビットデータは、フリップフロップ回路に対応して設けられたラッチ回路にラッチされる。
続いて、印刷駆動信号ＨＤ−ＳＴＢ−Ｎが入力されると、ＬＥＤ素子のうち、印刷データがＨｉｇｈレベルであるドットデータに対応するものが点灯される。なお、符号ＶＤＤは、電源、符号ＧＮＤは、グランドを示す。符号ＶＲＥＦは、ＬＥＤ駆動のための駆動電流値を指令するための基準電圧であって、ＬＥＤヘッド内に設けられた図示しない基準電圧発生回路により発生される。

また、発光駆動回路としてのドライバＩＣ（ＩＣ１〜ＩＣ２６）は、後述するＬＥＤ駆動回路と、このＬＥＤ駆動回路の駆動電流が一定となる様に指令電圧を発する制御電圧発生回路とを備えている。図２では、制御電圧発生回路へ入力する基準電圧を符号ＶＲＥＦで示している。

図２に示されているように、ＬＥＤヘッド１４には多数のＬＥＤアレイが搭載されるため、これらの各素子に製造バラツキによる特性変動があると、各ＬＥＤアレイ間及び同一ＬＥＤアレイ内の各ドット間においても、その発光パワーに変動を生じ、感光ドラムへの露光エネルギー量が異なる結果となる。このような現象は、感光ドラムを現像するときのドット面積の変動となって現れ、印刷濃度にムラを生じる原因となるため望ましくない。
そのため、ＬＥＤの各ドットの駆動電流を、発光パワーが一定になるように調整することが行われることが通例である。図２のＩＣ１〜ＩＣ２６においても、後述するようにそのための回路手段を備えている。

図３は、図２において示したドライバＩＣの詳細な構成を示すブロック図である。
符号ＦＦＡ１〜符号ＦＦＡ４９、符号ＦＦＢ１〜符号ＦＦＢ４９、符号ＦＦＣ１〜符号ＦＦＣ４９及び符号ＦＦＤ１〜符号ＦＦＤ４９は、フリップフロップ回路を示す。これらのフリップフロップ回路で、シフトレジスタが構成されている。
符号ＬＴＡ１〜符号ＬＴＡ４８、符号ＬＴＢ１〜符号ＬＴＢ４８、符号ＬＴＣ１〜符号ＬＴＣ４８及び符号ＬＴＤ１〜符号ＬＴＤ４８は、ラッチ素子を示す。これらのラッチ素子の全体で、ラッチ回路が構成されている。

図３において、符号３０で示されているＭＥＭブロックは、メモリ回路である。メモリ回路３０は、ＬＥＤの光量のバラツキを補正するための補正データ（ドット補正データ）、ＬＥＤアレイ毎の光量補正データ（チップ補正データ）又はドライバＩＣ毎の固有データを記憶する。
符号３１で示されているＤＲＶブロックは、ＬＥＤ駆動回路である。
符号３２で示されているＳＥＬブロックは、セレクタ回路である。
符号３３で示されているＣＴＲＬブロックは、制御回路である。制御回路３３は、メモリ回路３０に対して、補正データを書き込みするときの書き込み指令信号を発生する。
符号３４で示されているＡＤＪブロックは、制御電圧発生回路である。制御電圧発生回路３４は、ＶＲＥＦ端子より入力された基準電圧値ＶＲＥＦを受けて、ＬＥＤ駆動のための制御電圧を発生させる。基準電圧値ＶＲＥＦは、図示しないレギュレータ回路等により発生させられるものであり、ＬＥＤの全点灯駆動時のように電源電圧が一瞬降下するような状況においても、所定値のままとでき、ＬＥＤ駆動電流の低下は発生しない。

符号１００は、プルアップ回路を示す。
符号３５及び符号３６は、インバータ回路を示す。インバータ回路３５、３６は、入力端子としてのストローブ端子ＳＴＢに接続されている。
符号３７は、ＮＡＮＤ回路である。

図３に示されているように、フリップフロップ回路ＦＦＡ１〜ＦＦＡ４９は、カスケード接続されている。ドライバＩＣのデータ入力端子ＤＡＴＡＩ０は、ＦＦＡ１のデータ入力端子Ｄに接続されている。フリップフロップ回路ＦＦＡ４８及びフリップフロップ回路ＦＦＡ４９のデータ出力は、セレクタ回路３２に入力され、その出力端子Ｙ０は、ドライバＩＣのデータ出力端子ＤＡＴＡＯ０に接続されている。
同様に、フリップフロップ回路ＦＦＢ１〜ＦＦＢ４９、フリップフロップ回路ＦＦＣ１〜ＦＦＣ４９、及びフリップフロップ回路ＦＦＤ１〜ＦＦＤ４９もそれぞれカスケード接続されている。ドライバＩＣのデータ入力端子ＤＡＴＡＩ１、データ入力端子ＤＡＴＡＩ２、及びデータ入力端子ＤＡＴＡＩ３は、フリップフロップ回路ＦＦＢ１、フリップフロップ回路ＦＦＣ１、及びフリップフロップ回路ＦＦＤ１のデータ入力端子Ｄにそれぞれ接続されている。
フリップフロップ回路ＦＦＢ４８及びフリップフロップ回路ＦＦＢ４９、フリップフロップ回路ＦＦＣ４８及びフリップフロップ回路ＦＦＣ４９、並びにフリップフロップ回路ＦＦＤ４８及びフリップフロップ回路ＦＦＤ４９からの出力も、セレクタ回路３２に接続され、各々の出力は、ドライバＩＣのデータ出力端子ＤＡＴＡＯ１、データ出力端子ＤＡＴＡＯ２、及びデータ出力端子ＤＡＴＡＯ３にそれぞれ接続されている。

従って、フリップフロップ回路ＦＦＡ１〜ＦＦＡ４９、フリップフロップ回路ＦＦＢ１〜ＦＦＢ４９、フリップフロップ回路ＦＦＣ１〜ＦＦＣ４９、及びフリップフロップ回路ＦＦＤ１〜ＦＦＤ４９は、それぞれ４９段のシフトレジスタ回路を構成しており、セレクタ回路３２によりシフトレジスタのシフト段数を４８段と４９段とに切り替えることができる。
これにより、ドライバＩＣのデータ出力端子ＤＡＴＡＯ０〜ＤＡＴＡＯ３は、次段のドライバＩＣのデータ入力端子ＤＡＴＡＩ０〜ＤＡＴＡＩ３にそれぞれ接続されることになる。従って、符号ＩＣ１〜ＩＣ２６で示されるドライバＩＣの全てで構成されるシフトレジスタは、印刷制御部２から初段のドライバＩＣのＤＲＶブロック（ＬＥＤ駆動回路３１）に入力されるデータ信号ＨＤ−ＤＡＴＡをクロック信号に同期してシフトさせる４８×２６段又は４９×２６段のシフトレジスタ回路を構成している。

端子ＳＴＢに入力される負論理のストローブ信号ＨＤ−ＳＴＢ−Ｎは、インバータ回路３５を介して正論理化されて、ＳＴＢ−Ｐ信号に変換され、ＮＡＮＤ回路３７に入力される。
また、端子ＬＯＡＤより入力されるラッチ信号ＬＯＡＤ−ＰもまたＮＡＮＤ回路３７に入力され、ＤＲＶブロック（ＬＥＤ駆動回路３１）に対する駆動のオン、オフを制御する信号（ＤＲＶ−ＯＮ−Ｎ）に変換される。

図４は、図３に示されているメモリ回路３０としてのＭＥＭブロックの回路構成図である。
なお、実施の形態１の構成においては、ＬＥＤ光量補正のためのドット補正データは、４ビットであり、ＬＥＤ駆動電流をドット毎に１６段階に調整することで光量補正を行うものとしている。

図４には、隣接する２個（２ドット）のメモリセル回路４０、４１が示されている。それぞれを第１のメモリセル回路４０及び第２のメモリセル回路４１とする。
第１のメモリセル回路４０は、奇数番目のドット（例えばドットＮｏ．１）の補正データを格納する。第２のメモリセル回路４１は、偶数番目のドット（例えばドットＮｏ．２）の補正データを格納する。第１のメモリセル回路４０及び第２のメモリセル回路４１は、同様に構成されているため、以下では、第１のメモリセル回路４０について説明する。

第１のメモリセル回路４０は、バッファ回路４２と、補正メモリセルを構成するインバータ回路４３ａ〜４３ｈと、ＮＭＯＳトランジスタ４４ａ〜４４ｈとを備えている。
符号４５は、インバータ回路であって、その入力はバッファ回路４２の出力端子と接続されている。
また、第１のメモリセル回路４０は、補正データ入力端子Ｄと、メモリセル選択端子Ｗ０〜Ｗ３と、補正データ出力端子Ｑ０〜Ｑ３とを備えている。

図４に示されている第１のメモリセル回路４０のデータ入力端子Ｄは、図３に示されているフリップフロップ回路ＦＦＡ１〜ＦＦＡ４８、フリップフロップ回路ＦＦＢ１〜ＦＦＢ４８、フリップフロップ回路ＦＦＣ１〜ＦＦＣ４８、又は、フリップフロップ回路ＦＦＤ１〜ＦＦＤ４８等のデータ出力端子Ｑにそれぞれ接続されている。
また、メモリセル選択端子Ｗ０〜Ｗ３には、制御回路３３からの書き込み制御信号Ｗ０〜Ｗ３が、それぞれ入力される。
バッファ回路４２の入力端子は、補正データ入力端子Ｄとなっており、バッファ回路４２の出力端子は、ＮＭＯＳトランジスタ４４ａ、ＮＭＯＳトランジスタ４４ｃ、ＮＭＯＳトランジスタ４４ｅ及びＮＭＯＳトランジスタ４４ｇの第１端子に接続されている。

インバータ回路４３ａ及びインバータ回路４３ｂ、インバータ回路４３ｃ及びインバータ回路４３ｄ、インバータ回路４３ｅ及びインバータ回路４３ｆ、並びに、インバータ回路４３ｇ及びインバータ回路４３ｈは、それぞれ直列に接続され、それぞれがメモリセルを形成している。
ＮＭＯＳトランジスタ４４ａ及びＮＭＯＳトランジスタ４４ｂ、ＮＭＯＳトランジスタ４４ｃ及びＮＭＯＳトランジスタ４４ｄ、ＮＭＯＳトランジスタ４４ｅ及びＮＭＯＳトランジスタ４４ｆ、並びに、ＮＭＯＳトランジスタ４４ｇ及びＮＭＯＳトランジスタ４４ｈは、それぞれ直列に接続され、直列接続の一端は、バッファ回路４２の出力とそれぞれ接続されている。
また、インバータ回路４５の出力は、ＮＭＯＳトランジスタ４４ｂ、ＮＭＯＳトランジスタ４４ｄ、ＮＭＯＳトランジスタ４４ｆ及びＮＭＯＳトランジスタ４４ｈの第１端子に接続されている。

ＮＭＯＳトランジスタ４４ａ及びＮＭＯＳトランジスタ４４ｂのゲート端子は、端子Ｗ０に接続されている。ＮＭＯＳトランジスタ４４ｃ及びＮＭＯＳトランジスタ４４ｄのゲート端子は、端子Ｗ１に接続されている。ＮＭＯＳトランジスタ４４ｅ及びＮＭＯＳトランジスタ４４ｆのゲート端子は、端子Ｗ２に接続されている。ＮＭＯＳトランジスタ４４ｇ及びＮＭＯＳトランジスタ４４ｈのゲート端子は、端子Ｗ３に接続されている。
インバータ回路４３ａからの出力は、端子Ｑ０に接続される。インバータ回路４３ｃからの出力は、端子Ｑ１に接続される。インバータ回路４３ｅからの出力は、端子Ｑ２に接続される。インバータ回路４３ｇからの出力は端子Ｑ３に接続される。

図５は、図３に示されているＬＥＤ駆動回路３１としてのＤＲＶブロックの回路構成図である。
ＬＥＤ駆動回路３１は、ＰＭＯＳトランジスタ５０ａ〜５０ｆと、ＮＭＯＳトランジスタ５１と、ＮＡＮＤ回路５２ａ〜５２ｄと、ＮＯＲ回路５３とを備える。
また、ＬＥＤ駆動回路３１は、印刷データ入力端子Ｅ（負論理）と、ＬＥＤ駆動のオン、オフを指令する入力端子Ｓ（負論理）と、入力端子Ｖと、補正データ入力端子Ｑ０〜Ｑ３と、駆動電流出力端子ＤＯとを備える。

ＬＥＤ駆動回路３１の印刷データ入力端子Ｅには、図３におけるＬＴＡ１〜ＬＴＡ４８、ＬＴＢ１〜ＬＴＢ４８、ＬＴＣ１〜ＬＴＣ４８及びＬＴＤ１〜ＬＴＤ４８等のラッチ回路のＱＮ出力端子と接続される。
また、入力端子Ｑ３〜Ｑ０は、図４に示されているメモリ回路３０の補正データ出力端子Ｑ３〜Ｑ０に接続されている。端子Ｓには、図３に示されているＮＡＮＤ回路３７から出力されるＬＥＤ駆動のオン、オフ指令信号（ＤＲＶ-ＯＮ−Ｎ）が入力される。端子Ｖには、図３に示されている制御電圧発生回路３４からの制御電圧Ｖｃｏｎｔｒｏｌが入力される。

駆動電流出力端子ＤＯは、図示しないボンディングワイヤによりＬＥＤ素子のアノードと接続される。
ＮＯＲ回路５３の２個の入力端子は、それぞれ端子Ｓ及び端子Ｅに接続されている。ＮＡＮＤ回路５２ａ〜５２ｄの第１入力端子は、ＮＯＲ回路２０７の出力端子に接続されている。また、ＮＡＮＤ回路５２ａ〜５２ｄの第２入力端子は、それぞれメモリ回路３０の補正データ出力端子Ｑ３〜Ｑ０に接続されている。

ＰＭＯＳトランジスタ５０ａ〜５０ｄのゲート端子は、それぞれＮＡＮＤ回路５２ａ〜５２ｄの出力端子に接続されている。
また、ＰＭＯＳトランジスタ５０ａ〜５０ｅのソース端子は、電源ＶＤＤに接続され、ＰＭＯＳトランジスタ５０ａ〜５０ｅのドレーン端子は、駆動電流出力端子ＤＯに接続されている。
一方、ＮＡＮＤ回路５２ａ〜５２ｄ及びＮＯＲ回路５３の電源は、電源ＶＤＤと接続され、これら回路のグランドは、端子Ｖと接続され、Ｖｃｏｎｔｒｏｌなる電位に保たれる。
後述するように電源ＶＤＤの電位とＶｃｏｎｔｒｏｌ電位との電位差はＰＭＯＳトランジスタ５０ａ〜５０ｅがオンするときのゲート・ソース間電圧に略等しく、この電圧を変化させることでＰＭＯＳトランジスタ５０ａ〜５０ｅのドレーン電流を調整することが可能となる。
ここで、図３に示されている制御電圧発生回路３４は、図示しない基準電圧回路から基準電圧ＶＲＥＦを受けて、ＰＭＯＳトランジスタ５０ａ〜５０ｄ等のドレーン電流が所定値となるように制御電圧Ｖｃｏｎｔｒｏｌを制御するために設けられている。

印刷データがオンであり（このとき端子Ｅの入力レベルはＬｏｗ）、ＬＥＤの駆動オン、オフの指令信号ＳがＬｏｗとなって駆動オンを指令しているとき、ＮＯＲ回路５３の出力はＨｉｇｈとなる。このとき端子Ｑ３〜Ｑ０に入力されるデータに従い、ＮＡＮＤ回路５２ａ〜５２ｄの出力信号レベル、並びに、ＰＭＯＳトランジスタ５０ｆ及びＮＭＯＳトランジスタ５１で構成されるインバータ回路の出力は、ＶＤＤ電位又はＶｃｏｎｔｒｏｌ電位となる。

ＰＭＯＳトランジスタ５０ｅは、ＬＥＤに主たる駆動電流を供給する主駆動トランジスタであり、ＰＭＯＳトランジスタ５０ａ〜５０ｄは、ＬＥＤの駆動電流をドット毎に調整して光量補正するための補助駆動トランジスタである。
主駆動トランジスタであるＰＭＯＳトランジスタ５０ｅは、印刷データに従って駆動される。
補助駆動トランジスタであるＰＭＯＳトランジスタ５０ａ〜５０ｄは、ＮＯＲ回路５３の出力がＨｉｇｈレベルであるときに、メモリ回路３０（ＭＥＭブロック）の出力端子Ｑ３〜Ｑ０の出力に従って選択的に駆動される。
言い換えると、主駆動トランジスタ５０ｅと共に、補正データに従って補助駆動トランジスタ５０ａ〜５０ｄが選択的に駆動され、主駆動トランジスタ５０ｅのドレーン電流に、選択された補助駆動トランジスタ５０ａ〜５０ｄの各ドレーン電流が加算された駆動電流が、端子ＤＯからＬＥＤに供給される。

ＰＭＯＳトランジスタ５０ａ〜５０ｄが駆動されているとき、ＮＡＮＤ回路５２ａ〜５２ｄの出力は、Ｌｏｗレベル（すなわち、ほぼ制御電圧Ｖｃｏｎｔｒｏｌに等しいレベル）にあるので、ＰＭＯＳトランジスタ５０ａ〜５０ｄのゲート電位は、ほぼ制御電圧Ｖｃｏｎｔｒｏｌに等しくなる。このとき、ＰＭＯＳトランジスタ５０ｆは、オフ状態にあり、ＮＭＯＳトランジスタ５１は、オン状態にあって、ＰＭＯＳトランジスタ５０ｅのゲート電位もまたほぼ制御電圧Ｖｃｏｎｔｒｏｌに等しくなる。従って、ＰＭＯＳトランジスタ５０ａ〜５０ｅのドレーン電流値を、制御電圧Ｖｃｏｎｔｒｏｌにより一括して調整することができる。
このとき、ＮＡＮＤ回路５２ａ〜５２ｄは、電源電位ＶＤＤとグランド電位Ｖｃｏｎｔｒｏｌとを、それぞれ電源、グランド電位として動作していることになる。

図６は、図３に示されている制御回路３３としてのＣＴＲＬブロックの構成を示す回路図である。
制御回路３３は、フリップフロップ回路６０ａ〜６０ｄと、ＮＯＲ回路６１と、ＡＮＤ回路６２ａ〜６２ｄとを備える。

フリップフロップ回路６０ａ〜６０ｄの負論理リセット端子（Ｒ）は、ＬＯＡＤ端子と接続されて、ラッチ信号ＬＯＡＤ−Ｐが入力される。フリップフロップ回路６０ａ、６０ｂのクロック端子は、ＳＴＢ端子と接続されてＳＴＢ−Ｐ信号が入力される。フリップフロップ回路６０ａ、６０ｂのＱ出力端子は、ＮＯＲ回路６１の入力端子と接続され、ＮＯＲ回路６１の出力端子は、フリップフロップ回路６０ａのＤ入力端子と接続されている。フリップフロップ回路６０ｃ、６０ｄのクロック端子は、フリップフロップ回路６０ａのＱ出力端子に接続されている。フリップフロップ回路６０ｃのＤ端子は、フリップフロップ回路６０ｄのＱ出力端子と接続されている。フリップフロップ回路６０ｄのＤ入力端子は、フリップフロップ回路６０ｃのＱＮ出力端子と接続されている。

ＡＮＤ回路６２ｄの第１入力は、フリップフロップ回路６０ｄのＱ端子と、その第２入力は、フリップフロップ回路６０ｃのＱＮ端子と接続されている。ＡＮＤ回路６２ｃの第１入力は、フリップフロップ回路６０ｄのＱ端子と、その第２入力は、フリップフロップ回路６０ｃのＱ端子と接続されている。ＡＮＤ回路６２ｂの第１入力は、フリップフロップ回路６０ｄのＱＮ端子と、その第２入力は、フリップフロップ回路６０ｃのＱ端子と接続されている。ＡＮＤ回路６２ａの第１入力は、フリップフロップ回路６０ｄのＱＮ端子と、その第２入力は、フリップフロップ回路６０ｃのＱＮ端子と接続されている。ＡＮＤ回路６２ａ〜６２ｄの第３入力は、フリップフロップ回路６０ｂのＱ出力端子と接続されている。ＡＮＤ回路６２ａ〜６２ｄの出力端子は、Ｗ０〜Ｗ３端子とそれぞれ接続され、図３に示されているメモリ回路３０への書き込み指令信号となる。

図７は、図３に示されている制御電圧発生回路３４としてのＡＤＪブロックの構成を示す回路図である。制御電圧発生回路３４は、ドライバＩＣチップ毎に１回路ずつ設けられている。
制御電圧発生回路３４は、演算増幅器７０と、ＰＭＯＳトランジスタ７１と、抵抗切り替え回路（ＲＤＥＣ）７２とを備える。

ＰＭＯＳトランジスタ７１のソースは、電源ＶＤＤに接続され、そのゲート端子は、演算増幅器７０の出力端子に接続されると共に端子Ｖに接続される。ＰＭＯＳトランジスタ７１は、図５に示されているＰＭＯＳトランジスタ５０ａ〜５０ｅとは、ゲート長が相等しく構成されている。

一方、演算増幅器７０の反転入力端子は、ＶＲＥＦ端子に接続されて、基準電圧Ｖｒｅｆが印加される。演算増幅器７０の非反転入力端子は、ＰＭＯＳトランジスタ７１のドレーン端子と接続されるとともに、抵抗切り替え回路７２の端子Ｒと接続されている。
演算増幅器７０の出力端子は、ＰＭＯＳトランジスタ７１のゲート端子と接続されるとともに、端子Ｖに接続される。演算増幅器７０は、ＬＥＤ駆動回路３１（図５）の回路に接続され、前述した制御電圧Ｖｃｏｎｔｒｏｌを出力する。

抵抗切り替え回路７２の入力端子Ｓ３〜Ｓ０は、図３に示されているメモリ回路３０の出力端子Ｑ３〜Ｑ０とそれぞれ接続されている。抵抗切り替え回路７２は、４本の入力端子Ｓ３〜Ｓ０に入力される論理信号レベルの１６通りの組み合わせに応じて、その内部の抵抗を１６段階に切り替えて、端子Ｒとグランド間の抵抗値を１６段階に調整することができる。

図７では、演算増幅器７０、ＰＭＯＳトランジスタ７１及び抵抗切り替え回路７２で構成される回路でフィードバック制御回路が構成されており、演算増幅器７０の非反転入力端子の電位は、基準電圧Ｖｒｅｆとほぼ等しくなるように制御される。このため、図７に示されているＰＭＯＳトランジスタ７１のドレーン電流Ｉｒｅｆは、抵抗切り替え回路７２の抵抗値（例えばＲ０〜Ｒ１５と記載する）と、演算増幅器７０に入力される基準電圧Ｖｒｅｆとから決定される。

さらに具体的に説明すれば、入力端子Ｓ３〜Ｓ０の論理値が「１１１１」となって、補正状態が最大と指令されているとき、抵抗切り替え回路７２の端子Ｒとグランド間の抵抗の値をＲ１５とすると、ＰＭＯＳトランジスタ７１のドレーン電流Ｉｒｅｆは、下記の（１）式で示される値になる。
Ｉｒｅｆ＝ＶＲＥＦ／Ｒ１５ （１）

一方、入力端子Ｓ３〜Ｓ０の論理値が「０１１１」となって、補正状態の中心が指令されているとき、抵抗切り替え回路７２の端子Ｒとグランド間の抵抗の値をＲ７とすると、ＰＭＯＳトランジスタ７１のドレーン電流Ｉｒｅｆは、下記の（２）式で示される値になる。
Ｉｒｅｆ＝ＶＲＥＦ／Ｒ７ （２）
となる。

さらに、入力端子Ｓ３〜Ｓ０の論理値が「００００」となって、補正状態の最小が指令されているとき、抵抗切り替え回路７２の端子Ｒとグランド間の抵抗をＲ０とすると、ＰＭＯＳトランジスタ７１のドレーン電流Ｉｒｅｆは、下記の（３）式で示される値になる。
Ｉｒｅｆ＝ＶＲＥＦ／Ｒ０ （３）

前述したように、図５に示されているＰＭＯＳトランジスタ５０ａ〜５０ｅと、ＰＭＯＳトランジスタ７１とはゲート長が相等しく構成され、これらのトランジスタは、飽和領域で動作するように制御されているので、各トランジスタは、カレントミラーの関係となる。このため、ＰＭＯＳトランジスタ５０ａ〜５０ｅがオンとなるとき、ドレーン電流Ｉｒｅｆに比例するドレーン電流が生じる。この結果、入力端子Ｓ３〜Ｓ０に与えられる論理値状態により、ドレーン電流Ｉｒｅｆを１６段階に調整することができる、図５のＰＭＯＳトランジスタ５０ａ〜５０ｅのドレーン電流もまた１６段階に調整可能とすることができる。

図３に示されているプルアップ回路１００の説明を行う前に、従来の技術におけるプルアップ回路について説明する。
従来から、画像形成装置の露光部に使用されるＬＥＤの発光を制御するためのドライバＩＣのストローブ端子には、その内部にプルアップ抵抗が備えられている。プルアップ抵抗が備えられている理由は、下記の通りである。
ドライバＩＣとそれを搭載するプリント基板との間は、通常、ボンディングワイヤで接続されている。組立製造に起因する原因により、ボンディングワイヤの接続に異常をきたし、オープン状態となると、ＬＥＤの制御が不能となって、常時点灯や、甚だしい場合には、異常発熱又は焼損といった重大事故を起こすおそれがある。そのような事態を防止するため、ドライバＩＣのストローブ端子の内部にプルアップ抵抗を備え、ボンディングワイヤの接続に異常をきたしたとしても、ＬＥＤ消灯状態で故障するようなフェイルセーフ設計がなされている。

ここで、ドライバＩＣの電源電圧はＬＥＤの順電圧に応じて定まり、典型例では５Ｖが用いられる。
このため、ドライバＩＣのストローブ端子の開放電圧は、プルアップ抵抗の働きにより略５Ｖとなる一方、ＬＥＤヘッドの制御を行う印刷制御部２においては、それに用いるＡＳＩＣ ＬＳＩの電源電圧が３．３Ｖであるのに対応して、そのＨｉｇｈレベル信号も略３．３Ｖとならざるを得ない。
従って、ドライバＩＣのプルアップ抵抗の５Ｖ電源の側から、印刷制御部２のＡＳＩＣ ＬＳＩの３．３Ｖ電源に向かって逆流電流を生じて、ＡＳＩＣ ＬＳＩのラッチアップ破壊を生じる恐れがある。
特に、ＬＥＤヘッドにおいては多数のドライバＩＣが搭載されており、ＡＳＩＣ ＬＳＩの端子には多数のドライバＩＣのストローブ端子が並列に接続されている。このため、前記の逆流電流の総計値も大きな値となってしまい、破損懸念が大きくなる。

図８（Ａ）及び（Ｂ）は、従来の第１例のプルアップ回路を説明するための概略図である。
図８（Ａ）は、従来のプルアップ回路の第１例の構成を示す概略図である。
第１例のプルアップ回路９００は、抵抗９０１を備えており、電源ＶＤＤは、抵抗９０１を介して、端子Ｘに接続される。
図８（Ｂ）は、プルアップ回路９００の特性を示すグラフである。
グラフの横軸は、端子Ｘの電位Ｖｉ［Ｖ］、縦軸は、端子Ｘから流出する電流Ｉｉ［Ａ］を示し、その値が負値となっているのは、電流の方向が流れ出しであることを示している。

グラフの特性線Ａにおいて、点Ｂは、端子Ｘの電位が５Ｖの場合であり、このときの端子Ｘの電流はゼロである。
端子Ｘの電位が降下するに従いＩｉ電流（絶対値）が増加し、点Ｄに示すように電位０Ｖとなると図中に示す典型例のように−５０μＡの電流値となる。
典型例では点Ｂにおける電位は５Ｖであり、図８（Ａ）のプルアップ回路９００においてはその開放電圧は５Ｖとなる。
また、図８（Ｂ）に示されているグラフの特性線Ａは直線状であり、その傾きから、抵抗値は、Ｒ＝５Ｖ／５０μＡ＝１００ＫΩである。

図９（Ａ）及び（Ｂ）は、従来の第２例のプルアップ回路を説明するための概略図である。
図９（Ａ）は、従来のプルアップ回路の第２例の構成を示す概略図である。
第２例のプルアップ回路９１０は、ＰＭＯＳトランジスタ９１１を備えている。ＰＭＯＳトランジスタ９１１のソース端子は、電源ＶＤＤに接続され、そのゲート端子は、グランドに接続され、そのドレーン端子は、端子Ｘに接続されている。
図９（Ｂ）は、プルアップ回路９１０の特性を示すグラフである。
グラフの横軸は、端子Ｘの電位Ｖｉ［Ｖ］、縦軸は、端子Ｘから流出する電流Ｉｉ［Ａ］を示し、その値が負値となっているのは、電流の方向が流れ出しであることを示している。

グラフの特性線Ａにおいて、点Ｂは、端子Ｘの電位が５Ｖの場合であり、このときの端子Ｘの電流はゼロである。
端子Ｘの電位が降下するに従いＩｉ電流（絶対値）が増加し、点Ｄに示すように電位０Ｖとなると図中に示す典型例のように−５０μＡの電流値となる。
図９（Ｂ）に示されているように、第２例のプルアップ回路９１０の特性線Ａは、図８（Ｂ）に示されている特性線Ａとは異なり、直線状ではなく、単純に抵抗値を規定することは出来ない。しかしながら、図９（Ｂ）に示されている第２例では、点Ｄにおけるグランド短絡電流は、図８（Ｂ）と同様に−５０μＡであり、点Ｂにおける電位は５Ｖであり、その開放電圧は５Ｖとなる。

図１０は、従来構成のドライバＩＣを用いたＬＥＤヘッド９２０と印刷制御部９５０の第１の課題を説明するための概略図である。
ＬＥＤヘッド９２０は、ドライバＩＣ９２１〜９４６を備えている。
ドライバＩＣ９２１〜９４６の各々は、プルアップ回路９００を備えている。プルアップ回路９００は、ドライバＩＣのＳＴＢ端子にそれぞれ接続されている。
符号９４７は、インバータ回路を示しており、図示を省略したドライバＩＣの内部回路に接続されている。

符号９５１は、印刷制御部９５０内に備えられたＡＳＩＣ ＬＳＩの信号出力部の要部を示す。符号９５２は、ＰＭＯＳトランジスタを示す。符号９５３は、ＮＭＯＳトランジスタを示す。符号９５４は、ＰＭＯＳトランジスタ９５２に付随して生じる寄生ダイオードを示す。符号９５５は、ＮＭＯＳトランジスタ９５３に付随して生じる寄生ダイオードを示す。

ＰＭＯＳトランジスタ９５２のソース端子は、電源ＶＤＤ３に接続され、典型例ではその電位は３．３Ｖである。ＰＭＯＳトランジスタ９５２のドレーン端子は、ＮＭＯＳトランジスタ９５３のドレーン端子と接続され、ＮＭＯＳトランジスタ９５３のソース端子は、グランドと接続されている。
ＰＭＯＳトランジスタ９５２及びＮＭＯＳトランジスタ９５３のゲート端子は、図示しない制御回路により発生される内部信号と接続されている。
そして、ＰＭＯＳトランジスタ９５２及びＮＭＯＳトランジスタ９５３で、ＣＭＯＳインバータ回路が構成されている。
寄生ダイオード９５４のカソードは、電源ＶＤＤ３と接続され、そのアノード端子はＳＴＢ端子と接続される。
同様に、寄生ダイオード９５５のアノードは、グランドと接続され、カソード端子はＳＴＢ端子と接続される。

図８を用いて説明したように、ドライバＩＣのＳＴＢ端子における開放電圧はＶＤＤ電位（５Ｖ）である。このとき、電源ＶＤＤ３の電位は、３．３Ｖに設定され、寄生ダイオード９５４の順電圧の典型例は略０．６Ｖである。このため、ドライバＩＣ９２１のＳＴＢ端子から流出して、寄生ダイオード９５４を通って電源ＶＤＤ３に至る経路で電流が生じることになる。このときの電流は、電流Ｉ１として図１０に示されている。
同様にドライバＩＣ９２２〜９４６においても、同様に電流Ｉ２〜Ｉ２６が生じる。
ドライバＩＣ９２１〜９４６は、同様の回路構成となっているため、電流Ｉ１〜Ｉ２６の電流値はそれぞれ等しくなる。このため、電流Ｉ１〜Ｉ２６の各々の電流値をＩ０とすると、寄生ダイオード９５４に順方向に流れる電流は２６×Ｉ０となり、無視できない値となる。

公知のように、ＣＭＯＳインバータのラッチアップ破損は、その寄生ダイオード９５４、９５５に順方向に電流が流れることで発生する。前記したように、図１０に示されている構成においては、寄生ダイオード９５４に順電流が生じ、ＰＭＯＳトランジスタ９５２及びＮＭＯＳトランジスタ９５３で構成されるＣＭＯＳインバータ回路には、ラッチアップトリガ電流が生じることになり、破損懸念が生じる。

このような破損懸念をなくすために、ＡＳＩＣ ＬＳＩのストローブ信号出力と、ＬＥＤヘッドのストローブ信号入力との間に、３．３Ｖ信号と５Ｖ信号をレベル変換するためのバッファ素子を外付けすることが行われている。

図１１（Ａ）〜（Ｃ）は、従来構成のドライバＩＣを用いたＬＥＤヘッド９２０と印刷制御部９５０の第２の課題を説明するための概略図である。
図１１（Ａ）に示されている符号９６０は、バッファ回路である。バッファ回路９６０は、例えば、テキサスインスツルメンツ社製の型番ＳＮ７４ＨＣＴ１２５等を用いることができる。
印刷制御部９５０のＡＳＩＣ ＬＳＩの電源は、符号ＶＤＤ３で示されており、その電圧は、３．３Ｖであり、グランド電位は０Ｖである。
印刷制御部９５０のＡＳＩＣ ＬＳＩのＳＴＢ端子出力からは、ＳＴＢ−Ｎ信号が出力される。このＳＴＢ−Ｎ信号は、バッファ回路９６０の入力端子Ｉに入力される。バッファ回路９６０の電源端子は、５Ｖに接続され、図示しないグランド端子は、０Ｖに接続される。バッファ回路９６０の端子Ｃは、出力イネーブル制御端子であり、グランドと接続されている。

バッファ回路９６０の出力端子Ｏは、ＬＥＤヘッド９２０のストローブ端子ＳＴＢに接続されている。バッファ回路９６０から出力される信号の波形が、ＨＤ−ＳＴＢ−Ｎとして図１１（Ｃ）に示されている。

なお、ＬＥＤヘッド９２０は、ＬＥＤ素子を駆動する駆動回路を備え、駆動回路の電源電圧は、ＬＥＤ素子の順電圧よりも大きな値とする必要がある。このため、駆動回路の電源電圧は、ＡＳＩＣ ＬＳＩの３．３Ｖよりも大きな５Ｖが選ばれる。

図１１（Ｂ）及び（Ｃ）は、図１１（Ａ）に示されている従来構成における信号波形を示す概略図である。
図１１（Ｂ）に示されているように、ＡＳＩＣ ＬＳＩからの出力信号ＳＴＢ−Ｎは、そのＨｉｇｈレベルが略３．３Ｖ、そのＬｏｗレベルが略０Ｖである。
図１１（Ｃ）に示されているように、バッファ回路９６０の出力信号ＨＤ−ＳＴＢ−Ｎは、そのＨｉｇｈレベルが略５Ｖ、そのＬｏｗレベルが略０Ｖである。
この結果、図１１（Ａ）に示されている構成においては、図１０において説明したようなラッチアップトリガ電流が生じないため、破損懸念は解消している。しかしながら、図１１（Ａ）に示されているように、バッファ回路９６０を外付けする必要があるため、部品点数が増加して、製造コストがアップする。また、バッファ回路９６０が新たに搭載されるため、プリント基板上の占有面積が増加して、回路の小型化に大きな制約を生ずる。

図１２は、実施の形態１におけるプルアップ回路１００の構成を示す回路図である。
プルアップ回路１００は、ＰＭＯＳトランジスタ１０１と、スイッチング部としてのＰＭＯＳトランジスタ１０２とを備える。
ＰＭＯＳトランジスタ１０１のソース端子は、電源ＶＤＤに接続されている。電源ＶＤＤは、例えば、５Ｖである。ＰＭＯＳトランジスタ１０１のゲート端子は、グランドに接続され、そのドレーン端子は、ＰＭＯＳトランジスタ１０２のソース端子に接続されている。
ＰＭＯＳトランジスタ１０２のゲート端子は、自身のドレーン端子に接続されるとともに、端子Ｘに接続されている。端子Ｘは、ドライバＩＣのＳＴＢ端子に接続されている。

図１３は、ＬＥＤヘッド１４の構成を概略的に示す断面図である。
ＬＥＤヘッド１４は、ベース部材９０と、ベース部材９０にて固定されたプリント配線板９１と、柱状の光学素子を多数配列することで構成されているロッドレンズアレイ９２と、ロッドレンズアレイ９２を保持するホルダ９３と、ベース部材９０、プリント配線板９１及びホルダ９３を固定するクランプ部材９４、９５とを備える。
なお、符号９６は、前述した駆動回路等が集積されたＩＣチップを示す。
符号９７は、ＩＣチップ９６と対向して配置されたＬＥＤアレイを示す。図１３では、ＩＣチップ９６と、ＬＥＤアレイ９７とを接続するボンディングワイヤ等は省略されている。

（動作の説明）
図１４（Ａ）〜（Ｌ）は、電子写真プリンタの電源投入後に、ＬＥＤヘッド１４に対して行われる補正データの転送処理と、その後に行われる印刷データの転送処理を示すタイムチャートである。
図１４（Ａ）のＡ部に示されているように、補正データの転送開始に先立ち、データ転送が補正データであることを示すため、ＬＥＤヘッド１４に入力されるＨＤ−ＬＯＡＤ信号はＨｉｇｈにされる。
図１４（Ｂ）に示されているように、ＬＥＤヘッド１４には、１ドット当たりｂｉｔ３〜ｂｉｔ０の４ビットからなる補正データのうち、ｂｉｔ３のものを示すＨＤ−ＤＡＴＡ３〜０信号が、図１４（Ｃ）に示されているクロックＨＤ−ＣＬＫに同期させて入力される。これらの信号は、図３に示されているフリップフロップ回路（ＦＦＡ１〜ＦＦＤ４８）で構成されるシフトレジスタにシフト入力させる。
シフト入力が完了すると、図１４（Ｄ）のＢ部に示されているように、ＬＥＤヘッド１４には、ＨＤ−ＳＴＢ−Ｎ信号が３パルス入力され、図６に示されている回路の動作が行われる。

図１４（Ｅ）又は（Ｆ）に示されている符号Ｑ１及び符号Ｑ２は、それぞれ図６に示されているフリップフロップ回路６０ａ及びフリップフロップ回路６０ｂのＱ出力信号を示す。また、図１４（Ｇ）に示されている符号Ｑ３は、フリップフロップ回路６０ｄのＱ出力信号を示し、符号Ｑ４は、フリップフロップ回路６０ｃのＱ出力信号を示す。
図１４（Ｉ）〜（Ｌ）の符号Ｗ３〜Ｗ０で示される各信号は、ＡＮＤ回路６２ａ〜６２ｄの各出力信号である。

図１４（Ｄ）に示されているＢ部において、ＨＤ−ＳＴＢ−Ｎ信号の１パルス目が入力されると、図１４（Ｅ）のＦ部で示されているようにＱ１信号が発生し、ＨＤ−ＳＴＢ−Ｎ信号の２パルス目で、図１４（Ｆ）のＧ部に示すようにＱ２信号が発生する。
また、Ｑ１信号が立ち上がると、図１４（Ｇ）に示されているＱ３信号は、状態反転し、例えば、Ｏ部のようにＱ３信号は、Ｈｉｇｈレベルに遷移している。
また、図１４（Ａ）のＡ部にて示したように、ＨＤ−ＬＯＡＤ信号がＬｏｗレベルの場合には、図６に示されているフリップフロップ回路６０ａ〜６０ｄのリセット端子（Ｒ）はアクティブであり、各フリップフロップ回路６０ａ〜６０ｄのＱ出力はＬｏｗレベルとなっている。

図１４（Ｉ）〜（Ｌ）に示されているように、Ｗ３〜Ｗ０信号はＱ２信号に引き続いて発生するが、図１４（Ｉ）に示されているＳ部のように、Ｗ３信号が出力され、ついでＷ２信号、Ｗ１信号及びＷ０信号の各信号がそれぞれ順に発生する。
信号Ｗ３〜Ｗ０の各パルス信号が発生するごとに、図４に示されているメモリ回路３０としてのＭＥＭブロックにデータの書き込みが行われ、信号Ｗ３〜Ｗ０のパルス信号によりメモリ素子へのデータ書き込みが行われる。

上述した過程をへて、補正データのｂｉｔ３〜ｂｉｔ０の全てのデータ書き込みが完了すると、図１４（Ａ）に示されているＷ部のように、ＨＤ−ＬＯＡＤ信号がＬｏｗとなり、印刷データの転送が可能な状態に遷移する。
ＨＤ−ＬＯＡＤ信号がＬｏｗレベルになると、図６に示されているフリップフロップ回路６０ａ〜６０ｄは、リセットされ、そのＱ出力は再びＬｏｗレベルになる。
また、図１４（Ｂ）に示されているＸ部で印刷データが転送され、図１４（Ａ）に示されているＹ部のＨＤ−ＬＯＡＤ信号のパルスにより、シフトレジスタ（ＦＦＡ１〜ＦＦＤ１、・・・、ＦＦＡ４８〜ＦＦＤ４８）にシフト入力されたデータがラッチ素子（ＬＴＡ１〜ＬＴＤ１、・・・、ＬＴＡ４８〜ＬＴＤ４８）にラッチされる。
さらに、図１４（Ｄ）に示されているＺ部のように、ＨＤ−ＳＴＢ−Ｎ信号がＬｏｗに遷移して、ＬＥＤ素子の発光駆動が行われ、該信号のＬｏｗレベルとなっている期間にＬＥＤは点灯状態となり、ＨＤ−ＳＴＢ−Ｎ信号がＨｉｇｈレベルに戻ると消灯される。

図１５（Ａ）及び（Ｂ）は、実施の形態１におけるプルアップ回路１００の動作を説明するための概略図である。
図１５（Ａ）に示されているように、ＰＭＯＳトランジスタ１０１のソース端子は、電源ＶＤＤに接続されている。電源ＶＤＤは、典型例では、５Ｖの電位である。また、ＰＭＯＳトランジスタ１０１のゲート端子は、グランドに接続されており、そのゲート・ソース間電圧Ｖｇｓ１は５Ｖになる。この結果、ＰＭＯＳトランジスタ１０１は、オン状態となり、図中Ｅ点の電位は、電源ＶＤＤの電位と略等しい５Ｖとなる。
また、ＰＭＯＳトランジスタ１０２のゲート端子は、自身のドレーン端子と接続されている。ＰＭＯＳトランジスタ１０２のゲート端子及びドレーン端子は、端子Ｘに接続されている。ＰＭＯＳトランジスタ１０２のゲート・ソース間電圧Ｖｇｓ２が閾値電圧Ｖｔ以上となるとＰＭＯＳトランジスタ１０２はオン状態となり、そのドレーン端子に電流を流し出すことができる。

図１５（Ｂ）は、プルアップ回路１００の特性を示すグラフである。
グラフの横軸は、端子Ｘの電位Ｖｉ［Ｖ］、縦軸は、端子Ｘから流出する電流Ｉｉ［Ａ］を示し、その値が負値をとるのは電流の方向が流れ出しであることを示している。
グラフの特性線Ａにおいて、点Ｂは端子Ｘの電位が５Ｖの場合であり、このときの端子Ｘの電流はゼロである。
点Ｃは、端子Ｘの電位が５Ｖから閾値電圧Ｖｔの分だけ降下したポイントを示す。点Ｃにおける電流も略ゼロとなる。
端子Ｘの電位が更に降下するに従いＩｉ電流（絶対値）が増加し、点Ｄに示すように電位０Ｖとなると図中に示す典型例のように２５μＡの電流値となる。
典型例では、閾値電圧Ｖｔは略１．５Ｖであるため、点ＣにおけるＶｉ電圧は、点Ｂでの電圧５Ｖから１．５Ｖを減じた３．５Ｖとなる。
即ち、ＰＭＯＳトランジスタ１０２は、電源ＶＤＤと端子Ｘとの電位差が閾値電圧Ｖｔよりも大きくなった場合に、オン状態となるスイッチング部として機能する。

この閾値電圧Ｖｔは、例えば、点Ｃにおける電位が電源ＶＤＤの５Ｖよりも低く、印刷制御部２のＡＳＩＣ ＬＳＩの電源の電位である３．３Ｖ以上となるように、下記の（４）式を満たすことが望ましい。
０Ｖ＜Ｖｔ≦１．７Ｖ （４）

図１６は、実施の形態１におけるドライバＩＣを用いたＬＥＤヘッド１４と印刷制御部２の動作を説明するための概略図である。
符号８０は、印刷制御部２内に備えられたＡＳＩＣ ＬＳＩの信号出力部の要部を示す。
符号８１は、ＰＭＯＳトランジスタを示す。符号８２は、ＮＭＯＳトランジスタを示す。符号８３は、ＰＭＯＳトランジスタ８１に付随して生じる寄生ダイオードを示す。符号８４は、ＮＭＯＳトランジスタ８２に付随して生じる寄生ダイオードを示す。
ＰＭＯＳトランジスタ８１のソース端子は、電源ＶＤＤ３に接続されている。電源ＶＤＤ３の典型例では、その電位は３．３Ｖである。
ＰＭＯＳトランジスタ８１のドレーン端子は、ＮＭＯＳトランジスタ８２のドレーン端子と接続されている。ＮＭＯＳトランジスタ８２のソース端子は、グランドと接続されている。ＰＭＯＳトランジスタ８１及びＮＭＯＳトランジスタ８２のゲート端子は、接続されており、図示しない制御回路により発生される内部信号が入力される。
なお、ＰＭＯＳトランジスタ８１及びＮＭＯＳトランジスタ８２で、ＣＭＯＳインバータ回路が構成されている。
寄生ダイオード８３のカソード端子は、電源ＶＤＤ３と接続され、そのアノード端子は、ドライバＩＣのＳＴＢ端子に接続されている。
寄生ダイオード８４のアノード端子は、グランドと接続され、そのカソード端子は、ドライバＩＣのＳＴＢ端子に接続されている。

ＬＥＤヘッド１４は、その内部にドライバＩＣ（ＩＣ１〜ＩＣ２６）を備えている。
符号１００は、プルアップ回路であって、ドライバＩＣのＳＴＢ端子にそれぞれ備えられている。
符号３５は、インバータ回路であり、図示を省略したドライバＩＣの内部回路に接続されている。

図１５（Ｂ）を用いて説明したように、ドライバＩＣのＳＴＢ端子の電位が５Ｖ（ＶＤＤ電位）から略３．５Ｖ（ＶＤＤ電位−Ｖｔ電位）の範囲では、ＳＴＢ端子を介してプルアップ回路１００から流出する電流は無視できるほど小さい。
このとき、電源ＶＤＤ３の電位は３．３Ｖに設定され、寄生ダイオード８３の順電圧の典型例は略０．６Ｖである。このような状態で、ドライバＩＣのＳＴＢ端子から流出して、寄生ダイオード８３を通って電源ＶＤＤ３に至る経路で電流を生じさせるためには、ＶＤＤ３の電位３．３Ｖに、寄生ダイオード８３の順電圧０．６Ｖを加えた３．９Ｖ以上の電位をＨＤ−ＳＴＢ−Ｎ信号に印加する必要がある。
ところが、プルアップ回路１００の開放電圧は、略３．５Ｖにとどまるため、寄生ダイオード８３には順電流が生じない。
公知のように、ＣＭＯＳインバータのラッチアップ破損は、その寄生ダイオード８３、８４に順方向に電流を流すことで発生する。図１６に示されている構成においては、寄生ダイオード８３には順電流を生じないので、ＰＭＯＳトランジスタ８１及びＮＭＯＳトランジスタ８２からなるＣＭＯＳインバータ回路にはラッチアップは、生じない。

以上のように、実施の形態１に係るプルアップ回路１００によれば、印刷制御部２の電源電圧が３．３Ｖとなる場合であっても、その内部に設けられたＡＳＩＣ ＬＳＩにラッチアップ破損を生じるおそれはなくなり、信頼性に優れた装置を実現することができる。

図１７は、実施の形態１におけるプルアップ回路１００の第１の変形例を示す回路図である。
第１の変形例に係るプルアップ回路１００＃１は、ＰＭＯＳトランジスタ１０１＃１と、スイッチング部としてのＰＭＯＳトランジスタ１０２＃１とを備える。第１の変形例に係るプルアップ回路１００＃１は、実施の形態１に係るプルアップ回路１００のＰＭＯＳトランジスタ１０１及びＰＭＯＳトランジスタ１０２の位置が逆の構成になっている。
ＰＭＯＳトランジスタ１０２＃１のソース端子は、電源ＶＤＤに接続され、そのゲート端子は、自身のドレーン端子に接続されている。
ＰＭＯＳトランジスタ１０１＃１のゲート端子はグランドに接続され、そのソース端子はＰＭＯＳトランジスタ１０２＃１のドレーン端子に接続されている。ＰＭＯＳトランジスタ１０１＃１のドレーン端子は端子Ｘと接続されている。

図１８は、実施の形態１におけるプルアップ回路１００の第２の変形例を示す回路図である。
第２の変形例に係るプルアップ回路１００＃２は、スイッチング部としてのＰＭＯＳトランジスタ１０２＃２を備える。第２の変形例に係るプルアップ回路１００＃２は、実施の形態１に係るプルアップ回路１００からＰＭＯＳトランジスタ１０１を取り除いた構成を有する。
ＰＭＯＳトランジスタ１０２＃２のソース端子は電源ＶＤＤに接続され、そのゲート端子は自身のドレーン端子に接続されているとともに、端子Ｘと接続されている。

以上に記載した実施の形態１では、プルアップ抵抗として、ＰＭＯＳトランジスタ１０１のオン抵抗が用いられているが、このような例に限定されず、例えば、不純物拡散又はポリシリコン材料からなる抵抗が用いられてもよい。

実施の形態２．
（構成の説明）
次に、実施の形態２について説明する。
図３に示されているように、実施の形態２は、実施の形態１におけるプルアップ回路１００の代わりに、プルアップ回路２００を備えている。その他の構成については、実施の形態２は、実施の形態１と同様である。

図１９は、実施の形態２におけるプルアップ回路２００の構成を示す回路図である。
プルアップ回路２００は、ＰＭＯＳトランジスタ１０１と、スイッチング部としてのＮＭＯＳトランジスタ２０２とを備える。ＰＭＯＳトランジスタ１０１については、実施の形態１におけるプルアップ回路１００のＰＭＯＳトランジスタ１０１と同様である。
ＰＭＯＳトランジスタ１０１のソース端子は、電源ＶＤＤに接続されている。電源ＶＤＤは、例えば、５Ｖである。ＰＭＯＳトランジスタ１０１のゲート端子は、グランドに接続され、そのドレーン端子は、ＮＭＯＳトランジスタ２０２のドレーン端子に接続されている。
ＮＭＯＳトランジスタ２０２のゲート端子は、自身のドレーン端子に接続されるとともに、ＰＭＯＳトランジスタ１０１のドレーン端子に接続されている。ＮＭＯＳトランジスタ２０２のソース端子は、端子Ｘに接続され、ドライバＩＣのＳＴＢ端子に接続されている。

（動作の説明）
図２０（Ａ）及び（Ｂ）は、実施の形態２におけるプルアップ回路２００の動作を説明するための概略図である。
図２０（Ａ）に示されているように、ＰＭＯＳトランジスタ１０１のソース端子は、電源ＶＤＤに接続されている。電源ＶＤＤは、典型例では、５Ｖの電位である。また、ＰＭＯＳトランジスタ１０１のゲート端子は、グランドに接続されており、そのゲート・ソース間電圧Ｖｇｓ１は５Ｖになる。この結果、ＰＭＯＳトランジスタ１０１は、オン状態となり、図中Ｅ点の電位は、ＶＤＤ電位と略等しい５Ｖとなる。
また、ＮＭＯＳトランジスタ２０２のゲート端子は、自身のドレーン端子と接続されている。ＮＭＯＳトランジスタ２０２のゲート・ソース間電圧Ｖｇｓ２が閾値電圧Ｖｔ以上となると、ＮＭＯＳトランジスタ２０２はオン状態となり、そのソース端子に電流を流し出すことができる。

図２０（Ｂ）は、実施の形態２におけるプルアップ回路２００の特性を示すグラフである。
グラフ横軸は、端子Ｘの電位Ｖｉ［Ｖ］、縦軸は、端子Ｘから流出する電流Ｉｉ［Ａ］を示し、その値が負値をとるのは電流の方向が流れ出しであることを示している。
グラフの特性線Ａにおいて、点Ｂは端子Ｘの電位が５Ｖの場合であり、このときの端子Ｘの電流はゼロである。
点Ｃは、端子Ｘの電位が５Ｖから閾値電圧Ｖｔの分だけ降下したポイントを示す。点Ｃにおける電流も略ゼロとなる。
端子Ｘの電位が更に降下するに従いＩｉ電流（絶対値）が増加し、点Ｄに示すように電位０Ｖとなると図中に示す典型例のように−２５μＡの電流値となる。
典型例では、閾値電圧Ｖｔは略１．５Ｖであるため、点ＣにおけるＶｉ電圧は、点Ｂでの電圧５Ｖから１．５Ｖを減じた３．５Ｖとなる。
この閾値電圧Ｖｔについても、実施の形態１同様であることが望ましい。

以上のように、実施の形態２に係るプルアップ回路２００によれば、印刷制御部２の電源電圧が３．３Ｖとなる場合であっても、その内部に設けられたＡＳＩＣ ＬＳＩにラッチアップ破損を生じる恐れはなくなり、信頼性に優れた装置を実現することができる。

図２１は、実施の形態２におけるプルアップ回路２００の第１の変形例を示す回路図である。
第１の変形例に係るプルアップ回路２００＃１は、ＰＭＯＳトランジスタ１０１＃１と、スイッチング部としてのＮＭＯＳトランジスタ２０２＃１とを備える。第１の変形例に係るプルアップ回路２００＃１は、実施の形態２に係るプルアップ回路２００のＰＭＯＳトランジスタ１０１及びＮＭＯＳトランジスタ２０２の位置が逆の構成となっている。
ＮＭＯＳトランジスタ２０２＃１のドレーン端子は、電源ＶＤＤに接続され、そのゲート端子は、自身のドレーン端子に接続される。ＮＭＯＳトランジスタ２０２＃１のソース端子は、ＰＭＯＳトランジスタ１０１＃１のソース端子に接続されている。
ＰＭＯＳトランジスタ１０１＃１のゲート端子は、グランドに接続されている。ＰＭＯＳトランジスタ１０１＃１のドレーン端子は、端子Ｘと接続されている。

図２２は、実施の形態２におけるプルアップ回路２００の第２の変形例を示す回路図である。
第２の変形例に係るプルアップ回路２００＃２は、スイッチング部としてのＮＭＯＳトランジスタ２０２＃２を備える。第２の変形例に係るプルアップ回路２００＃２は、実施の形態２に係るプルアップ回路２００からＰＭＯＳトランジスタ１０１を取り除いた構成を有する。
ＮＭＯＳトランジスタ２０２＃２のドレーン端子は、電源ＶＤＤに接続され、そのゲート端子は、自身のドレーン端子に接続されている。ＮＭＯＳトランジスタ２０２＃２のソース端子は、端子Ｘと接続されている。

実施の形態３．
（構成の説明）
次に、実施の形態３について説明する。
図３に示されているように、実施の形態３は、実施の形態１におけるプルアップ回路１００の代わりに、プルアップ回路３００を備えている。その他の構成については、実施の形態３は、実施の形態１と同様である。

図２３は、実施の形態３におけるプルアップ回路３００の構成を示す回路図である。
プルアップ回路３００は、ＰＭＯＳトランジスタ３０１と、インバータ回路３０２と、インバータ回路３０３とを備える。本実施の形態においては、ＰＭＯＳトランジスタ３０１、インバータ回路３０２及びインバータ回路３０３でスイッチング部が構成される。
ＰＭＯＳトランジスタ３０１のソース端子は、電源ＶＤＤに接続されており、そのドレーン端子は、端子Ｘに接続されている。電源ＶＤＤの電位は、典型例では５Ｖである。
インバータ回路３０２の入力端子は、端子Ｘに接続されており、その出力端子は、インバータ回路３０３の入力端子に接続されている。
インバータ回路３０３の出力端子は、ＰＭＯＳトランジスタ３０１のゲート端子に接続されている。
また、端子Ｘは、図３に示されているようにドライバＩＣのＳＴＢ端子に接続されている。

（動作の説明）
図２４（Ａ）〜（Ｃ）は、実施の形態３におけるプルアップ回路３００の動作を説明するための概略図である。
図２４（Ａ）は、端子ＸのレベルがＨｉｇｈレベルの場合の動作を説明する概略図である。図中には、各ノードの電位レベルが、Ｈｉｇｈレベルを（Ｈ）、Ｌｏｗレベルを（Ｌ）として記載されている。
図２４（Ａ）に示されているように、端子ＸのレベルがＨｉｇｈのときＰＭＯＳトランジスタ３０１はオフとなって、端子Ｘから外部に流出する電流は発生しない。

図２４（Ｂ）は、端子ＸのレベルがＬｏｗレベルの場合の動作を説明する概略図である。図中には、各ノードの電位レベルが、Ｈｉｇｈレベルを（Ｈ）、Ｌｏｗレベルを（Ｌ）として記載されている。
図２４（Ｂ）に示されているように、端子ＸのレベルがＬｏｗのときＰＭＯＳトランジスタ３０１はオンとなり、端子Ｘの電位をＨｉｇｈ側に向かって上昇させ、これによってその端子レベルをＨｉｇｈとすることができる。

図２４（Ｃ）は、プルアップ回路３００の特性を示すグラフである。
グラフ横軸は、端子Ｘの電位Ｖｉ[Ｖ]、縦軸は、端子Ｘから流出する電流Ｉｉ[Ａ]を示し、その値が負値をとるのは電流の方向が流れ出しであることを示している。
グラフの特性線Ａにおいて、点Ｂは端子Ｘの電位が５Ｖの場合であり、
このときの端子Ｘの電流はゼロである。
点Ｃは、端子Ｘの電位が典型例として３Ｖのポイントを示す。点Ｃにおける電流も略ゼロとなり、点Ｃの電位がプルアップ回路１００の端子開放電圧となる。
端子Ｘの電位が更に降下するに従い、Ｉｉ電流（絶対値）が増加し、点Ｄに示すように電位０Ｖとなると図中に示す典型例のように−２５μＡの電流値となる。
典型例では、点ＣにおけるＶｉ電圧は、インバータ回路３０２の入力閾値電圧に対応しており、典型例では３Ｖとなる。この入力閾値値電圧は、インバータ回路３０２を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのサイズ比により調整することができる。ここでは、入力閾値電圧は、２Ｖ〜３Ｖの範囲で設定するのが好適である。

図２５は、実施の形態３におけるドライバＩＣを用いて構成されるＬＥＤヘッド１４及び印刷制御部２の動作を説明する概略図である。
印刷制御部２については、実施の形態１と同様に構成されている（図１６）。

ＬＥＤヘッド１４は、その内部にはドライバＩＣ（ＩＣ１〜ＩＣ２６）を備えている。
符号３００は、プルアップ回路であって、ドライバＩＣのＳＴＢ端子にそれぞれ備えられている。
符号３５は、インバータ回路であり、図示を省略したドライバＩＣの内部回路に接続されている。

図２４を用いて説明したように、ドライバＩＣのＳＴＢ端子電位がＶＤＤ電位（５Ｖ）からＶｃｏｎｔｒｏｌ電位（略３Ｖ）の範囲ではＳＴＢ端子を介してプルアップ回路１００により流出する電流は無視できるほど小さい。このとき、電源ＶＤＤ３の電位は、３．３Ｖと設定され、寄生ダイオード８３の順電圧の典型例は略０．６Ｖである。従って、ドライバＩＣのＳＴＢ端子から流出して、寄生ダイオード８３を通って電源ＶＤＤ３に至る経路で電流を生じさせるためには、電源ＶＤＤ３の電位３．３Ｖに寄生ダイオード８３の順電圧０．６Ｖを加えた３．９Ｖ以上の電位をＨＤ−ＳＴＢ−Ｎ信号に印加する必要がある。
しかしながら、プルアップ回路３００の開放電圧は略３Ｖにとどまるため、寄生ダイオード８３には順電流は生じない。
公知のように、ＣＭＯＳインバータのラッチアップ破損は、その寄生ダイオード８３、８４に順方向に電流を流すことで発生する。図２５に示されている構成においては寄生ダイオード８３には順電流が生じないので、ＰＭＯＳトランジスタ８１及びＮＭＯＳトランジスタ８２からなるＣＭＯＳインバータ回路にはラッチアップを生じることはない。

実施の形態４．
（構成の説明）
次に、実施の形態４について説明する。
図３に示されているように、実施の形態４は、実施の形態１におけるプルアップ回路１００の代わりに、プルアップ回路４００を備えている。その他の構成については、実施の形態４は、実施の形態１と同様である。

図２６は、実施の形態４におけるプルアップ回路４００の構成を示す回路図である。
プルアップ回路４００は、ＮＭＯＳトランジスタ４０１と、インバータ回路４０２とを備える。本実施の形態においては、ＮＭＯＳトランジスタ４０１及びインバータ回路４０２でスイッチング部が構成される。
ＮＭＯＳトランジスタ４０１のドレーン端子は、電源ＶＤＤに接続されており、そのソース端子は、端子Ｘに接続されている。電源ＶＤＤの電位は、典型例では５Ｖである。
インバータ回路４０２の入力端子は、端子Ｘに接続されており、その出力端子は、ＮＭＯＳトランジスタ４０１のゲート端子に接続されている。
また、端子Ｘは、図３に示されているようにドライバＩＣのＳＴＢ端子に接続されている。

（動作の説明）
図２７（Ａ）〜（Ｃ）は、実施の形態４におけるプルアップ回路４００の動作を説明する概略図である。
図２７（Ａ）は、端子ＸのレベルがＨｉｇｈレベルの場合を説明する概略図である。図中には各ノードの電位レベルが、Ｈｉｇｈレベルを（Ｈ）、Ｌｏｗレベルを（Ｌ）として記載されている。
図２７（Ａ）に示されているように、端子ＸのレベルがＨｉｇｈのときＮＭＯＳトランジスタ４０１はオフとなって、端子Ｘから外部に流出する電流は発生しない。

図２７（Ｂ）は、端子ＸのレベルがＬｏｗレベルの場合を説明する概略図である。図中には各ノードの電位レベルが、Ｈｉｇｈレベルを（Ｈ）、Ｌｏｗレベルを（Ｌ）として記載されている。
図２７（Ｂ）に示されているように、端子ＸのレベルがＬｏｗのときＮＭＯＳトランジスタ４０１はオンとなって、端子Ｘの電位をＨｉｇｈ側に向かって上昇させ、これによってその端子レベルをＨｉｇｈとすることができる。

図２７（Ｃ）は、プルアップ回路４００の特性を示すグラフである。
グラフの横軸は、端子Ｘの電位Ｖｉ[Ｖ]、縦軸は、端子Ｘから流出する電流Ｉｉ[Ａ]を示し、その値が負値をとるのは電流の方向が流れ出しであることを示している。
グラフの特性線Ａにおいて、点Ｂは、端子Ｘの電位が５Ｖの場合であり、このときの端子Ｘの電流はゼロである。
点Ｃは、端子Ｘの電位が典型例として３Ｖのポイントを示す。点Ｃにおける電流も略ゼロとなり、点Ｃの電位がプルアップ回路１００の端子開放電圧となる。
端子Ｘの電位が更に降下するに従いＩｉ電流（絶対値）が増加し、点Ｄに示すように電位０Ｖとなると図中に示す典型例のように−２５μＡの電流値となる。
典型例では、点ＣにおけるＶｉ電圧は、インバータ回路４０２の入力閾値電圧に対応しており、典型例では３Ｖとなる。
入力閾値電圧は、インバータ回路４０２を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのサイズ比により調整することができ、典型例では２Ｖ〜３Ｖの範囲で設定するのが好適である。

以上のように、実施の形態４によれば、印刷制御部２の電源電圧が３．３Ｖとなる場合であっても、その内部に設けられたＡＳＩＣ ＬＳＩにラッチアップ破損を生じるおそれがなくなり、信頼性に優れた装置を実現することができる。

実施の形態１〜４において説明した発光素子アレイは、電子写真プリンタの露光工程で光源として利用することができる。以下、その一例としてタンデムカラープリンタを取り上げ、図２８を用いて説明する。

図２８は、実施の形態１〜４に係る半導体複合装置を搭載したＬＥＤヘッド１４を用いた画像形成装置６００を説明する概略断面図である。
画像形成装置６００は、ブラック（Ｋ）、イエロー（Ｙ）、マゼンタ（Ｍ）及びシアン（Ｃ）の各色の画像を各々に形成する４つのプロセスユニット６０１〜６０４を有し、これらが記録媒体６０５の搬送経路の上流側から順に配置されている。これらプロセスユニット６０１〜６０４の内部構成は共通であるため、例えば、マゼンタのプロセスユニット６０３を例にして、内部構成を説明する。

プロセスユニット６０３には、像担持体としての感光体ドラム６０３ａが矢印方向に回転可能に配置されている。
この感光体ドラム６０３ａの周囲には、その回転方向上流側から順に、感光体ドラム６０３ａの表面に電荷を供給して帯電させる帯電装置６０３ｂと、帯電された感光体ドラム６０３ａの表面に選択的に光を照射して静電潜像を形成する露光装置６０３ｃとが配設されている。露光装置６０３ｃとしては、前述のＬＥＤヘッド１４が用いられる。

さらに、静電潜像が形成された感光体ドラム６０３ａの表面に、マゼンタ（所定色）のトナーを付着させて顕像を発生させる現像装置６０３ｄと、感光体ドラム６０３ａ上のトナーの顕像を転写した際に残留したトナーを除去するクリーニング装置６０３ｅとが、配設される。なお、これら各装置に用いられているドラム又はローラは、図示しない駆動源からギアなどを経由して動力が伝達され回転する。

画像形成装置６００は、その下部に、紙などの記録媒体６０５を堆積した状態で収納する用紙カセット６０６を備え、その上方には記録媒体６０５を１枚ずつ分離させて搬送するためのホッピングローラ６０７が配設されている。更に、記録媒体６０５の搬送方向における、ホッピングローラ６０７の下流側には、ピンチローラ６０８、６０９と共に記録媒体６０５を挟持することによって、記録媒体を搬送する搬送ローラ６１０、及び、記録媒体６０５の斜行を修正し、プロセスユニット６０１に搬送するレジストローラ６１１とが配設されている。これらのホッピングローラ６０７、搬送ローラ６１０及びレジストローラ６１１は、図示されない駆動源からギア等を経由して動力が伝達され回転する。

プロセスユニット６０１〜６０４の各感光体ドラムに対向する位置には、それぞれ半導電性のゴム等によって形成された転写ローラ６１２〜６１５が配設されている。これら転写ローラ６１２〜６１５には、感光ドラム上に付着されたトナーによる顕像を記録媒体６０５に転写する転写時に、感光体ドラムの表面電位とこれら各転写ローラ６１２〜６１５の表面電位に電位差を持たせるための電位が印加されている。

定着装置６１６は、加熱ローラとバックアップローラとを有し、記録媒体６０５上に転写されたトナーを加圧及び加熱することによって定着する。この下流の排出ローラ６１７、６１８は、定着装置６１６から排出された記録媒体６０５を、排出部のピンチローラ６１９、６２０と共に挟持し、記録媒体スタッカ部６２１に搬送する。これら定着装置６１６、排出ローラ６１７等は図示しない駆動源からギアなどを経由して動力が伝達され回転される。

つぎに上記構成の画像形成装置６００の動作を説明する。
まず、用紙カセット６０６に堆積した状態で収納されている記録媒体６０５がホッピングローラ６０７によって、上から１枚ずつ分離されて搬送される。続いて、この記録媒体６０５は、搬送ローラ６１０、レジストローラ６１１及びピンチローラ６０８、６０９に挟持されて、プロセスユニット６０１の感光体ドラムと転写ローラ６１２〜６１５との間に搬送される。その後、記録媒体６０５は、感光体ドラム及び転写ローラ６１２〜６１５に挟持され、その記録面にトナー像が転写されると同時に感光体ドラムの回転によって搬送される。
同様にして、記録媒体６０５は、順次プロセスユニット６０２〜６０４を通過し、その通過過程で、各露光装置により形成された静電潜像を、現像装置によって現像した各色のトナー像がその記録面に順次転写され、重ね合わせられる。

そして、その記録面上に各色のトナー像が重ね合わせられた後、定着装置６１６によってトナー像が定着された記録媒体６０５は、排出ローラ６１７、６１８及びピンチローラ６１９、６２０に挟持されて、画像形成装置６００の外部の記録媒体スタッカ部６２１に排出される。以上の過程を経て、カラー画像が記録媒体６０５上に形成される。

以上のように、実施の形態１〜４によれば、ＬＥＤヘッド１４を採用するためスペース効率及び光取り出し効率に優れた高品質の画像形成装置６００（プリンタ、コピー機など）を提供することができる。なお、実施の形態１〜４のＬＥＤヘッド１４を用いることにより、上記説明したフルカラーの画像形成装置６００に限らず、モノクロ、マルチカラーの画像形成装置においても効果が得られるが、特に露光装置を数多く必要とするフルカラーの画像形成装置において一層大きな効果が得られる。

以上の実施の形態１〜４では、ＬＥＤを光源として用いる発光素子に本発明を適用した場合について説明したが、本発明はこれに限らず他の被駆動素子、例えば、有機ＥＬ素子又は発熱抵抗体への電圧印加制御を行う場合にも適用可能である。例えば、有機ＥＬ素子のアレイで構成される有機ＥＬヘッドを供えたプリンタ又は発熱抵抗体の列で構成されるサーマルプリンタにおいても本発明を適用することができる。

さらに表示素子、例えば、列状又はマトリクス状に配列された表示素子の駆動にも、本発明を適用することができる。本発明は、また、２端子構造を備えたＬＥＤ等の被駆動素子に限らず、３端子構造を備えた発光サイリスタのほか、第１と第２の２つのゲート端子を備えた４端子サイリスタＳＣＳ（Ｓｉｌｉｃｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏｎｔｒｏｌｌｅｄ Ｓｗｉｔｃｈ）を駆動する場合にも適用可能である。
またさらに、本発明の趣旨及び技術思想を考察して明らかなように、本発明は同一構成要素の連続的配置からなる被駆動素子列の駆動回路に限定されるものではなく、複数もしくは単数の駆動端子出力を備えた任意形状のＩＣチップに広く応用することが可能なことは勿論である。

１ プリンタ制御回路、 ２ 印刷制御部、 ＩＣ１〜ＩＣ２６ ドライバＩＣ、 ３０ メモリ回路、 ３１ 駆動回路、 ３３ 制御回路、 ３４ 制御電圧発生回路、 １００，２００，３００，４００ プルアップ回路、 １０１，１０２，３０１ ＰＭＯＳトランジスタ、 ２０２，４０１ ＮＭＯＳトランジスタ、 ３０２，３０３，４０２ インバータ回路、 ６００ 画像形成装置。

Claims (5)

1. 制御部からの制御信号に応じて、発光部を駆動する発光駆動回路であって、
   前記制御部で使用されている電圧よりも高い電圧を発生する電源と、
   前記電源と、前記発光駆動回路の入力端子との間に設けられたプルアップ回路と、を備え、
   前記プルアップ回路は、
   ソース端子が前記電源に接続され、ゲート端子がグランドに接続された第１のＰＭＯＳトランジスタと、
   前記入力端子の電圧が、前記電源の電圧よりも低い予め定められた電圧よりも小さくなった場合にオン状態となるスイッチング部と、を備え、
   前記スイッチング部は、ソース端子が前記第１のＰＭＯＳトランジスタのドレーン端子に接続され、ゲート端子が自身のドレーン端子に接続され、ドレーン端子が前記入力端子に接続された第２のＰＭＯＳトランジスタであること、
   を特徴とする発光駆動回路。
2. 制御部からの制御信号に応じて、発光部を駆動する発光駆動回路であって、
   前記制御部で使用されている電圧よりも高い電圧を発生する電源と、
   前記電源と、前記発光駆動回路の入力端子との間に設けられたプルアップ回路と、を備え、
   前記プルアップ回路は、
   前記入力端子の電圧が、前記電源の電圧よりも低い予め定められた電圧よりも小さくなった場合にオン状態となり、ソース端子が前記電源に接続され、ゲート端子が自身のドレーン端子に接続された第１のＰＭＯＳトランジスタであるスイッチング部と、
   ソース端子が前記第１のＰＭＯＳトランジスタのドレーン端子に接続され、ゲート端子がグランドに接続され、ドレーン端子が前記入力端子に接続されている第２のＰＭＯＳトランジスタと、を備えること
   を特徴とする発光駆動回路。
3. 制御部からの制御信号に応じて、発光部を駆動する発光駆動回路であって、
   前記制御部で使用されている電圧よりも高い電圧を発生する電源と、
   前記電源と、前記発光駆動回路の入力端子との間に設けられたプルアップ回路と、を備え、
   前記プルアップ回路は、
   前記入力端子の電圧が、前記電源の電圧よりも低い予め定められた電圧よりも小さくなった場合にオン状態となり、ドレーン端子が前記電源に接続され、ゲート端子が自身のドレーン端子に接続されているＮＭＯＳトランジスタであるスイッチング部と、
   ソース端子が前記ＮＭＯＳトランジスタのソース端子に接続され、ゲート端子がグランドに接続され、ドレーン端子が前記入力端子に接続されているＰＭＯＳトランジスタと、を備えること
   を特徴とする発光駆動回路。
4. 前記予め定められた電圧は、前記制御部の電圧以上で、前記電源の電圧よりも小さい値となっていること
   を特徴とする請求項１から３の何れか一項に記載の発光駆動回路。
5. 請求項１から４の何れか一項に記載された発光駆動回路を有する画像形成装置。

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