JP5562690B2 - 電源用逆流阻止回路 - Google Patents
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Description
このような回路において、第1の電源11と第2の電源12の2台の電源からオア接続回路15を経て負荷10に電源を供給する。すると、第1の電源11と第2の電源12のいずれか一方が遮断しても他方から電源を供給する。また、第1の電源11と第2の電源12の入力間に電位差があっても第1の電源11から第2の電源12への経路で又はその逆の経路で電流が流れることがない。
このようなダイオード13と14で構成されたオア接続回路15は、ダイオードの順方向電圧降下が一般のダイオードで約1V、ショットキーダイオードでも約0.4〜0.6V存在するので、電力ロスが発生し、この電力ロスによる発熱、低電圧回路における電圧低下などの問題が発生していた。
図18において、FET18は、内部ダイオード19を有し、逆方向に導通状態となるので、通常とは逆向きに接続し、PチャンネルのFET18の場合、ドレイン端子からソース端子に電流を流すように用いたものである。具体的には、MOS型FET18のドレイン端子は入力端子16に接続し、ソース端子は出力端子17に接続し、ゲート端子はベース抵抗26を介してバイアス端子46に接続し、前記FET18のゲート端子とソースとに差動増幅器を構成する一方のトランジスタ21のコレクタ端子とエミッタ端子を接続し、前記FET18のドレイン端子に差動増幅器を構成する他方のトランジスタ20のエミッタ端子を接続し、この他方のトランジスタ20のベース端子と前記一方のトランジスタ21のベース端子の間を、ベース抵抗24(及び/又は27)を介して接続し、このベース抵抗24(及び/又は27)を、他の抵抗28を介してバイアス端子46に接続し、前記他方のトランジスタ20のベース端子とエミッタ端子の間に逆並列にダイオード22を接続し、コレクタ端子はコレクタ抵抗25を介してバイアス端子46に接続してなるものである。
このFET18が導通から非導通に切り替わるとき、入力端子16への印加電圧が、出力端子17の電圧に比べて、トランジスタ21のベース端子とエミッタ端子間の電圧降下とダイオード22の順方向の電圧降下の合計以上に低下すると、トランジスタ21のベース端子から抵抗27と24さらにダイオード22を介して、入力端子16側に流れるダイオード電流Id1が発生する。この電流Id1は、Ib2に比べて大きな電流を流すことができるため、トランジスタ21を急激(高速)に導通させることができ、FET18の逆流阻止の応答時間を極めて短くすることができる。
また、入力端子電流Ioは、Einの低下にしたがって下落し、トランジスタ21によりゲート端子とソース端子間がショートしてFET18が非導通となるまで、出力端子17側から電流が流れ込んで、瞬間的に大きくマイナスとなるが、この逆回復時間が極めて短くて済む。そして、入力端子電流は、ダイオード電流Id1と略同じ値のマイナスの電流となる。
従って、このダイオード22を挿入した図18の回路は、数Vから数10Vまでの低電圧の回路には適しているが、500〜800Vのような高電圧回路には対応できない、という問題があった。
また、基準電圧発生回路は、出力端子とバイアス端子との間にツェナーダイオードと抵抗を直列に接続してなり、このツェナーダイオードと抵抗の接続点にスイッチ素子保護用FETのゲート端子を接続したので、当該回路の逆流阻止用FETが非導通であっても、基準電圧発生回路を出力端子に接続されている他の電源を用いて発生させることができる。
また、前記高電圧バイアス用FETを挿入することにより、このFETのゲート端子電圧(Vref)−高電圧バイアス用FETのゲート端子とソース端子間の閾値電圧以上の電圧が逆流阻止用FETのゲート端子の許容電圧以上かからないように基準電圧発生回路のツェナーダイオード等で調整することで逆流阻止用FETのソース端子とゲート端子の間に挿入される保護用ツェナーダイオードを省略することができる。
また、入力端子と出力端子間の逆耐電圧は、逆流阻止用FETとスイッチ素子保護用FETの耐電圧で決まり、出力端子とバイアス端子の耐電圧は、高電圧バイアス用FETの耐電圧で決まるので、これらに高耐電圧のMOS−FETを用いることで、高耐電圧の逆流阻止回路として機能することができる。
このような逆流阻止回路において、前記入力端子と他方の差動増幅用スイッチ素子との間に、スイッチ素子保護用FETを、そのドレイン端子とソース端子を接続して挿入し、このスイッチ素子保護用FETのゲート端子を基準電圧発生回路に接続する。
図1に示す本発明による電源用逆流阻止回路は、入出力電圧が正電圧の場合であって、基本的には、図18と同様に、内部ダイオード19を有するPチャンネル型のFET18を、通常とは逆向きにドレイン端子からソース端子に電流を流すように用いたものである。
図1に示す本発明による電源用逆流阻止回路が図18に示す回路と異なる点は、図18に示す回路ではダイオード22のカソード端子と他方のトランジスタ20のエミッタ端子の接続点に入力端子16を直接接続していたが、本発明では、逆電圧印加時において高電圧対応とするため、入力端子16(+IN)と他方のトランジスタ20との間に耐圧数百Vのスイッチ素子保護用Pチャンネル型FET32を介在し、さらに、このFET32のゲート端子を、出力端子17(+OUT)とバイアス端子46の間に挿入した基準電圧発生回路35を構成するツェナーダイオード33と抵抗34との接続点に接続したものである。
そこで、本発明では、FET32を挿入することにより、抵抗27と抵抗24に印加される電圧を制限することによって、他方のトランジスタ20のベース端子とエミッタ端子間の逆方向電圧を制限することができる。また、図3に示すように、抵抗27と抵抗24を挿入せずに0Vとすることもできる。
このようにして、FET32の存在により逆電圧印加時における高電圧対応回路として使用できる。
なお、FET18を必要以上の高速で非導通としなくともよい場合には、ダイオード22を挿入しなくてもよい。
FET18のソース端子とゲート端子間に挿入されたツェナーダイオード23は、ゲート端子の許容電圧よりも出力端子17とバイアス端子46間の電位差が大きいときにFET18を保護するためのものである。
この回路における動作は、図1と略同様である。
また、前記FET36を挿入することにより、FET36のゲート端子電圧(Vref)−FET36のゲート端子とソース端子間の閾値電圧以上の電圧がFET18のゲート端子の許容電圧以上かからないようにツェナーダイオード33等で調整することでツェナーダイオード23を省略することができる。
この回路における動作は、図3と略同様である。
また、この実施例5において、順方向の検出電圧は、抵抗26と抵抗28で調整することができる。
さらに、入力端子16と出力端子17間の逆耐電圧は、FET18とFET32の耐電圧で決まり、出力端子17とバイアス端子46の耐電圧は、FET36の耐電圧で決まるので、FET18とFET32とFET36に高耐電圧のMOS−FETを用いることで、高耐電圧の逆流阻止回路として機能することができる。
この回路における動作は、図5と略同様である。
この回路における動作は、図3と略同様である。
この回路における動作は、図9と略同様である。
Claims (14)
- MOS型逆流阻止用FETのドレイン端子を入力端子に接続し、ソース端子を出力端子に接続し、ゲート端子をバイアス端子に接続し、前記逆流阻止用FETのゲート端子とソース端子間に、一方の差動増幅用スイッチ素子を接続し、前記逆流阻止用FETのドレイン端子に、他方の差動増幅用スイッチ素子を接続し、この他方の差動増幅用スイッチ素子と前記一方の差動増幅用スイッチ素子との接続点を、前記バイアス端子に接続することにより、入力電圧が出力電圧より高いとき、他方の差動増幅用スイッチ素子をオンし、かつ、一方の差動増幅用スイッチ素子をオフすることにより、前記MOS型逆流阻止用FETを導通し、入力電圧が出力電圧より低いとき、一方の差動増幅用スイッチ素子をオンし、かつ、他方の差動増幅用スイッチ素子をオフすることにより、前記MOS型逆流阻止用FETを非導通とする電源用逆流阻止回路において、前記入力端子と他方の差動増幅用スイッチ素子との間に、スイッチ素子保護用FETを、そのドレイン端子とソース端子を接続して挿入し、さらに、出力端子とバイアス端子との間にツェナーダイオードと抵抗を直列に接続してなる基準電圧発生回路の前記ツェナーダイオードと抵抗の接続点に、当該スイッチ素子保護用FETのゲート端子を接続したことを特徴とする電源用逆流阻止回路。
- 入出力電圧が正電圧である場合であって、MOS型逆流阻止用FETとスイッチ素子保護用FETは、Pチャンネル型からなり、一方の差動増幅用スイッチ素子と他方の差動増幅用スイッチ素子は、それぞれPNP型トランジスタからなり、一方のPNP型トランジスタは、そのエミッタ端子とコレクタ端子を、前記逆流阻止用FETのソース端子とゲート端子に接続するとともに、逆流阻止用FET保護用ツェナーダイオードのカソード端子とアノード端子に接続し、そのベース端子にベース抵抗を接続し、他方のPNP型トランジスタは、そのエミッタ端子を、前記スイッチ素子保護用FETのソース端子に接続するとともに、ダイオードのカソード端子に接続し、そのベース端子を、前記ダイオードのアノード端子に接続するとともに、ベース抵抗を介して前記一方のPNP型トランジスタのベース抵抗に接続し、前記一方のPNP型トランジスタと他方のPNP型トランジスタのコレクタ端子を、それぞれ抵抗を介してバイアス端子に接続し、前記一方のPNP型トランジスタのベース抵抗と他方のPNP型トランジスタのベース抵抗の接続点を、抵抗を介してバイアス端子に接続し、基準電圧発生回路のツェナーダイオードのカソード端子を出力端子に接続し、このツェナーダイオードのアノード端子と抵抗との接続点を、前記スイッチ素子保護用FETのゲート端子に接続したことを特徴とする請求項1記載の電源用逆流阻止回路。
- 入出力電圧が負電圧である場合であって、MOS型逆流阻止用FETとスイッチ素子保護用FETは、Nチャンネル型からなり、一方の差動増幅用スイッチ素子と他方の差動増幅用スイッチ素子は、それぞれNPN型トランジスタからなり、一方のNPN型トランジスタは、そのエミッタ端子とコレクタ端子を、前記逆流阻止用FETのソース端子とゲート端子に接続するとともに、逆流阻止用FET保護用ツェナーダイオードのアノード端子とカソード端子に接続し、そのベース端子にベース抵抗を接続し、他方のNPN型トランジスタは、そのエミッタ端子を、前記スイッチ素子保護用FETのソース端子に接続するとともに、ダイオードのアノード端子に接続し、そのベース端子を、前記ダイオードのカソード端子に接続するとともに、ベース抵抗を介して前記一方のPNP型トランジスタのベース抵抗に接続し、前記一方のNPN型トランジスタと他方のNPN型トランジスタのコレクタ端子を、それぞれ抵抗を介してバイアス端子に接続し、前記一方のNPN型トランジスタのベース抵抗と他方のNPN型トランジスタのベース抵抗の接続点を、抵抗を介してバイアス端子に接続し、基準電圧発生回路のツェナーダイオードのアノード端子を出力端子に接続し、このツェナーダイオードのカソード端子と抵抗との接続点を、前記スイッチ素子保護用FETのゲート端子に接続したことを特徴とする請求項1記載の電源用逆流阻止回路。
- 入出力電圧が正電圧である場合であって、MOS型逆流阻止用FETとスイッチ素子保護用FETは、Pチャンネル型からなり、一方の差動増幅用スイッチ素子と他方の差動増幅用スイッチ素子は、それぞれPNP型トランジスタからなり、一方のPNP型トランジスタは、そのエミッタ端子とコレクタ端子を、前記逆流阻止用FETのソース端子とゲート端子に接続し、そのベース端子にベース抵抗を接続し、他方のPNP型トランジスタは、そのエミッタ端子を、前記スイッチ素子保護用FETのソース端子に接続するとともに、ダイオードのカソード端子に接続し、そのベース端子を、前記ダイオードのアノード端子に接続するとともに、ベース抵抗を介して前記一方のPNP型トランジスタのベース抵抗に接続し、前記一方のPNP型トランジスタと他方のPNP型トランジスタのコレクタ端子を、それぞれ抵抗を介してPチャンネル型からなる高電圧バイアス用FETのソース端子に接続し、前記一方のPNP型トランジスタのベース抵抗と他方のPNP型トランジスタのベース抵抗の接続点を、抵抗を介して前記高電圧バイアス用FETのソース端子に接続し、基準電圧発生回路のツェナーダイオードのカソード端子を出力端子に接続し、このツェナーダイオードのアノード端子と抵抗との接続点を、前記スイッチ素子保護用FETのゲート端子と前記高電圧バイアス用FETのゲート端子に接続し、前記基準電圧発生回路の抵抗の他端部を、前記高電圧バイアス用FETのドレイン端子とバイアス端子に接続したことを特徴とする請求項1記載の電源用逆流阻止回路。
- 入出力電圧が負電圧である場合であって、MOS型逆流阻止用FETとスイッチ素子保護用FETは、Nチャンネル型からなり、一方の差動増幅用スイッチ素子と他方の差動増幅用スイッチ素子は、それぞれNPN型トランジスタからなり、一方のNPN型トランジスタは、そのエミッタ端子とコレクタ端子を、前記逆流阻止用FETのソース端子とゲート端子に接続し、そのベース端子にベース抵抗を接続し、他方のNPN型トランジスタは、そのエミッタ端子を、前記スイッチ素子保護用FETのソース端子に接続するとともに、ダイオードのアノード端子に接続し、そのベース端子を、前記ダイオードのカソード端子に接続するとともに、ベース抵抗を介して前記一方のNPN型トランジスタのベース抵抗に接続し、前記一方のNPN型トランジスタと他方のNPN型トランジスタのコレクタ端子を、それぞれ抵抗を介してNチャンネル型からなる高電圧バイアス用FETのソース端子に接続し、前記一方のNPN型トランジスタのベース抵抗と他方のNPN型トランジスタのベース抵抗の接続点を、抵抗を介して前記高電圧バイアス用FETのソース端子に接続し、基準電圧発生回路のツェナーダイオードのアノード端子を出力端子に接続し、このツェナーダイオードのカソード端子と抵抗との接続点を、前記スイッチ素子保護用FETのゲート端子と前記高電圧バイアス用FETのゲート端子に接続し、前記基準電圧発生回路の抵抗の他端部を、前記高電圧バイアス用FETのドレイン端子とバイアス端子に接続したことを特徴とする請求項1記載の電源用逆流阻止回路。
- 入出力電圧が正電圧である場合であって、MOS型逆流阻止用FETとスイッチ素子保護用FETは、Pチャンネル型からなり、一方の差動増幅用スイッチ素子と他方の差動増幅用スイッチ素子は、それぞれPNP型トランジスタからなり、一方のPNP型トランジスタは、そのエミッタ端子とコレクタ端子を、前記逆流阻止用FETのソース端子とゲート端子に接続し、他方のPNP型トランジスタは、そのエミッタ端子を、前記スイッチ素子保護用FETのソース端子に接続し、そのベース端子とコレクタ端子を前記一方のPNP型トランジスタのベース端子に接続し、前記一方のPNP型トランジスタのコレクタ端子と前記逆流阻止用FETのゲート端子を、抵抗を介してPチャンネル型からなる高電圧バイアス用FETのソース端子に接続し、前記一方のPNP型トランジスタのベース端子と他方のPNP型トランジスタのベース端子とコレクタ端子の接続点を、抵抗を介して前記高電圧バイアス用FETのソース端子に接続し、基準電圧発生回路のツェナーダイオードのカソード端子を出力端子に接続し、このツェナーダイオードのアノード端子と抵抗との接続点を、前記スイッチ素子保護用FETのゲート端子と前記高電圧バイアス用FETのゲート端子に接続し、前記基準電圧発生回路の抵抗の他端部を、前記高電圧バイアス用FETのドレイン端子とバイアス端子に接続したことを特徴とする請求項1記載の電源用逆流阻止回路。
- 入出力電圧が負電圧である場合であって、MOS型逆流阻止用FETとスイッチ素子保護用FETは、Nチャンネル型からなり、一方の差動増幅用スイッチ素子と他方の差動増幅用スイッチ素子は、それぞれNPN型トランジスタからなり、一方のNPN型トランジスタは、そのエミッタ端子とコレクタ端子を、前記逆流阻止用FETのソース端子とゲート端子に接続し、他方のNPN型トランジスタは、そのエミッタ端子を、前記スイッチ素子保護用FETのソース端子に接続し、そのベース端子とコレクタ端子を前記一方のNPN型トランジスタのベース端子に接続し、前記一方のNPN型トランジスタのコレクタ端子と前記逆流阻止用FETのゲート端子を、抵抗を介してNチャンネル型からなる高電圧バイアス用FETのソース端子に接続し、前記一方のNPN型トランジスタのベース端子と他方のNPN型トランジスタのベース端子とコレクタ端子の接続点を、抵抗を介して前記高電圧バイアス用FETのソース端子に接続し、基準電圧発生回路のツェナーダイオードのアノード端子を出力端子に接続し、このツェナーダイオードのカソード端子と抵抗との接続点を、前記スイッチ素子保護用FETのゲート端子と前記高電圧バイアス用FETのゲート端子に接続し、前記基準電圧発生回路の抵抗の他端部を、前記高電圧バイアス用FETのドレイン端子とバイアス端子に接続したことを特徴とする請求項1記載の電源用逆流阻止回路。
- 逆流阻止用FETのソース端子とゲート端子間に、第1のNPN型トランジスタのコレクタ端子とエミッタ端子を接続し、この第1のNPN型トランジスタのエミッタ端子に、第2のPNP型トランジスタのエミッタ端子を接続し、一方のPNP型トランジスタのコレクタ端子と前記第1のNPN型トランジスタのベース端子と前記第2のPNP型トランジスタのベース端子とを接続し、この接続点を、抵抗を介して高電圧バイアス用FETのソース端子に接続し、前記第2のPNP型トランジスタのコレクタ端子を前記高電圧バイアス用FETのソース端子に接続したドライブ回路を挿入してなることを特徴とする請求項6記載の電源用逆流阻止回路。
- 逆流阻止用FETのソース端子とゲート端子間に、第1のPNP型トランジスタのコレクタ端子とエミッタ端子を接続し、この第1のPNP型トランジスタのエミッタ端子に、第2のNPN型トランジスタのエミッタ端子を接続し、一方のNPN型トランジスタのコレクタ端子と前記第1のPNP型トランジスタのベース端子と前記第2のNPN型トランジスタのベース端子とを接続し、この接続点を、抵抗を介して高電圧バイアス用FETのソース端子に接続し、前記第2のNPN型トランジスタのコレクタ端子を前記高電圧バイアス用FETのソース端子に接続したドライブ回路を挿入してなることを特徴とする請求項7記載の電源用逆流阻止回路。
- 入出力電圧が正電圧である場合であって、MOS型逆流阻止用FETとスイッチ素子保護用FETは、Pチャンネル型からなり、一方の差動増幅用スイッチ素子と他方の差動増幅用スイッチ素子は、それぞれPチャンネル型のMOS型差動増幅用FETからなり、一方の差動増幅用FETは、そのソース端子とドレイン端子を前記逆流阻止用FETのソース端子とゲート端子に接続し、他方の差動増幅用FETは、そのソース端子を、前記スイッチ素子保護用FETのソース端子に接続し、そのゲート端子とドレイン端子を前記一方の差動増幅用FETのゲート端子に接続し、前記一方の差動増幅用FETのドレイン端子と前記逆流阻止用FETのゲート端子を、抵抗を介してPチャンネル型からなる高電圧バイアス用FETのソース端子に接続し、前記一方の差動増幅用FETのゲート端子と他方の差動増幅用FETのゲート端子とドレイン端子の接続点を、抵抗を介して前記高電圧バイアス用FETのソース端子に接続し、基準電圧発生回路のツェナーダイオードのカソード端子を出力端子に接続し、このツェナーダイオードのアノード端子と抵抗との接続点を、前記スイッチ素子保護用FETのゲート端子と前記高電圧バイアス用FETのゲート端子に接続し、前記基準電圧発生回路の抵抗の他端部を、前記高電圧バイアス用FETのドレイン端子とバイアス端子に接続したことを特徴とする請求項1記載の電源用逆流阻止回路。
- 入出力電圧が負電圧である場合であって、MOS型逆流阻止用FETとスイッチ素子保護用FETは、Nチャンネル型からなり、一方の差動増幅用スイッチ素子と他方の差動増幅用スイッチ素子は、それぞれNチャンネル型のMOS型差動増幅用FETからなり、一方の差動増幅用FETは、そのソース端子とドレイン端子を前記逆流阻止用FETのソース端子とゲート端子に接続し、他方の差動増幅用FETは、そのソース端子を、前記スイッチ素子保護用FETのソース端子に接続し、そのゲート端子とドレイン端子を前記一方の差動増幅用FETのゲート端子に接続し、前記一方の差動増幅用FETのドレイン端子と前記逆流阻止用FETのゲート端子を、抵抗を介してNチャンネル型からなる高電圧バイアス用FETのソース端子に接続し、前記一方の差動増幅用FETのゲート端子と他方の差動増幅用FETのゲート端子とドレイン端子の接続点を、抵抗を介して前記高電圧バイアス用FETのソース端子に接続し、基準電圧発生回路のツェナーダイオードのアノード端子を出力端子に接続し、このツェナーダイオードのカソード端子と抵抗との接続点を、前記スイッチ素子保護用FETのゲート端子と前記高電圧バイアス用FETのゲート端子に接続し、前記基準電圧発生回路の抵抗の他端部を、前記高電圧バイアス用FETのドレイン端子とバイアス端子に接続したことを特徴とする請求項1記載の電源用逆流阻止回路。
- 入出力電圧が正電圧である場合であって、MOS型逆流阻止用FETとスイッチ素子保護用FETは、Pチャンネル型からなり、一方の差動増幅用スイッチ素子と他方の差動増幅用スイッチ素子は、それぞれPチャンネル型のMOS型差動増幅用FETからなり、一方の差動増幅用FETは、そのソース端子を、前記逆流阻止用FETのソース端子に接続し、そのドレイン端子を、ダイオードのカソード端子とPチャンネル型からなるドライブ回路用FETのゲート端子に接続し、前記ダイオードのアノード端子と前記ドライブ回路用FETのソース端子を、前記逆流阻止用FETのゲート端子に接続し、前記一方の差動増幅用FETのゲート端子を、前記他方の差動増幅用FETのドレイン端子とゲート端子に接続し、この他方の差動増幅用FETのソース端子を、前記スイッチ素子保護用FETのソース端子に接続し、前記一方の差動増幅用FETのドレイン端子と前記ドライブ回路用FETのゲート端子を、抵抗を介してPチャンネル型からなる高電圧バイアス用FETのソース端子に接続し、前記ドライブ回路用FETのドレイン端子を、前記高電圧バイアス用FETのソース端子に接続し、前記一方の差動増幅用FETのゲート端子と他方の差動増幅用FETのゲート端子とドレイン端子の接続点を、抵抗を介して前記高電圧バイアス用FETのソース端子に接続し、基準電圧発生回路のツェナーダイオードのカソード端子を出力端子に接続し、このツェナーダイオードのアノード端子と抵抗との接続点を、前記スイッチ素子保護用FETのゲート端子と前記高電圧バイアス用FETのゲート端子に接続し、前記基準電圧発生回路の抵抗の他端部を、前記高電圧バイアス用FETのドレイン端子とバイアス端子に接続したことを特徴とする請求項1記載の電源用逆流阻止回路。
- 入出力電圧が負電圧である場合であって、MOS型逆流阻止用FETとスイッチ素子保護用FETは、Nチャンネル型からなり、一方の差動増幅用スイッチ素子と他方の差動増幅用スイッチ素子は、それぞれNチャンネル型のMOS型差動増幅用FETからなり、一方の差動増幅用FETは、そのソース端子を、前記逆流阻止用FETのソース端子に接続し、そのドレイン端子を、ダイオードのアノード端子とNチャンネル型からなるドライブ回路用FETのゲート端子に接続し、前記ダイオードのカソード端子と前記ドライブ回路用FETのソース端子を、前記逆流阻止用FETのゲート端子に接続し、前記一方の差動増幅用FETのゲート端子を、前記他方の差動増幅用FETのドレイン端子とゲート端子に接続し、この他方の差動増幅用FETのソース端子を、前記スイッチ素子保護用FETのソース端子に接続し、前記一方の差動増幅用FETのドレイン端子と前記ドライブ回路用FETのゲート端子を、抵抗を介してNチャンネル型からなる高電圧バイアス用FETのソース端子に接続し、前記ドライブ回路用FETのドレイン端子を、前記高電圧バイアス用FETのソース端子に接続し、前記一方の差動増幅用FETのゲート端子と他方の差動増幅用FETのゲート端子とドレイン端子の接続点を、抵抗を介して前記高電圧バイアス用FETのソース端子に接続し、基準電圧発生回路のツェナーダイオードのアノード端子を出力端子に接続し、このツェナーダイオードのカソード端子と抵抗との接続点を、前記スイッチ素子保護用FETのゲート端子と前記高電圧バイアス用FETのゲート端子に接続し、前記基準電圧発生回路の抵抗の他端部を、前記高電圧バイアス用FETのドレイン端子とバイアス端子に接続したことを特徴とする請求項1記載の電源用逆流阻止回路。
- スイッチ素子保護用FETの検出端子としてのドレイン端子の検出端子を、入力端子から切り離したことを特徴とする請求項10、11、12又は13記載の電源用逆流阻止回路。
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