JP2020036489A - 電源回路、高電圧から低電圧を得る方法及びこの電源回路を使用した整流回路 - Google Patents
電源回路、高電圧から低電圧を得る方法及びこの電源回路を使用した整流回路 Download PDFInfo
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Abstract
Description
このような直列制御型レギュレータ回路は、入力電圧と出力電圧の差電圧と、供給電流との積が電力損失となるので、高い交流電圧から低い直流電圧を得る場合には、大きな損失が発生する。
この図2において、入力端子Vinの交流電圧は、ダイオードD1とコンデンサC1で整流平滑化されスイッチング素子SW1に加えられてオン・オフし、このスイッチング素子SW1の出力側には、ショットキー・バリア・ダイオード又はファスト・リカバリ・ダイオードからなる転流ダイオードD2とリアクタL1と平滑コンデンサC2を経て出力端子Voutに出力する。出力電圧Voutと基準電圧Vrefは、比較回路10で比較され、差電圧に応じてPWM変調回路11で変調され、前記スイッチング素子SW1のオン、オフを制御して所定の直流電圧を得る。
この図2の回路は、非特許文献1のP50の図1-36に紹介されている。
この図1-36の(a)は、前記スイッチング素子SW1がパワートランジスタTr1の例を示し、図1-36の(b)は、前記スイッチング素子SW1がパワートランジスタTr1に代えて飽和損失の少ないパワーMOSFETを使用した例を示している。図1-36の(c)は、前記ショットキー・バリア・ダイオード又はファスト・リカバリ・ダイオードからなる転流ダイオードD1に代えてさらにロスの少ないパワーMOSFETを使用した例が記載されている。
略0Vからピーク電圧まで線形的に電圧変化を繰り返す直流の入力電圧のピーク値より低い電圧を基準電圧として発生する基準電圧回路と、
この基準電圧回路で発生した基準電圧と前記入力電圧を比較し、前記入力電圧が基準電圧より低い時に出力する比較回路と、
この比較回路の出力でゲートを開き、前記低電圧の入力電圧を出力するスイッチング素子と、
このスイッチング素子から出力した出力電圧を平滑化する平滑化回路と
を具備してなることを特徴とする。
前記入力端子Kを、抵抗R3を介して接続され、基準電圧を発生するツェナーダイオードZD1からなる基準電圧回路と、
前記抵抗R3の両端をドレインとゲート間に接続され、前記入力電圧のピーク値を制限するリミッタ回路としてのFET1と、
このFET1のソースに、ソースが直列に接続され、ゲートに入力電圧の分圧抵抗が接続され、ドレインが出力端子Vsoutに接続された前記スイッチング素子としてのFET2と、
このFET2から出力した出力電圧を平滑化する平滑化回路と
を具備し、
前記FET2を、前記基準電圧と前記分圧された入力電圧を比較し、この分圧された入力電圧が基準電圧より低い時に出力する比較回路として機能させたことを特徴とする。
入力端子Kに、略0Vからピーク電圧まで線形的に電圧変化を繰り返す直流の入力電圧を入力する工程と、
前記入力端子Kの入力電圧を、抵抗R3を介してツェナーダイオードZD1を主とする基準電圧回路に供給して、基準電圧を発生する工程と、
前記抵抗R3の両端の電圧をFET1のドレインとゲート間に供給し、前記入力電圧のピーク値を制限する工程と、
このFET1のソースに、FET2のソースを直列に接続して前記基準電圧を供給し、前記FET2のゲートに印加した入力電圧の分圧した電圧と比較して、前記基準電圧より前記入力電圧の分圧した電圧が低い時前記FET2をオンする工程と、
このFET2から出力した出力電圧を平滑化して出力する工程とからなることを特徴とする。
略0Vからピーク電圧まで線形的に電圧変化を繰り返す直流の入力電圧のピーク値より低い電圧を基準電圧として発生する基準電圧回路と、
この基準電圧回路で発生した基準電圧と前記入力電圧を比較し、前記入力電圧が基準電圧より低い時に出力する比較回路と、
この比較回路の出力でゲートを開き、前記低電圧の入力電圧を出力するFETからなるスイッチング素子と、
このスイッチング素子から出力した出力電圧を平滑化する平滑化回路と
を具備してなるので、回路構成が簡単で、インダクタが不必要になり、小型化が可能である。
前記整流素子とスイッチング素子としてのFETの間に、このFETの前記入力電圧のピーク値を制限するためのFETからなるリミッタ回路を挿入したので、スイッチング素子SW1に高い入力電圧が印加されることがなく、低圧用の安価な部品を用いることができる。
比較回路は、基準電圧としてリミッタ回路の出力電圧からレベルシフトした電圧を用い、入力電圧を分圧回路で分圧した電圧と比較し、前記分圧した電圧が前記レベルシフトした電圧より低い時に出力するようにしたので、回路の簡素化が可能となる。
比較回路は、入力電圧の代わりに電圧リミッタ回路であるFETの出力電圧を利用し、この電圧と基準電圧を比較し、前記FETの出力電圧が前記基準電圧より低い時に出力するようにしたので、比較回路の耐電圧の低いものを使用することができる。
比較回路における基準電圧を出力電圧からフィードバックして制御し、出力電圧精度を高めるようにしたので、比較回路に有力する基準電圧を変化させ、出力電圧の精度を高めることができる。
略0Vからピーク電圧まで線形的に電圧変化を繰り返す直流の入力電圧は、正弦波の交流電圧を半波整流したもの、正弦波の交流電圧を全波整流したもの、3角波、鋸歯状波又は半円形波からなるので、略0Vからピーク電圧まで線形的に電圧変化を繰り返す直流の入力電圧であれば、いずれの波形の入力電圧であっても十分に低い直流電圧を得ることができる。
略0Vからピーク電圧まで線形的に電圧変化を繰り返す直流の入力電圧を入力するに入力端子Kと、
前記入力端子Kを、抵抗R3を介して接続され、基準電圧を発生するツェナーダイオードZD1からなる基準電圧回路と、
前記抵抗R3の両端をドレインとゲート間に接続され、前記入力電圧のピーク値を制限するリミッタ回路としてのFET1と、
このFET1のソースに、ソースが直列に接続され、ゲートに入力電圧の分圧抵抗が接続され、ドレインが出力端子Vsoutに接続された前記スイッチング素子としてのFET2と、
このFET2から出力した出力電圧を平滑化する平滑化回路と
を具備し、
前記FET2を、前記基準電圧と前記分圧された入力電圧を比較し、この分圧された入力電圧が基準電圧より低い時に出力する比較回路として機能させたので、略0Vからピーク電圧まで線形的に電圧変化を繰り返す直流の入力電圧の内、低損失で電力を取り出せる短期間のみ電流を取り出すことができ、かつ、その動作のためのFET1、FET2のゲートドライブのための電力を必要最低限とすることで、高い入力電圧においても高効率な電源回路を実現することができる。
入力端子Kに、略0Vからピーク電圧まで線形的に電圧変化を繰り返す直流の入力電圧を入力する工程と、
前記入力端子Kの入力電圧を、抵抗R3を介してツェナーダイオードZD1を主とする基準電圧回路に供給して、基準電圧を発生する工程と、
前記抵抗R3の両端の電圧をFET1のドレインとゲート間に供給し、前記入力電圧のピーク値を制限する工程と、
このFET1のソースに、FET2のソースを直列に接続して前記基準電圧を供給し、前記FET2のゲートに印加した入力電圧の分圧した電圧と比較して、前記基準電圧より前記入力電圧の分圧した電圧が低い時前記FET2をオンする工程と、
このFET2から出力した出力電圧を平滑化して出力する工程とからなることを特徴とする高電圧から低電圧を得る方法としたので、高い交流電圧から低い直流電源を得る方法として、小型のスイッチング電源を使用することなく簡単な回路で効率よく低電圧を得ることができる。
整流回路は、GND端子から入力端子へ順方向となるように挿入されたFETを主体とする逆流阻止回路に、請求項1、2、3、4、5、6又は7記載の電源回路を組み合わせてこの電源回路から直接電力を供給するようにしたので、略0Vからピーク電圧まで線形的に電圧変化を繰り返す直流の入力電圧であれば、出力電圧が高い場合であっても効率よく補助電源を供給することができ、外部電源を利用することなく使用できる。
略0Vからピーク電圧まで線形的に電圧変化を繰り返す直流の入力電圧のピーク値より低い電圧を基準電圧として発生する基準電圧回路と、
この基準電圧回路で発生した基準電圧と前記入力電圧を比較し、前記入力電圧が基準電圧より低い時に出力する比較回路と、
この比較回路の出力でゲートを開き、前記低電圧の入力電圧を出力するFETからなるスイッチング素子と、
このスイッチング素子から出力した出力電圧を平滑化する平滑化回路と
を具備してなることを特徴とする電源回路とすることで、正弦波や正弦半波上に変化する入力電圧の内、出力電圧との差が少ない電圧の期間に出力へ伝理由を取り出すことで、低損失で電力を取り出せる短期間のみ電流を取り出すことができ、高い入力電圧においても高効率な電源回路を実現することができる。
前記入力端子Kを、抵抗R3を介して接続され、基準電圧を発生するツェナーダイオードZD1からなる基準電圧回路と、
前記抵抗R3の両端をドレインとゲート間に接続され、前記入力電圧のピーク値を制限するリミッタ回路としてのFET1と、
このFET1のソースに、ソースが直列に接続され、ゲートに入力電圧の分圧抵抗が接続され、ドレインがコンデンサC2と出力端子Vsoutに接続された前記スイッチング素子としてのFET2と、
このFET2から出力した出力電圧を平滑化する平滑化回路と
を具備し、
前記FET2を、前記基準電圧と前記分圧された入力電圧を比較し、この分圧された入力電圧が基準電圧より低い時に出力する比較回路として機能させる。
前記入力端子Kの入力電圧を、抵抗R3を介してツェナーダイオードZD1を主とする基準電圧回路に供給して、基準電圧を発生する工程と、
前記抵抗R3の両端の電圧をFET1のドレインとゲート間に供給し、前記入力電圧のピーク値を制限する工程と、
このFET1のソースに、FET2のソースを直列に接続して前記基準電圧を供給し、前記FET2のゲートに印加した入力電圧の分圧した電圧と比較して、前記基準電圧より前記入力電圧の分圧した電圧が低い時前記FET2をオンする工程と、
このFET2から出力した出力電圧を平滑化して出力する工程とからなること方法とすることで、高電圧から低電圧を得ることができる。
図3(a)(b)(c)(d)は、それぞれ本発明の異なる原理図で、入力端子Kには、略0Vからピーク電圧まで線形的に電圧変化を繰り返す、例えば、正弦波の半波整流した信号が入力するものとする。
図3(a)において、前記入力端子KからダイオードD1を介してスイッチング素子SW1に接続し、このスイッチング素子SW1の出力側にコンデンサC2を介して出力端子Vsoutに接続する。前記入力端子Kと基準電圧回路12が比較回路10に接続される。
このような回路において、前記比較回路10は、Vin<Vrefのときに出力し、この比較回路10の信号で前記スイッチング素子SW1をオンする。
このとき、前記スイッチング素子SW1がほとんど損失なくオンするために、Vrefをできるだけ低く設定し、このVrefよりVinがさらに低いときに前記スイッチング素子SW1をオンさせる。
前記スイッチング素子SW1がオンした時の出力電圧は、コンデンサC2に電荷が蓄えられ、前記スイッチング素子SW1がオフした時、コンデンサC2に電荷が蓄えられた電荷が出力端子Vsoutから出力される。この動作を繰り返して出力端子Vsoutに直流電圧が出力する。
図3(a)の具体的な回路図を後述する図4で説明する。
図3(b)の具体的な回路図を後述する図5で説明する。
図3(c)の具体的な回路図を後述する図6で説明する。図6の変形例が図7及び図9である。
図3(d)の具体的な回路図を後述する図10で説明する。この図10の変形例が図11、図12及び図13である。
図4は、前記図3(a)の具体的実施回路図で,リミッタ回路13を有しない例である。
この図4において、スイッチング素子SW1をハイサイド側に置くことからゲート駆動の都合でP型のFET2が使用される。入力端子Kから逆流阻止のダイオードD1を介してスイッチング素子SW1としての前記FET2のソースに接続し、このFET2のドレインを、ダイオードD4を介してコンデンサC2と出力端子Vsoutに接続する。前記入力端子Kが抵抗R3と比較回路10としてのトランジスタTR3を介してP型のFET1のソースに接続されるとともに、前記トランジスタTR3に入力端子Kの正弦半波の電圧Vkaを抵抗R1とR2で分割した電圧Vsが印加される。
前記FET1は、ツェナーダイオードZD1とコンデンサC1と抵抗R3からなる基準電圧回路12の基準電圧Vrefを固定している。
この回路では、正弦半波の電圧Vkaが基準電圧Vrefより低い間だけトランジスタTR3がオンしてトランジスタTR1とTR2を介して前記スイッチング素子FET2がオンする。
このような構成において、入力電圧が正弦波の半波の場合、入力電圧は、周期的に変化するため、入力電圧を監視し、入力電圧が基準電圧Vrefより低いときのみスイッチング素子SW1としてのFET2をオンにして出力コンデンサC2に電力を供給する。このようにすると、低損失で低電圧の出力電圧を得ることができる。正弦波の全波の場合も同様である。
前記比較回路10は、ヒステリシスは必須ではないがヒステリシスを設けることによってチャタリングを防止する効果があり、ヒステリシスの設定によって入力電圧の立ち下がり時よりも立ち上がり時を優先的に、電流を供給することが出来、立ち上がり時は入力電圧が低い状態からSW1がオンするため、ターンオン時のノイズも少なく、損失も少なくすることが出来る。
そのため図5は、前記図3(b)の具体的実施回路図で、電圧を制限しFET2に高い入力電圧が直接印加しないように、リミッタ回路13としてFET1を挿入し、FET2に低耐圧のPch-MOSFETを使用したものである。
この図5において、入力端子Kの入力電圧VkaをダイオードD1と抵抗R3を通し、ツェナーダイオードZD1とコンデンサC1と抵抗R4、R5からなる基準電圧回路12で基準電圧Vrefを作る。この基準電圧Vrefと抵抗R1、R2からなる分圧器15の電圧Vsとを比較回路10に送り、Vs<Vrefのとき出力してFET2をオンする。
この図6において、まず、入力端子Kの入力電圧VkaをダイオードD1と抵抗R3を通し、ツェナーダイオードZD1とコンデンサC1からなる基準電圧回路12で基準電圧Vzを作る。この基準電圧Vzを電圧リミッタ13としてのFET1のゲートに印加する。この基準電圧Vzから前記FET1のゲートスレショルド電圧Vgth1を差し引いた電圧Vz−Vgth1=Vs2がリミット電圧となる。
FET2のソース端子には、入力電圧Vka>Vs2のときは、リミット電圧Vs2が印加され、入力電圧Vka<Vs2のときは、入力電圧Vkaが印加される。
しかし、P型のFET2がFET1に直列に挿入されているので、FET2がオンのとき以外は、FET1を通った電流が出力に供給されることはない。
前記FET2は、そのソース端子電圧からFET2のゲートスレショルド電圧Vgth2を差し引いた電圧と、前記抵抗R1とR2の分圧器15で分圧した電圧Vsを比較して、Vsが低いときにのみFET2をオンし、ダイオードD4を出力に電流が供給される。
このようにして、入力電圧が設定された電圧よりも低い場合に限り、D1、FET1、FET2、D4を通して出力に電流を供給する。
コンデンサC2は、電流を供給されたときに電荷を蓄え、電流が供給されていないときに電荷を放出して定常的に出力に電流を供給する。
ダイオードD2とD3は、前記FET2のゲート電圧の保護用である。
入力端子Kの入力電圧VkaがD1とR3を経てFET1に印加され、図8(b)のT1時に、FET1のVgth1に達すると、FET1がオンし、FET2のソースに入力電圧Vkaが印加される。同時に、FET2のゲートにR1とR2で分圧されたVkaより低い電圧Vsがされているので、図8(b)(3)に示すように、FET2もオンする。
T2時に、FET2のゲートに印加されているR1とR2で分圧された電圧Vsが前記リミット電圧(FET2のソース電圧)Vs2からFET2のVgth2を差し引いた電圧に達すると、このFET2がオフし、図8(b)(4)のように供給電流もオフする。
このように、入力電圧Vkaがリミット電圧Vs2より高い場合は、リミット電圧となり、リミット電圧より低い場合は、入力電圧がD1、FET1のオンのときの電圧降下分を差し引いた電圧がFET2のソース端子に出力される。
T3時に、Vsが下降し、Vs<Vs2−Vgth2になると、図8(b)(3)に示すように、FET2が再びオンし、図8(b)(4)のように供給電流が流れ、かつ、図8(b)(1)のように、出力電圧Vsoutがやや上昇する。
T4時に、入力電圧VkaがFET1のリミット電圧Vs2以下になり、この入力電圧VkaがFET2のソース電圧として印加される。
入力電圧VkaがVgth1以下に下降すると、このFET1がオフし、FET2も図8(b)(3)に示すようにオフする。供給電流は図8(b)(4)のようにT6時以前に供給を停止する。
なお、入力電圧Vkaが出力電圧Vsoutより低い場合もFET1とFET2は、ともにオンとなっているが、出力電圧Vsoutの方が入力電圧Vkaより高いので、供給電流は供給されない。
図6に示した回路は、シンプルな回路構成としたため、図8(b)の波形に示すように、FET1がリミッタ回路13として動作し、飽和していない期間に若干の電圧がFET1に印加されている状態で、FET2がオンすることがあり、多少の効率低下となるが、部品点数が少ないという利点がある。
以下、同様の作用を繰り返す。
具体的には、前記D2とD3を挿入した場合、R1とR2の中点電圧VsがFET2のゲート電圧範囲を超えて高くなる場合の保護を行っており、D2は、FET2のゲート正電圧がかからないようにしており、その結果、FET1とFET2のソース電圧を持ち上げ、FET1のゲート・ソース間電圧が許容範囲を超えないようにD3を挿入している。このとき、R1から供給された電流は、D2とD3を経由してZD1で消費されることになる。
これに対して、D5、D6を挿入した場合、R1とR2の中点電圧VsがFET2のゲート電圧範囲を超えて高くなる前に出力電圧より高くなるため、D5を介して出力へ電流を流す。R1から供給された過剰な電流が出力に供給されることで、電力を有効利用できる。また、D6は、D2とD3を介してZD1に供給していたものを直接ZD1に供給するものである。
ここで、ZD1は必須ではないが、IC1により、基準電圧が高くなりすぎないようにリミッタとしての役割を果たしている。また、R6は電流制限用で、C3は異常発振防止用として挿入しているもので必須の部品ではない。
入力電圧が、正弦波や正弦半波の場合、入力電圧が周期的に変化するため、FET3で入力電圧を監視し、所定の電圧よりも低いときのみSW1としてのFET2をオンとしてC2に電力を供給するようにすると、低損失で低電力の出力電圧を得ることができる。
但し、FET2のゲート駆動電力は、R3から供給されるため、ゲート電力が必要な高周波での動作には適していないが、商用周波数などの低周波での動作では、シンプルな回路構成で高効率の電源回路を実現できる。
図16(a)は、従来の同期整流回路の例であり、MOS−FET1を用いた同期整流回路は同期信号にあわせてMOS−FET4を駆動する必要があり、トランスT1のタップ電圧をそのまま使用する場合と制御回路を用いる場合がある。コンデンサインプット型の同期整流の場合には、制御回路14が必要となる。また、制御回路14とMOS−FET4駆動の為の補助電源が必要であり、一般的には同期整流後の出力電圧から供給する。出力電圧が高すぎる場合は、別途補助電源を用意する必要がある。
ここで、前記理想ダイオードモジュールとは、通常の半導体ダイオードには0.3Vから1V程度の順方向電圧降下が存在するのに対し、MOS−FET等の半導体素子に置き換え、ダイオードの動作と同様の動作をするように付加回路で制御するものをいうものとする。
従来は、図16(b)に示すように、順方向電圧降下を改善したモジュールである付加回路を動作させる為の電源を外部から供給していたが、図16(c)に示すように、本発明の電源回路と組み合わせることにより、従来の半導体ダイオードと同様に二端子のダイオードが実現でき、且つ、順方向電圧降下を小さく出るため、整流時の損失を低減できるというメリットを有する。
図18の逆流阻止回路U1では、FET4が直接入力端子Kに結合されているために高耐電圧品を用い、またFET5も高耐電圧品を用いて電圧検出部の電圧リミッタとして動作させている。
これに対し、図19の逆流阻止回路U1では、FET6でFET4に対しても電圧リミッタとして動作させることで、高耐電圧のFETは、FET6の1個のみでよくなった。さらに、順方向と逆方向の判別の為のトランジスタTR3とTR4の動作において、TR4がオン状態からオフ状態に変化するとき、トランジスタの蓄積時間により応答が遅れることを改善するため、D5、R5を追加している。さらに、FET4の駆動電流を増やすためにTR5、D6を追加し、応答速度の向上を図っている。
しかし、これに限られるものではなく、略0Vからピーク電圧まで線形的に電圧変化を繰り返す信号であれば、3角波、鋸歯状波、半円形波などであって、電源出力可能な低電圧が周期的に存在すれば動作可能である。
また、線形的に変化しない非線形であっても、電源出力可能な低電圧が周期的に存在する特定のパルス波であれば、同様に動作可能である。
Claims (9)
- 略0Vからピーク電圧まで線形的に電圧変化を繰り返す直流の入力電圧のピーク値より低い電圧を基準電圧として発生する基準電圧回路と、
この基準電圧回路で発生した基準電圧と前記入力電圧を比較し、前記入力電圧が基準電圧より低い時に出力する比較回路と、
この比較回路の出力でゲートを開き、前記低電圧の入力電圧を出力するFETからなるスイッチング素子と、
このスイッチング素子から出力した出力電圧を平滑化する平滑化回路と
を具備してなることを特徴とする電源回路。 - 前記整流素子とスイッチング素子としてのFETの間に、このFETの前記入力電圧のピーク値を制限するためのFETからなるリミッタ回路を挿入したことを特徴とする請求項1記載の電源回路。
- 比較回路は、基準電圧としてリミッタ回路の出力電圧からレベルシフトした電圧を用い、入力電圧を分圧回路で分圧した電圧と比較し、前記分圧した電圧が前記レベルシフトした電圧より低い時に出力するようにしたことを特徴とする請求項2記載の電源回路。
- 比較回路は、入力電圧の代わりに電圧リミッタ回路であるFETの出力電圧を利用し、この電圧と基準電圧を比較し、前記FETの出力電圧が前記基準電圧より低い時に出力するようにしたことを特徴とする請求項2記載の電源回路。
- 比較回路における基準電圧を出力電圧からフィードバックして制御し、出力電圧精度を高めるようにしたことを特徴とする請求項1、2、3又は4記載の電源回路。
- 略0Vからピーク電圧まで線形的に電圧変化を繰り返す直流の入力電圧は、正弦波の交流電圧を半波整流したもの、正弦波の交流電圧を全波整流したもの、3角波、鋸歯状波又は半円形波からなることを特徴とする請求項1、2、3、4又は5記載の電源回路。
- 略0Vからピーク電圧まで線形的に電圧変化を繰り返す直流の入力電圧を入力するに入力端子Kと、
前記入力端子Kを、抵抗R3を介して接続され、基準電圧を発生するツェナーダイオードZD1からなる基準電圧回路と、
前記抵抗R3の両端をドレインとゲート間に接続され、前記入力電圧のピーク値を制限するリミッタ回路としてのFET1と、
このFET1のソースに、ソースが直列に接続され、ゲートに入力電圧の分圧抵抗が接続され、ドレインが出力端子Vsoutに接続された前記スイッチング素子としてのFET2と、
このFET2から出力した出力電圧を平滑化する平滑化回路と
を具備し、
前記FET2を、前記基準電圧と前記分圧された入力電圧を比較し、この分圧された入力電圧が基準電圧より低い時に出力する比較回路として機能させたことを特徴とする電源回路。 - 入力端子Kに、略0Vからピーク電圧まで線形的に電圧変化を繰り返す直流の入力電圧を入力する工程と、
前記入力端子Kの入力電圧を、抵抗R3を介してツェナーダイオードZD1を主とする基準電圧回路に供給して、基準電圧を発生する工程と、
前記抵抗R3の両端の電圧をFET1のドレインとゲート間に供給し、前記入力電圧のピーク値を制限する工程と、
このFET1のソースに、FET2のソースを直列に接続して前記基準電圧を供給し、前記FET2のゲートに印加した入力電圧の分圧した電圧と比較して、前記基準電圧より前記入力電圧の分圧した電圧が低い時前記FET2をオンする工程と、
このFET2から出力した出力電圧を平滑化して出力する工程とからなることを特徴とする高電圧から低電圧を得る方法。 - GND端子から入力端子へ順方向となるように挿入されたFETを主体とする逆流阻止回路に、請求項1、2、3、4、5、6又は7記載の電源回路を組み合わせてこの電源回路から直接電力を供給するようにしたことを特徴とする整流回路。
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