JP5561371B2 - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 172
- 238000004519 manufacturing process Methods 0.000 title claims description 87
- 229910002704 AlGaN Inorganic materials 0.000 claims description 145
- 238000000034 method Methods 0.000 claims description 86
- 238000005530 etching Methods 0.000 claims description 55
- 150000004767 nitrides Chemical class 0.000 claims description 24
- 239000002184 metal Substances 0.000 claims description 14
- 229910052751 metal Inorganic materials 0.000 claims description 14
- 239000002994 raw material Substances 0.000 claims description 6
- 239000002019 doping agent Substances 0.000 claims description 4
- 230000002093 peripheral effect Effects 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 609
- 239000000758 substrate Substances 0.000 description 37
- 238000002161 passivation Methods 0.000 description 35
- 230000015556 catabolic process Effects 0.000 description 34
- 239000012535 impurity Substances 0.000 description 28
- 229910052594 sapphire Inorganic materials 0.000 description 28
- 239000010980 sapphire Substances 0.000 description 28
- 230000006911 nucleation Effects 0.000 description 24
- 238000010899 nucleation Methods 0.000 description 24
- 238000002955 isolation Methods 0.000 description 22
- 230000004888 barrier function Effects 0.000 description 20
- 238000000206 photolithography Methods 0.000 description 19
- 230000015572 biosynthetic process Effects 0.000 description 18
- 238000001312 dry etching Methods 0.000 description 16
- 238000010586 diagram Methods 0.000 description 13
- 230000000694 effects Effects 0.000 description 11
- 230000010287 polarization Effects 0.000 description 11
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 10
- 239000007789 gas Substances 0.000 description 9
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 6
- 239000000460 chlorine Substances 0.000 description 6
- 229910052801 chlorine Inorganic materials 0.000 description 6
- -1 for example Substances 0.000 description 6
- 238000004088 simulation Methods 0.000 description 6
- 238000007740 vapor deposition Methods 0.000 description 6
- 230000004913 activation Effects 0.000 description 5
- 238000005036 potential barrier Methods 0.000 description 5
- 238000004151 rapid thermal annealing Methods 0.000 description 5
- 230000002269 spontaneous effect Effects 0.000 description 5
- 230000002411 adverse Effects 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 239000002344 surface layer Substances 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 230000005533 two-dimensional electron gas Effects 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000004047 hole gas Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/2003—Nitride compounds
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02518—Deposited layers
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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Description
本発明は、半導体装置及びその製造方法に関する。
GaN系ショットキーバリアダイオード(GaN−SBD:Schottky barrier diode)は、その物性的特徴から高耐圧で高速動作が可能なデバイスとして、サーバーシステム等への応用が期待されている。GaN−SBDでエネルギ損失を低減するためには、オン抵抗及びフォワード電圧を下げることが重要である。オン抵抗及びフォワード電圧の低下には、アノード電極(ショットキー電極)の仕事関数を下げることが有効である。その一方で、アノード電極の仕事関数と逆方向耐圧とがトレードオフの関係にある。従って、オン抵抗及びフォワード電圧を低下させるためにアノード電極の仕事関数を低下させると、逆方向耐圧が低下してしまう。
そこで、高耐圧化のために、アノード電極の外周部とこのアノード電極がショットキー接合されるn型GaN層との間にMgがドーピングされたp型GaN層を設けた構造が提案されている。この構造を得るためには、n型GaN層上にp型GaN層を形成し、p型GaN層をドライエッチングによりパターニングしてn型GaN層の表面(ショットキー面)を露出し、ショットキー面上にアノード電極を形成する必要がある。
しかしながら、Mgの活性化は困難であり、1000℃以上で活性化アニールを行っても、ドーピングした量の1%程度しか活性化しない。このため、p型GaN層の形成に際しては、活性化したMgを十分に確保するために、1×1019cm−3以上もの多量のMgをドーピングし、1000℃以上で活性化アニールを行う必要がある。多量のMgをドーピングすると、p型GaN層の結晶性が低下しやすい。また、このようなp型GaN層をパターニングした後に露出するn型GaN層のショットキー面にも荒れが生じやすく、歩留まりが低下しやすい。更に、ドライエッチング時にp型GaN層自体に荒れが生じやすい。このため、Mgがドーピングされたp型GaN層を設けた構造の実用化は極めて困難である。
本発明は、ショットキーバリアダイオードの逆方向耐圧を向上することができる半導体装置及びその製造方法を提供することを目的とする。
半導体装置の一態様には、GaN層と、前記GaN層のGa面にショットキー接合したアノード電極と、前記アノード電極の少なくとも一部と前記GaN層との間に位置するInGaN層と、が設けられている。
半導体装置の他の一態様には、GaN層と、前記GaN層のN面にショットキー接合したアノード電極と、前記アノード電極の少なくとも一部と前記GaN層との間に位置し、GaNよりもバンドギャップが大きく、Alを含有する窒化物半導体層と、が設けられている。前記窒化物半導体層はP型ドーパントを含まない。
半導体装置の製造方法の一態様では、GaN層のGa面上にInGaN層を局所的に形成し、前記GaN層にショットキー接合するアノード電極を、当該アノード電極の少なくとも一部と前記GaN層との間に前記InGaN層が位置するように形成する。
半導体装置の製造方法の他の一態様では、GaN層のN面上に、GaNよりもバンドギャップが大きく、Alを含有し、前記窒化物半導体層はP型ドーパントを含まない窒化物半導体層を局所的に形成し、前記窒化物半導体層にショットキー接合するアノード電極を、当該アノード電極の少なくとも一部と前記GaN層との間に前記窒化物半導体層が位置するように形成する。
上記の半導体装置等によれば、InGaN層又はAlを含有する窒化物半導体層によりGaN層のGa面又はN面のバンドポテンシャルが引き上げられ、逆方向耐圧を向上することができる。
以下、実施形態について、添付の図面を参照して具体的に説明する。
(第1の実施形態)
先ず、第1の実施形態について説明する。図1Aは、第1の実施形態に係る半導体装置(ショットキーバリアダイオード)の構造を示す平面図であり、図1Bは、図1A中のI−I線に沿った断面図である。
先ず、第1の実施形態について説明する。図1Aは、第1の実施形態に係る半導体装置(ショットキーバリアダイオード)の構造を示す平面図であり、図1Bは、図1A中のI−I線に沿った断面図である。
第1の実施形態では、図1A及び図1Bに示すように、サファイア基板1上にAlN核形成層1aが形成され、AlN核形成層1a上にn型GaN層2が形成されている。AlN核形成層1a上のn型GaN層2の表面はGa面(ミラー指数表記で(0001)面)である。n型GaN層2上に環状のInGaN層3がガードリングとして形成されている。そして、InGaN層3の内側に、n型GaN層2にショットキー接合されたアノード電極(ショットキー電極)4が形成されている。アノード電極4はInGaN層3よりも厚く、アノード電極4の外周部はInGaN層3の上面と接している。また、InGaN層3から離間した位置に、n型GaN層2にオーミック接合されたカソード電極(オーミック電極)5が形成されている。更に、アノード電極4とカソード電極5との間で、n型GaN層2及びInGaN層3を覆うパッシベーション膜6が形成されている。パッシベーション膜6はアノード電極4の一部及びカソード電極5の一部も上方から覆っている。なお、図1Aでは、パッシベーション膜6を省略している。
ここで、InGaN層3の作用について説明する。図2は、バンドポテンシャルの変化に関するシミュレーションの結果を示す図である。図2には、表面がGa面のn型GaN層のみの構造体(実線)、表面がGa面のn型GaN層及びその上に形成されたInGaN層の構造体(一点鎖線)、並びに表面がGa面のn型GaN層及びその上に形成されたp型GaN層の構造体(二点鎖線)の各バンドポテンシャルを示してある。なお、n型GaN層の活性化したn型不純物の濃度は5×1017cm−3とした。InGaN層のIn組成は6%、厚さは20nmとした。p型GaN層の活性化したp型不純物の濃度は5×1017cm−3、厚さは200nmとした。図2の横軸は、n型GaN層の表面からの深さを示しており、負の値はn型GaN層とInGaN層又はp型GaN層との界面(深さ:0nm)からInGaN層又はp型GaN層中の位置までの距離を示している。
図2に示すように、n型GaN層及びp型GaN層の構造体(二点鎖線)では、n型GaN層とp型GaN層との界面でのバンドポテンシャルが、n型GaN層のみの構造体(実線)のそれよりも高くなっている。従来のp型GaN層を設けた構造では、このような作用により逆方向耐圧が向上する。
同様に、n型GaN層及びInGaN層の構造体(一点鎖線)でも、n型GaN層とInGaN層との界面でのバンドポテンシャルが、n型GaN層のみの構造体(実線)のそれよりも高くなっている。これは、C軸方向でGa面上に成長したInGaN層とn型GaN層との界面では、自発分極及びピエゾ分極による負の固定電荷によりバンドポテンシャルが上昇するためである。従って、n型GaN層及びp型GaN層の構造体と同様に、逆方向耐圧が向上する。
図3は、電流−電圧特性の変化に関するシミュレーションの結果を示す図である。図3には、表面がGa面のn型GaN層のみの構造体(実線)、表面がGa面のn型GaN層及びその上に形成されたInGaN層の構造体(一点鎖線)、並びに表面がGa面のn型GaN層及びその上に形成されたp型GaN層の構造体(二点鎖線)の各電流−電圧特性を示してある。なお、n型GaN層の活性化したn型不純物の濃度は1×1016cm−3とした。n型GaN層及びInGaN層の構造体(一点鎖線)では、In組成を5%、InGaN層の厚さを20nmとし、InGaN層のn型GaN層との界面近傍に−4.59×1012cm−2の負の固定電荷が存在することとした。n型GaN層及びp型GaN層の構造体(二点鎖線)では、p型GaN層の厚さを20nmとし、アクセプタの濃度を2×1017cm−3とした。
図3に示すように、n型GaN層のみの構造体(実線)の逆方向耐圧が−36.1Vであるのに対し、n型GaN層及びp型GaN層の構造体(二点鎖線)の逆方向耐圧は−42.7Vと高い。また、n型GaN層及びInGaN層の構造体(一点鎖線)の逆方向耐圧の絶対値は44.8V以上であり、n型GaN層及びp型GaN層の構造体(二点鎖線)の逆方向耐圧よりも高い。
これらのシミュレーションの結果からも明らかなように、第1の実施形態によれば、InGaN層3が存在しないGaN系SBD及びp型GaN層をガードリングとして用いたGaN系SBDよりも高い逆方向耐圧が得られる。
次に、第1の実施形態に係る半導体装置を製造する方法について説明する。図4A乃至図4Kは、第1の実施形態に係る半導体装置を製造する方法を工程順に示す断面図である。
先ず、図4Aに示すように、サファイア基板1上に、AlN核形成層1a、n型GaN層2及びInGaN層3を、例えば有機金属気相成長(MOVPE:metal-organic vapor phase epitaxy)法により形成する。n型GaN層2の形成前にサファイア基板1上にAlN核形成層1aを形成しているため、n型GaN層2の成長方向における表面がGa面となる。また、例えば、n型GaN層2の厚さは1μm程度とし、n型不純物としてSiを4×1017cm−3程度ドーピングする。例えば、InGaN層3の厚さは20nm程度とし、In組成は5%〜7%程度とする。例えば、n型GaN層2の成長温度は1000℃程度とし、InGaN層3の成長温度は780℃程度とする。
次いで、図4Bに示すように、カソード電極5を形成する予定の領域を開口するレジストパターン11をInGaN層3上に形成する。レジストパターン11はフォトリソグラフィを用いて形成する。
その後、図4Cに示すように、レジストパターン11をエッチングマスクとして用いてInGaN層3をエッチングして、カソード電極5を形成する予定の領域において、n型GaN層2の表面を露出する。InGaN層3のエッチングとしては、例えば塩素系ガスを用いたドライエッチングを行う。InGaN層3のエッチングレートは、例えば10nm/minとする。このエッチングでは、オーバーエッチングを行うことが好ましく、エッチング時間は、例えば4分間とする。InGaN層3がカソード電極5を形成する予定の領域に残存していると、ポテンシャルバリアによりオーミック不良が生じることがあるからである。
続いて、図4Dに示すように、レジストパターン11を除去し、n型GaN層2上に、例えばリフトオフ法によりカソード電極5を形成する。カソード電極5としては、例えば、厚さが30nm程度のTi膜とその上に位置する厚さが300nm程度のAl膜との積層体を形成する。Ti膜及びAl膜の成膜は、例えば蒸着法により行う。次いで、600℃程度で急速熱処理(RTA:rapid thermal annealing)を行う。
その後、図4Eに示すように、カソード電極5を覆うと共に、InGaN層3を環状のガードリングとして残存させる部分を覆うレジストパターン12を形成する。レジストパターン12はフォトリソグラフィを用いて形成する。
続いて、図4Fに示すように、レジストパターン12をエッチングマスクとして用いてInGaN層3をエッチングして、ショットキー接合面を設ける領域及びアノード電極4とカソード電極5とを絶縁分離する領域において、n型GaN層2の表面を露出する。InGaN層3のエッチングとしては、例えば塩素系ガスを用いたドライエッチングを行う。InGaN層3のエッチングレートは、例えば10nm/minとする。このエッチングでも、オーバーエッチングを行うことが好ましく、エッチング時間は、例えば3分間とする。InGaN層3がショットキー接合面を設ける領域に残存していると、ポテンシャルバリアによりフォワード電圧が高くなることがあるからである。カソード電極5を形成する予定の領域のn型GaN層2の表面を露出する際よりもエッチング時間を短くするのは、ショットキー接合面を設ける領域のオーバーエッチングの量が多いほど、アノード電極4の下端部においてその側面がn型GaN層2と接する面積が大きくなり、ブレイクダウンが生じやすくなるからである。
次いで、図4Gに示すように、レジストパターン12を除去し、アノード電極4を形成する予定の領域を開口するレジストパターン13を形成する。レジストパターン13はフォトリソグラフィを用いて形成する。このとき、レジストパターン13の開口部がInGaN層3の一部にかかるようにする。
その後、図4Hに示すように、レジストパターン13を成膜マスクとして用いて、リフトオフ法によりアノード電極4を形成する。アノード電極4としては、例えば、厚さが100nm程度のTaN膜とその上に位置する厚さが300nm程度のCu膜との積層体を形成する。TaN膜及びCu膜の成膜は、例えばスパッタリング法により行う。
続いて、図4Iに示すように、n型GaN層2、InGaN層3、アノード電極4、及びカソード電極5を覆うパッシベーション膜6をサファイア基板1の表面側に形成する。パッシベーション膜6としては、例えば、厚さが200nm程度のシリコン窒化膜をプラズマ化学気相成長(CVD:chemical vapor deposition)法により形成する。
次いで、図4Jに示すように、アノード電極4のコンタクト部を形成する予定の領域及びカソード電極5のコンタクト部を形成する予定の領域を開口するレジストパターン14をパッシベーション膜6上に形成する。レジストパターン14はフォトリソグラフィを用いて形成する。
その後、図4Kに示すように、レジストパターン14をエッチングマスクとして用いてパッシベーション膜6をエッチングして、アノード電極4の一部及びカソード電極5の一部をコンタクト部として露出する。パッシベーション膜6のエッチングとしては、例えばSF6ガス及びCHF3ガスの混合ガスを用いたドライエッチングを行う。このとき、例えば、上部電極パワーを500Wとし、下部電極パワーを50Wとする。パッシベーション膜6がシリコン窒化膜である場合、そのエッチングレートは0.24μm/min程度とする。そして、レジストパターン14を除去する。
このようにして、第1の実施形態に係る半導体装置を製造することができる。
このように、第1の実施形態では、多量のMgを含有するp型GaN層を形成する必要がない。このため、結晶性の低下及びドライエッチングに伴うショットキー面の荒れを回避しながら、逆方向耐圧を向上することができる。
なお、サファイア基板1に代えて、表面がGa面のGaN基板を用いてもよい。この場合、AlN核形成層1aを形成せずに、GaN基板上にn型GaN層2を形成する。
GaN層上にAlGaN層が形成されている場合、GaN層の表面がGa面であれば、自発分極及びピエゾ分極により、GaN層のAlGaN層との界面近傍に2DEGが形成されやすい。一方、GaN層の表面がN面であれば、自発分極及びピエゾ分極により、GaN層のAlGaN層との界面近傍に2DHGが誘起されやすい。このような現象は、「O. Ambacher et al. J.
Appl. Phys. Vol. 85 (1999) 3222」にも記載されている。
Appl. Phys. Vol. 85 (1999) 3222」にも記載されている。
また、プラズマアシスト分子線エピタキシー(PAMBE)法にてサファイア基板のC面上に成長させたGaN層に関しては、サファイア基板上に直接成長させたGaN層の表面はN面となる。一方、AlN核形成層を介して成長させたGaN層の表面はGa面となる。このような現象は、「M. Park et al. J. Appl.
Phys. Vol. 93 (2003) 9542」及び「W.-C. Yang et al., J. Appl. Phys. Vol. 94 (2003) 5720」にも記載されている。また、表面がC(カーボン)面のSiC基板上に直接成長させたGaN層の表面はN面となる。このような現象は、「M. H. Wong et al., J.
Appl. Phys. Vol 04 (2008) 093710」にも記載されている。表面がN面のGaN基板上に直接成長させたGaN層の表面もN面となる。
Phys. Vol. 93 (2003) 9542」及び「W.-C. Yang et al., J. Appl. Phys. Vol. 94 (2003) 5720」にも記載されている。また、表面がC(カーボン)面のSiC基板上に直接成長させたGaN層の表面はN面となる。このような現象は、「M. H. Wong et al., J.
Appl. Phys. Vol 04 (2008) 093710」にも記載されている。表面がN面のGaN基板上に直接成長させたGaN層の表面もN面となる。
これらの性質を考慮してGaN層等を成長させればよい。
また、InGaN層3に不純物がドーピングされている必要はないが、p型不純物が結晶性に悪影響が及ばない程度の量でドーピングされていることが好ましい。n型GaN層2との界面でのバンドポテンシャルをより引き上げることが可能だからである。p型不純物としては、例えばMgが使用可能であり、結晶性に悪影響が及ばない程度のドーピング量は、例えば1018cm−3オーダーである。Mgの活性化率が1%程度であれば、1016cm−3オーダーのMgが活性化していることになる。
(第2の実施形態)
次に、第2の実施形態について説明する。図5は、第2の実施形態に係る半導体装置(ショットキーバリアダイオード)の構造を示す断面図である。
次に、第2の実施形態について説明する。図5は、第2の実施形態に係る半導体装置(ショットキーバリアダイオード)の構造を示す断面図である。
第2の実施形態では、図5に示すように、AlN核形成層1a上にn型GaN層2よりも高濃度でn型不純物がドーピングされたn+GaN層7が形成されている。そして、n型GaN層2が、InGaN層3及びアノード電極4の直下のみにおいて、InGaN層3及びアノード電極4とn+GaN層7との間に形成されており、カソード電極5はn型GaN層2ではなくn+GaN層7にオーミック接合されている。他の構成は第1の実施形態と同様である。
このようなメサ構造のショットキーバリアダイオードにおいても第1の実施形態と同様の効果が得られる。また、n型不純物の濃度が高いn+GaN層7にカソード電極5が接続されているため、オーミック抵抗をより一層低減することができる。
(第3の実施形態)
次に、第3の実施形態について説明する。図6は、第3の実施形態に係る半導体装置(ショットキーバリアダイオード)の構造を示す断面図である。
次に、第3の実施形態について説明する。図6は、第3の実施形態に係る半導体装置(ショットキーバリアダイオード)の構造を示す断面図である。
第3の実施形態では、サファイア基板1に代えて、導電性のn型GaN基板1bが用いられている。そして、図6に示すように、カソード電極5がn型GaN層2上に形成されておらず、カソード電極21がn型GaN基板1bの裏面上に形成されている。他の構成は第1の実施形態と同様である。
このような縦型構造のショットキーバリアダイオードにおいても第1の実施形態と同様の効果が得られる。また、省面積化が可能となる。更に、カソード電極21はアノード電極4等の位置を考慮せずに形成することができるため、製造プロセスを簡素化することも可能である。
(第4の実施形態)
次に、第4の実施形態について説明する。第1〜第3の実施形態のようにInGaN層3の加工をドライエッチングにより行うと、InGaN層3とn型GaN層2との界面でエッチングを中断することが困難である。そして、InGaN層3が残存すると、ポテンシャルバリアによりフォワード電圧が高くなり、オーバーエッチングしすぎると、ブレイクダウンを起こしやすくなることがある。また、ドライエッチング時のInGaN層3のエッチングレートにも面内分布が存在する。従って、オーバーエッチングを行ったとしても、InGaN層3の残渣が存在したり、オーバーエッチングが若干過剰になったりして、ダイオード特性に面内分布が生じる虞がある。ダイオード特性に面内分布が生じると、歩留まりが低下することがある。また、ドライエッチング時のダメージに伴って、耐圧の絶対値が低下する虞もある。第4の実施形態では、ドライエッチングに代えて光電気化学(PEC:photo electrochemical)エッチングを行うことにより、このような懸念を払しょくする。図7は、第4の実施形態に係る半導体装置(ショットキーバリアダイオード)の構造を示す断面図である。
次に、第4の実施形態について説明する。第1〜第3の実施形態のようにInGaN層3の加工をドライエッチングにより行うと、InGaN層3とn型GaN層2との界面でエッチングを中断することが困難である。そして、InGaN層3が残存すると、ポテンシャルバリアによりフォワード電圧が高くなり、オーバーエッチングしすぎると、ブレイクダウンを起こしやすくなることがある。また、ドライエッチング時のInGaN層3のエッチングレートにも面内分布が存在する。従って、オーバーエッチングを行ったとしても、InGaN層3の残渣が存在したり、オーバーエッチングが若干過剰になったりして、ダイオード特性に面内分布が生じる虞がある。ダイオード特性に面内分布が生じると、歩留まりが低下することがある。また、ドライエッチング時のダメージに伴って、耐圧の絶対値が低下する虞もある。第4の実施形態では、ドライエッチングに代えて光電気化学(PEC:photo electrochemical)エッチングを行うことにより、このような懸念を払しょくする。図7は、第4の実施形態に係る半導体装置(ショットキーバリアダイオード)の構造を示す断面図である。
第4の実施形態では、図7に示すように、InGaN層3上に金属膜22が形成されており、アノード電極4はInGaN層3及び金属膜22の積層体よりも厚く、アノード電極4の外周部は金属膜22の上面と接している。詳細は後述するが、金属膜22はPECの際に遮光マスクとして用いられたものである。他の構成は第1の実施形態と同様である。
第4の実施形態によっても、第1の実施形態と同様の効果が得られる。また、InGaN層3上の金属膜22としてNi膜が用いられている場合、Niの仕事関数が比較的高いため、InGaN層3近傍で電界集中をより一層抑制することができる。
次に、第4の実施形態に係る半導体装置を製造する方法について説明する。図8A乃至図8Cは、第4の実施形態に係る半導体装置を製造する方法を工程順に示す断面図である。
先ず、第1の実施形態と同様にして、カソード電極5の形成までの処理を行う(図4A〜図4D)。次いで、図8Aに示すように、InGaN層3の環状のガードリングとして残存させる部分を覆う金属膜22をInGaN層3上に形成する。金属膜22としては、例えば、厚さが100nm程度のNi膜をリフトオフ法により形成する。Ni膜の成膜は、例えば蒸着法により行う。
その後、図8Bに示すように、金属膜22を遮光マスクとして用いた光電気化学エッチング(PEC)によりInGaN層3を加工して、ショットキー接合面を設ける領域及びアノード電極4とカソード電極5とを絶縁分離する領域において、n型GaN層2の表面を露出する。このPECでは、例えば、サファイア基板1及びその上に形成されたn型GaN層2等をKOH溶液中に浸漬し、KOH溶液中にPt電極を入れ、カソード電極5に電極23を接触させる。そして、Pt電極を直流電源のマイナス極に接続し、電極23を直流電源のプラス極に接続してカソード電極5とPt電極との間にバイアスを印加しながら、InGaN層3に、波長がn型GaN層2のバンドギャップ(3.4eV)の波長(365nm)より長く、InGaN層3のバンドギャップ(3.2eV)の波長(387nm)よりも短い紫外光を照射する。このような紫外光がInGaN層3に照射されると、InGaN層3中でエッチングに寄与する正孔が生成され、InGaN層3のエッチングが進行する。但し、金属膜22により覆われた部分では正孔が生成されないため、この部分はエッチングされない。また、n型GaN層2の表面が露出するとn型GaN層2に紫外光が照射されるが、その波長がn型GaN層2のバンドギャップの波長よりも長いため、n型GaN層2中には、エッチングに寄与する正孔が生成されない。従って、n型GaN層2はエッチングされない。このため、オーバーエッチングを行わずともInGaN層3を確実に除去することができる。
続いて、図8Cに示すように、第1の実施形態と同様にして、アノード電極4を形成する。アノード電極4は金属膜22に電気的に接続される。
次いで、第1の実施形態と同様にして、パッシベーション膜6の形成以降の処理を行う(図4I〜図4K)。このようにして、図7に示す構造が得られる。
第4の実施形態では、InGaN層3の加工をPECにより行うため、上記の懸念を払しょくすることが可能である。つまり、第4の実施形態では、InGaN層3とn型GaN層2との界面でエッチングを中断することが可能となるため、InGaN層3のエッチングレートにも面内分布が存在したとしても、InGaN層3の残渣の発生を防止しながら、アノード電極4の側面がn型GaN層2と接触しないようにすることができる。また、ドライエッチングと比較してダメージが極めて発生しにくく、耐圧の絶対値が低下しにくい。
なお、InGaN層3に代えてp型GaN層が形成されている場合には、光電気化学エッチング(PEC)を用いたウェットエッチングを行うことは極めて困難である。p型GaN層がn型GaN層に対するエッチングストッパとして機能するためである。
(第5の実施形態)
次に、第5の実施形態について説明する。第1〜第4の実施形態では、InGaN層3の直下の空乏層の広がりにより、InGaN層3がない場合と比較してシート抵抗が高くなり、この分だけオン抵抗が増加する。n型GaN層2のキャリア濃度を増加すればオン抵抗を下げることが可能であるが、逆方向耐圧が低下してしまう。第5の実施形態では、2次元電子ガス(2DEG)を用いることにより、高い逆方向耐圧及び低いオン抵抗を実現する。図9は、第5の実施形態に係る半導体装置(ショットキーバリアダイオード)の構造を示す断面図である。
次に、第5の実施形態について説明する。第1〜第4の実施形態では、InGaN層3の直下の空乏層の広がりにより、InGaN層3がない場合と比較してシート抵抗が高くなり、この分だけオン抵抗が増加する。n型GaN層2のキャリア濃度を増加すればオン抵抗を下げることが可能であるが、逆方向耐圧が低下してしまう。第5の実施形態では、2次元電子ガス(2DEG)を用いることにより、高い逆方向耐圧及び低いオン抵抗を実現する。図9は、第5の実施形態に係る半導体装置(ショットキーバリアダイオード)の構造を示す断面図である。
第5の実施形態では、図9に示すように、InGaN層3がカソード電極5の下方まで広がって形成されている。そして、InGaN層3とカソード電極5との間にAlGaN層31が形成されている。AlGaN層31のAl組成は30%程度である。パッシベーション膜6はAlGaN層31をも覆っている。他の構成は第1の実施形態と同様である。
このような第5の実施形態では、図9に示すように、InGaN層3のAlGaN層31との界面近傍に高濃度の2DEGが存在する。このため、第1〜第4の実施形態と比較してシート抵抗を著しく低減することができる。従って、n型GaN層2のキャリア濃度を第1〜第4の実施形態のそれよりも低くして、逆方向耐圧をより一層向上することができる。
次に、第5の実施形態に係る半導体装置を製造する方法について説明する。図10A乃至図10Cは、第5の実施形態に係る半導体装置を製造する方法を工程順に示す断面図である。
先ず、図10Aに示すように、サファイア基板1上に、AlN核形成層1a、n型GaN層2、InGaN層3及びAlGaN層31を、例えばMOVPE法により形成する。例えば、n型GaN層2の厚さは1μm程度とし、n型不純物としてSiを1×1017cm−3程度ドーピングする。つまり、第1の実施形態よりもキャリア濃度を低くする。また、例えば、InGaN層3の厚さは10nm程度とし、In組成は5%〜7%程度とする。また、例えば、AlGaN層31の厚さは20nm程度とし、Al組成は30%程度とする。例えば、n型GaN層2の成長温度は1000℃程度とし、InGaN層3の成長温度は780℃程度とし、AlGaN層31の成長温度は1000℃程度とする。次いで、リフトオフ法により、AlGaN層31上にカソード電極5を形成する。その後、AlGaN層31の残存させる部分を覆うレジストパターン15をAlGaN層31上及びカソード電極5上に形成する。レジストパターン15はフォトリソグラフィを用いて形成する。
続いて、図10Bに示すように、レジストパターン15をエッチングマスクとして用いてAlGaN層31をエッチングして、InGaN層3の表面の一部を露出する。AlGaN層31のエッチングレートは10nm/minとし、エッチング時間は、例えば2.5分間とする。つまり、若干のオーバーエッチングを行う。
次いで、図10Cに示すように、アノード電極4を形成する予定の領域を開口するレジストパターン16をInGaN層3、AlGaN層31上及びカソード電極5上に形成する。レジストパターン16はフォトリソグラフィを用いて形成する。その後、レジストパターン16をエッチングマスクとして用いてInGaN層3をエッチングして、アノード電極4を形成する予定の領域において、n型GaN層2の表面を露出する。続いて、レジストパターン16を除去し、第1の実施形態と同様にして、リフトオフ法によるアノード電極4の形成以降の処理を行う。このようにして、図9に示す構造が得られる。
(第6の実施形態)
次に、第6の実施形態について説明する。図11は、第6の実施形態に係る半導体装置(ショットキーバリアダイオード)の構造を示す断面図である。
次に、第6の実施形態について説明する。図11は、第6の実施形態に係る半導体装置(ショットキーバリアダイオード)の構造を示す断面図である。
第6の実施形態では、図11に示すように、InGaN層3がアノード電極4の下方にも残存しており、AlGaN層31aがAlGaN層31の内側にAlGaN層31から離間して形成されている。AlGaN層31aはAlGaN層31と同様の厚さ及びAl組成を備えている。そして、AlGaN層31aを上方及び側方から覆うようにしてアノード電極4が形成されている。他の構成は第5の実施形態と同様である。
第6の実施形態によっても第5の実施形態と同様の効果が得られる。また、InGaN層3をエッチングする必要がないため、製造プロセスを簡素化することができる。
なお、第5、第6の実施形態において、AlGaN層31に代えてInAlN層又はInAlGaN層等を用いても、2DEGを生じさせて同様の効果を得ることができる。
(第7の実施形態)
次に、第7の実施形態について説明する。図12は、第7の実施形態に係る半導体装置(ショットキーバリアダイオード)の構造を示す断面図である。
次に、第7の実施形態について説明する。図12は、第7の実施形態に係る半導体装置(ショットキーバリアダイオード)の構造を示す断面図である。
第7の実施形態では、図12に示すように、InGaN層3とカソード電極5との間に、1又は2以上の環状のInGaN層3aが形成されている。InGaN層3aはInGaN層3と同様の厚さ及びIn組成を備えている。パッシベーション膜6はInGaN層3aをも覆っている。他の構成は第1の実施形態と同様である。
このような第7の実施形態によっても第1の実施形態と同様の効果を得ることができる。また、1又は2以上の環状のInGaN層3aが形成されているため、つまり、多重ガードリング構造が採用されているため、より一層高い逆方向耐圧を得ることができる。
次に、第7の実施形態に係る半導体装置を製造する方法について説明する。図13A乃至図13Cは、第7の実施形態に係る半導体装置を製造する方法を工程順に示す断面図である。
先ず、第1の実施形態と同様にして、カソード電極5の形成までの処理を行う(図4A〜図4D)。次いで、図13Aに示すように、カソード電極5を覆うと共に、InGaN層3の環状の多重ガードリングとして残存させる部分を覆うレジストパターン12aを形成する。レジストパターン12aはフォトリソグラフィを用いて形成する。
次いで、図13Bに示すように、レジストパターン12aをエッチングマスクとして用いてInGaN層3をエッチングして、ショットキー接合面を設ける領域及びアノード電極4とカソード電極5とを絶縁分離する領域において、n型GaN層2の表面を露出する。このとき、アノード電極4とカソード電極5とを絶縁分離する領域では、n型GaN層2の表面を複数の環状に露出する。
その後、図13Cに示すように、レジストパターン12aを除去し、第1の実施形態と同様にして、アノード電極4を形成する予定の領域を開口するレジストパターン13を形成する。
そして、第1の実施形態と同様にして、アノード電極4の形成以降の処理を行う(図4H〜図4K)。このようにして、図12に示す構造が得られる。
(第8の実施形態)
次に、第8の実施形態について説明する。第8の実施形態では、GaN系SBDと高電子移動度トランジスタ(HEMT:high electron mobility transistor)とが同一の基板上に設けられている。図14は、第8の実施形態に係る半導体装置の構造を示す断面図である。
次に、第8の実施形態について説明する。第8の実施形態では、GaN系SBDと高電子移動度トランジスタ(HEMT:high electron mobility transistor)とが同一の基板上に設けられている。図14は、第8の実施形態に係る半導体装置の構造を示す断面図である。
第8の実施形態には、図14に示すように、素子分離領域71cを挟んでSBD領域71a及びHEMT領域71bが設けられている。SBD領域71a、HEMT領域71b及び素子分離領域71cのいずれにおいても、サファイア基板51上にAlN核形成層51aが形成され、AlN核形成層51a上にGaN層52が形成され、GaN層52上にn型AlGaN層57が形成されている。GaN層52への意図的な不純物の導入は行われていない。AlN核形成層51a上のGaN層52の表面はGa面である。素子分離領域71cでは、n型AlGaN層57及びGaN層52の表層部に素子分離部58が形成されている。このため、SBD領域71a及びHEMT領域71bでは、GaN層52のn型AlGaN層57との界面近傍に2次元電子ガス(2DEG)が誘起されているが、素子分離領域71cには2DEGが存在しない。素子分離部58は、例えばボロンイオン等のドーピング又はメサ形成等により形成されている。
SBD領域71aでは、n型AlGaN層57上に環状のInGaN層53がガードリングとして形成されている。そして、InGaN層53の内側に、n型AlGaN層57にショットキー接合されたアノード電極(ショットキー電極)54が形成されている。アノード電極54はInGaN層53よりも厚く、アノード電極54の外周部はInGaN層53の上面と接している。また、InGaN層53から離間した位置に、n型AlGaN層57にオーミック接合されたカソード電極(オーミック電極)55が形成されている。更に、アノード電極54とカソード電極55との間で、n型AlGaN層57及びInGaN層53を覆うパッシベーション膜56が形成されている。パッシベーション膜56はアノード電極54の一部及びカソード電極55の一部も上方から覆っている。なお、InGaN層53の下方には2DEGが存在しない。
HEMT領域71bでは、n型AlGaN層57上にゲート電極59gが形成されている。更に、平面視でゲート電極59gを間に挟むようにしてソース電極59s及びドレイン電極59dもn型AlGaN層57上に形成されている。そして、パッシベーション膜56が、ゲート電極59gとソース電極59sとの間及びゲート電極59gとドレイン電極59dとの間において、n型AlGaN層57を覆っている。パッシベーション膜56は、ゲート電極59gの一部、ソース電極59sの一部及びドレイン電極59dの一部も上方から覆っている。n型AlGaN層57が電子供給層として機能し、GaN層52が電子走行層として機能する。
このような第8の実施形態によれば、GaN系SBD及びHEMTの集積化が可能となる。
次に、第8の実施形態に係る半導体装置を製造する方法について説明する。図15A乃至図15Eは、第8の実施形態に係る半導体装置を製造する方法を工程順に示す断面図である。
先ず、図15Aに示すように、サファイア基板51上に、AlN核形成層51a、GaN層52、n型AlGaN層57及びInGaN層53を、例えばMOVPE法により形成する。GaN層52の形成前にサファイア基板51上にAlN核形成層51aを形成しているため、GaN層52の成長方向における表面がGa面となる。また、例えば、GaN層52の厚さは2μm程度とする。例えば、n型AlGaN層57の厚さは20nmとし、n型不純物としてSiを1×1018cm−3程度ドーピングする。例えば、InGaN層53の厚さは20nm程度とし、In組成は5%〜7%程度とする。
次いで、SBD領域71a及びHEMT領域71bを覆い、素子分離領域71cを開口するレジストパターン61をInGaN層53上に形成する。レジストパターン61はフォトリソグラフィを用いて形成する。その後、InGaN層53、n型AlGaN層57、及びGaN層52の表層部にボロンイオンの注入を行って、素子分離部58を形成する。素子分離部58をメサ形成等により形成してもよい。
続いて、図15Bに示すように、レジストパターン61を除去し、InGaN層53を環状のガードリングとして残存させる部分を覆うレジストパターン62を形成する。レジストパターン62はフォトリソグラフィを用いて形成する。
次いで、図15Cに示すように、レジストパターン62をエッチングマスクとして用いてInGaN層53をエッチングする。この結果、HEMT領域71b及び素子分離領域71cでは、InGaN層53が消失する。なお、InGaN層53のエッチングとしては、例えば塩素系ガスを用いたドライエッチングを行う。InGaN層53のエッチングレートは、例えば10nm/minとする。
その後、図15Dに示すように、レジストパターン62を除去し、n型AlGaN層57上に、例えばリフトオフ法によりカソード電極55、ソース電極59s及びドレイン電極59dを形成する。カソード電極55、ソース電極59s及びドレイン電極59dとしては、例えば、厚さが30nm程度のTi膜とその上に位置する厚さが300nm程度のAl膜との積層体を形成する。Ti膜及びAl膜の成膜は、例えば蒸着法により行う。続いて、600℃程度でRTAを行う。
次いで、図15Eに示すように、例えばリフトオフ法によりアノード電極54及びゲート電極59gを形成する。この結果、InGaN層53の下方の2DEGが消失する。アノード電極54及びゲート電極59gとしては、例えば、厚さが100nm程度のNi膜とその上に位置する厚さが300nm程度のAu膜との積層体を形成する。Ni膜及びAu膜の成膜は、例えば蒸着法により行う。
その後、第1の実施形態におけるパッシベーション膜6の形成と同様にして、パッシベーション膜56を形成する。このようにして、図14に示す構造が得られる。
(第9の実施形態)
次に、第9の実施形態について説明する。図16Aは、第9の実施形態に係る半導体装置(ショットキーバリアダイオード)の構造を示す平面図であり、図16Bは、図16A中のII−II線に沿った断面図である。
次に、第9の実施形態について説明する。図16Aは、第9の実施形態に係る半導体装置(ショットキーバリアダイオード)の構造を示す平面図であり、図16Bは、図16A中のII−II線に沿った断面図である。
第9の実施形態では、図16A及び図16Bに示すように、サファイア基板101上にn型GaN層102が形成されている。n型GaN層102の表面はN面(ミラー指数表記で(000−1)面)である。n型GaN層102上に環状のAlGaN層103がガードリングとして形成されている。そして、AlGaN層103の内側に、n型GaN層102にショットキー接合されたアノード電極(ショットキー電極)104が形成されている。アノード電極104はAlGaN層103よりも厚く、アノード電極104の外周部はAlGaN層103の上面と接している。また、AlGaN層103から離間した位置に、n型GaN層102にオーミック接合されたカソード電極(オーミック電極)105が形成されている。更に、アノード電極104とカソード電極105との間で、n型GaN層102及びAlGaN層103を覆うパッシベーション膜106が形成されている。パッシベーション膜106はアノード電極104の一部及びカソード電極105の一部も上方から覆っている。なお、図16Aでは、パッシベーション膜106を省略している。
ここで、AlGaN層103の作用について説明する。図17は、バンドポテンシャルの変化に関するシミュレーションの結果を示す図である。図17には、表面がGa面のn型GaN層のみの構造体(実線)、表面がN面のn型GaN層及びその上に形成されたAlGaN層の構造体(一点鎖線)、並びに表面がGa面のn型GaN層及びその上に形成されたp型GaN層の構造体(二点鎖線)の各バンドポテンシャルを示してある。なお、n型GaN層の活性化したn型不純物の濃度は5×1017cm−3とした。AlGaN層のAl組成は30%、厚さは20nmとした。p型GaN層の活性化したp型不純物の濃度は5×1017cm−3、厚さは200nmとした。図17の横軸は、n型GaN層の表面からの深さを示しており、負の値はn型GaN層とAlGaN層又はp型GaN層との界面(深さ:0nm)からAlGaN層又はp型GaN層中の位置までの距離を示している。
図17に示すように、n型GaN層及びp型GaN層の構造体(二点鎖線)では、n型GaN層とp型GaN層との界面でのバンドポテンシャルが、n型GaN層のみの構造体(実線)のそれよりも高くなっている。従来のp型GaN層を設けた構造では、このような作用により逆方向耐圧が向上する。
同様に、n型GaN層及びAlGaN層の構造体(一点鎖線)でも、n型GaN層とAlGaN層との界面でのバンドポテンシャルが、n型GaN層のみの構造体(実線)のそれよりも高くなっている。これは、C軸方向でN面上に成長したAlGaN層とn型GaN層との界面では、自発分極及びピエゾ分極による負の固定電荷によりバンドポテンシャルが上昇するためである。従って、n型GaN層及びp型GaN層の構造体と同様に、逆方向耐圧が向上する。また、第1の実施形態と比較すると、AlGaNのバンドギャップがInGaNのバンドギャップよりも大きいため、インパクトイオン化しにくい。
図18は、電流−電圧特性の変化に関するシミュレーションの結果を示す図である。図18には、図3に示す結果の他に、表面がN面のn型GaN層及びその上に形成されたAlGaN層の構造体(破線)の電流−電圧特性を示してある。なお、n型GaN層及びAlGaN層の構造体(破線)では、Al組成を25%、AlGaN層の厚さを20nmとし、AlGaN層のn型GaN層との界面近傍に−1.39×1013cm−2の負の固定電荷が存在することとした。
図18に示すように、n型GaN層及びAlGaN層の構造体(破線)の逆方向耐圧の絶対値は70V以上であり、少なくともn型GaN層及びp型GaN層の構造体(二点鎖線)の逆方向耐圧よりも高く、n型GaN層及びInGaN層の構造体(一点鎖線)の逆方向耐圧よりも高いことが予想される。
これらのシミュレーションの結果からも明らかなように、第9の実施形態によれば、AlGaN層103が存在しないGaN系SBD及びp型GaN層をガードリングとして用いたGaN系SBDよりも高い逆方向耐圧が得られる。
次に、第9の実施形態に係る半導体装置を製造する方法について説明する。図19A乃至図19Kは、第9の実施形態に係る半導体装置を製造する方法を工程順に示す断面図である。
先ず、図19Aに示すように、サファイア基板101上に、n型GaN層102及びAlGaN層103を、例えばプラズマアシスト分子線エピタキシー(PAMBE:plasma assist molecular beam epitaxy)法により形成する。サファイア基板101上にn型GaN層102を直接形成しているため、n型GaN層102の成長方向における表面がN面となる。また、例えば、n型GaN層102の厚さは1μm程度とし、n型不純物としてSiを1×1017cm−3程度ドーピングする。例えば、AlGaN層103の厚さは20nm程度とし、Al組成は25%〜30%程度とする。例えば、これらの成長温度は720℃程度とする。
次いで、図19Bに示すように、カソード電極105を形成する予定の領域を開口するレジストパターン111をAlGaN層103上に形成する。レジストパターン111はフォトリソグラフィを用いて形成する。
その後、図19Cに示すように、レジストパターン111をエッチングマスクとして用いてAlGaN層103をエッチングして、カソード電極105を形成する予定の領域において、n型GaN層102の表面を露出する。AlGaN層103のエッチングとしては、例えば塩素系ガスを用いたドライエッチングを行う。AlGaN層103のエッチングレートは、例えば10nm/minとする。このエッチングでは、オーバーエッチングを行うことが好ましい。AlGaN層103がカソード電極105を形成する予定の領域に残存していると、ポテンシャルバリアによりオーミック不良が生じることがあるからである。
続いて、図19Dに示すように、レジストパターン111を除去し、n型GaN層102上に、例えばリフトオフ法によりカソード電極105を、第1の実施形態におけるカソード電極5と同様にして形成する。次いで、600℃程度でRTAを行う。
その後、図19Eに示すように、カソード電極105を覆うと共に、AlGaN層103を環状のガードリングとして残存させる部分を覆うレジストパターン112を形成する。レジストパターン112はフォトリソグラフィを用いて形成する。
続いて、図19Fに示すように、レジストパターン112をエッチングマスクとして用いてAlGaN層103をエッチングして、ショットキー接合面を設ける領域及びアノード電極104とカソード電極105とを絶縁分離する領域において、n型GaN層102の表面を露出する。AlGaN層103のエッチングとしては、例えば塩素系ガスを用いたドライエッチングを行う。AlGaN層103のエッチングレートは、例えば10nm/minとする。このエッチングでも、オーバーエッチングを行うことが好ましい。AlGaN層103がショットキー接合面を設ける領域に残存していると、ポテンシャルバリアによりフォワード電圧が高くなることがあるからである。
次いで、図19Gに示すように、レジストパターン112を除去し、アノード電極104を形成する予定の領域を開口するレジストパターン113を形成する。レジストパターン113はフォトリソグラフィを用いて形成する。このとき、レジストパターン113の開口部がAlGaN層103の一部にかかるようにする。
その後、図19Hに示すように、レジストパターン113を成膜マスクとして用いて、リフトオフ法によりアノード電極104を、第1の実施形態におけるアノード電極4と同様にして形成する。
続いて、図19Iに示すように、n型GaN層102、AlGaN層103、アノード電極104、及びカソード電極105を覆うパッシベーション膜106を、第1の実施形態におけるパッシベーション膜6と同様にして形成する。
次いで、図19Jに示すように、アノード電極104のコンタクト部を形成する予定の領域及びカソード電極105のコンタクト部を形成する予定の領域を開口するレジストパターン114をパッシベーション膜106上に形成する。レジストパターン114はフォトリソグラフィを用いて形成する。
その後、図19Kに示すように、第1の実施形態におけるパッシベーション膜6と同様にしてパッシベーション膜106をエッチングして、アノード電極104の一部及びカソード電極105の一部をコンタクト部として露出する。そして、レジストパターン114を除去する。
このようにして、第9の実施形態に係る半導体装置を製造することができる。
このように、第9の実施形態でも、多量のMgを含有するp型GaN層を形成する必要がない。このため、結晶性の低下及びドライエッチングに伴うショットキー面の荒れを回避しながら、逆方向耐圧を向上することができる。
なお、サファイア基板1に代えて、表面がN面のGaN基板又は表面がC(カーボン)面のSiC基板を用いてもよい。つまり、第1の実施形態で説明した成長面を考慮して、表面がN面となるGaN層を成長させることができるものであれば種々の基板を用いることができる。例えば、AlN基板及びSi基板等を用いることも可能である。また、表面がGa面となる半導体層を基板上に成長させた後、この半導体層を基板から剥離し、半導体層の表裏を反転させて作製することも可能である。
また、AlGaN層103に不純物がドーピングされている必要はないが、p型不純物が結晶性に悪影響が及ばない程度の量でドーピングされていることが好ましい。n型GaN層102との界面でのバンドポテンシャルをより引き上げることが可能だからである。p型不純物としては、例えばMgが使用可能であり、結晶性に悪影響が及ばない程度のドーピング量は、例えば1018cm−3オーダーである。Mgの活性化率が1%程度であれば、1016cm−3オーダーのMgが活性化していることになる。
(第10の実施形態)
次に、第10の実施形態について説明する。図20は、第10の実施形態に係る半導体装置(ショットキーバリアダイオード)の構造を示す断面図である。
次に、第10の実施形態について説明する。図20は、第10の実施形態に係る半導体装置(ショットキーバリアダイオード)の構造を示す断面図である。
第10の実施形態では、図20に示すように、サファイア基板101上にn型GaN層102よりも高濃度でn型不純物がドーピングされたn+GaN層107が形成されている。そして、n型GaN層102が、AlGaN層103及びアノード電極104の直下のみにおいて、AlGaN層103及びアノード電極104とn+GaN層107との間に形成されており、カソード電極105はn型GaN層102ではなくn+GaN層107にオーミック接合されている。他の構成は第9の実施形態と同様である。
このようなメサ構造のショットキーバリアダイオードにおいても第9の実施形態と同様の効果が得られる。また、n型不純物の濃度が高いn+GaN層107にカソード電極105が接続されているため、オーミック抵抗をより一層低減することができる。
(第11の実施形態)
次に、第11の実施形態について説明する。図21は、第11の実施形態に係る半導体装置(ショットキーバリアダイオード)の構造を示す断面図である。
次に、第11の実施形態について説明する。図21は、第11の実施形態に係る半導体装置(ショットキーバリアダイオード)の構造を示す断面図である。
第11の実施形態では、AlGaN層103に代えて、InAlN層108が形成されている。他の構成は第9の実施形態と同様である。
第11の実施形態によっても、第9の実施形態と同様の効果を得ることができる。また、InAlNが、AlGaNと比較して、自発分極が強く、バンドギャップが大きいという特性を備えているため、第9の実施形態よりも高い逆方向耐圧を得ることが可能である。なお、InAlN層108に代えてInAlGaN層を用いても、第11の実施形態と同様の効果を得ることができる。
(第12の実施形態)
次に、第12の実施形態について説明する。図22は、第12の実施形態に係る半導体装置(ショットキーバリアダイオード)の構造を示す断面図である。
次に、第12の実施形態について説明する。図22は、第12の実施形態に係る半導体装置(ショットキーバリアダイオード)の構造を示す断面図である。
第12の実施形態では、サファイア基板101に代えて、導電性のn型GaN基板101bが用いられている。そして、図22に示すように、カソード電極105がn型GaN層102上に形成されておらず、カソード電極121がn型GaN基板101bの裏面上に形成されている。また、n型GaN層102がメサエッチングされている。他の構成は第9の実施形態と同様である。
このような縦型構造のショットキーバリアダイオードにおいても第9の実施形態と同様の効果が得られる。また、省面積化が可能となる。更に、カソード電極121はアノード電極104等の位置を考慮せずに形成することができるため、製造プロセスを簡素化することも可能である。
(第13の実施形態)
次に、第13の実施形態について説明する。第9〜第12の実施形態では、AlGaN層103の直下の空乏層の広がりにより、AlGaN層103がない場合と比較してシート抵抗が高くなり、この分だけオン抵抗が増加する。第13の実施形態では、2DEGを用いることにより、高い逆方向耐圧及び低いオン抵抗を実現する。図23は、第13の実施形態に係る半導体装置(ショットキーバリアダイオード)の構造を示す断面図である。
次に、第13の実施形態について説明する。第9〜第12の実施形態では、AlGaN層103の直下の空乏層の広がりにより、AlGaN層103がない場合と比較してシート抵抗が高くなり、この分だけオン抵抗が増加する。第13の実施形態では、2DEGを用いることにより、高い逆方向耐圧及び低いオン抵抗を実現する。図23は、第13の実施形態に係る半導体装置(ショットキーバリアダイオード)の構造を示す断面図である。
第13の実施形態では、図23に示すように、サファイア基板101とn型GaN層102との間にAlGaN層109が形成されている。また、n型GaN層102がメサエッチングされている。他の構成は第9の実施形態と同様である。
このような第13の実施形態では、図23に示すように、カソード電極105の下方において、n型GaN層102のAlGaN層109との界面近傍に高濃度の2DEGが存在する。このため、第9〜第12の実施形態と比較してシート抵抗を著しく低減することができる。従って、n型GaN層102のキャリア濃度を第9〜第12の実施形態のそれよりも低くして、逆方向耐圧をより一層向上することができる。
次に、第13の実施形態に係る半導体装置を製造する方法について説明する。図24A乃至図24Cは、第13の実施形態に係る半導体装置を製造する方法を工程順に示す断面図である。
先ず、図24Aに示すように、サファイア基板101上に、AlGaN層109、n型GaN層102及びAlGaN層103を、例えばPAMBE法により形成する。例えば、AlGaN層109の厚さは0.5μm程度とし、Al組成は10%程度とする。例えば、n型GaN層102の厚さは1μm程度とし、n型不純物としてSiを1×1017cm−3程度ドーピングする。また、例えば、AlGaN層103の厚さは20nm程度とし、Al組成は25%〜30%程度とする。これらの成長温度は720℃程度とする。この結果、分極に伴う固定電荷により、n型GaN層102のAlGaN層109との界面近傍に2DEGが誘起され、n型GaN層102のAlGaN層103との界面近傍に2次元ホールガス(2DHG)が誘起される。
次いで、図24Bに示すように、n型GaN層102のメサ部を形成する予定の領域を覆うレジストパターン115をAlGaN層103上に形成する。レジストパターン115はフォトリソグラフィを用いて形成する。その後、レジストパターン115をエッチングマスクとして用いてAlGaN層103及びn型GaN層102をエッチングする。このとき、n型GaN層102を0.3μm程度の厚さで残存させる。続いて、レジストパターン115を除去し、第9の実施形態と同様にして、リフトオフ法によりカソード電極105を形成する。
次いで、図24Cに示すように、n型GaN層102のショットキー接合面を開口するレジストパターン116を形成する。レジストパターン116はフォトリソグラフィを用いて形成する。その後、レジストパターン116をエッチングマスクとして用いてAlGaN層103をエッチングして、ショットキー接合面を設ける領域において、n型GaN層102の表面を露出する。
続いて、レジストパターン116を除去し、第9の実施形態と同様にして、アノード電極104の形成以降の処理を行う(図19H〜図19K)。このようにして、図23に示す構造が得られる。
(第14の実施形態)
次に、第14の実施形態について説明する。第14の実施形態では、2DEGを用いることにより、高い逆方向耐圧及び低いオン抵抗を実現する。図25は、第14の実施形態に係る半導体装置(ショットキーバリアダイオード)の構造を示す断面図である。
次に、第14の実施形態について説明する。第14の実施形態では、2DEGを用いることにより、高い逆方向耐圧及び低いオン抵抗を実現する。図25は、第14の実施形態に係る半導体装置(ショットキーバリアダイオード)の構造を示す断面図である。
第14の実施形態では、図25に示すように、AlGaN層103上に、アノード電極104から離間してn型GaN層110が形成されている。そして、パッシベーション膜106がn型GaN層110をも覆っている。他の構成は第9の実施形態と同様である。
このような第14の実施形態では、図25に示すように、n型GaN層110のAlGaN層103との界面近傍に高濃度の2DEGが存在する。このため、第9〜第12の実施形態と比較してシート抵抗を著しく低減することができる。従って、n型GaN層102のキャリア濃度を第9〜第12の実施形態のそれよりも低くして、逆方向耐圧をより一層向上することができる。
次に、第14の実施形態に係る半導体装置を製造する方法について説明する。図26A乃至図26Cは、第14の実施形態に係る半導体装置を製造する方法を工程順に示す断面図である。
先ず、図26Aに示すように、サファイア基板101上に、n型GaN層102、AlGaN層103及びn型GaN層110を、例えばPAMBE法により形成する。例えば、n型GaN層102の厚さは1μm程度とし、n型不純物としてSiを1×1017cm−3程度ドーピングする。例えば、AlGaN層103の厚さは20nm程度とし、Al組成は25%〜30%程度とする。n型GaN層110の厚さは0.1μm程度とし、n型不純物としてSiを1×1017cm−3程度ドーピングする。これらの成長温度は720℃程度とする。この結果、分極に伴う固定電荷により、n型GaN層102のAlGaN層103との界面近傍に2DHGが誘起され、n型GaN層110のAlGaN層103との界面近傍に2DEGが誘起される。
次いで、図26Bに示すように、第9の実施形態と同様にして、カソード電極105を形成する予定の領域においてn型GaN層102の表面を露出し、ここにカソード電極105を形成する。
その後、レジストパターンをエッチングマスクとして用いてn型GaN層110のエッチングを行い、図26Cに示すように、n型GaN層110にAlGaN層103の中央部を露出する開口部を形成する。続いて、レジストパターンを除去し、新たなレジストパターンをエッチングマスクとして用いてAlGaN層103のエッチングを行い、図26Cに示すように、AlGaN層103にn型GaN層102のショットキー接合面を露出する開口部を形成する。
次いで、第9の実施形態と同様にして、アノード電極104の形成以降の処理を行う(図19G〜図19K)。このようにして、図25に示す構造が得られる。
(第15の実施形態)
次に、第15の実施形態について説明する。図27は、第15の実施形態に係る半導体装置(ショットキーバリアダイオード)の構造を示す断面図である。
次に、第15の実施形態について説明する。図27は、第15の実施形態に係る半導体装置(ショットキーバリアダイオード)の構造を示す断面図である。
第15の実施形態では、図27に示すように、AlGaN層103とカソード電極105との間に、1又は2以上の環状のAlGaN層103aが形成されている。AlGaN層103aはAlGaN層103と同様の厚さ及びAl組成を備えている。パッシベーション膜106はAlGaN層103aをも覆っている。他の構成は第9の実施形態と同様である。
このような第15の実施形態によっても第9の実施形態と同様の効果を得ることができる。また、1又は2以上の環状のAlGaN層103aが形成されているため、つまり、多重ガードリング構造が採用されているため、より一層高い逆方向耐圧を得ることができる。
次に、第15の実施形態に係る半導体装置を製造する方法について説明する。図28A乃至図28Cは、第15の実施形態に係る半導体装置を製造する方法を工程順に示す断面図である。
先ず、第9の実施形態と同様にして、カソード電極105の形成までの処理を行う(図19A〜図19D)。次いで、図28Aに示すように、カソード電極105を覆うと共に、AlGaN層103の環状の多重ガードリングとして残存させる部分を覆うレジストパターン112aを形成する。レジストパターン112aはフォトリソグラフィを用いて形成する。
次いで、図28Bに示すように、レジストパターン112aをエッチングマスクとして用いてAlGaN層103をエッチングして、ショットキー接合面を設ける領域及びアノード電極104とカソード電極105とを絶縁分離する領域において、n型GaN層102の表面を露出する。このとき、アノード電極104とカソード電極105とを絶縁分離する領域では、n型GaN層102の表面を複数の環状に露出する。
その後、図28Cに示すように、レジストパターン112aを除去し、第9の実施形態と同様にして、アノード電極104を形成する予定の領域を開口するレジストパターン113を形成する。
そして、第9の実施形態と同様にして、アノード電極104の形成以降の処理を行う(図19H〜図19K)。このようにして、図27に示す構造が得られる。
(第16の実施形態)
次に、第16の実施形態について説明する。第16の実施形態では、GaN系SBDとHEMTとが同一の基板上に設けられている。図29は、第16の実施形態に係る半導体装置の構造を示す断面図である。
次に、第16の実施形態について説明する。第16の実施形態では、GaN系SBDとHEMTとが同一の基板上に設けられている。図29は、第16の実施形態に係る半導体装置の構造を示す断面図である。
第16の実施形態には、図29に示すように、素子分離領域171cを挟んでSBD領域171a及びHEMT領域171bが設けられている。SBD領域171aにおいては、サファイア基板151上にGaN層157が形成され、GaN層157上にn型AlGaN層158が形成されている。HEMT領域171b及び素子分離領域171cにおいては、サファイア基板151上にAlN核形成層151aが形成され、AlN核形成層151a上にGaN層157が形成され、GaN層157上にn型AlGaN層158が形成されている。なお、素子分離領域171cにAlN核形成層151aが形成されていなくてもよい。GaN層157への意図的な不純物の導入は行われていない。SBD領域171aでは、サファイア基板151上のGaN層157の表面がN面である。一方、HEMT領域171bでは、AlN核形成層151a上のGaN層157の表面がGa面である。素子分離領域171cでは、n型AlGaN層158及びGaN層157の表層部に素子分離部159が形成されている。このため、SBD領域171aでは、GaN層157のn型AlGaN層158との界面近傍に2DHGが誘起され、HEMT領域171bでは、GaN層157のn型AlGaN層158との界面近傍に2DEGが誘起されているが、素子分離領域171cには2DHG及び2DEGが存在しない。素子分離部159は、例えばボロンイオン等のドーピング又はメサ形成等により形成されている。
SBD領域171aでは、n型AlGaN層158上にn型GaN層152が形成されている。n型GaN層152のn型AlGaN層158との界面近傍に2DEGが誘起されている。また、n型AlGaN層152上に環状のAlGaN層153がガードリングとして形成されている。n型GaN層152のn型AlGaN層153との界面近傍に2DHGが誘起されている。そして、AlGaN層153の内側に、n型GaN層152にショットキー接合されたアノード電極(ショットキー電極)154が形成されている。アノード電極154はAlGaN層153よりも厚く、アノード電極154の外周部はAlGaN層153の上面と接している。また、AlGaN層153から離間した位置に、n型GaN層152にオーミック接合されたカソード電極(オーミック電極)155が形成されている。更に、アノード電極154とカソード電極155との間で、n型GaN層152及びAlGaN層153を覆うパッシベーション膜156が形成されている。パッシベーション膜156はアノード電極154の一部及びカソード電極155の一部も上方から覆っている。
HEMT領域171bでは、n型AlGaN層158上にゲート電極160gが形成されている。更に、平面視でゲート電極160gを間に挟むようにしてソース電極160s及びドレイン電極160dもn型AlGaN層158上に形成されている。そして、パッシベーション膜156が、ゲート電極160gとソース電極160sとの間及びゲート電極160gとドレイン電極160dとの間において、n型AlGaN層158を覆っている。パッシベーション膜156は、ゲート電極160gの一部、ソース電極160sの一部及びドレイン電極160dの一部も上方から覆っている。n型AlGaN層158が電子供給層として機能し、GaN層157が電子走行層として機能する。
このような第16の実施形態によれば、GaN系SBD及びHEMTの集積化が可能となる。
次に、第16の実施形態に係る半導体装置を製造する方法について説明する。図30A乃至図30Fは、第16の実施形態に係る半導体装置を製造する方法を工程順に示す断面図である。
先ず、図30Aに示すように、サファイア基板151上にAlN核形成層151aを、例えばPAMBE法により形成する。例えば、AlN核形成層151aの厚さは25nm程度とし、成長温度は720℃程度とする。次いで、KOH溶液を用いたウェットエッチング、塩素系ガスを用いたドライエッチング、又はアルゴンイオンミリング等により、AlN核形成層151aのSBD領域171a内の部分を除去する。その後、サファイア基板151及びAlN核形成層151a上に、GaN層157、n型AlGaN層158、n型GaN層152及びAlGaN層153を、例えばPAMBE法により形成する。HEMT領域171bでは、GaN層157の形成前にサファイア基板151上にAlN核形成層151aを形成しているため、GaN層157の成長方向における表面がGa面となる。従って、HEMT領域171bでは、GaN層157のn型AlGaN層158との界面近傍に2DEGが誘起される。一方、SBD領域171aでは、AlN核形成層151aを除去しているため、GaN層157の成長方向における表面がN面となる。従って、SBD領域171aでは、GaN層157のn型AlGaN層158との界面近傍に2DHGが誘起される。また、例えば、GaN層157の厚さは1μm程度とする。例えば、n型AlGaN層158の厚さは20nmとし、n型不純物としてSiを1×1018cm-3程度ドーピングし、Al組成は25%〜30%程度とする。例えば、n型GaN層152の厚さは1μm程度とし、n型不純物としてSiを1×1017cm-3程度ドーピングする。例えば、AlGaN層153の厚さは20nm程度とし、Al組成は25%〜30%程度とする。
続いて、図30Bに示すように、SBD領域171aを覆い、HEMT領域171b及び素子分離領域171cを開口するレジストパターン161をAlGaN層153上に形成する。レジストパターン161はフォトリソグラフィを用いて形成する。次いで、レジストパターン161をエッチングマスクとして用いてAlGaN層153及びn型GaN層152をドライエッチングする。この結果、HEMT領域171b及び素子分離領域171cでは、AlGaN層153及びn型GaN層152が消失する。
その後、図30Cに示すように、レジストパターン161を除去し、SBD領域171a及びHEMT領域171bを覆い、素子分離領域171cを開口するレジストパターン162をAlGaN層153及びn型AlGaN層158上に形成する。レジストパターン162はフォトリソグラフィを用いて形成する。その後、n型AlGaN層158及びGaN層157の表層部にボロンイオンの注入を行って、素子分離部159を形成する。素子分離部159をメサ形成等により形成してもよい。
続いて、図30Dに示すように、レジストパターン162を除去し、AlGaN層153を環状のガードリングとして残存させる部分を覆うレジストパターン163を形成する。レジストパターン163はフォトリソグラフィを用いて形成する。次いで、レジストパターン163をエッチングマスクとして用いてAlGaN層153をドライエッチングする。
次いで、図30Eに示すように、レジストパターン163を除去し、例えばリフトオフ法により、SBD領域171aでは、n型GaN層152上にカソード電極155を形成し、HEMT領域171bでは、n型AlGaN層158上にソース電極160s及びドレイン電極160dを形成する。カソード電極155、ソース電極160s及びドレイン電極160dとしては、例えば、厚さが30nm程度のTi膜とその上に位置する厚さが300nm程度のAl膜との積層体を形成する。Ti膜及びAl膜の成膜は、例えば蒸着法により行う。続いて、600℃程度でRTAを行う。
その後、図30Fに示すように、例えばリフトオフ法によりアノード電極154及びゲート電極160gを形成する。アノード電極154及びゲート電極160gとしては、例えば、厚さが100nm程度のNi膜とその上に位置する厚さが300nm程度のAu膜との積層体を形成する。Ni膜及びAu膜の成膜は、例えば蒸着法により行う。
その後、第9の実施形態におけるパッシベーション膜106の形成と同様にして、パッシベーション膜156を形成する。このようにして、図29に示す構造が得られる。
(第17の実施形態)
次に、第17の実施形態について説明する。第17の実施形態は、GaN系SBDを備えたサーバ電源等の装置である。図31は、第17の実施形態に用いられるGaN系SBDの構造を示す断面図である。図32は、図31に示すGaN系SBDを含むSBDパッケージを示す図である。図33は、図32に示すSBDパッケージを含むPFC(power factor
correction)回路を示す図である。図34は、図33に示すPFC回路を含むサーバ電源を示す図である。
次に、第17の実施形態について説明する。第17の実施形態は、GaN系SBDを備えたサーバ電源等の装置である。図31は、第17の実施形態に用いられるGaN系SBDの構造を示す断面図である。図32は、図31に示すGaN系SBDを含むSBDパッケージを示す図である。図33は、図32に示すSBDパッケージを含むPFC(power factor
correction)回路を示す図である。図34は、図33に示すPFC回路を含むサーバ電源を示す図である。
図31に示すように、第17の実施形態に用いられるGaN系SBD70は、図22に示す第12の実施形態に係る半導体装置を集合した構造を備えている。即ち、導電性のn型GaN基板71上にn型GaN層72が形成され、n型GaN層72上にAlGaN層73及びアノード電極74が形成されている。また、パッシベーション膜76も形成されており、その上に層間絶縁膜77が形成されている。そして、層間絶縁膜77のコンタクトホールを介して各アノード電極74に接続された配線78が層間絶縁膜77上に形成されている。また、カソード電極75がn型GaN基板71の裏面上に形成されている。
GaN系SBD70を含むSBDパッケージ80では、図32に示すように、GaN系SBD70のカソード電極75が、はんだ等の実装材料82を用いてパッケージ電極台81に固定されている。パッケージ電極台81にはリード81aが接続されている。また、GaN系SBD70のアノード電極74に接続された配線78は、Alワイヤ84を用いたボンディングにより、他のリード83に接続されている。そして、これらがモールド樹脂85により封止されている。
SBDパッケージ80を含むPFC回路90では、図33に示すように、GaN系SBD70のアノード電極74に接続されたリード83にチョークコイル93の一端子及びスイッチ素子94の一端子が接続され、カソード電極75に接続されたリード81aにコンデンサ95の一端子が接続される。チョークコイル93の他端子にコンデンサ92が接続される。そして、コンデンサ92の他端子、スイッチ素子94の他端子、及びコンデンサ95の他端子が接地される。また、コンデンサ92にはダイオードブリッジ91を介して交流電源(AC)が接続される。また、コンデンサ95の両端子間から直流電源(DC)が取り出される。
そして、図34に示すように、PFC回路90は、サーバ電源100等に組み込まれて用いられる。
このようなサーバ電源100と同様の、より信頼度の高い電源装置を構築することも可能である。
以下、本発明の諸態様を付記としてまとめて記載する。
(付記1)
GaN層と、
前記GaN層のGa面にショットキー接合したアノード電極と、
前記アノード電極の少なくとも一部と前記GaN層との間に位置するInGaN層と、
を有することを特徴とする半導体装置。
(付記2)
前記InGaN層は、平面視で、前記アノード電極の外周端の下方に位置することを特徴とする付記1に記載の半導体装置。
(付記3)
前記InGaN層上に形成された前記アノード電極よりも仕事関数が高い金属層を有し、
前記アノード電極は、少なくとも前記金属層の一部を覆っていることを特徴とする付記2に記載の半導体装置。
(付記4)
前記GaN層にオーミック接合したカソード電極と、
平面視での前記アノード電極と前記カソード電極との間において、前記InGaN層と同層に形成された第2のInGaN層と、
を有することを特徴とする付記1に記載の半導体装置。
(付記5)
前記GaN層にオーミック接合したカソード電極と、
平面視での前記アノード電極と前記カソード電極との間において、前記InGaN層上方に形成されたAlGaN層又はInAlN層と、
を有することを特徴とする付記1に記載の半導体装置。
(付記6)
前記GaN層を電子走行層として用いるトランジスタをさらに有することを特徴とする付記1に記載の半導体装置。
(付記7)
前記GaN層よりも高濃度のn型不純物を含有し、前記GaN層の下方に位置する第2のGaN層と、
前記第2のGaN層にオーミック接合したカソード電極と、
を有することを特徴とする付記1に記載の半導体装置。
(付記8)
前記GaN層の下に設けられたカソード電極を有することを特徴とする付記1に記載の半導体装置。
(付記9)
GaN層と、
前記GaN層のN面にショットキー接合したアノード電極と、
前記アノード電極の少なくとも一部と前記GaN層との間に位置し、GaNよりもバンドギャップが大きく、Alを含有する窒化物半導体層と、
を有することを特徴とする半導体装置。
(付記10)
前記窒化物半導体層は、AlGaN層、InAlN層又はInAlGaN層であることを特徴とする付記9に記載の半導体装置。
(付記11)
前記窒化物半導体層は、平面視で、前記アノード電極の外周端の下方に位置することを特徴とする付記9に記載の半導体装置。
(付記12)
前記GaN層にオーミック接合したカソード電極と、
平面視での前記アノード電極と前記カソード電極との間において、前記窒化物半導体層上方に形成された第2のGaN層と、
を有することを特徴とする付記9に記載の半導体装置。
(付記13)
前記GaN層にオーミック接合したカソード電極と、
平面視での前記アノード電極と前記カソード電極との間において、前記窒化物半導体層と同層に形成され、GaNよりもバンドギャップが大きく、Alを含有する第2の窒化物半導体層と、
を有することを特徴とする付記9に記載の半導体装置。
(付記14)
前記GaN層を電子走行層として用いるトランジスタをさらに有することを特徴とする付記9に記載の半導体装置。
(付記15)
前記GaN層よりも高濃度のn型不純物を含有し、前記GaN層の下方に位置する第3のGaN層と、
前記第3のGaN層にオーミック接合したカソード電極と、
を有することを特徴とする付記9に記載の半導体装置。
(付記16)
前記GaN層の下に設けられたカソード電極を有することを特徴とする付記9に記載の半導体装置。
(付記17)
GaN層のGa面上にInGaN層を局所的に形成する工程と、
前記GaN層にショットキー接合するアノード電極を、当該アノード電極の少なくとも一部と前記GaN層との間に前記InGaN層が位置するように形成する工程と、
を有することを特徴とする半導体装置の製造方法。
(付記18)
前記InGaN層を局所的に形成する工程は、
前記GaN層上に全面にわたって前記InGaN層の原料層を形成する工程と、
前記原料層上に局所的に遮光マスクを形成する工程と、
前記遮光マスクを用いて前記原料層を光電気化学エッチングして、前記InGaN層を得る工程と、
を有することを特徴とする付記17に記載の半導体装置の製造方法。
(付記19)
前記遮光マスクとして、前記アノード電極よりも仕事関数が高い金属層を用いることを特徴とする付記18に記載の半導体装置の製造方法。
(付記20)
GaN層のN面に、GaNよりもバンドギャップが大きく、Alを含有する窒化物半導体層を局所的に形成する工程と、
前記窒化物半導体層にショットキー接合するアノード電極を、当該アノード電極の少なくとも一部と前記GaN層との間に前記窒化物半導体層が位置するように形成する工程と、
を有することを特徴とする半導体装置の製造方法。
以下、本発明の諸態様を付記としてまとめて記載する。
(付記1)
GaN層と、
前記GaN層のGa面にショットキー接合したアノード電極と、
前記アノード電極の少なくとも一部と前記GaN層との間に位置するInGaN層と、
を有することを特徴とする半導体装置。
(付記2)
前記InGaN層は、平面視で、前記アノード電極の外周端の下方に位置することを特徴とする付記1に記載の半導体装置。
(付記3)
前記InGaN層上に形成された前記アノード電極よりも仕事関数が高い金属層を有し、
前記アノード電極は、少なくとも前記金属層の一部を覆っていることを特徴とする付記2に記載の半導体装置。
(付記4)
前記GaN層にオーミック接合したカソード電極と、
平面視での前記アノード電極と前記カソード電極との間において、前記InGaN層と同層に形成された第2のInGaN層と、
を有することを特徴とする付記1に記載の半導体装置。
(付記5)
前記GaN層にオーミック接合したカソード電極と、
平面視での前記アノード電極と前記カソード電極との間において、前記InGaN層上方に形成されたAlGaN層又はInAlN層と、
を有することを特徴とする付記1に記載の半導体装置。
(付記6)
前記GaN層を電子走行層として用いるトランジスタをさらに有することを特徴とする付記1に記載の半導体装置。
(付記7)
前記GaN層よりも高濃度のn型不純物を含有し、前記GaN層の下方に位置する第2のGaN層と、
前記第2のGaN層にオーミック接合したカソード電極と、
を有することを特徴とする付記1に記載の半導体装置。
(付記8)
前記GaN層の下に設けられたカソード電極を有することを特徴とする付記1に記載の半導体装置。
(付記9)
GaN層と、
前記GaN層のN面にショットキー接合したアノード電極と、
前記アノード電極の少なくとも一部と前記GaN層との間に位置し、GaNよりもバンドギャップが大きく、Alを含有する窒化物半導体層と、
を有することを特徴とする半導体装置。
(付記10)
前記窒化物半導体層は、AlGaN層、InAlN層又はInAlGaN層であることを特徴とする付記9に記載の半導体装置。
(付記11)
前記窒化物半導体層は、平面視で、前記アノード電極の外周端の下方に位置することを特徴とする付記9に記載の半導体装置。
(付記12)
前記GaN層にオーミック接合したカソード電極と、
平面視での前記アノード電極と前記カソード電極との間において、前記窒化物半導体層上方に形成された第2のGaN層と、
を有することを特徴とする付記9に記載の半導体装置。
(付記13)
前記GaN層にオーミック接合したカソード電極と、
平面視での前記アノード電極と前記カソード電極との間において、前記窒化物半導体層と同層に形成され、GaNよりもバンドギャップが大きく、Alを含有する第2の窒化物半導体層と、
を有することを特徴とする付記9に記載の半導体装置。
(付記14)
前記GaN層を電子走行層として用いるトランジスタをさらに有することを特徴とする付記9に記載の半導体装置。
(付記15)
前記GaN層よりも高濃度のn型不純物を含有し、前記GaN層の下方に位置する第3のGaN層と、
前記第3のGaN層にオーミック接合したカソード電極と、
を有することを特徴とする付記9に記載の半導体装置。
(付記16)
前記GaN層の下に設けられたカソード電極を有することを特徴とする付記9に記載の半導体装置。
(付記17)
GaN層のGa面上にInGaN層を局所的に形成する工程と、
前記GaN層にショットキー接合するアノード電極を、当該アノード電極の少なくとも一部と前記GaN層との間に前記InGaN層が位置するように形成する工程と、
を有することを特徴とする半導体装置の製造方法。
(付記18)
前記InGaN層を局所的に形成する工程は、
前記GaN層上に全面にわたって前記InGaN層の原料層を形成する工程と、
前記原料層上に局所的に遮光マスクを形成する工程と、
前記遮光マスクを用いて前記原料層を光電気化学エッチングして、前記InGaN層を得る工程と、
を有することを特徴とする付記17に記載の半導体装置の製造方法。
(付記19)
前記遮光マスクとして、前記アノード電極よりも仕事関数が高い金属層を用いることを特徴とする付記18に記載の半導体装置の製造方法。
(付記20)
GaN層のN面に、GaNよりもバンドギャップが大きく、Alを含有する窒化物半導体層を局所的に形成する工程と、
前記窒化物半導体層にショットキー接合するアノード電極を、当該アノード電極の少なくとも一部と前記GaN層との間に前記窒化物半導体層が位置するように形成する工程と、
を有することを特徴とする半導体装置の製造方法。
これらの半導体装置等によれば、InGaN層等によりGaN層の上面のバンドポテンシャルが引き上げられ、逆方向耐圧を向上することができる。
Claims (10)
- GaN層と、
前記GaN層のGa面にショットキー接合したアノード電極と、
前記アノード電極の少なくとも一部と前記GaN層との間に位置するInGaN層と、
を有することを特徴とする半導体装置。 - 前記InGaN層は、平面視で、前記アノード電極の外周端の下方に位置することを特徴とする請求項1に記載の半導体装置。
- 前記GaN層にオーミック接合したカソード電極と、
平面視での前記アノード電極と前記カソード電極との間において、前記InGaN層と同層に形成された第2のInGaN層と、
を有することを特徴とする請求項1又は2に記載の半導体装置。 - GaN層と、
前記GaN層のN面にショットキー接合したアノード電極と、
前記アノード電極の少なくとも一部と前記GaN層との間に位置し、GaNよりもバンドギャップが大きく、Alを含有する窒化物半導体層と、
を有し、
前記窒化物半導体層はP型ドーパントを含まないことを特徴とする半導体装置。 - 前記窒化物半導体層は、AlGaN層、InAlN層又はInAlGaN層であることを特徴とする請求項4に記載の半導体装置。
- 前記窒化物半導体層は、平面視で、前記アノード電極の外周端の下方に位置することを特徴とする請求項4又は5に記載の半導体装置。
- GaN層のGa面上にInGaN層を局所的に形成する工程と、
前記GaN層にショットキー接合するアノード電極を、当該アノード電極の少なくとも一部と前記GaN層との間に前記InGaN層が位置するように形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記InGaN層を局所的に形成する工程は、
前記GaN層上に全面にわたって前記InGaN層の原料層を形成する工程と、
前記原料層上に局所的に遮光マスクを形成する工程と、
前記遮光マスクを用いて前記原料層を光電気化学エッチングして、前記InGaN層を得る工程と、
を有することを特徴とする請求項7に記載の半導体装置の製造方法。 - 前記遮光マスクとして、前記アノード電極よりも仕事関数が高い金属層を用いることを特徴とする請求項8に記載の半導体装置の製造方法。
- GaN層のN面上に、GaNよりもバンドギャップが大きく、Alを含有し、前記窒化物半導体層はP型ドーパントを含まない窒化物半導体層を局所的に形成する工程と、
前記窒化物半導体層にショットキー接合するアノード電極を、当該アノード電極の少なくとも一部と前記GaN層との間に前記窒化物半導体層が位置するように形成する工程と、
を有することを特徴とする半導体装置の製造方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2010/068466 WO2012053071A1 (ja) | 2010-10-20 | 2010-10-20 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2012053071A1 JPWO2012053071A1 (ja) | 2014-02-24 |
JP5561371B2 true JP5561371B2 (ja) | 2014-07-30 |
Family
ID=45974807
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012539509A Active JP5561371B2 (ja) | 2010-10-20 | 2010-10-20 | 半導体装置及びその製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US8969921B2 (ja) |
EP (1) | EP2631950A4 (ja) |
JP (1) | JP5561371B2 (ja) |
CN (2) | CN103168362B (ja) |
WO (1) | WO2012053071A1 (ja) |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8823012B2 (en) * | 2009-04-08 | 2014-09-02 | Efficient Power Conversion Corporation | Enhancement mode GaN HEMT device with gate spacer and method for fabricating the same |
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CN103329273B (zh) * | 2011-01-17 | 2016-03-09 | 富士通株式会社 | 半导体装置及其制造方法 |
EP2667415B1 (en) | 2012-05-22 | 2021-02-17 | Nexperia B.V. | Heterojunction semiconductor device and manufacturing method |
JP5995234B2 (ja) * | 2012-08-14 | 2016-09-21 | 株式会社レーザーシステム | ダイオード、電力伝送システムおよび電源線用無線接続コネクタ |
JP6176064B2 (ja) * | 2013-11-08 | 2017-08-09 | 住友電気工業株式会社 | Iii族窒化物半導体デバイス |
KR102182016B1 (ko) | 2013-12-02 | 2020-11-23 | 엘지이노텍 주식회사 | 반도체 소자 및 이를 포함하는 반도체 회로 |
JP6305137B2 (ja) * | 2014-03-18 | 2018-04-04 | 住友化学株式会社 | 窒化物半導体積層物および半導体装置 |
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-
2010
- 2010-10-20 CN CN201080069639.5A patent/CN103168362B/zh active Active
- 2010-10-20 JP JP2012539509A patent/JP5561371B2/ja active Active
- 2010-10-20 CN CN201610509548.8A patent/CN105977209B/zh active Active
- 2010-10-20 EP EP10858627.2A patent/EP2631950A4/en not_active Withdrawn
- 2010-10-20 WO PCT/JP2010/068466 patent/WO2012053071A1/ja active Application Filing
-
2013
- 2013-03-18 US US13/845,750 patent/US8969921B2/en active Active
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Title |
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Also Published As
Publication number | Publication date |
---|---|
EP2631950A1 (en) | 2013-08-28 |
CN105977209B (zh) | 2019-03-19 |
WO2012053071A1 (ja) | 2012-04-26 |
EP2631950A4 (en) | 2015-10-21 |
US8969921B2 (en) | 2015-03-03 |
US20130214287A1 (en) | 2013-08-22 |
JPWO2012053071A1 (ja) | 2014-02-24 |
CN105977209A (zh) | 2016-09-28 |
CN103168362B (zh) | 2016-10-12 |
CN103168362A (zh) | 2013-06-19 |
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---|---|---|---|
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