JP5560989B2 - 受信回路 - Google Patents

Description

本発明は、受信回路に関する。

現在、長距離・高速の信号伝送を可能とする高速インターフェースの受信回路の一つに、入力段にアナログディジタル変換器を配置し、ディジタル信号処理にてデータ復元等を行う受信回路がある。その中でも、入力に配置される回路を時間インターリーブで動作させることにより、実効動作周波数を変えずに、回路の動作マージンを稼ぐ手法が用いられている受信回路がある。例えば、クロック信号の周波数を半分とし、回路を２重化し、クロック信号の立ち上がりと立ち下がりで各回路を動作させることにより実現される。

図１（Ａ）は通信システムの構成例を示す図であり、図１（Ｂ）は通信システムの動作を説明するための信号波形図である。通信システムは、送信回路１０１及び受信回路１０３を有する。送信回路１０１及び受信回路１０３は、プリント基板等の伝送線路１０２を介して接続される。送信回路１０１は、ドライバ１１１を有する。受信回路１０３は、第１のアナログディジタル変換器１２１、第２のアナログディジタル変換器１２２、位相ロックループ（ＰＬＬ）回路１２３及びクロックデータリカバリ（ＣＤＲ）回路１２４を有する。

送信回路１０１は、伝送線路１０２を介して、自己の発振器のクロック信号に同期したデータＩＮを送信する。データＩＮは、クロック信号が重畳された０又は１のディジタルデータである。１ユニットインターバル（１ＵＩ）は、データＩＮの１データビットの継続時間であり、ビットクロックの１周期である。１ＵＩの境界は、データの変化点である。送信されたデータＩＮは、伝送線路１０２を通過するとき信号劣化の影響を受ける。

位相ロックループ回路１２３は、サンプリングクロック信号ＣＬＫを生成する。第１のアナログディジタル変換器１２１は、サンプリングクロック信号ＣＬＫの立ち上がりエッジに同期して、アナログデータＩＮの電圧レベルをサンプリングして複数ビットのディジタルデータＡを出力する。第２のアナログディジタル変換器１２２は、サンプリングクロック信号ＣＬＫの立ち下がりエッジに同期して、アナログデータＩＮの電圧レベルをサンプリングして複数ビットのディジタルデータＢを出力する。図１（Ｂ）では、ディジタルデータＡを白丸（○）で示し、ディジタルデータＢを黒丸（●）で示す。他の図も同様である。「−４」のディジタルデータＡ及びＢは「０」のデータＩＮに対応し、「＋４」のディジタルデータＡ及びＢは「１」のデータＩＮに対応する。アナログディジタル変換器１２１及び１２２は、インターリーブ方式で、データＩＮに対して２倍のオーバーサンプリングをしていることになる。

送信回路１０１と受信回路１０３は、非同期で動作しており、規格が同じであっても微小な周波数ずれが存在する。入力データＩＮは送信回路１０１の発振器に同期しており、サンプリングクロック信号ＣＬＫは受信回路１０３の位相ロックループ回路１２３により生成されるので、入力データＩＮ及びサンプリングクロック信号ＣＬＫの周波数は必ずしも一致していない。１ＵＩの境界付近の入力データＩＮは変化点であるために不定値であり、１ＵＩのセンタ付近のデータは安定したデータである。

クロックデータリカバリ回路１２４は、ディジタルデータＡ及びＢを基に、入力データＩＮの電圧レベルが０になる位相を１ＵＩの境界として推定する。このように、「０」と「１」のデータの閾値電圧（０Ｖ）を跨ぐ瞬間の位相を、以下、０クロス位相という。入力データＩＮは中長期的にはランダム性を有するので、複数周期の１ＵＩを処理することにより、１ＵＩの境界を推定することができる。そして、クロックデータリカバリ回路１２４は、１ＵＩ毎に、ディジタルデータＡ及びＢのうちで、１ＵＩのセンタに近い方のデータを選択してデータを復元する。具体的には、クロックデータリカバリ回路１２４は、選択したディジタルデータＡ又はＢが０より大きいときには「１」の１ビットデータＯＵＴを復元し、選択したディジタルデータＡ又はＢが０より小さいときには「０」の１ビットデータＯＵＴを復元する。

図２は、入力データＩＮの周波数とサンプリングクロック信号ＣＬＫの周波数のずれを示す図である。ディジタルデータＡは、サンプリングクロック信号ＣＬＫの立ち上がりエッジに同期して、入力データＩＮがサンプリングされたデータである。ディジタルデータＢは、サンプリングクロック信号ＣＬＫの立ち下がりエッジに同期して、入力データＩＮがサンプリングされたデータである。入力データＩＮは、１ＵＩ毎に「０」又は「１」のデータが存在する。１周期２０１では、１０ビットの入力データＩＮが存在する。１周期２０２は、サンプリングクロック信号ＣＬＫの１周期であり、１ＵＩの周期とはずれている。この場合、入力データＩＮの周波数とサンプリングクロック信号ＣＬＫの周波数のずれは１０％である。１周期２０１は、入力データＩＮ及びサンプリングクロック信号ＣＬＫの関係における１周期であり、１０ビット分である。すなわち、１０ビットで、入力データＩＮ及びサンプリングクロック信号ＣＬＫの関係が元に戻る。なお、実際の周波数のずれは、１００〜６００ｐｐｍ程度である。

図３は、デューティサイクルディストーション（ＤＣＤ）を説明するための図である。サンプリングクロック信号ＣＬＫは、位相ロックループ回路１２３で生成され、バッファによって伝搬されるが、この時に素子ばらつき、温度又は電圧変化の影響でパルス幅が細くなるＤＣＤの問題がある。理想的には、図１（Ｂ）のように、サンプリングクロック信号ＣＬＫは、デューティ比が５０％であり、ハイレベル期間とローレベル期間が同じである。しかし、ＤＣＤにより、例えば、図３に示すように、サンプリングクロック信号ＣＬＫは、デューティ比が５０％より小さくなり、ハイレベル期間がローレベル期間より短くなってしまうことがある。この場合、サンプリングクロック信号ＣＬＫは、すべてのハイレベル期間が同一期間で短くなり、すべてのローレベル期間が同一期間で長くなる。ディジタルデータＢは、ＤＣＤが発生したサンプリングクロック信号ＣＬＫの立ち下がりエッジに同期してサンプリングされたデータである。これに対し、ディジタルデータ３０１は、図１（Ｂ）のように、ＤＣＤが発生していないサンプリングクロック信号ＣＬＫによりサンプリングされたデータである。データＢは、データ３０１に対してずれが生じる。ＤＣＤが発生すると、サンプリングクロック信号ＣＬＫによるサンプリング間隔が均等ではなくなる。そのため、クロックデータリカバリ回路１２４は、０クロス位相の推定に誤差が発生し、０／１のデータ判定に誤差が発生してしまう。

また、アナログ信号の入力を受けて、ディジタル信号を出力する際のＡ／Ｄ変換入力遅延補正装置であって、アナログ信号を、サンプリングクロック信号と同期してディジタル信号に変換する複数のＡ／Ｄ変換手段と、サンプリングクロック信号の位相を異ならせてＡ／Ｄ変換手段の各々に供給するクロック信号供給手段と、各Ａ／Ｄ変換手段の出力を、サンプリングクロック信号の周期ずつ遅延させる遅延手段と、遅延手段の出力に所定の係数を乗じて出力する乗算手段と、乗算手段の出力の合計を出力する合計手段と、合計手段の出力が最大値をとる時期から所定の時間離れた遅延手段の出力と、合計手段の出力とを交互に出力する交互出力手段と、を備えたＡ／Ｄ変換手段の入力遅延補正装置が知られている（例えば、特許文献１参照）。

また、受信信号をアナログ信号にて入力に受け、互いに異なる位相のサンプリングクロック信号に応答してディジタル信号に変換して出力するＡＤ変換器（アナログディジタル変換器を複数備え、複数のＡＤ変換器のそれぞれのＡＤ変換器に対応して少なくとも１つ設けられ、ＡＤ変換器の出力を入力とするフィルタを有し、フィルタは、フィルタ出力と目標値との誤差を減少させるようにフィルタ係数が可変に制御され、適応等化を行うとともに、対応するＡＤ変換器の特性の補正を行う受信装置が知られている（例えば、特許文献２参照）。

特開２００２−１００９８８号公報 特開２００５−３４８１５６号公報

ＣＭＯＳのＩＣプロセスの微細化による高速化に伴い、ＩＣに搭載される回路も高速化が進んでいる。ＣＭＯＳを用いる高速インターフェースＩＣは、１端子当たり毎秒数Ｇビットの情報の送受信が可能となっている。その反面、微細化及び低電圧化に伴い、素子ばらつきや電源電圧、動作温度の特性変動の影響を大きく受けるようになってきている。例えば、図１（Ａ）の受信回路１０３の場合、トランジスタの大きさのばらつきによって、サンプリングクロック信号ＣＬＫのパルス幅にＤＣＤが発生する。ＤＣＤが無い場合、サンプリングクロック信号ＣＬＫのハイレベル期間及びローレベル期間は共に５０％である。サンプリングクロック信号ＣＬＫにＤＣＤが発生すると、インターリーブ方式のアナログディジタル変換器１２１，１２２のサンプリング間隔が等間隔でなくなる。クロックデータリカバリ回路１２４は、インターリーブ方式のアナログディジタル変換器１２１，１２２の各々の出力が等時間間隔でサンプリングされたと仮定して、入力データＩＮの０クロス位相を推定しているため、ＤＣＤがある場合、この０クロス位相の推定に誤差が発生することとなる。

本発明の目的は、サンプリングクロック信号のデューティ比にずれが生じたときのデータの復元誤差を抑制することができる受信回路を提供することである。

受信回路は、サンプリングクロック信号の立ち上がりエッジに同期して入力データのサンプリングを行う第１のサンプリング回路と、前記サンプリングクロック信号の立ち下がりエッジに同期して前記入力データのサンプリングを行う第２のサンプリング回路と、前記第１のサンプリング回路によりサンプリングされたデータ及び前記第２のサンプリング回路によりサンプリングされたデータを基に前記サンプリングクロック信号のデューティ比のずれ量を示すデューティサイクルディストーション量を検出するデューティサイクルディストーション検出回路と、前記デューティサイクルディストーション検出回路により検出されたデューティサイクルディストーション量を基に、前記第１のサンプリング回路によりサンプリングされたデータ又は前記第２のサンプリング回路によりサンプリングされたデータを補正する補正回路と、前記第１のサンプリング回路によりサンプリングされたデータ及び前記補正回路により補正された前記第２のサンプリング回路によりサンプリングされたデータのうちの１ユニットインターバルのセンタに近い方のデータを選択し、又は前記第２のサンプリング回路によりサンプリングされたデータ及び前記補正回路により補正された前記第１のサンプリング回路によりサンプリングされたデータのうちの１ユニットインターバルのセンタに近い方のデータを選択し、データを復元するクロックデータリカバリ回路とを有する。

デューティサイクルディストーション量を基に補正することにより、サンプリングクロック信号のデューティ比にずれが生じたときのデータの復元誤差を抑制することができる。

図１（Ａ）は通信システムの構成例を示す図であり、図１（Ｂ）は通信システムの動作を説明するための信号波形図である。 入力データの周波数とサンプリングクロック信号の周波数のずれを示す図である。 デューティサイクルディストーション（ＤＣＤ）を説明するための図である。 第１の実施形態による通信システムの構成例を示す図である。 第６の実施形態による通信システムの構成例を示す図である。 図４のＤＣＤ検出回路の構成例を示す図である。 図６のＤＣＤ検出回路の動作を説明するための図である。 図８（Ａ）〜（Ｃ）は図６の周期監視制御回路の動作を説明するための図である。 ＤＣＤがない場合の図６のＤＣＤ検出回路の動作を説明するための図である。 ＤＣＤがある場合の図６のＤＣＤ検出回路の動作を説明するための図である。 第２の実施形態によるＤＣＤ検出回路の構成例を示す図である。 第２の実施形態のＤＣＤ検出回路の動作を説明するための図である。 第３の実施形態によるＤＣＤ検出回路の構成例を示す図である。 図１４（Ａ）〜（Ｃ）は第３の実施形態による０クロス位相の推定方法を説明するための図である。 図１５（Ａ）及び（Ｂ）はＤＣＤがない場合の図１３のＤＣＤ検出回路の動作を説明するための図である。 図１６（Ａ）はＤＣＤがある場合の図１３のＤＣＤ検出回路の動作を説明するための図であり、図１６（Ｂ）はＤＣＤがない場合の図１３のＤＣＤ検出回路の動作を説明するための図である。 第４の実施形態によるＤＣＤ検出回路の構成例を示す図である。 図１８（Ａ）及び（Ｂ）はＤＣＤがない場合の図１７のＤＣＤ検出回路の動作を説明するための図である。 図１９（Ａ）はＤＣＤがある場合の図１７のＤＣＤ検出回路の動作を説明するための図であり、図１９（Ｂ）はＤＣＤがない場合の図１７のＤＣＤ検出回路の動作を説明するための図である。 図２０（Ａ）は第５の実施形態による図４のディジタル補正回路の構成例を示す図であり、図２０（Ｂ）はディジタル補正回路の動作を説明するための図である。 第７の実施形態による図５のＤＣＤ検出回路及びディジタル補正回路の構成例を示す図である。 第８の実施形態による図５のＤＣＤ検出回路及びディジタル補正回路の構成例を示す図である。 第１〜第８の実施形態による受信回路の補正方法を説明するための図である。

（第１の実施形態）
図４は、第１の実施形態による通信システムの構成例を示す図である。通信システムは、高速インターフェースの送信回路１０１及び受信回路１０３を有する。送信回路１０１及び受信回路１０３は、プリント基板等の伝送線路１０２を介して接続される。送信回路１０１は、ドライバ１１１を有する。受信回路１０３は、第１のアナログディジタル変換器１２１、第２のアナログディジタル変換器１２２、位相ロックループ（ＰＬＬ）回路１２３、クロックデータリカバリ（ＣＤＲ）回路１２４、デューティサイクルディストーション（ＤＣＤ）検出回路４０１及びディジタル補正回路４０２を有する。

図１（Ｂ）は、通信システムの動作を説明するための信号波形図である。送信回路１０１は、伝送線路１０２を介して、自己の発振器のクロック信号に同期したデータＩＮを送信する。データＩＮは、クロック信号が重畳された０又は１のディジタルデータである。１ユニットインターバル（１ＵＩ）は、データＩＮの１データビットの継続時間であり、ビットクロックの１周期である。１ＵＩの境界は、データの変化点である。送信されたデータＩＮは、伝送線路１０２を通過するとき信号劣化の影響を受ける。

位相ロックループ回路１２３は、サンプリングクロック信号ＣＬＫを生成する。第１のアナログディジタル変換器１２１は、サンプリングクロック信号ＣＬＫの立ち上がりエッジに同期して、アナログデータＩＮの電圧レベルをサンプリングして複数ビットのディジタルデータＡを出力する第１のサンプリング回路である。第２のアナログディジタル変換器１２２は、サンプリングクロック信号ＣＬＫの立ち下がりエッジに同期して、アナログデータＩＮの電圧レベルをサンプリングして複数ビットのディジタルデータＢを出力する第２のサンプリング回路である。図１（Ｂ）では、ディジタルデータＡを白丸（○）で示し、ディジタルデータＢを黒丸（●）で示す。他の図も同様である。「−４」のディジタルデータＡ及びＢは「０」のデータＩＮに対応し、「＋４」のディジタルデータＡ及びＢは「１」のデータＩＮに対応する。アナログディジタル変換器１２１及び１２２は、インターリーブ方式で、データＩＮに対して２倍のオーバーサンプリングをしていることになる。

送信回路１０１と受信回路１０３は、非同期で動作しており、規格が同じであっても微小な周波数ずれが存在する。入力データＩＮは送信回路１０１の発振器に同期しており、サンプリングクロック信号ＣＬＫは受信回路１０３の位相ロックループ回路１２３により生成されるので、入力データＩＮ及びサンプリングクロック信号ＣＬＫの周波数は必ずしも一致していない。１ＵＩの境界付近の入力データＩＮは変化点であるために不定値であり、１ＵＩのセンタ付近のデータは安定したデータである。

ＤＣＤ検出回路４０１は、第１のアナログディジタル変換器１２１によりサンプリングされたデータＡ及び第２のアナログディジタル変換器１２２によりサンプリングされたデータＢを基にサンプリングクロック信号ＣＬＫのデューティ比のずれ量を示すデューティサイクルディストーション量（ＤＣＤ量）Ｄｃを検出する。

ディジタル補正回路４０２は、ＤＣＤ検出回路４０１により検出されたＤＣＤ量Ｄｃを基に、第２のアナログディジタル変換器１２２によりサンプリングされたデータＢを補正し、補正データＣを出力する。

クロックデータリカバリ回路１２４は、第１のアナログディジタル変換器１２１によりサンプリングされたデータＡ及びディジタル補正回路４０２により補正されたデータＣのうちの１ＵＩのセンタに近い方のデータを選択してデータＯＵＴを復元する。

具体的には、クロックデータリカバリ回路１２４は、ディジタルデータＡ及びＣを基に、入力データＩＮの電圧レベルが０になる位相を１ＵＩの境界として推定する。このように、「０」と「１」のデータの閾値電圧（０Ｖ）を跨ぐ瞬間の位相を、以下、０クロス位相という。入力データＩＮは中長期的にはランダム性を有するので、複数周期の１ＵＩを処理することにより、１ＵＩの境界を推定することができる。そして、クロックデータリカバリ回路１２４は、１ＵＩ毎に、ディジタルデータＡ及びＣのうちで、１ＵＩのセンタに近い方のデータを選択してデータを復元する。具体的には、クロックデータリカバリ回路１２４は、選択したディジタルデータＡ又はＣが０より大きいときには「１」の１ビットデータＯＵＴを復元し、選択したディジタルデータＡ又はＣが０より小さいときには「０」の１ビットデータＯＵＴを復元する。本実施形態のディジタル補正回路４０２は、フィードフォワードにより補正を行う。これにより、ＤＣＤによる復元データＯＵＴの誤差を抑制することができる。

なお、ディジタル補正回路４０２は、ＤＣＤ検出回路４０１により検出されたＤＣＤ量Ｄｃを基に、第１のアナログディジタル変換器１２１によりサンプリングされたデータＡ又は第２のアナログディジタル変換器１２２によりサンプリングされたデータＢを補正するものであればよい。その場合、クロックデータリカバリ回路１２４は、ディジタル補正回路４０２により補正された第１のアナログディジタル変換器１２１によりサンプリングされたデータ及び第２のアナログディジタル変換器１２２によりサンプリングされたデータのうちの１ＵＩのセンタに近い方のデータを選択してデータＯＵＴを復元する。

図６は、図４のＤＣＤ検出回路４０１の構成例を示す図である。アナログディジタル変換器１２１及び１２２は、それぞれディジタルデータＡ及びＢを出力する。ディジタルデータＡ及びＢは、−Ｎ〜＋Ｎの量子化範囲のデータである。ここで、Ｎは、正の整数である。第１の検知回路６０１は、サンプリングクロック信号ＣＬＫに同期して、第１のアナログディジタル変換器１２１によりサンプリングされたディジタルデータＡが−Ｍ〜＋Ｍの範囲内にあるときには、アップパルス信号を第１のカウンタＣＮＴａに出力する。ここで、Ｍは、Ｎより小さい正の整数である。第２の検知回路６０２は、サンプリングクロック信号ＣＬＫに同期して、第２のアナログディジタル変換器１２２によりサンプリングされたディジタルデータＢが−Ｍ〜＋Ｍの範囲内にあるときには、アップパルス信号を第２のカウンタＣＮＴｂに出力する。

ｍ分周回路６０３は、周期監視制御回路６０５によりｍが指示され、サンプリングクロック信号ＣＬＫをｍ分周し、クロック信号ＣＬＫ１を出力する。ｎ進カウンタ６０４は、クロック信号ＣＬＫ１のパルス数をｎ進カウントし、カウント数ＣＮＴを出力する。

第１のカウンタＣＮＴａは、ｎ＋１個のカウンタ０〜ｎを有し、第１の検知回路６０１からアップパルス信号を入力すると、その時のカウント数ＣＮＴに対応するカウンタのカウント数をインクリメントする。例えば、カウント数ＣＮＴが１であれば、カウンタ１のカウント数をインクリメントする。

第２のカウンタＣＮＴｂは、ｎ＋１個のカウンタ０〜ｎを有し、第２の検知回路６０２からアップパルス信号を入力すると、その時のカウント数ＣＮＴに対応するカウンタのカウント数をインクリメントする。例えば、カウント数ＣＮＴが２であれば、カウンタ２のカウント数をインクリメントする。

周期監視制御回路６０５は、第１のカウンタＣＮＴａ及び第２のカウンタＣＮＴｂのカウント数を入力し、図２の入力データＩＮ及びサンプリングクロック信号ＣＬＫの関係における１周期２０１を検出し、カウンタＣＮＴａ及びＣＮＴｂが１周期２０１分のカウントを行うようにｍ分周回路６０３のｍを決定する。また、周期監視制御回路６０５は、ｎ進カウンタ６０４及びカウンタＣＮＴａ，ＣＮＴｂのカウント数をリセット可能である。また、周期監視制御回路６０５は、カウンタＣＮＴａ及びＣＴＮｂのカウント数がオーバーフローしないように、そのカウント数が１／２になるように制御することができる。

第１のカウンタＣＮＴａは、第１のアナログディジタル変換器１２１によりサンプリングされたデータＡの値が−Ｍ〜＋Ｍの閾値範囲内であるときの１周期２０１内の位相に対応するカウンタのカウントを行う。

第２のカウンタＣＮＴｂは、第２のアナログディジタル変換器１２２によりサンプリングされたデータＢの値が−Ｍ〜＋Ｍの閾値範囲内であるときの１周期２０１内の位相に対応するカウンタのカウントを行う。

平均値導出回路６０６は、第１のカウンタＣＮＴａのｎ＋１個のカウンタ０〜ｎのカウント数を基に、そのカウンタに対応する位相の平均値を導出する。同様に、平均値導出回路６０６は、第２のカウンタＣＮＴｂのｎ＋１個のカウンタ０〜ｎのカウント数を基に、そのカウンタに対応する位相の平均値を導出する。

引算回路６０７は、平均値導出回路６０６により導出された第２のカウンタＣＮＴｂの−Ｍ〜＋Ｍの閾値範囲内の位相の平均値から第１のカウンタＣＮＴａの−Ｍ〜＋Ｍの閾値範囲内の位相の平均値を引算し、その引算の結果から１周期２０１の半分の位相を引算して出力する。ローパスフィルタ６０８は、引算回路６０７の出力信号をローパスフィルタリングし、ＤＣＤ量Ｄｃを出力する。ＤＣＤ量Ｄｃの瞬時変動により、ディジタル補正回路４０２の補正データＣが瞬時的に変化しないように、ＤＣＤ量Ｄｃはローパスフィルタ６０８で平滑化されたものをＤＣＤ検出回路４０１の出力とする。ローパスフィルタ６０８はなくてもよい。

図７は、図６のＤＣＤ検出回路４０１の動作を説明するための図である。時系列番号は、データＢに対応するサンプリングクロック信号ＣＬＫの周期単位の番号である。第１の検知回路６０１は、データＡの値が−Ｍ〜＋Ｍの閾値範囲内であるときにアップパルス信号を出力する。アップパルス信号が出力される時系列番号は、「０」、「１」、「９」、「１０」、「１８」及び「１９」である。この場合、９サイクルが１周期となる。すなわち、入力信号ＩＮ及びサンプリングクロック信号ＣＬＫの関係における１周期２０１は、９サイクルである。９サイクルとは、サンプリングクロック信号ＣＬＫの９周期分を意味する。したがって、カウンタＣＮＴａ及びＣＮＴｂは９個のカウンタが必要である。すなわち、カウンタＣＮＴａ及びＣＴＮｂは、ｎ＝８であり、９個のカウンタ０〜８を備えればよい。後述する図９では、ｎ＝８のカウント数ＣＮＴを示す。

ＤＣＤ検出回路４０１は、入力データＩＮ及びサンプリングクロック信号ＣＬＫの周波数のずれを利用し、ＤＣＤ量Ｄｃを算出するため、この周波数のずれを正確に見積もる必要がある。無限個のカウンタがあれば、この処理は不要である。実際の周波数のずれは１００ｐｐｍ以下である。図７では、周波数のずれが１０％の場合の例を示す。

図８（Ａ）〜（Ｃ）は、図６の周期監視制御回路６０５の動作を説明するための図であり、入力データＩＮ、ｎ進カウンタ６０４のカウント数ＣＮＴ、及び第１のカウンタＣＮＴａの関係を示す。ｎ進カウンタ６０４はｎ進カウントを行い、第１のカウンタＣＮＴａはｎ＋１個のカウンタを有する。ここで、ｎ＝７の場合を例に示す。ｎ進カウンタ６０４は、「０〜７」のカウント数ＣＮＴを巡回してカウントし、カウント数ＣＮＴは破線の矢印が「０」のカウント数を示す。第１のカウンタＣＮＴａは、ｎ＋１＝８個のカウンタを有する。

図８（Ａ）に示すように、カウント数ＣＮＴのカウント周期が短いときには、第１のカウンタＣＮＴａの８個のすべてのカウンタのカウント数がオーバーフローする。これは、カウンタの個数が不足していることを意味する。その場合、周期監視制御回路６０５は、ｍ分周回路６０３のｍの値を増やす。

次に、周期監視制御回路６０５がｍの値を増やすと、図８（Ｂ）に示すように、カウント数ＣＮＴのカウント周期が長くなる。周期監視制御回路６０５は、図８（Ｂ）に示すように、第１のカウンタＣＮＴａに２周期分のカウント数がカウントされるまで、ｍの値を増やす。

次に、周期監視制御回路６０５がｍの値を減らすと、図８（Ｃ）に示すように、カウント数ＣＮＴのカウント周期が短くなる。周期監視制御回路６０５は、図８（Ｃ）に示すように、第１のカウンタＣＮＴａに１周期分のカウント数がカウントされるまで、ｍの値を減らす。この状態になったら、周期監視制御回路６０５は、ｍの値を固定する。ｎ進カウンタ６０４が０からｎまでカウントする間に、入力データＩＮとサンプリングクロック信号ＣＬＫの関係が１周する場合、カウンタＣＮＴａ，ＣＮＴｂは最小数のカウンタ数で構成可能である。

図９は、ＤＣＤがない場合の図６のＤＣＤ検出回路４０１の動作を説明するための図である。ここでは、ｎの値が８、入力データＩＮ及びサンプリングクロック信号ＣＬＫの周波数のずれが１０％、カウンタＣＮＴａ，ＣＮＴｂがｎ＋１＝９個のカウンタ０〜８を有する場合を例に説明する。カウンタ数ＣＮＴは、図７の時系列番号に対応する。

第１の検知回路６０１は、データＡの値が−Ｍ〜＋Ｍの閾値範囲内であるときに第１のカウンタＣＮＴａのカウント数をインクリメントする。例えば、カウント数ＣＮＴが１回目の「０」のとき、第１のカウンタＣＮＴａのカウンタ０（左から１番目のカウンタ）のカウント数が「１」にインクリメントされる。次に、カウント数ＣＮＴが１回目の「１」のとき、第１のカウンタＣＮＴａのカウンタ１（左から２番目のカウンタ）のカウント数が「１」にインクリメントされる。次に、カウント数ＣＮＴが２回目の「０」のとき、第１のカウンタＣＮＴａのカウンタ０のカウント数が「２」にインクリメントされる。次に、カウント数ＣＮＴが２回目の「１」のとき、第１のカウンタＣＮＴａのカウンタ１のカウント数が「２」にインクリメントされる。次に、カウント数ＣＮＴが３回目の「０」のとき、第１のカウンタＣＮＴａのカウンタ０のカウント数が「３」にインクリメントされる。次に、カウント数ＣＮＴが３回目の「１」のとき、第１のカウンタＣＮＴａのカウンタ１のカウント数が「３」にインクリメントされる。

第２の検知回路６０２は、データＢの値が−Ｍ〜＋Ｍの閾値範囲内であるときに第２のカウンタＣＮＴｂのカウント数をインクリメントする。例えば、カウント数ＣＮＴが１回目の「５」のとき、第２のカウンタＣＮＴｂのカウンタ５（左から６番目のカウンタ）のカウント数が「１」にインクリメントされる。次に、カウント数ＣＮＴが１回目の「６」のとき、第２のカウンタＣＮＴｂのカウンタ６（左から７番目のカウンタ）のカウント数が「１」にインクリメントされる。次に、カウント数ＣＮＴが２回目の「５」のとき、第２のカウンタＣＮＴｂのカウンタ５のカウント数が「２」にインクリメントされる。次に、カウント数ＣＮＴが２回目の「６」のとき、第２のカウンタＣＮＴｂのカウンタ６のカウント数が「２」にインクリメントされる。

平均値導出回路６０６は、第１のカウンタＣＮＴａのカウンタ０〜８のカウンタ数を基にデータＡの位相の平均値を導出する。カウンタ０及び１のカウント数が３であり、カウンタ２〜８のカウント数が０である。したがって、データＡの位相の平均値は、（０＋１）／２＝０．５である。

また、平均値導出回路６０６は、第２のカウンタＣＮＴｂのカウンタ０〜８のカウンタ数を基にデータＢの位相の平均値を導出する。カウンタ５及び６のカウント数が２であり、カウンタ０〜４，７，８のカウント数が０である。したがって、データＢの位相の平均値は、（５＋６）／２＝５．５である。

引算回路６０７は、データＢの位相の平均値からデータＡの位相平均値を引算する。例えば、引算の結果は、５．５−０．５＝５であり、データＡとデータＢの位相の差である。

ＤＣＤがない場合、理想的には、データＡとデータＢの位相の差は、カウンタ数／２＋オフセットで表わされる。この場合、カウンタ数は９であり、オフセットは０．５である。したがって、データＡとデータＢの位相の差の理想値は、９／２＋０．５＝５である。

引算回路６０７は、上記の引算の結果の「５」から理想値の「５」を引算し、「０」のＤＣＤ量を出力する。このように、ＤＣＤがない場合には、ＤＣＤ量が０になる。

図１０は、図９に対応し、ＤＣＤがある場合の図６のＤＣＤ検出回路４０１の動作を説明するための図である。ＤＣＤ量は図１０の１マス分である場合を例に説明する。

第１の検知回路６０１は、データＡの値が−Ｍ〜＋Ｍの閾値範囲内であるときに第１のカウンタＣＮＴａのカウント数をインクリメントする。例えば、カウント数ＣＮＴが１回目の「０」のとき、第１のカウンタＣＮＴａのカウンタ０のカウント数が「１」にインクリメントされる。次に、カウント数ＣＮＴが１回目の「１」のとき、第１のカウンタＣＮＴａのカウンタ１のカウント数が「１」にインクリメントされる。次に、カウント数ＣＮＴが２回目の「０」のとき、第１のカウンタＣＮＴａのカウンタ０のカウント数が「２」にインクリメントされる。次に、カウント数ＣＮＴが２回目の「１」のとき、第１のカウンタＣＮＴａのカウンタ１のカウント数が「２」にインクリメントされる。次に、カウント数ＣＮＴが３回目の「０」のとき、第１のカウンタＣＮＴａのカウンタ０のカウント数が「３」にインクリメントされる。次に、カウント数ＣＮＴが３回目の「１」のとき、第１のカウンタＣＮＴａのカウンタ１のカウント数が「３」にインクリメントされる。

第２の検知回路６０２は、データＢの値が−Ｍ〜＋Ｍの閾値範囲内であるときに第２のカウンタＣＮＴｂのカウント数をインクリメントする。例えば、カウント数ＣＮＴが１回目の「６」のとき、第２のカウンタＣＮＴｂのカウンタ６（左から７番目のカウンタ）のカウント数が「１」にインクリメントされる。次に、カウント数ＣＮＴが１回目の「７」のとき、第２のカウンタＣＮＴｂのカウンタ７（左から８番目のカウンタ）のカウント数が「１」にインクリメントされる。次に、カウント数ＣＮＴが２回目の「６」のとき、第２のカウンタＣＮＴｂのカウンタ６のカウント数が「２」にインクリメントされる。次に、カウント数ＣＮＴが２回目の「７」のとき、第２のカウンタＣＮＴｂのカウンタ７のカウント数が「２」にインクリメントされる。

平均値導出回路６０６は、第１のカウンタＣＮＴａのカウンタ０〜８のカウンタ数を基にデータＡの位相の平均値を導出する。カウンタ０及び１のカウント数が３であり、カウンタ２〜８のカウント数が０である。したがって、データＡの位相の平均値は、（０＋１）／２＝０．５である。

また、平均値導出回路６０６は、第２のカウンタＣＮＴｂのカウンタ０〜８のカウンタ数を基にデータＢの位相の平均値を導出する。カウンタ６及び７のカウント数が２であり、カウンタ０〜５，８のカウント数が０である。したがって、データＢの位相の平均値は、（６＋７）／２＝６．５である。

引算回路６０７は、データＢの位相の平均値からデータＡの位相平均値を引算する。例えば、引算の結果は、６．５−０．５＝６であり、データＡとデータＢの位相の差である。

また、引算回路６０７は、上記の引算の結果の「６」から理想値の「５」を引算し、「＋１」のＤＣＤ量を出力する。このように、ＤＣＤ量が「＋１」の場合には、サンプリングクロック信号ＣＬＫのデューティ比が小さく、ハイレベル期間が短いＤＣＤの発生を意味する。すなわち、データＡとその次のデータＢの間隔が０．４ＵＩであり、データＢとその次のデータＡの間隔が０．６ＵＩとなるＤＣＤが発生している。

以上のように、周期監視制御回路６０５は、入力データＩＮ及びサンプリングクロック信号ＣＬＫの関係における１周期２０１を検出する。引算回路６０７は、第１のアナログディジタル変換器１２１によりサンプリングされたデータＡの値が−Ｍ〜＋Ｍの閾値範囲内であるときの１周期２０１内の位相と第２のアナログディジタル変換器１２２によりサンプリングされたデータＢの値が−Ｍ〜＋Ｍの閾値範囲内であるときの１周期２０１内の位相との差を検出し、１周期２０１の半分の位相に対する上記の差のずれ量をＤＣＤ量として検出する。

（第２の実施形態）
図１１は、第２の実施形態によるＤＣＤ検出回路４０１の構成例を示す図である。以下、本実施形態が第１の実施形態と異なる点を説明する。図１１のＤＣＤ検出回路４０１は、図６のＤＣＤ検出回路４０１に対して、カウンタＣＮＴａ及びＣＮＴｂの代わりにメモリＭＥＭａ及びＭＥＭｂを設けたものである。メモリＭＥＭａ及びＭＥＭｂは、例えばファーストインファーストアウト（ＦＩＦＯ）である。検知回路６０１及び６０２は、アップパルス信号の代わりにライト信号を出力する。第１のメモリＭＥＭａは、第１の検知回路６０１からライト信号を入力すると、その時のカウント数ＣＮＴを書き込む。第２のメモリＭＥＭｂは、第２の検知回路６０２からライト信号を入力すると、その時のカウント数ＣＮＴを書き込む。その他の点については、本実施形態は、第１の実施形態と同様である。

図１２は、本実施形態のＤＣＤ検出回路４０１の動作を説明するための図である。第１の検知回路６０１は、データＡの値が−Ｍ〜＋Ｍの閾値範囲内であるときに第１のメモリＭＥＭａにカウント数ＣＮＴを書き込む。例えば、カウント数ＣＮＴが１回目の「０」のとき、第１のメモリＭＥＭａに「０」が書き込まれる。次に、カウント数ＣＮＴが１回目の「１」のとき、第１のメモリＭＥＭａに「１」が書き込まれる。次に、カウント数ＣＮＴが２回目の「０」のとき、第１のメモリＭＥＭａに「０」が書き込まれる。次に、カウント数ＣＮＴが２回目の「１」のとき、第１のメモリＭＥＭａに「１」が書き込まれる。次に、カウント数ＣＮＴが３回目の「０」のとき、第１のメモリＭＥＭａに「０」が書き込まれる。次に、カウント数ＣＮＴが３回目の「１」のとき、第１のメモリＭＥＭａに「１」が書き込まれる。

第２の検知回路６０２は、データＢの値が−Ｍ〜＋Ｍの閾値範囲内であるときに第２のメモリＭＥＭｂにカウント数ＣＮＴを書き込む。例えば、カウント数ＣＮＴが１回目の「６」のとき、第２のメモリＭＥＭｂに「６」が書き込まれる。次に、カウント数ＣＮＴが１回目の「７」のとき、第２のメモリＭＥＭｂに「７」が書き込まれる。次に、カウント数ＣＮＴが２回目の「６」のとき、第２のメモリＭＥＭｂに「６」が書き込まれる。次に、カウント数ＣＮＴが２回目の「７」のとき、第２のメモリＭＥＭｂに「７」が書き込まれる。

平均値導出回路６０６は、第１の実施形態と同様に、メモリＭＥＭａ及びＭＥＭｂに記憶されているカウント数を基に位相の平均値を導出する。本実施形態は、第１の実施形態と同様の動作を行うことができる。

（第３の実施形態）
図１４（Ａ）〜（Ｃ）は、第３の実施形態による０クロス位相の推定方法を説明するための図である。図１４（Ａ）において、０クロス位相１４０２は、入力データＩＮの値が０点をクロスする時の位相であり、入力データＩＮの変化点の位相である。例えば、データＡは、０クロス位相１４０２に対して「−１．５」の位相差を有する。データＢは、０クロス位相１４０２に対して「＋２」の位相差を有する。本実施形態では、データＡ及びＢを基に、データＡに対する０クロス位相１４０２のずれ位相１４０１を演算する。ずれ位相１４０１は、１ＵＩを基準とした位相である。

図１４（Ｂ）は、データＡとその次のデータＢとの間に０クロス位相がある例を示す。データＡと０クロス位相との位相差は「１．５」、データＢと０クロス位相との位相差は「２」である。データＡの値は、−１．５であって、絶対値が「１．５」である。データＢの値は、＋２であって、絶対値が「２」である。データＡ及びＢの間隔は０．５ＵＩであり、データＡの位相は０ＵＩであり、データＢの位相は０．５ＵＩである。したがって、図１４（Ａ）のずれ位相１４０１は、０．５×１．５／（１．５＋２）である。

図１４（Ｃ）は、データＢとその次のデータＡとの間に０クロス位相がある例を示す。データＢと０クロス位相との位相差は「１．５」、データＡと０クロス位相との位相差は「２」である。データＢの値は、−１．５であって、絶対値が「１．５」である。データＡの値は、＋２であって、絶対値が「２」である。データＡ及びＢの間隔は０．５ＵＩであり、データＡの位相は０ＵＩであり、データＢの位相は０．５ＵＩである。したがって、図１４（Ａ）のずれ位相１４０１は、０．５＋０．５×１．５／（１．５＋２）である。

図１３は、本実施形態によるＤＣＤ検出回路４０１の構成例を示す図である。以下、本実施形態が第１の実施形態と異なる点を説明する。第１のアナログディジタル変換器１２１は、データＡを出力する。第２のアナログディジタル変換器１２２は、データＢを出力する。遅延回路１３４１は、データＡを遅延し、データＡｄを出力する。

ＤＣＤ検出回路４０１は、０クロス推定回路１３０１を有する。０クロス推定回路１３０１は、第１の推定回路１３０３及び第２の推定回路１３０２を有する。第１の推定回路１３０３は、図１４（Ｂ）に対応する演算を行い、データＡｄとその次のデータＢとの間の０クロス位相を推定する。加算回路１３２１は、｜Ａｄ｜＋｜Ｂ｜の加算を行う。乗算回路１３２２は、加算回路１３１１の出力値を入力し、０．５×｜Ａｄ｜／（｜Ａｄ｜＋｜Ｂ｜）の演算を行う。排他的論理和回路１３２３は、データＡｄの正負符号とデータＢの正負符号とが異なるときに、データＡｄとその次のデータＢとの間に０クロス位相が存在するので、値更新パルスを出力する。

第２の推定回路１３０２は、図１４（Ｃ）に対応する演算を行い、データＢとその次のデータＡとの間の０クロス位相を推定する。加算回路１３１１は、｜Ａ｜＋｜Ｂ｜の加算を行う。乗算回路１３１２は、加算回路１３１１の出力値を入力し、０．５×｜Ｂ｜／（｜Ａ｜＋｜Ｂ｜）の演算を行う。加算回路１３０４は、乗算回路１３１２の出力値を入力し、０．５＋０．５×｜Ｂ｜／（｜Ａ｜＋｜Ｂ｜）の演算を行う。排他的論理和回路１３１３は、データＢの正負符号とデータＡの正負符号とが異なるときに、データＢとその次のデータＡとの間に０クロス位相が存在するので、値更新パルスを出力する。

選択回路１３０５は、排他的論理和回路１３２３が値更新パルスを出力しているときには乗算回路１３２２の出力値を選択し、排他的論理和回路１３１３が値更新パルスを出力しているときには加算回路１３０４の出力値を選択する。フリップフロップ回路１３０６は、排他的論理和回路１３１３又は１３２３が出力する値更新パルスに同期して、選択回路１３０５が選択した信号を保持し、それを０クロス位相の推定値として出力する。０クロス推定回路１３０１は、０クロス位相を推定し、０クロス位相の推定値を出力することができる。

ローパスフィルタ１３３２は、フリップフロップ回路１３０６の出力信号をローパスフィルタリングすることにより、０クロス位相の平均値Ｐａｖｇを出力する。判定回路１３３３は、平均値Ｐａｖｇが０．５より大きくかつ０．８より小さいときには、０クロス位相がサンプリングクロック信号ＣＬＫの１周期（１ＵＩ）の後半に存在するので、有効信号をカウンタ１３３６に出力して有効化する。判定回路１３３４は、平均値Ｐａｖｇが０．２より大きくかつ０．５より小さいときには、０クロス位相がサンプリングクロック信号ＣＬＫの１周期（１ＵＩ）の前半に存在するので、有効信号をカウンタ１３３７に出力して有効化する。判定回路１３３５は、平均値Ｐａｖｇが０．８より大きい又は０．２より小さいときには、０クロス位相がサンプリングクロック信号ＣＬＫの１周期（１ＵＩ）の境界付近に存在するので、リセット信号をカウンタ１３３６及び１３３７に出力し、タイミング信号を演算回路１３３９に出力する。なお、上記の「０．８」、「０．５」、「０．２」の値は例であり、別の値を用いてもよい。

検知回路１３３１は、データＢが−Ｍ〜＋Ｍの閾値範囲内であるときには、例えば０．１ＵＩ単位でパルス信号を出力する。第１のカウンタ１３３７は、判定回路１３３４から有効信号を入力している間、検知回路１３３１のパルス信号を第１のカウント数Ｎ１としてインクリメントし、すなわち０クロス位相がサンプリングクロック信号ＣＬＫの１周期（１ＵＩ）の前半に存在する数を第１のカウント数Ｎ１としてカウントする。

第２のカウンタ１３３６は、判定回路１３３３から有効信号を入力している間、検知回路１３３１のパルス信号を第２のカウント数Ｎ２としてインクリメントし、すなわち０クロス位相がサンプリングクロック信号ＣＬＫの１周期（１ＵＩ）の後半に存在する数を第２のカウント数Ｎ２としてカウントする。

オーバーフロー予測回路１３３８は、カウンタ１３３６及び１３３７のカウント数Ｎ１，Ｎ２がオーバーフローしそうであることを予測すると、カウンタ１３３６及び１３３７のカウント数Ｎ１，Ｎ２を１／２に減らし、オーバーフローを防止する。演算回路１３３９は、判定回路１３３５からタイミング信号を入力すると、第１のカウント数Ｎ１及び第２のカウント数Ｎ２を基に次式の演算を行い、ＤＣＤ量を出力する。

（Ｎ２−Ｎ１）／（｜Ｎ１｜＋｜Ｎ２｜）

すなわち、演算回路１３３９は、サンプリングクロック信号ＣＬＫの１周期（１ＵＩ）の境界付近のタイミングで上式の演算を行う。ＤＣＤがないときには、第１のカウント数Ｎ１と第２のカウント数Ｎ２が同じになり、演算回路１３３９が出力するＤＣＤ量は０になる。ローパスフィルタ１３４０は、演算回路１３３９の出力信号をローパスフィルタリングし、ＤＣＤ量Ｄｃを出力する。多くのＤＣＤ量をローパスフィルタ１３４０により平均化することで、ＤＣＤ量Ｄｃの推定誤差を軽減できる。

図１５（Ａ）及び（Ｂ）は、ＤＣＤがない場合の図１３のＤＣＤ検出回路４０１の動作を説明するための図である。データＡ及びＢのサンプリング間隔が０．５ＵＩであり、ＤＣＤがない場合である。

図１５（Ａ）は、図１３の第２のカウンタ１３３６がカウントする期間を示す。データＡの位相を０ＵＩとすると、０クロス位相は０．８ＵＩであるので、判定回路１３３３が有効信号の出力を開始する。期間１５０１は、０クロス位相が０．８ＵＩから０．５ＵＩまで変化する期間であり、判定回路１３３３が有効信号を出力する期間である。第２のカウンタ１３３６は、期間１５０１でカウントを行う。

図１５（Ｂ）は、図１３の第１のカウンタ１３３７がカウントする期間を示す。データＡの位相を０ＵＩとすると、０クロス位相は０．５ＵＩであるので、判定回路１３３４が有効信号の出力を開始する。期間１５０２は、０クロス位相が０．５ＵＩから０．２ＵＩまで変化する期間であり、判定回路１３３４が有効信号を出力する期間である。第１のカウンタ１３３７は、期間１５０２でカウントを行う。

第２のカウンタ１３３６のカウント期間１５０１と第１のカウンタ１３３７のカウント期間１５０２は同じであるので、第２のカウンタ１３３６のカウント数と第１のカウンタ１３３７のカウント数は同じになる。その結果、ＤＣＤ量Ｄｃは０になる。

図１５（Ｃ）及び（Ｄ）は、ＤＣＤがある場合の図１３のＤＣＤ検出回路４０１の動作を説明するための図である。データＡ及びＢのサンプリング間隔が０．６ＵＩであり、ＤＣＤがある場合である。

図１５（Ｃ）は、図１３の第２のカウンタ１３３６がカウントする期間を示す。データＡの位相を０ＵＩとすると、０クロス位相は０．８ＵＩであるので、判定回路１３３３が有効信号の出力を開始する。期間１５０３は、０クロス位相が０．８ＵＩから０．５ＵＩまで変化する期間であり、判定回路１３３３が有効信号を出力する期間である。第２のカウンタ１３３６は、期間１５０３でカウントを行う。

図１５（Ｄ）は、図１３の第１のカウンタ１３３７がカウントする期間を示す。データＡの位相を０ＵＩとすると、０クロス位相は０．５ＵＩであるので、判定回路１３３４が有効信号の出力を開始する。期間１５０５は、０クロス位相が０．５ＵＩから０．２ＵＩまで変化する期間であり、判定回路１３３４が有効信号を出力する期間である。期間１５０４は、期間１５０５内においてデータＢが−Ｍ〜＋Ｍの閾値範囲内に存在する期間であり、期間１５０５より短い。第１のカウンタ１３３７は、期間１５０４でカウントを行う。

第１のカウンタ１３３７のカウント期間１５０４は、第２のカウンタ１３３６のカウント期間１５０３より短いので、第１のカウンタ１３３７のカウント数は第２のカウンタ１３３６のカウント数より小さくなる。その結果、ＤＣＤ量Ｄｃは０より大きくなる。

図１６（Ｂ）は、図１５（Ａ）及び（Ｂ）に対応し、ＤＣＤがない場合の図１３のＤＣＤ検出回路４０１の動作を説明するための図である。データＡ及びＢのサンプリング間隔が０．５ＵＩであり、ＤＣＤがない場合である。

まず、０クロス位相がデータＡの位相に対して０．８ＵＩであり、データＢが−Ｍ〜＋Ｍの範囲外であるので、第２のカウンタ１３３６及び第１のカウンタ１３３７はカウント数をインクリメントせず、カウント数は「０」のままである。

次に、０クロス位相がデータＡの位相に対して０．７ＵＩであり、データＢが−Ｍ〜＋Ｍの範囲内であるので、第２のカウンタ１３３６はカウント数をインクリメントし、カウント数を「１」とする。

次に、０クロス位相がデータＡの位相に対して０．６ＵＩであり、データＢが−Ｍ〜＋Ｍの範囲内であるので、第２のカウンタ１３３６はカウント数をインクリメントし、カウント数を「２」とする。

次に、０クロス位相がデータＡの位相に対して０．５ＵＩであり、データＢが−Ｍ〜＋Ｍの範囲内であるので、第２のカウンタ１３３６はカウント数をインクリメントし、カウント数を「３」とし、第１のカウンタ１３３７はカウント数をインクリメントし、カウント数を「１」とする。ここでは、０クロス位相が０．５ＵＩの場合には、判定回路１３３３及び１３３４の両方が有効信号を出力する場合を例に説明する。

次に、０クロス位相がデータＡの位相に対して０．４ＵＩであり、データＢが−Ｍ〜＋Ｍの範囲内であるので、第１のカウンタ１３３７はカウント数をインクリメントし、カウント数を「２」とする。

次に、０クロス位相がデータＡの位相に対して０．３ＵＩであり、データＢが−Ｍ〜＋Ｍの範囲内であるので、第１のカウンタ１３３７はカウント数をインクリメントし、カウント数を「３」とする。

次に、０クロス位相がデータＡの位相に対して０．２ＵＩであり、データＢが−Ｍ〜＋Ｍの範囲外であるので、第２のカウンタ１３３６及び第１のカウンタ１３３７はカウント数をインクリメントしない。

第２のカウンタ１３３６のカウント数は３であり、第１のカウンタ１３３７のカウント数は３であり、両方のカウント数は同じである。その結果、ＤＣＤ量Ｄｃは０になる。

図１６（Ａ）は、図１５（Ｃ）及び（Ｄ）に対応し、ＤＣＤがある場合の図１３のＤＣＤ検出回路４０１の動作を説明するための図である。データＡ及びＢのサンプリング間隔が０．６ＵＩであり、ＤＣＤがある場合である。

まず、０クロス位相がデータＡの位相に対して０．８ＵＩであり、データＢが−Ｍ〜＋Ｍの範囲内であるので、第２のカウンタ１３３６はカウント数をインクリメントし、カウント数を「１」とする。

次に、０クロス位相がデータＡの位相に対して０．７ＵＩであり、データＢが−Ｍ〜＋Ｍの範囲内であるので、第２のカウンタ１３３６はカウント数をインクリメントし、カウント数を「２」とする。

次に、０クロス位相がデータＡの位相に対して０．６ＵＩであり、データＢが−Ｍ〜＋Ｍの範囲内であるので、第２のカウンタ１３３６はカウント数をインクリメントし、カウント数を「３」とする。

次に、０クロス位相がデータＡの位相に対して０．５ＵＩであり、データＢが−Ｍ〜＋Ｍの範囲内であるので、第２のカウンタ１３３６はカウント数をインクリメントし、カウント数を「４」とし、第１のカウンタ１３３７はカウント数をインクリメントし、カウント数を「１」とする。

次に、０クロス位相がデータＡの位相に対して０．４ＵＩであり、データＢが−Ｍ〜＋Ｍの範囲内であるので、第１のカウンタ１３３７はカウント数をインクリメントし、カウント数を「２」とする。

次に、０クロス位相がデータＡの位相に対して０．３ＵＩであり、データＢが−Ｍ〜＋Ｍの範囲外であるので、第２のカウンタ１３３６及び第１のカウンタ１３３７はカウント数をインクリメントしない。

次に、０クロス位相がデータＡの位相に対して０．２ＵＩであり、データＢが−Ｍ〜＋Ｍの範囲外であるので、第２のカウンタ１３３６及び第１のカウンタ１３３７はカウント数をインクリメントしない。

第２のカウンタ１３３６のカウント数は４であり、第１のカウンタ１３３７のカウント数は２であり、両方のカウント数は異なる。その結果、ＤＣＤ量Ｄｃは正値になる。

なお、図１３のＤＣＤ検出回路４０１は、データＢを基準とし、その直前のデータＡｄ及びその直後のデータＡを用いて、ＤＣＤ量Ｄｃを検出する例を説明したが、これに限定されず、同様に、データＡを基準として、その直前のデータＢ及びその直後のデータＢを用いて、ＤＣＤ量Ｄｃを検出するようにしてもよい。その場合、ＤＣＤ検出回路４０１は、第１のアナログディジタル変換器１２１によりサンプリングされたデータＡとその直前に第２のアナログディジタル変換器１２２によりサンプリングされたデータＢとの間に０クロス位相が存在する数を第１のカウント数Ｎ１としてカウントし、第１のアナログディジタル変換器１２１によりサンプリングされたデータＡとその直後に第２のアナログディジタル変換器１２２によりサンプリングされたデータＢとの間に０クロス位相が存在する数を第２のカウント数Ｎ２としてカウントし、第１のカウント数Ｎ１及び第２のカウント数Ｎ２を基にＤＣＤ量Ｄｃを検出する。

（第４の実施形態）
図１７は、第４の実施形態によるＤＣＤ検出回路４０１の構成例を示す図である。以下、本実施形態が第３の実施形態と異なる点を説明する。第１のアナログディジタル変換器１２１は、データＡを出力する。第２のアナログディジタル変換器１２２は、データＢを出力する。ＤＣＤ検出回路４０１は、第１の０クロス検知回路１７０２及び第２の０クロス検知回路１７０１を有する。

第１の０クロス検知回路１７０２は、遅延回路１７１２及び排他的論理和回路１７１３を有する。遅延回路１７１２は、データＡを遅延し、データＡｄを出力する。排他的論理和回路１７１３は、データＡｄの正負符号とデータＢの正負符号とが異なるときに、データＡｄとその次のデータＢとの間に０クロス位相が存在するので、例えば０．１ＵＩ単位で検知パルスを出力する。第１のカウンタ１３３７は、排他的論理和回路１７１３が出力する検知パルスを第１のカウント数Ｎ１としてカウントする。すなわち、第１のカウンタ１３３７は、第２のサンプリング回路１２２によりサンプリングされたデータＢとその直前に第１のサンプリング回路１２１によりサンプリングされたデータＡｄとの間に０クロス位相が存在する数を第１のカウント数Ｎ１としてカウントする。

第２の０クロス検知回路１７０１は、排他的論理和回路１７１１を有する。排他的論理和回路１７１１は、データＢの正負符号とデータＡの正負符号とが異なるときに、データＢとその次のデータＡとの間に０クロス位相が存在するので、例えば０．１ＵＩ単位で検知パルスを出力する。第２のカウンタ１３３６は、排他的論理和回路１７１１が出力する検知パルスを第２のカウント数Ｎ２としてカウントする。すなわち、第２のカウンタ１３３６は、第２のサンプリング回路１２２によりサンプリングされたデータＢとその直後に第１のサンプリング回路１２１によりサンプリングされたデータＡとの間に０クロス位相が存在する数を第２のカウント数Ｎ２としてカウントする。

オーバーフロー予測回路１３３８は、カウンタ１３３６及び１３３７のカウント数Ｎ１及びＮ２がオーバーフローしそうであることを予測すると、カウンタ１３３６及び１３３７のカウント数Ｎ１及びＮ２を１／２に減らし、オーバーフローを防止する。演算回路１３３９は、第１のカウント数Ｎ１及び第２のカウント数Ｎ２を基に次式の演算を行い、ＤＣＤ量を出力する。

（Ｎ２−Ｎ１）／（｜Ｎ１｜＋｜Ｎ２｜）

ローパスフィルタ１３４０は、演算回路１３３９の出力信号をローパスフィルタリングし、ＤＣＤ量Ｄｃを出力する。

図１８（Ａ）及び（Ｂ）は、ＤＣＤがない場合の図１７のＤＣＤ検出回路４０１の動作を説明するための図である。データＡ及びＢのサンプリング間隔が０．５ＵＩであり、ＤＣＤがない場合である。

図１８（Ａ）は、図１７の第１のカウンタ１３３７がカウントする期間を示す。データＡ及びその直後のデータＢとの間隔は０．５ＵＩであるので、データＡの正負符号が負であってその直後のデータＢの正負符号が正である期間は０．５ＵＩである。したがって、第１のカウンタ１３３７がカウントする期間は０．５ＵＩである。

図１８（Ｂ）は、図１７の第２のカウンタ１３３６がカウントする期間を示す。データＢ及びその直後のデータＡとの間隔は０．５ＵＩであるので、データＢの正負符号が負であってその直後のデータＡの正負符号が正である期間は０．５ＵＩである。したがって、第２のカウンタ１３３６がカウントする期間は０．５ＵＩである。

第２のカウンタ１３３６のカウント期間（０．５ＵＩ）と第１のカウンタ１３３７のカウント期間（０．５ＵＩ）は同じであるので、第２のカウンタ１３３６の第２のカウント数Ｎ２と第１のカウンタ１３３７の第１のカウント数Ｎ１は同じになる。その結果、ＤＣＤ量Ｄｃは０になる。

図１８（Ｃ）及び（Ｄ）は、ＤＣＤがある場合の図１７のＤＣＤ検出回路４０１の動作を説明するための図である。データＡ及びＢのサンプリング間隔が０．３ＵＩであり、ＤＣＤがある場合である。

図１８（Ｃ）は、図１７の第１のカウンタ１３３７がカウントする期間を示す。データＡ及びその直後のデータＢとの間隔は０．３ＵＩであるので、データＡの正負符号が負であってその直後のデータＢの正負符号が正である期間は０．３ＵＩである。したがって、第１のカウンタ１３３７がカウントする期間は０．３ＵＩである。

図１８（Ｄ）は、図１７の第２のカウンタ１３３６がカウントする期間を示す。データＢ及びその直後のデータＡとの間隔は０．７ＵＩであるので、データＢの正負符号が負であってその直後のデータＡの正負符号が正である期間は０．７ＵＩである。したがって、第２のカウンタ１３３６がカウントする期間は０．７ＵＩである。

第２のカウンタ１３３６のカウント期間（０．７ＵＩ）は、第１のカウンタ１３３７のカウント期間（０．３）より長いので、第２のカウンタ１３３６のカウント数Ｎ２は第１のカウンタ１３３７のカウント数Ｎ１より大きくなる。その結果、ＤＣＤ量Ｄｃは０より大きくなる。

図１９（Ｂ）は、図１８（Ａ）及び（Ｂ）に対応し、ＤＣＤがない場合の図１７のＤＣＤ検出回路４０１の動作を説明するための図である。データＡ及びＢのサンプリング間隔が０．５ＵＩであり、ＤＣＤがない場合である。

まず、０クロス位相がデータＡの位相に対して０．９ＵＩであり、データＢとその直後のデータＡの間に０クロス位相１４０２が存在するので、第２のカウンタ１３３６はカウント数をインクリメントし、カウント数を「１」とする。

次に、０クロス位相がデータＡの位相に対して０．８ＵＩであり、データＢとその直後のデータＡの間に０クロス位相１４０２が存在するので、第２のカウンタ１３３６はカウント数をインクリメントし、カウント数を「２」とする。

次に、０クロス位相がデータＡの位相に対して０．７ＵＩであり、データＢとその直後のデータＡの間に０クロス位相１４０２が存在するので、第２のカウンタ１３３６はカウント数をインクリメントし、カウント数を「３」とする。

次に、０クロス位相がデータＡの位相に対して０．６ＵＩであり、データＢとその直後のデータＡの間に０クロス位相１４０２が存在するので、第２のカウンタ１３３６はカウント数をインクリメントし、カウント数を「４」とする。

次に、０クロス位相がデータＡの位相に対して０．５ＵＩであり、０クロス位相１４０２がデータＢの位相と同じであるので、第２のカウンタ１３３６はカウント数をインクリメントし、カウント数を「５」とし、第１のカウンタ１３３７はカウント数をインクリメントし、カウント数を「１」とする。

次に、０クロス位相がデータＡの位相に対して０．４ＵＩであり、データＡとその直後のデータＢの間に０クロス位相１４０２が存在するので、第１のカウンタ１３３７はカウント数をインクリメントし、カウント数を「２」とする。

次に、０クロス位相がデータＡの位相に対して０．３ＵＩであり、データＡとその直後のデータＢの間に０クロス位相１４０２が存在するので、第１のカウンタ１３３７はカウント数をインクリメントし、カウント数を「３」とする。

次に、０クロス位相がデータＡの位相に対して０．２ＵＩであり、データＡとその直後のデータＢの間に０クロス位相１４０２が存在するので、第１のカウンタ１３３７はカウント数をインクリメントし、カウント数を「４」とする。

次に、０クロス位相がデータＡの位相に対して０．１ＵＩであり、データＡとその直後のデータＢの間に０クロス位相１４０２が存在するので、第１のカウンタ１３３７はカウント数をインクリメントし、カウント数を「５」とする。

次に、０クロス位相がデータＡの位相に対して０ＵＩであり、０クロス位相１４０２がデータＡの位相と同じであるので、第１のカウンタ１３３７はカウント数をインクリメントし、カウント数を「６」とし、第２のカウンタ１３３６はカウント数をインクリメントし、カウント数を「６」とする。

第２のカウンタ１３３６のカウント数は６であり、第１のカウンタ１３３７のカウント数は６であり、両方のカウント数は同じである。その結果、ＤＣＤ量Ｄｃは０になる。

図１９（Ａ）は、図１８（Ｃ）及び（Ｄ）に対応し、ＤＣＤがある場合の図１７のＤＣＤ検出回路４０１の動作を説明するための図である。データＡ及びＢのサンプリング間隔が０．６ＵＩであり、ＤＣＤがある場合である。

まず、０クロス位相がデータＡの位相に対して０．９ＵＩであり、データＢとその直後のデータＡの間に０クロス位相１４０２が存在するので、第２のカウンタ１３３６はカウント数をインクリメントし、カウント数を「１」とする。

次に、０クロス位相がデータＡの位相に対して０．８ＵＩであり、データＢとその直後のデータＡの間に０クロス位相１４０２が存在するので、第２のカウンタ１３３６はカウント数をインクリメントし、カウント数を「２」とする。

次に、０クロス位相がデータＡの位相に対して０．７ＵＩであり、データＢとその直後のデータＡの間に０クロス位相１４０２が存在するので、第２のカウンタ１３３６はカウント数をインクリメントし、カウント数を「３」とする。

次に、０クロス位相がデータＡの位相に対して０．６ＵＩであり、０クロス位相１４０２がデータＢの位相と同じであるので、第２のカウンタ１３３６はカウント数をインクリメントし、カウント数を「４」とし、第１のカウンタ１３３７はカウント数をインクリメントし、カウント数を「１」とする。

次に、０クロス位相がデータＡの位相に対して０．５ＵＩであり、データＡとその直後のデータＢの間に０クロス位相１４０２が存在するので、第１のカウンタ１３３７はカウント数をインクリメントし、カウント数を「２」とする。

次に、０クロス位相がデータＡの位相に対して０．４ＵＩであり、データＡとその直後のデータＢの間に０クロス位相１４０２が存在するので、第１のカウンタ１３３７はカウント数をインクリメントし、カウント数を「３」とする。

次に、０クロス位相がデータＡの位相に対して０．３ＵＩであり、データＡとその直後のデータＢの間に０クロス位相１４０２が存在するので、第１のカウンタ１３３７はカウント数をインクリメントし、カウント数を「４」とする。

次に、０クロス位相がデータＡの位相に対して０．２ＵＩであり、データＡとその直後のデータＢの間に０クロス位相１４０２が存在するので、第１のカウンタ１３３７はカウント数をインクリメントし、カウント数を「５」とする。

次に、０クロス位相がデータＡの位相に対して０．１ＵＩであり、データＡとその直後のデータＢの間に０クロス位相１４０２が存在するので、第１のカウンタ１３３７はカウント数をインクリメントし、カウント数を「６」とする。

次に、０クロス位相がデータＡの位相に対して０ＵＩであり、０クロス位相１４０２がデータＡの位相と同じであるので、第１のカウンタ１３３７はカウント数をインクリメントし、カウント数を「７」とし、第２のカウンタ１３３６はカウント数をインクリメントし、カウント数を「５」とする。

第２のカウンタ１３３６のカウント数は５であり、第１のカウンタ１３３７のカウント数は７であり、両方のカウント数は異なる。その結果、ＤＣＤ量Ｄｃは正値になる。

（第５の実施形態）
図２０（Ａ）は第５の実施形態による図４のディジタル補正回路４０２の構成例を示す図であり、図２０（Ｂ）はディジタル補正回路４０２の動作を説明するための図である。ディジタル補正回路４０２は、引算回路２００１、乗算回路２００２及び加算回路２００３を有する。引算回路２００１は、データＢからデータＡを引算し、Ｂ−Ａ＝ｋで表わされる傾きｋを出力する。乗算回路２００２は、傾きｋ及びＤＣＤ量Ｄｃを乗算し、ｋ×Ｄｃ＝Ｅａで表わされる補正量Ｅａを出力する。加算回路２００３は、データＢ及び補正量Ｅａを加算し、Ｂ＋Ｅａ＝Ｃで表わされるデータＣを出力する。ディジタル補正回路４０２は、ＤＣＤ量Ｄｃに応じてデータＢを補正し、データＣを出力する。ＤＣＤがない場合には、ＤＣＤ量Ｄｃが０になり、補正量Ｅａが０になり、補正後のデータＣは補正前のデータＢと同じになる。補正後のデータＣは、ＤＣＤがないと仮定した場合のデータである。

なお、ディジタル補正回路４０２は、データＡを補正し、データＣを出力することもできる。その場合、引算回路２００１は、ｋ＝Ａ−Ｂの引算により傾きｋを出力し、加算回路２００３は、Ｃ＝Ａ＋Ｅａの加算によりデータＣを出力すればよい。

以上のように、ディジタル補正回路４０２は、第１のアナログディジタル変換器１２１によりサンプリングされたデータＡ及び第２のアナログディジタル変換器１２２によりサンプリングされたデータの差分ｋを演算し、差分ｋに対してＤＣＤ検出回路４０１により検出されたＤＣＤ量Ｄｃを乗算し、乗算の積Ｅａに対して第１のアナログディジタル変換器１２１によりサンプリングされたデータＡ又は第２のアナログディジタル変換器１２２によりサンプリングされたデータＢを加算する。

また、アナログディジタル変換器１２１及び１２２の分解能が３ビット程度である場合、乗算回路２００２は、傾きｋが正値であるときにはｋ＝＋１とし、傾きｋが負値であるときにはｋ＝−１とし、ＤＣＤ量Ｄｃが正値であるときにはＤｃ＝＋１とし、ＤＣＤ量Ｄｃが負値であるときにはＤｃ＝−１とし、Ｅａ＝ｋ×Ｄｃの乗算を行う。補正量Ｅａは、ＤＣＤがある場合には＋１又は−１になり、ＤＣＤがない場合には０になる。これにより、回路の単純化を図ることができる。

（第６の実施形態）
図５は、第６の実施形態による通信システムの構成例を示す図である。図５の通信システムは、図４の通信システムに対して、ＤＣＤ検出回路４０１の接続位置が異なる。以下、本実施形態が第１の実施形態と異なる点を説明する。図４のＤＣＤ検出回路４０１及びディジタル補正回路４０２はフィードフォワードにより補正を行い、図５のＤＣＤ検出回路４０１及びディジタル補正回路４０２はフィードバックにより補正を行う。本実施形態では、ディジタル補正回路４０２は、ＤＣＤ量Ｄｃ及びデータＡに応じて、データＢを補正し、データＣを出力する。ＤＣＤ検出回路４０１は、データＡ及びデータＣを基にＤＣＤ量Ｄｃを検出し、ディジタル補正回路４０２に出力する。すなわち、ＤＣＤ検出回路４０１は、第１のアナログディジタル変換器１２１によりサンプリングされたデータＡ及びディジタル補正回路４０２により補正された第２のアナログディジタル変換器１２２によりサンプリングされたデータＣを基に、ＤＣＤ量Ｄｃを検出する。

なお、ディジタル補正回路４０２は、データＡを補正し、データＣを出力してもよい。その場合、ＤＣＤ検出回路４０１は、第２のアナログディジタル変換器１２２によりサンプリングされたデータＢ及びディジタル補正回路４０２により補正された第１のアナログディジタル変換器１２１によりサンプリングされたデータＣを基に、ＤＣＤ量Ｄｃを検出する。

（第７の実施形態）
図２１は、第７の実施形態による図５のＤＣＤ検出回路４０１及びディジタル補正回路４０２の構成例を示す図である。以下、本実施形態が第６の実施形態と異なる点を説明する。ディジタル補正回路４０２は、図２０（Ａ）のディジタル補正回路４０２と同じ構成を有し、データＡ、データＢ及びＤＣＤ量Ｄｃを入力し、データＣを出力する。

ＤＣＤ検出回路４０１は、第１のアナログディジタル変換器１２１が出力するデータＡ及びディジタル補正回路４０２が出力するデータＣを入力し、ＤＣＤ量Ｄｃを出力する。図２１のＤＣＤ検出回路４０１は、図１３のＤＣＤ検出回路４０１に対して、判定回路１３３５、カウンタ１３３６，１３３７、オーバーフロー予測回路１３３８及び演算回路１３３９を削除し、アップ／ダウンカウンタ２１０１を追加したものである。以下、図２１のＤＣＤ検出回路４０１が図１３のＤＣＤ検出回路４０１と異なる点を説明する。図１３のＤＣＤ検出回路４０１はデータＢを入力して処理したが、図２１のＤＣＤ検出回路４０１は、データＢの代わりにデータＣを入力して処理する。判定回路１３３３は、平均値Ｐａｖｇが０．５より大きくかつ０．８より小さいときには、アップ信号ＵＰをアップ／ダウンカウンタ２１０１に出力する。判定回路１３３４は、平均値Ｐａｖｇが０．２より大きくかつ０．５より小さいときには、ダウン信号ＤＮをアップ／ダウンカウンタ２１０１に出力する。検知回路１３３１は、データＣが−Ｍ〜＋Ｍの閾値範囲内であるときには、例えば０．０１ＵＩ単位でパルス信号を出力する。アップ／ダウンカウンタ２１０１は、判定回路１３３３からアップ信号ＵＰを入力している間に検知回路１３３１のパルス信号を入力するとカウント数をアップカウントし、判定回路１３３４からダウン信号ＤＮを入力している間に検知回路１３３１のパルス信号を入力するとカウント数をダウンカウントする。アップ／ダウンカウンタ２１０１のカウント数は、例えば０．０１単位で−１〜＋１の範囲内である。ローパスフィルタ１３４０は、アップ／ダウンカウンタ２１０１の出力信号をローパスフィルタリングし、ＤＣＤ量Ｄｃをディジタル補正回路４０２内の乗算回路２００２に出力する。

フィードバック構成にすることにより、２つのカウンタ１３３６，１３３７を１つのアップ／ダウンカウンタ２１０１に簡略化することができる。

（第８の実施形態）
図２２は、第８の実施形態による図５のＤＣＤ検出回路４０１及びディジタル補正回路４０２の構成例を示す図である。以下、本実施形態が第７の実施形態と異なる点を説明する。ＤＣＤ検出回路４０１は、第１のアナログディジタル変換器１２１が出力するデータＡ及びディジタル補正回路４０２が出力するデータＣを入力し、ＤＣＤ量Ｄｃを出力する。図２２のＤＣＤ検出回路４０１は、図１７のＤＣＤ検出回路４０１に対して、カウンタ１３３６，１３３７、オーバーフロー予測回路１３３８及び演算回路１３３９を削除し、アップ／ダウンカウンタ２２０１を追加したものである。以下、図２２のＤＣＤ検出回路４０１が図１７のＤＣＤ検出回路４０１と異なる点を説明する。

排他的論理和回路１７１１は、データＣの正負符号とデータＡの正負符号とが異なるときに、例えば０．０１ＵＩ単位でアップパルスＵＰを出力する。排他的論理和回路１７１３は、データＡｄの正負符号とデータＣの正負符号とが異なるときに、例えば０．０１ＵＩ単位でダウンパルスＤＮを出力する。アップ／ダウンカウンタ２２０１は、アップパルスＵＰを入力するとカウント数をアップカウントし、ダウンパルスＤＮを入力するとカウント数をダウンカウントする。アップ／ダウンカウンタ２２０１のカウント数は、例えば０．０１単位で−１〜＋１の範囲内である。ローパスフィルタ１３４０は、アップ／ダウンカウンタ２２０１の出力信号をローパスフィルタリングし、ＤＣＤ量Ｄｃをディジタル補正回路４０２内の乗算回路２００２に出力する。

フィードバック構成にすることにより、２つのカウンタ１３３６，１３３７を１つのアップ／ダウンカウンタ２２０１に簡略化することができる。

図２３は、第１〜第８の実施形態による受信回路１０３の補正方法を説明するための図である。入力データＩＮは、１ＵＩ単位でデータが変化可能である。１ＵＩの境界は、０クロス位相として推定可能である。サンプリングクロック信号ＣＬＫは、例えば、ハイレベル期間がローレベル期間よりも短く、ＤＣＤが発生している。データＡは、サンプリングクロック信号ＣＬＫの立ち上がりエッジに同期してサンプリングされたデータである。データＢは、サンプリングクロック信号ＣＬＫの立ち下がりエッジに同期してサンプリングされたデータである。データＣは、ディジタル補正回路４０２がデータＢを補正したデータであり、デューティ比が５０％のサンプリングクロック信号ＣＬＫの立ち下がりエッジによりサンプリングされるデータの推定値である。これにより、データＡとその直後のデータＣのサンプリング間隔は０．５ＵＩであり、データＣとその直後のデータＡのサンプリング間隔も０．５ＵＩであり、両者のサンプリング間隔は同じになる。すなわち、データＡ及びデータＣは、デューティ比が５０％のサンプリングクロック信号ＣＬＫによりサンプリングされたＤＣＤのないデータになる。クロックデータリカバリ回路１２４は、補正されたデータＡ及びＣのうちの１ＵＩのセンタ付近のデータを選択して復元するので、復元データのエラーレートを低減することができる。１ＵＩのセンタ付近のデータが０より大きければデータ「１」が復元され、１ＵＩのセンタ付近のデータが０より小さければデータ「０」が復元される。

以上のように、ＤＣＤ補正を行うことにより、ＤＣＤがあった場合でも、ＤＣＤがない場合のデータに補正することができる。プロセス、温度又は電源電圧の影響によりＤＣＤが発生した場合でも、受信回路１０３の後段のフリップフロップ回路に対して最適なクロック信号とデータを供給可能であるため、歩留りが向上する。また、受信回路１０３をＩＣに内蔵することにより自動制御が可能となるため、温度、電源電圧の動的な変動に対応可能である。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。上記の複数の実施形態は、種々の組み合わせが可能である。

１０１ 送信回路
１０２ 伝送線路
１０３ 受信回路
１１１ ドライバ
１２１ 第１のアナログディジタル変換器
１２２ 第２のアナログディジタル変換器
１２３ 位相ロックループ回路
１２４ クロックデータリカバリ回路
４０１ ＤＣＤ検出回路
４０２ ディジタル補正回路

Claims (8)

1. サンプリングクロック信号の立ち上がりエッジに同期して入力データのサンプリングを行う第１のサンプリング回路と、
   前記サンプリングクロック信号の立ち下がりエッジに同期して前記入力データのサンプリングを行う第２のサンプリング回路と、
   前記第１のサンプリング回路によりサンプリングされたデータ及び前記第２のサンプリング回路によりサンプリングされたデータを基に前記サンプリングクロック信号のデューティ比のずれ量を示すデューティサイクルディストーション量を検出するデューティサイクルディストーション検出回路と、
   前記デューティサイクルディストーション検出回路により検出されたデューティサイクルディストーション量を基に、前記第１のサンプリング回路によりサンプリングされたデータ又は前記第２のサンプリング回路によりサンプリングされたデータを補正する補正回路と、
   前記第１のサンプリング回路によりサンプリングされたデータ及び前記補正回路により補正された前記第２のサンプリング回路によりサンプリングされたデータのうちの１ユニットインターバルのセンタに近い方のデータを選択し、又は前記第２のサンプリング回路によりサンプリングされたデータ及び前記補正回路により補正された前記第１のサンプリング回路によりサンプリングされたデータのうちの１ユニットインターバルのセンタに近い方のデータを選択し、データを復元するクロックデータリカバリ回路と
   を有することを特徴とする受信回路。
2. 前記デューティサイクルディストーション検出回路は、前記第１のサンプリング回路によりサンプリングされたデータ及び前記補正回路により補正された前記第２のサンプリング回路によりサンプリングされたデータを基に、又は前記第２のサンプリング回路によりサンプリングされたデータ及び前記補正回路により補正された前記第１のサンプリング回路によりサンプリングされたデータを基に、前記デューティサイクルディストーション量を検出することを特徴とする請求項１記載の受信回路。
3. 前記補正回路は、前記第２のサンプリング回路によりサンプリングされたデータを補正し、
   前記クロックデータリカバリ回路は、前記第１のサンプリング回路によりサンプリングされたデータ及び前記補正回路により補正されたデータのうちの１ユニットインターバルのセンタに近い方のデータを選択してデータを復元することを特徴とする請求項１又は２記載の受信回路。
4. 前記デューティサイクルディストーション検出回路は、前記入力データ及び前記サンプリングクロック信号の関係における１周期を検出し、前記第１のサンプリング回路によりサンプリングされたデータの値が閾値範囲内であるときの前記１周期内の位相と前記第２のサンプリング回路によりサンプリングされたデータの値が前記閾値範囲内であるときの前記１周期内の位相との差を検出し、前記１周期の半分の位相に対する前記差のずれ量を前記デューティサイクルディストーション量として検出することを特徴とする請求項１〜３のいずれか１項に記載の受信回路。
5. 前記デューティサイクルディストーション検出回路は、前記入力データの変化点の位相を推定し、前記変化点の位相が前記サンプリングクロック信号の１周期の前半に存在する数を第１のカウント数としてカウントし、前記変化点の位相が前記サンプリングクロック信号の１周期の後半に存在する数を第２のカウント数としてカウントし、前記第１のカウント数及び前記第２のカウント数を基に前記デューティサイクルディストーション量を検出することを特徴とする請求項１〜３のいずれか１項に記載の受信回路。
6. 前記デューティサイクルディストーション検出回路は、前記第２のサンプリング回路によりサンプリングされたデータとその直前に前記第１のサンプリング回路によりサンプリングされたデータとの間にデータの変化点の位相が存在する数を第１のカウント数としてカウントし、前記第２のサンプリング回路によりサンプリングされたデータとその直後に前記第１のサンプリング回路によりサンプリングされたデータとの間にデータの変化点の位相が存在する数を第２のカウント数としてカウントし、前記第１のカウント数及び前記第２のカウント数を基に前記デューティサイクルディストーション量を検出することを特徴とする請求項１〜３のいずれか１項に記載の受信回路。
7. 前記デューティサイクルディストーション検出回路は、前記第１のサンプリング回路によりサンプリングされたデータとその直前に前記第２のサンプリング回路によりサンプリングされたデータとの間にデータの変化点の位相が存在する数を第１のカウント数としてカウントし、前記第１のサンプリング回路によりサンプリングされたデータとその直後に前記第２のサンプリング回路によりサンプリングされたデータとの間にデータの変化点の位相が存在する数を第２のカウント数としてカウントし、前記第１のカウント数及び前記第２のカウント数を基に前記デューティサイクルディストーション量を検出することを特徴とする請求項１〜３のいずれか１項に記載の受信回路。
8. 前記補正回路は、前記第１のサンプリング回路によりサンプリングされたデータ及び前記第２のサンプリング回路によりサンプリングされたデータの差分を演算し、前記差分に対して前記デューティサイクルディストーション検出回路により検出されたデューティサイクルディストーション量を乗算し、前記乗算の積に対して前記第１のサンプリング回路によりサンプリングされたデータ又は前記第２のサンプリング回路によりサンプリングされたデータを加算することを特徴とする請求項１〜７のいずれか１項に記載の受信回路。

Images