JP5463976B2 - 受信回路及びサンプリングクロック制御方法 - Google Patents
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Description
本発明は、受信回路及びサンプリングクロック制御方法に関する。
送受信する情報量の増加に伴い、システム、基板あるいは半導体チップ上のI/Oチャネル数は増加している。多チャネルの信号送受信を行うには、クロックデータリカバリ(CDR:Clock and Data Recovery)回路を多チャネル集積化する技術が必要である。アナログ回路の使用を減らし高集積化に適した方式としてオーバーサンプリング方式がある。
図1は受信回路内のCDR回路の構成を示すブロック図であり、図2は図1のCDR回路の動作を説明するための図である。図2において、入力データ201はデューティサイクルディストーション(DCD)なしの入力データを示し、入力データ203はDCDありの入力データを示す。サンプリングポイント202は入力データ201に対するサンプリングポイントであり、サンプリングポイント204は入力データ203に対するサンプリングポイントである。DCDの詳細は後述する。まず、DCDなしの入力データ201が入力された場合のCDR回路の動作を説明する。1ユニットインターバル(UI)は、入力データが処理される1データビットの継続時間であり、ビットクロックの1周期である。
図1において、多位相クロック発生回路101は、1サイクル内で複数の異なる位相のクロック信号を生成する。分周器102は、多位相クロック発生回路101により生成されたクロック信号を分周し、クロック信号clkを出力する。オーバーサンプリング回路103は、多位相クロック発生回路101で生成された複数の異なる位相のクロック信号により入力データdinをオーバーサンプリングすることにより1ユニットインターバル当たりの入力データdinに対して複数サンプルのデジタルデータを出力する。図1の入力データdinは、例えば図2の入力データ201である。入力データ201は、1ユニットインターバル当たり例えば4サンプルのデジタルデータにオーバーサンプリングされる。1サイクルは、例えば2ユニットインターバル(UI)である。オーバーサンプリング回路103は、例えば1サイクル(2ユニットインターバル)に8サンプルのデジタルデータを出力する。
逆多重化回路104は、分周器102の分周クロック信号に同期し、オーバーサンプリング回路103により出力されるデジタルデータをシリアルからパラレルに変換し、変換したデジタルデータをデータバウンダリ判定回路105に出力する。逆多重化回路104により、デジタルデータのビットレートは後段の回路が処理可能なビットレートにまで低下する。
データバウンダリ判定回路105は、逆多重化回路104により出力されたデジタルデータを入力し、1ユニットインターバルの両端の2個のデータバウンダリを判定し、その2個のデータバウンダリの中央のデジタルデータdoutを出力する。CDR回路は、入力データdinを基に正しいデータdout及びクロック信号clkを復元することができる。
次に、DCDについて説明する。DCDなしの入力データ201は、送信回路によりクロック信号に同期して生成されるデータであり、送信回路から受信回路に入力される。DCDなしの入力データ201では、入力データ201を生成するための送信回路のクロック信号のデューティ比が50%である。そのため、入力データ201では、例えば、クロック信号の立ち上がりエッジにより生成される奇数番目の1ユニットインターバル211はサンプリング数が4サンプルであり、クロック信号の立ち下がりエッジにより生成される偶数番目の1ユニットインターバル212はサンプリング数が4サンプルであり、両者の1ユニットインターバルの期間及び1ユニットインターバル当たりのサンプリング数は同じである。すべての1ユニットインターバルのサンプリング数は4サンプルであるので、すべての1ユニットインターバルで同精度の正しいデータを復元することができる。
DCDありの入力データ203も、送信回路によりクロック信号に同期して生成されるデータであり、送信回路から受信回路に入力される。DCDありの入力データ203では、入力データ203を生成するための送信回路のクロック信号のデューティ比が50%より大きい。そのため、入力データ203では、例えば、クロック信号の立ち上がりエッジにより生成される奇数番目の1ユニットインターバル221は、期間が長くなり、サンプリング数が5サンプルである。また、クロック信号の立ち下がりエッジにより生成される偶数番目の1ユニットインターバル222は、期間が短くなり、サンプリング数が3サンプルである。これがDCDである。クロック信号が高周波数になると、半導体プロセス上の原因によりクロック信号の立ち上がりエッジと立ち下がりエッジのタイミングにずれが生じやすくなり、クロック信号のデューティ比は50%より多くなるようにずれたり、小さくなるようにずれたりする。DCDありの入力データ203は、奇数番目の1ユニットインターバル221の期間がすべて同じであり、偶数番目の1ユニットインターバル222の期間がすべて同じである。期間が長い奇数番目の1ユニットインターバル221と期間が短い偶数番目の1ユニットインターバル222を1サイクルとして周期的に繰り返される。DCDにより、偶数番目の1ユニットインターバル222は、期間が短くなり、サンプリング数が少なくなり、データの復元精度が劣化する問題がある。
抽出クロック信号に同期した再生データ信号を出力するデジタルPLL回路において、サンプルデータ信号を遅延させることにより、抽出クロック信号に同期した再生データ信号を高速かつ少ない誤差で出力するデジタルPLL回路が知られている(例えば、特開平11−168455号公報参照)。
また、受信信号のパルス幅が伝送速度から算出したビット長の数倍の値から予め定められた範囲にある場合にはパルス幅の自然数の数分の1を基準として同期タイミングを認識し、その同期タイミングで復調信号受信用サンプリングクロックを作成すると共にデータ受信動作を行う信号判定器が知られている(例えば、特開平10−32566号公報参照)。
また、入力データの位相情報を検出し、位相情報に基づいて入力データをサンプリングするデータリカバリ方法であって、入力データの位相と検出済みの位相情報が表す位相との位相差を検出する工程と、位相差の絶対値が位相補正用規定値を超える場合に、位相差の絶対値が小さくなるように位相情報を補正する工程と、を含むデータリカバリ方法が知られている(例えば、特開2009−77134号公報参照)。
本発明の目的は、1ユニットインターバルに対するサンプリング数を一定に保つことができる受信回路及びサンプリングクロック制御方法を提供することである。
受信回路は、1サイクル内で複数の異なる位相のクロック信号を生成するクロック発生回路と、前記複数の異なる位相のクロック信号により入力データをオーバーサンプリングすることにより1ユニットインターバル当たりの入力データに対して複数サンプルのデジタルデータを出力するオーバーサンプリング回路と、前記オーバーサンプリング回路により出力されたデジタルデータを入力し、前記デジタルデータの時系列の変化点を検出し、前記検出した変化点を基に1ユニットインターバルの両端の2個のデータバウンダリを判定し、前記2個のデータバウンダリの中央のデジタルデータを出力するデータバウンダリ判定回路と、前記データバウンダリ判定回路により判定された前記2個のデータバウンダリの間の1ユニットインターバルのサンプリング数が閾値より多いときには、隣接する1ユニットインターバルのサンプリング数が一定となるように前記クロック発生回路で生成する前記クロック信号の位相を制御するクロック位相制御回路とを有する。
クロック信号の位相を制御することにより、1ユニットインターバルに対するサンプリング数を一定に保つことができる。
(第1の実施形態)
図21は、第1の実施形態による受信回路2100の構成例を示す図である。受信回路2100は、アンプ2101及びCDR回路2102を有し、送信回路からケーブルを介してデータINを入力し、データdout及びクロック信号clkを出力する。アンプ2101は、データINを増幅し、増幅したデータdinをCDR回路2102に出力する。CDR回路2102は、データdinを入力し、データdinを基にデータdout及びクロック信号clkを出力する。データdout及びクロック信号clkは、受信回路2100の後段の信号処理回路で信号処理される。
図21は、第1の実施形態による受信回路2100の構成例を示す図である。受信回路2100は、アンプ2101及びCDR回路2102を有し、送信回路からケーブルを介してデータINを入力し、データdout及びクロック信号clkを出力する。アンプ2101は、データINを増幅し、増幅したデータdinをCDR回路2102に出力する。CDR回路2102は、データdinを入力し、データdinを基にデータdout及びクロック信号clkを出力する。データdout及びクロック信号clkは、受信回路2100の後段の信号処理回路で信号処理される。
図3は第1の実施形態による受信回路2100内のCDR回路2102の構成例を示すブロック図であり、図4は図3のCDR回路2102の動作を説明するための図である。このCDR回路2102は、例えば、集積回路チップ内、チップ間(装置内、装置間)でビットレートの高い信号を送受信する高速I/O回路に適用される受信回路のCDR回路である。通信基幹向け装置やサーバ等の情報処理機器の性能向上に伴い、装置内外での信号送受信のデータレートを高くする必要がある。1チャネル当たりのデータレートを増大させるためにクロックの情報をデータ信号に入れて伝送し、受信回路2100のCDR回路2102によってクロック信号を復元することによって正しいタイミングでのデータ受信を行うことができる。
図4において、入力データ401はデューティサイクルディストーション(DCD)なしの入力データを示し、入力データ403はDCDありの入力データを示す。サンプリングポイント402は入力データ401に対するサンプリングポイントであり、サンプリングポイント404は入力データ403に対するサンプリングポイントである。1ユニットインターバル(UI)は、入力データが処理される1データビットの継続時間であり、ビットクロックの1周期である。
DCDなしの入力データ401は、入力データ401を生成するためのクロック信号のデューティ比が50%である。そのため、入力データ401では、例えば、クロック信号の立ち上がりエッジにより生成される奇数番目の1ユニットインターバル411はサンプリング数が4サンプルであり、クロック信号の立ち下がりエッジにより生成される偶数番目の1ユニットインターバル412はサンプリング数が4サンプルであり、両者の1ユニットインターバルの期間及び1ユニットインターバル当たりのサンプリング数は同じである。すべての1ユニットインターバルのサンプリング数は4サンプルであるので、すべての1ユニットインターバルで同精度の正しいデータを復元することができる。
これに対し、DCDありの入力データ403は、入力データ403を生成するためのクロック信号のデューティ比が50%より大きい。そのため、入力データ403では、例えば、クロック信号の立ち上がりエッジにより生成される奇数番目の1ユニットインターバル421は期間が長くなり、クロック信号の立ち下がりエッジにより生成される偶数番目の1ユニットインターバル422は期間が短くなる。これがDCDである。この場合、奇数番目の1ユニットインターバル421ではサンプリングポイントの間隔を広くし、偶数番目の1ユニットインターバル422ではサンプリングポイントの間隔を狭くする。これにより、奇数番目の1ユニットインターバル421のサンプリング数は4サンプルとなり、偶数番目の1ユニットインターバル422のサンプリング数も4サンプルとなり、両者のサンプリング数は同じになる。DCDがある場合にも、すべての1ユニットインターバルのサンプリング数が4サンプルになるので、すべての1ユニットインターバルで同精度の正しいデータを復元することができる。
図3に示すように、CDR回路2102は、多位相クロック発生回路301、分周器302、オーバーサンプリング回路303、逆多重化回路304、データバウンダリ判定回路305、及びクロック位相制御回路306を有する。多位相クロック発生回路301は、1サイクル内で複数の異なる位相のクロック信号を生成する。分周器302は、多位相クロック発生回路301により生成されたクロック信号を分周し、クロック信号clkを出力する。
図5は、図3のオーバーサンプリング回路303の構成例を示す図である。4倍のオーバーサンプリング回路303は、8個のデシジョンラッチ回路500〜507を有し、多位相クロック発生回路301により生成されたクロック信号clkを入力する。クロック信号clkは、例えば、位相が異なる8個のクロック信号であり、具体的には0度、45度、90度、135度、180度、225度、270度、及び315度のクロック信号である。デシジョンラッチ回路500〜507は、それぞれ、0度、45度、90度、135度、180度、225度、270度、及び315度のクロック信号clkの立ち上がりエッジに同期して入力データdinをサンプリングし、サンプリングした1ビットのデジタルデータd0〜d7を保持及び出力する。オーバーサンプリング回路303は、1サンプル当たり1ビットのデジタルデータを出力する。1サイクルは、例えば2ユニットインターバル(UI)である。オーバーサンプリング回路303は、多位相クロック発生回路301で生成された複数の異なる位相のクロック信号clkにより入力データdinをオーバーサンプリングすることにより1ユニットインターバル(UI)当たりの入力データdinに対して複数サンプルのデジタルデータを出力する。図3及び図5の入力データdinは、例えば図4の入力データ401である。入力データ401は、1ユニットインターバル当たり例えば4サンプルのデジタルデータにオーバーサンプリングされる。オーバーサンプリング回路303は、8個のクロック信号clkに同期し、例えば1サイクル(2ユニットインターバル)に8サンプルのデジタルデータd0〜d7を出力する。なお、図4において、DCDなしの入力データ401の1サイクル(2ユニットインターバル)とDCDありの入力データ403の1サイクル(2ユニットインターバル)は長さが同じである。
図6は、図3の逆多重化回路304の構成例を示す図である。逆多重化回路304は、5個のラッチ回路601〜605を有する。フリップフロップ回路610は、ラッチ回路602〜605を有する。クロック信号clkは、例えば、図3の分周器302が0度のクロック信号を2分周したクロック信号である。ラッチ回路601は、クロック信号clkの立ち上がりエッジに同期して入力データdainをサンプリングし、サンプリングしたデータを保持及び出力する。入力データdainは、例えば図5のデータd0である。ラッチ回路602は、クロック信号clkの立ち下がりエッジに同期してラッチ回路601の出力データをサンプリングし、サンプリングしたデータを保持及び出力する。ラッチ回路603は、クロック信号clkの立ち上がりエッジに同期してラッチ回路602の出力データをサンプリングし、サンプリングしたデータda1を保持及び出力する。ラッチ回路604は、クロック信号clkの立ち下がりエッジに同期して入力データdainをサンプリングし、サンプリングしたデータを保持及び出力する。ラッチ回路605は、クロック信号clkの立ち上がりエッジに同期してラッチ回路604の出力データをサンプリングし、サンプリングしたデータda0を保持及び出力する。上記では、図5のシリアルデータd0を図6の2ビットのパラレルデータda0及びda1に変換する場合を説明した。同様に、図5のシリアルデータd1〜d7もそれぞれ2ビットのパラレルデータに変換される。逆多重化回路304は、分周器302の分周クロック信号clkに同期し、オーバーサンプリング回路303により出力される例えば8個のデジタルデータをシリアルからパラレルに変換し、変換した16個のデジタルデータをデータバウンダリ判定回路305に出力する。例えば、入力データdainのビットレートは10Gbpsであり、出力データda0及びda1のビットレートは5Gbpsである。逆多重化回路304は、出力データda0,da1のビットレートを後段の回路が処理可能なビットレートにまで低下させる。
図7は図3のデータバウンダリ判定回路305の構成例を示す図であり、図8は図7のデータバウンダリ判定回路305の動作を説明するための図である。図8において、入力データ801は、DCDありの入力データであり、奇数番目の1ユニットインターバル811の期間が長く、偶数番目の1ユニットインターバル812の期間が短い。サンプリングポイント802は、入力データ801のサンプリングポイントである。奇数番目の1ユニットインターバル811ではサンプリング数が5サンプルあり、偶数番目の1ユニットインターバル812ではサンプリング数が3サンプルである。偶数番目の1ユニットインターバル812ではサンプリング数が少ないため、データ復元精度が劣化する。そこで、後述するクロック位相制御回路306により、データ復元精度を向上させる。
図7において、データバウンダリ判定回路305は、排他的論理和回路701、カウンタ702、バウンダリ判定回路703及びデータ判定回路704を有する。排他的論理和回路701は、逆多重化回路304からの入力データdbinの時系列で隣接する2個のデータの排他的論理和信号を出力する。「0」のデータ及び「0」のデータの排他的論理和は「0」であり、「0」のデータ及び「1」のデータの排他的論理和は「1」であり、「1」のデータ及び「0」のデータの排他的論理和は「1」であり、「1」のデータ及び「1」のデータの排他的論理和は「0」である。すなわち、時系列データが変化すると排他的論理和回路701の出力信号は「1」になり、時系列データが変化しなければ排他的論理和回路701の出力信号は「0」になる。これにより、図4の1サイクル(2ユニットサイクル)内の8個のサンプリングポイントにおいて、時系列データの変化点を検出することができる。具体的には、図8において、「0」のサンプリングポイント及び「5」のサンプリングポイントが時系列データの変化点として検出される。カウンタ702は、排他的論理和回路701の出力信号が「1」になるサンプリングポイントをカウントする。入力データdbinは長期的にはランダムであるので、「0」のサンプリングポイント及び「5」のサンプリングポイントのカウント値が大きくなる。バウンダリ判定回路703は、カウンタ702のカウント値を基に、1ユニットインターバルの両端の2個のデータバウンダリBD1及びBD2を判定する。具体的には、カウント値が大きい「0」のサンプリングポイント及び「5」のサンプリングポイントをそれぞれデータバウンダリBD1及びBD2として判定する。データ判定回路704は、入力データdbinにおいて、2個のデータバウンダリBD1及びBD2の中央のデジタルデータdoutを出力する。以上のように、データバウンダリ判定回路305は、逆多重化回路304により出力されたデジタルデータを入力し、1ユニットインターバルの両端の2個のデータバウンダリBD1,BD2を判定し、その2個のデータバウンダリBD1,BD2の中央のデジタルデータdoutを出力する。データバウンダリ判定回路305は、上記の検出したデジタルデータの時系列の変化点をカウントするカウンタ702を有し、カウントの値に応じて2個のデータバウンダリBD1及びBD2を判定する。CDR回路2102は、入力データdinを基にデータdout及びクロック信号clkを復元することができる。
図9は、図3のクロック位相制御回路306の構成例を示す図である。クロック位相制御回路306は、減算回路901、DCD判定回路902及び位相コード生成回路903を有する。減算回路901は、データバウンダリBD1及びBD2の減算を行い、減算結果をデータバウンダリBD1及びBD2の位相差として出力する。DCD判定回路902は、減算回路901の出力信号を入力し、2個のデータバウンダリBD1及びBD2の間の1ユニットインターバルのサンプリング数が1〜3のときにはダウン信号を出力し、4のときにはステイ信号を出力し、5〜7のときにはアップ信号を出力する。例えば、図8のDCDありの入力データ801では、2個のデータバウンダリBD1及びBD2の間のサンプリング数が5であるので、DCD判定回路902はアップ信号を出力する。また、図4のDCDなしの入力データ401では、2個のデータバウンダリBD1及びBD2の間のサンプリング数が4であるので、DCD判定回路902はステイ信号を出力する。
図11は、図9のクロック位相制御回路306のクロック位相制御方法を説明するための図である。入力データ1101は、DCDありの入力データであり、図8の入力データ801と同じ入力データである。位相コード変更前のサンプリングポイント1102は、クロック位相制御回路306の位相コード変更前のサンプリングポイントであり、奇数番目の1ユニットインターバル1111のサンプリング数は5、偶数番目の1ユニットインターバル1112のサンプリング数は3である。DCDありの入力データ1101では、2個のデータバウンダリBD1及びBD2の間の1ユニットインターバル1111のサンプリング数が5であるので、DCD判定回路902はアップ信号を出力する。位相コード生成回路903は、アップ信号を入力すると、位相コード変更後のサンプリングポイント1103になるように位相コードPSを生成する。位相コード変更後のサンプリングポイント1103は、位相コード変更前のサンプリングポイント1102に対して、奇数番目の1ユニットインターバル1121のサンプリング数が減り、偶数番目の1ユニットインターバル1122のサンプリング数が増えている。具体的には、奇数番目の1ユニットインターバル1121ではサンプリングポイントの間隔を広くすることによりサンプリング数を減らし、偶数番目の1ユニットインターバル1122ではサンプリングポイントの間隔を狭くすることによりサンプリング数を増やす。すなわち、奇数番目の1ユニットインターバル1121ではオーバーサンプリングする複数のクロック信号の位相差を大きくすることによりサンプリング数を減らし、偶数番目の1ユニットインターバル1122ではオーバーサンプリングする複数のクロック信号の位相差を小さくすることによりサンプリング数を増やす。具体的には、位相コード変更後のサンプリングポイント1103は、位相コード変更前のサンプリングポイント1102に対して、「0」のサンプリングポイントの位相を変えず、「1」のサンプリングポイントの位相を「+1」の遅延量だけ遅延させ、「2」のサンプリングポイントの位相を「+2」の遅延量だけ遅延させ、「3」のサンプリングポイントの位相を「+3」の遅延量だけ遅延させ、「4」のサンプリングポイントの位相を「+3」の遅延量だけ遅延させ、「5」のサンプリングポイントの位相を「+2」の遅延量だけ遅延させ、「6」のサンプリングポイントの位相を「+1」の遅延量だけ遅延させ、「7」のサンプリングポイントの位相を変えない。位相コード変更後のサンプリングポイント1103は、奇数番目の1ユニットインターバル1121のサンプリング数が4であり、偶数番目の1ユニットインターバル1122のサンプリング数も4であり、両者はサンプリング数が同じである。これにより、すべての1ユニットインターバルで高精度のデータ復元を行うことができる。なお、1ユニットインターバルのサンプリング数が6以上であるときには、フィードバック制御を複数回繰り返すことにより、サンプリング数が徐々に4に近づく。
図4のDCDなしの入力データ401では、2個のデータバウンダリBD1及びBD2の間のサンプリング数が4であるので、DCD判定回路902はステイ信号を出力する。また、図11の位相コード変更後のサンプリングコード1103では、2個のデータバウンダリBD1及びBD2の間のサンプリング数が4であるので、DCD判定回路902はステイ信号を出力する。位相コード生成回路903は、ステイ信号を入力すると、現在出力している位相コードPSを変更せずに維持する。これにより、すべての1ユニットインターバルのサンプリング数が同じ状態を維持することができる。
また、2個のデータバウンダリBD1及びBD2の間のサンプリング数が1〜3であるときには、DCD判定回路902はダウン信号を出力する。位相コード生成回路903は、ダウン信号を入力すると、下記の位相コード変更後のサンプリングポイントになるように位相コードPSを生成する。位相コード変更後のサンプリングポイントは、位相コード変更前のサンプリングポイントに対して、奇数番目の1ユニットインターバルのサンプリング数が増え、偶数番目の1ユニットインターバルのサンプリング数が減る。具体的には、奇数番目の1ユニットインターバルではサンプリングポイントの間隔を狭くすることによりサンプリング数を増やし、偶数番目の1ユニットインターバルではサンプリングポイントの間隔を広くすることによりサンプリング数を減らす。すなわち、奇数番目の1ユニットインターバルではオーバーサンプリングする複数のクロック信号の位相差を小さくすることによりサンプリング数を増やし、偶数番目の1ユニットインターバルではオーバーサンプリングする複数のクロック信号の位相差を大きくすることによりサンプリング数を減らす。具体的には、位相コード変更後のサンプリングポイントは、位相コード変更前のサンプリングポイントに対して、「0」のサンプリングポイントの位相を変えず、「1」のサンプリングポイントの位相を「−1」の遅延量だけ遅延させ、「2」のサンプリングポイントの位相を「−2」の遅延量だけ遅延させ、「3」のサンプリングポイントの位相を「−3」の遅延量だけ遅延させ、「4」のサンプリングポイントの位相を「−3」の遅延量だけ遅延させ、「5」のサンプリングポイントの位相を「−2」の遅延量だけ遅延させ、「6」のサンプリングポイントの位相を「−1」の遅延量だけ遅延させ、「7」のサンプリングポイントの位相を変えない。なお、1ユニットインターバルのサンプリング数が2以下であるときには、フィードバック制御を複数回繰り返すことにより、サンプリング数が徐々に4に近づく。
図10は、図3の多位相クロック発生回路301の構成例を示す図である。多位相クロック発生回路301は、バッファ回路1001〜1003及び電流源1004,1005を有する。バッファ回路1001は、0度のクロック信号clk000及び180度のクロック信号clk180の差動信号を増幅して出力する。バッファ回路1002は、90度のクロック信号clk090及び270度のクロック信号clk270の差動信号を増幅して出力する。バッファ回路1003は、バッファ回路1001及び1002の正出力端子の信号を足し合わせた信号とバッファ回路1001及び1002の負出力端子の信号を足し合わせた信号を増幅し、クロック信号out及びoutxを出力する。クロック信号outは0度のクロック信号clkとして図5のオーバーサンプリング回路303に供給され、クロック信号outxは180度のクロック信号clkとして図5のオーバーサンプリング回路303に供給される。
電流源1004は、位相コードPSに応じて、バッファ回路1001において、0度のクロック信号clk000と180度のクロック信号clk180とを足し合わせる比率を電流制御することができる。電流源1005は、位相コードPSに応じて、バッファ回路1002において、90度のクロック信号clk090と270度のクロック信号clk270とを足し合わせる比率を電流制御することができる。クロック信号out及びoutxは、位相コードPSに応じて、0度〜90度の遅延量が付与される。
図10の回路において、0度のクロック信号clk000と180度のクロック信号clk180とを入れ替えた回路を設け、さらに、図10の回路において、90度のクロック信号clk090と270度のクロック信号clk270とを入れ替えた回路を設け、さらに、0度のクロック信号clk000と180度のクロック信号clk180とを入れ替え、90度のクロック信号clk090と270度のクロック信号clk270とを入れ替えた回路を設ける。これにより、図5のオーバーサンプリング回路303に供給する0度、45度、90度、135度、180度、225度、270度、及び315度の8個のクロック信号clkを生成することができる。また、その8個のクロック信号は位相コードPSにより遅延させることが可能であるので、0度〜360度のすべての位相範囲内の8個のクロック信号を生成することができる。
図5のオーバーサンプリング回路303に供給する0度、45度、90度、135度、180度、225度、270度、及び315度の8個のクロック信号clkは、位相コードPSに応じて、遅延量が制御される。この制御により、図11の位相コード変更後のサンプリングポイント1103に示すように、すべての1ユニットインターバルのサンプリング数を同じにすることができる。
なお、図10の回路の他、クロック信号の位相の遅延量は遅延回路により変化させてもよい。
図11に示すように、クロック位相制御回路306は、データバウンダリ判定回路305により判定された2個のデータバウンダリBD1,BD2の間の1ユニットインターバルのサンプリング数が閾値(例えば4)より多いときには、2個のデータバウンダリBD1,BD2の間の例えば奇数番目の1ユニットインターバルをオーバーサンプリングするサンプリング数を少なくし、例えば偶数番目の1ユニットインターバルをオーバーサンプリングするサンプリング数を多くするように多位相クロック発生回路301で生成するクロック信号の位相をフィードバック制御する。
具体的には、クロック位相制御回路306は、データバウンダリ判定回路305により判定された2個のデータバウンダリBD1,BD2の間の1ユニットインターバルのサンプリング数が閾値(例えば4)より多いときには、2個のデータバウンダリBD1,BD2の間の例えば奇数番目の1ユニットインターバルをオーバーサンプリングする複数のクロック信号の位相差を大きくし、例えば偶数番目の1ユニットインターバルをオーバーサンプリングする複数のクロック信号の位相差を小さくするように多位相クロック発生回路301で生成するクロック信号の位相をフィードバック制御する。
また、クロック位相制御回路306は、データバウンダリ判定回路305により判定された2個のデータバウンダリBD1,BD2の間の1ユニットインターバルのサンプリング数が閾値(例えば4)より少ないときには、2個のデータバウンダリBD1,BD2の間の例えば奇数番目の1ユニットインターバルをオーバーサンプリングするサンプリング数を多くし、例えば偶数番目の1ユニットインターバルをオーバーサンプリングするサンプリング数を少なくするように多位相クロック発生回路301で生成するクロック信号の位相をフィードバック制御する。
具体的には、クロック位相制御回路306は、データバウンダリ判定回路305により判定された2個のデータバウンダリBD1,BD2の間の1ユニットインターバルのサンプリング数が閾値(例えば4)より少ないときには、2個のデータバウンダリBD1,BD2の間の例えば奇数番目の1ユニットインターバルをオーバーサンプリングする複数のクロック信号の位相差を小さくし、例えば偶数番目の1ユニットインターバルをオーバーサンプリングする複数のクロック信号の位相差を大きくするように多位相クロック発生回路301で生成するクロック信号の位相をフィードバック制御する。
図12は、本実施形態による受信回路2100内のCDR回路2102のサンプリングクロック制御方法を示すフローチャートである。ステップS1201では、クロック位相制御回路306は、位相コードPSを初期状態に設定する。すると、多位相クロック発生回路301は、一定位相間隔の8個のクロック信号clkを生成する。次に、ステップS1202では、クロック位相制御回路306内のDCD判定回路902(図9)は、データバウンダリBD1,BD2を基にDCDの有無を検出する。具体的には、2個のデータバウンダリBD1及びBD2の間の1ユニットインターバルのサンプリング数が1〜3のときにはDCDありと判定してダウン信号を出力し、4のときにはDCDなしと判定してステイ信号を出力し、5〜7のときにはDCDありと判定してアップ信号を出力する。DCDありのときにはステップS1203へ進み、DCDなしのときにはステップS1204へ進む。ステップS1203では、位相コード生成回路903(図9)は、ダウン信号又はアップ信号に応じて位相コードPSを生成する。すると、多位相クロック発生回路301は、位相コードPSに応じて、生成するクロック信号の位相間隔を変更する。クロック位相制御回路306は、DCDありと判定すると、フィードバック制御により多位相クロック発生回路301で生成されるクロック信号の位相間隔を変更する。これにより、オーバーサンプリング回路303は、変更された位相間隔のクロック信号で次回以降の入力データに対してオーバーサンプリングを行う。その後、ステップS1204へ進む。ステップS1204では、一定サイクル待機し、ステップS1202に戻る。このループ処理を繰り返すことにより、すべての1ユニットインターバルのサンプリング数が同じ状態に収束する。クロック位相制御回路306は、すべての1ユニットインバーバル(隣接する1ユニットインターバル)のサンプリング数が一定になるように多位相クロック発生回路301で生成するクロック信号の位相を制御することができる。これにより、DCDがあった場合にも、高精度でデータを復元することができる。なお、処理の最初は、信頼性の低いデータが復元されるので、初期設定期間として復元されたデータを廃棄するようにしてもよい。
なお、オーバーサンプリング回路303において、多位相クロック信号の1サイクルを2ユニットインターバル以上の長さにすれば、逆多重化を行うことができる。例えば、1サイクルが2ユニットインターバルの場合には、2:1の逆多重化が行われる。
(第2の実施形態)
図13は、第2の実施形態による受信回路2100内のCDR回路2102の構成例を示すブロック図である。本実施形態(図13)は、第1の実施形態(図3)に対して、オーバーサンプリング回路303の代わりにインタリーブアナログデジタル変換回路1301を設け、イコライザ回路1302を追加したものである。以下、本実施形態が第1の実施形態と異なる点を説明する。インタリーブアナログデジタル変換回路1301は、オーバーサンプリング回路の一種である。
図13は、第2の実施形態による受信回路2100内のCDR回路2102の構成例を示すブロック図である。本実施形態(図13)は、第1の実施形態(図3)に対して、オーバーサンプリング回路303の代わりにインタリーブアナログデジタル変換回路1301を設け、イコライザ回路1302を追加したものである。以下、本実施形態が第1の実施形態と異なる点を説明する。インタリーブアナログデジタル変換回路1301は、オーバーサンプリング回路の一種である。
図14は、図13のインタリーブアナログデジタル変換回路1301の構成例を示す図である。インタリーブアナログデジタル変換回路1301は、時分割で動作する8個のアナログデジタル変換回路1400〜1407を有し、多位相クロック発生回路301により生成された8個のクロック信号clkを入力する。アナログデジタル変換回路1400〜1407は、それぞれ、0度、45度、90度、135度、180度、225度、270度、及び315度のクロック信号clkの立ち上がりエッジに同期して入力データdinをアナログからデジタルに変換し、変換した複数ビットのデジタルデータd0〜d7を保持及び出力する。例えば、デジタルデータd0は4〜6ビットであり、同様に、デジタルデータd1〜d7もそれぞれ4〜6ビットである。インタリーブアナログデジタル変換回路1301は、1サンプル当たり複数ビットのデジタルデータを出力するアナログデジタル変換回路1400〜1407を有する。インタリーブアナログデジタル変換回路1301は、複数の異なる位相のクロック信号clkにより入力データdinをオーバーサンプリングすることにより1ユニットインターバル(UI)当たりの入力データdinに対して複数サンプル(例えば4サンプル)のデジタルデータを出力するオーバーサンプリング回路である。第1の実施形態のオーバーサンプリング回路303は、それぞれが1ビットのデジタルデータd0〜d7を出力する。これに対し、第2の実施形態のインタリーブアナログデジタル変換回路1301は、それぞれが複数ビットのデジタルデータd0〜d7を出力する。
図15は、図13のイコライザ回路1302の構成例を示す図である。イコライザ回路1302は、複数ビットのデジタルデータdcinの時系列波形に対して波形等化処理を行う。イコライザ回路1302は、減算回路1501,1503、スライサ回路1502、フリップフロップ回路1504,1505、乗算回路1506〜1508、及びアダプティブアルゴリズム回路1509を有し、逆多重化回路304から複数ビットのデジタルデータdcinを入力する。乗算回路1508は、デジタルデータdcinに係数C0を乗算して出力する。減算回路1501は、乗算回路1508の出力データから乗算回路1506及び1507の出力データを減算して出力する。スライサ回路1502は、減算回路1501が出力する複数ビットのデジタルデータをバイナリ判定し、「0」又は「1」の1ビットのデジタルデータdcoutに変換して出力する。減算回路1503は、減算回路1501の出力データからスライサ回路1502の出力データを減算し、誤差ERを出力する。アダプティブアルゴリズム回路1509は、誤差ERを入力し、誤差ERが最小になるような係数C0、C1及びC2を出力する。フリップフロップ回路1504は、スライサ回路1502が出力するデジタルデータdcoutを1ユニットインターバルだけ遅延して出力する。フリップフロップ回路1505は、フリップフロップ回路1504が出力するデータを1ユニットインターバルだけ遅延して出力する。すなわち、フリップフロップ回路1504からは1ユニットインターバルだけ遅延したデータが出力され、フリップフロップ回路1505からは2ユニットインターバルだけ遅延したデータが出力される。乗算回路1506は、フリップフロップ回路1504から出力される1ユニットインターバルだけ遅延したデータに対して係数C1を乗算し、減算回路1501に出力する。乗算回路1507は、フリップフロップ回路1505から出力される2ユニットインターバルだけ遅延したデータに対して係数C2を乗算し、減算回路1501に出力する。データdcinのビットレートが高い場合には、複数ビットデジタルデータdcinの時系列波形の立ち上がりエッジ及び/又は立ち下がりエッジが鈍る。イコライザ回路1302は、波形等化処理することにより、デジタルデータdcinの時系列波形の立ち下がりエッジが急峻な矩形波に復元することができる。なお、図15の回路の他、デジタルデータdcinの立ち上がりエッジを復元するイコライザ回路、又はデジタルデータdcinの立ち上がりエッジ及び立ち下がりエッジの両方を復元するイコライザ回路を用いてもよい。以上のように、イコライザ回路1302は、逆多重化回路304により出力される複数ビットのデジタルデータdcinの時系列に対して波形等化処理を行い、複数ビットのデジタルデータdcinを1ビットのデジタルデータdcoutに変換し、データバウンダリ判定回路305に出力する。
図16は、本実施形態による受信回路2100内のCDR回路2102のサンプリングクロック制御方法を示すフローチャートである。ステップS1601では、クロック位相制御回路306は、位相コードPSを初期状態に設定する。すると、多位相クロック発生回路301は、一定位相間隔の8個のクロック信号clkを生成する。次に、ステップS1602では、クロック位相制御回路306内のDCD判定回路902(図9)は、データバウンダリBD1,BD2を基にDCDの有無を検出する。具体的には、2個のデータバウンダリBD1及びBD2の間の1ユニットインターバルのサンプリング数が1〜3のときにはDCDありと判定してダウン信号を出力し、4のときにはDCDなしと判定してステイ信号を出力し、5〜7のときにはDCDありと判定してアップ信号を出力する。DCDありのときにはステップS1603へ進み、DCDなしのときにはステップS1604へ進む。ステップS1603では、位相コード生成回路903(図9)は、ダウン信号又はアップ信号に応じて位相コードPSを生成する。すると、多位相クロック発生回路301は、位相コードPSに応じて、生成するクロック信号の位相間隔を変更する。その後、ステップS1605へ進む。ステップS1604では、イコライザ回路1302内のアダプティブアルゴリズム回路1509(図15)は、誤差ERが最小になるように係数C0、C1及びC2を設定する。その後、ステップS1605へ進む。ステップS1605では、一定サイクル待機し、ステップS1602に戻る。このループ処理を繰り返すことにより、すべての1ユニットインターバルのサンプリング数が同じ状態に収束し、イコライザ回路1302の誤差ERを最小にすることができる。これにより、DCDがあった場合にも、高精度でデータを復元することができる。
(第3の実施形態)
図17は、第3の実施形態による受信回路2100内のCDR回路2102の構成例を示すブロック図である。本実施形態(図17)は、第2の実施形態(図13)に対して、クロック位相制御回路306がイコライザ回路1302から誤差ERを入力している点が異なる。以下、本実施形態が第2の実施形態と異なる点を説明する。
図17は、第3の実施形態による受信回路2100内のCDR回路2102の構成例を示すブロック図である。本実施形態(図17)は、第2の実施形態(図13)に対して、クロック位相制御回路306がイコライザ回路1302から誤差ERを入力している点が異なる。以下、本実施形態が第2の実施形態と異なる点を説明する。
図18は、図17のイコライザ回路1302の構成例を示す図である。減算回路1503は、誤差ERをアダプティブアルゴリズム回路1509及びクロック位相制御回路306(図17)に出力する。その他の点については、図18のイコライザ回路1302は、図15のイコライザ回路1302と同じである。
図19は、図17のクロック位相制御回路306の構成例を示す図である。図19のクロック位相制御回路306は、図9のクロック位相制御回路306に対して、誤差最小化回路1901を追加したものである。以下、図19のクロック位相制御回路306が図9のクロック位相制御回路306と異なる点を説明する。第2の実施形態で説明したように、DCD判定回路902は、2個のデータバウンダリBD1及びBD2の間の1ユニットインターバルのサンプリング数が1〜3のときにはDCDありと判定してダウン信号を出力し、4のときにはDCDなしと判定してステイ信号を出力し、5〜7のときにはDCDありと判定してアップ信号を出力する。誤差最小化回路1901は、DCD判定回路902の出力信号がステイ信号の時のみ動作し、アップ信号及びダウン信号の時には動作しない。誤差最小化回路1901は、ステイ信号が入力されて一定サイクル経過した後、誤差ERに応じて、クロック信号の全***相のアップ信号又はダウン信号を位相コード生成回路903に出力する。位相コード生成回路903は、クロック信号の全***相のアップ信号又はダウン信号が入力された場合は、クロック信号間の位相間隔は保ったまま、全体の位相を+方向または−方向へと変化させる位相コードPSを生成する。誤差最小化回路1901は、アップ信号を出力後、誤差ERが以前の誤差ERと比べ小さくなった場合はもう一度アップ信号を、誤差ERが大きくなった場合はダウン信号を出力し、誤差ERが最小になるように制御を行う。位相コード生成回路903は、前回の位相コードPSを保持しており、アップ信号又はダウン信号に応じて、前回の位相コードPSに対して位相を制御する。
以上のように、イコライザ回路1302内の減算回路1503は、減算回路1501が出力する波形等化処理された複数ビットのデジタルデータとスライサ回路1502が出力する1ビットのデジタルデータとの差分を示す誤差ERを出力する。クロック位相制御回路306及び多位相クロック発生回路301は、イコライザ回路1302により出力された差分を示す誤差ERを入力し、差分を示す誤差ERが小さくなるように複数の異なる位相のクロック信号の絶対位相を変化させる。
図20は、本実施形態による受信回路2100内のCDR回路2102のサンプリングクロック制御方法を示すフローチャートである。ステップS2001では、クロック位相制御回路306は、位相コードPSを初期状態に設定する。すると、多位相クロック発生回路301は、一定位相間隔の8個のクロック信号clkを生成する。次に、ステップS2002では、クロック位相制御回路306内のDCD判定回路902(図9)は、データバウンダリBD1,BD2を基にDCDの有無を検出する。具体的には、2個のデータバウンダリBD1及びBD2の間の1ユニットインターバルのサンプリング数が1〜3のときにはDCDありと判定してダウン信号を出力し、4のときにはDCDなしと判定してステイ信号を出力し、5〜7のときにはDCDありと判定してアップ信号を出力する。DCDありのときにはステップS2003へ進み、DCDなしのときにはステップS2004へ進む。ステップS2003では、位相コード生成回路903(図9)は、DCD判定回路902のダウン信号又はアップ信号に応じて位相コードPSを生成する。すると、多位相クロック発生回路301は、位相コードPSに応じて、生成するクロック信号の位相間隔を変更する。その後、ステップS2006へ進む。ステップS2004では、イコライザ回路1302内のアダプティブアルゴリズム回路1509(図15)は、誤差ERが最小になるように係数C0、C1及びC2を設定する。その後、ステップS2005では、クロック位相制御回路306内の誤差最小化回路1901(図19)は、誤差ERが最小になるようにアップ信号又はダウン信号を出力する。位相コード生成回路903は、誤差最小化回路1901のアップ信号又はダウン信号に応じて、生成するクロック信号の全体の位相を変更する。上記のステップS2004のイコライザの係数設定とステップS2005のクロックの位相変更を交互に一定回数行う。その後、ステップS2006へ進む。ステップS2006では、一定サイクル待機し、ステップS2002に戻る。このループ処理を繰り返すことにより、すべての1ユニットインターバルのサンプリング数が同じ状態に収束し、イコライザ回路1302の誤差ERを最小にすることができる。これにより、DCDがあった場合にも、高精度でデータを復元することができる。
第1〜第3の実施形態では、サンプリングクロックを制御することにより、入力データにDCDがあった場合、1ユニットインターバルの間隔が広い所では、クロック信号の位相間隔を広くし、逆に1ユニットインターバルの間隔が狭い所では、クロック信号の位相間隔を狭くすることによって、1ユニットインターバル当たりのサンプリング数を一定に保つことができる。これにより、DCDを持った入力データに対する受信感度の劣化を防ぐことができる。N倍のオーバーサンプリングにおいて、DCDにより1ユニットインターバルに対するサンプリング数がX回だけ減少した場合、エラー率が1/(N−X)に増大してしまうのを1/Nに抑えることができる。
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
301 多位相クロック発生回路
302 分周器
303 オーバーサンプリング回路
304 逆多重化回路
305 データバウンダリ判定回路
306 クロック位相制御回路
302 分周器
303 オーバーサンプリング回路
304 逆多重化回路
305 データバウンダリ判定回路
306 クロック位相制御回路
Claims (9)
- 1サイクル内で複数の異なる位相のクロック信号を生成するクロック発生回路と、
前記複数の異なる位相のクロック信号により入力データをオーバーサンプリングすることにより1ユニットインターバル当たりの入力データに対して複数サンプルのデジタルデータを出力するオーバーサンプリング回路と、
前記オーバーサンプリング回路により出力されたデジタルデータを入力し、前記デジタルデータの時系列の変化点を検出し、前記検出した変化点を基に1ユニットインターバルの両端の2個のデータバウンダリを判定し、前記2個のデータバウンダリの中央のデジタルデータを出力するデータバウンダリ判定回路と、
前記データバウンダリ判定回路により判定された前記2個のデータバウンダリの間の1ユニットインターバルのサンプリング数が閾値より多いときには、隣接する1ユニットインターバルのサンプリング数が一定となるように前記クロック発生回路で生成する前記クロック信号の位相を制御するクロック位相制御回路と
を有することを特徴とする受信回路。 - 前記クロック位相制御回路は、前記データバウンダリ判定回路により判定された前記2個のデータバウンダリの間の1ユニットインターバルのサンプリング数が閾値より少ないときには、隣接する1ユニットインターバルのサンプリング数が一定となるように前記クロック発生回路で生成する前記クロック信号の位相を制御することを特徴とする請求項1記載の受信回路。
- 前記オーバーサンプリング回路は、1サンプル当たり1ビットのデジタルデータを出力することを特徴とする請求項1又は2記載の受信回路。
- 前記オーバーサンプリング回路は、1サンプル当たり複数ビットのデジタルデータを出力するアナログデジタル変換回路を有し、
さらに、前記オーバーサンプリング回路により出力される複数ビットのデジタルデータの時系列に対して波形等化処理を行い、前記複数ビットのデジタルデータを1ビットのデジタルデータに変換し、前記データバウンダリ判定回路に出力するイコライザ回路を有することを特徴とする請求項1又は2記載の受信回路。 - 前記イコライザ回路は、前記波形等化処理された複数ビットのデジタルデータと前記1ビットのデジタルデータとの差分を出力し、
前記クロック位相制御回路は、前記イコライザ回路により出力された差分を入力し、前記差分が小さくなるように前記クロック発生回路で生成する前記クロック信号の絶対位相を変化させることを特徴とする請求項4記載の受信回路。 - 前記データバウンダリ判定回路は、前記検出したデジタルデータの時系列の変化点をカウントするカウンタを有し、前記カウントの値に応じて前記2個のデータバウンダリを判定することを特徴とする請求項1〜5のいずれか1項に記載の受信回路。
- 前記クロック位相制御回路は、すべての1ユニットインバーバルのサンプリング数が一定になるように前記クロック発生回路で生成する前記クロック信号の位相を制御することを特徴とする請求項1〜6のいずれか1項に記載の受信回路。
- 前記クロック位相制御回路は、前記データバウンダリ判定回路により判定された前記2個のデータバウンダリの間の1ユニットインターバルのサンプリング数が閾値より多いときには、前記隣接する1ユニットインターバルのうちの一方の1ユニットインターバルをオーバーサンプリングする複数のクロック信号の位相差を大きくし、他方の1ユニットインターバルをオーバーサンプリングする複数のクロック信号の位相差を小さくするように前記クロック発生回路で生成する前記クロック信号の位相を制御することを特徴とする請求項1〜7のいずれか1項に記載の受信回路。
- 1サイクル内で複数の異なる位相のクロック信号を生成するクロック発生ステップと、
前記複数の異なる位相のクロック信号により入力データをオーバーサンプリングすることにより1ユニットインターバル当たりの入力データに対して複数サンプルのデジタルデータを出力するオーバーサンプリングステップと、
前記オーバーサンプリングステップにより出力されたデジタルデータを入力し、前記デジタルデータの時系列の変化点を検出し、前記検出した変化点を基に1ユニットインターバルの両端の2個のデータバウンダリを判定し、前記2個のデータバウンダリの中央のデジタルデータを出力するデータバウンダリ判定ステップと、
前記データバウンダリ判定ステップにより判定された前記2個のデータバウンダリの間の1ユニットインターバルのサンプリング数が閾値より多いときには、隣接する1ユニットインターバルのサンプリング数が一定となるように前記クロック発生ステップで生成する前記クロック信号の位相を制御するクロック位相制御ステップと
を有することを特徴とするサンプリングクロック制御方法。
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