JP5557658B2 - 保護回路及び半導体装置 - Google Patents

Description

本発明は、保護回路及び半導体装置に係り、特に、静電気放電によって流入する電流から内部回路を保護する保護回路、及びその保護回路を備えた半導体装置に関する。

帯電した導電性の物体(例えば人体)が他の導電性の物体(例えば電子機器)に接触したり、接近したりすると、激しい放電が発生する。この現象はＥＳＤ(electro-static discharge;静電気放電）と呼ばれている。現在、半導体装置は、集積度の向上と共に集積回路の構成素子の微細化が進み、外部からのＥＳＤによる高電圧波形の流入に起因する内部回路の破損を防止することが課題となっている。

この課題を解決するための技術としては、半導体装置に対して駆動用のプラス電位を付与する電源配線及び半導体装置に対してグランド電位を付与するグランド配線の何れかの配線での高電圧変動に応答して電源配線とグランド配線との間の電位差を無くすことにより内部回路を保護する保護回路を設ける、という技術が知られている。

図７には、半導体装置内での保護回路の配置例が概略的に示されている。同図に示されるように、従来の半導体装置１００は、半導体集積回路に相当する保護対象回路１０２、及び保護回路１０４を含んで構成されており、保護対象回路１０２は、第１端子１０２Ａ、第２端子１０２Ｂ、及び制御端子１０２Ｃを備え、第１端子１０２Ａが電源配線ＶＤＤに、第２端子１０２Ｂがグランド（接地）配線ＧＮＤに、制御端子１０２Ｃが抵抗器Ｒを介してパッドＰに各々接続されている。

半導体装置１００は、Ｐチャネル型トランジスタ（以下、「ＰＭＯＳトランジスタ」という。）１０６及びＮチャネル型ＭＯＳトランジスタ（以下、「ＮＭＯＳトランジスタ」という。）１０８を備えている。ＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１０８は各々のドレイン端子が抵抗器ＲとパッドＰとの接続点に接続され、ＰＭＯＳトランジスタ１０６のソース端子、ゲート端子及びバックゲート端子が電源配線ＶＤＤに接続され、ＮＭＯＳトランジスタ１０８はソース端子、ゲート端子及びバックゲート端子がグランド配線ＧＮＤに接続されている。

保護回路１０４は、第１端子１０４Ａ及び第２端子１０４Ｂを備え、第１端子１０４Ａが電源配線ＶＤＤに、第２端子１０４Ｂがグランド配線ＧＮＤに各々接続されている。このように構成された半導体装置１００では、ＥＳＤに起因して生じる高電圧波形による電圧（以下、「サージ電圧」という。）が電源配線ＶＤＤまたはグランド配線ＧＮＤに印加されると、そのサージ電圧をトリガーとして、電源配線ＶＤＤとグランド配線ＧＮＤとの間の電位差を無くすように保護回路１０４が作動するため、保護対象回路１０２が保護される。

図８には、保護回路１０４の一例が概略的に示されている。同図に示されるように、保護回路１０４は、単一のＮＭＯＳトランジスタ１１０を含んで構成されており、ＮＭＯＳトランジスタ１１０の第１端子１０４Ａに相当するドレイン端子は電源配線ＶＤＤに接続され、ゲート端子、バックゲート端子、及び第２端子１０４Ｂに相当するソース端子は、グランド配線ＧＮＤに接続されている。このように構成された保護回路１０４は、サージ電圧による電荷をＮＭＯＳトランジスタ１１０のブレークダウン特性を使用して逃がすことが前提になるため、例えば、ＮＭＯＳトランジスタ１１０として、サリサイド構造トランジスタや高耐圧トランジスタ、ＳＯＩ(Silicon-On-Insulator)トランジスタ、ＳＯＳ(Silicon-On-Sapphire)トランジスタなどの高速化を図ったものを採用した場合には、ＮＭＯＳトランジスタ１１０がブレークダウンするとすぐに破損してしまう。

ＮＭＯＳトランジスタ１１０のブレークダウンによる破損を防止する技術を取り入れた保護回路１０４としては、例えば、特許文献１及び特許文献２に記載のものが知られている。

図９には、特許文献１及び特許文献２に記載の技術を適用した保護回路１０４の構成が概略的に示されている。同図に示されるように、保護回路１０４は、電源配線ＶＤＤとグランド配線ＧＮＤの間に直列に接続された抵抗器１１２及び容量性負荷としてのコンデンサ１１４と、抵抗器１１２とコンデンサ１１４との間に入力端子１１６Ａが接続されたインバータ１１６と、ゲート端子がインバータ１１６の出力端子１１６Ｂに、ドレイン端子が電源配線ＶＤＤに、ソース端子及びバックゲート端子がグランド配線ＧＮＤに各々接続されたＮＭＯＳトランジスタ１１０と、を備えている。

インバータ１１６は、ＰＭＯＳトランジスタ１１８及びＮＭＯＳトランジスタ１２０を相補形に配置することにより構成されたＣＭＯＳインバータである。すなわち、インバータ１１６は、ＰＭＯＳトランジスタ１１８のゲート端子とＮＭＯＳトランジスタ１２０のゲート端子とが接続され、その接続点を入力端子１１６Ａとし、ＰＭＯＳトランジスタ１１８のドレイン端子とＮＭＯＳトランジスタ１２０のドレイン端子とが接続され、その接続点を出力端子１１６Ｂとしており、ＰＭＯＳトランジスタ１１８のソース端子及びバックゲート端子が電源配線ＶＤＤに接続され、ＮＭＯＳトランジスタ１２０のソース端子及びバックゲート端子がグランド配線ＧＮＤに接続されている。

このように構成された保護回路１０４は、抵抗器１１２及びコンデンサ１１４によるＲＣ回路の周波数特性を利用することによって、ＮＭＯＳトランジスタ１１０のブレークダウンによる破損を防止することができる。

特開２００６−１２１００７号公報 特開平７−７４０６号公報

しかしながら、図９に示す保護回路１０４は、ＮＭＯＳトランジスタ１１０として使用するトランジスタの種類によっては電源配線ＶＤＤから保護対象回路１０２に駆動用電圧を供給する際、特に、電圧供給開始時に電源配線ＶＤＤとグランド配線ＧＮＤとの電位差を無くすように作動して意図しない電流を電源配線ＶＤＤからグランド配線ＧＮＤに流してしまう、という問題点があった。

本発明は上記問題点を解決するために成されたものであり、誤作動の発生を抑制することができる保護回路及び半導体装置を提供することを目的とする。

上記目的を達成するために、請求項１に記載の保護回路は、第１端子、第２端子及び制御端子を備えると共に、前記制御端子に出力端子が接続されたインバータを備え、前記第１端子に保護対象回路に第１電圧を印加する第１電圧線が接続され、前記第２端子に前記保護対象回路に第２電圧を印加する第２電圧線が接続され、前記制御端子に印加される電圧の大きさが予め定められた閾値以上のときに前記第１端子及び前記第２端子間を導通させる通常時非導通の保護回路本体と、一端が前記第１電圧線に、他端が前記インバータの入力端子に各々接続された電線で構成され、前記一端から前記電線の特定流路に、前記第１電圧線に前記保護対象回路を駆動する前記第１電圧が印加されることにより流れる電流の立ち上がり速度を超える立ち上がり速度を有する第１電流が流入した場合、前記第１電流によって生じる磁界を打ち消す磁界を発生させるように誘導電流を発生させて前記第１電流の流れを妨げることにより、前記インバータの前記入力端子に対して、前記制御端子に印加される電圧が前記閾値以上となる電圧を印加し、前記一端から前記特定流路に前記第１電圧が印加されることにより流れる電流の立ち上がり速度を超える立ち上がり速度を有さない第２電流が流入した場合、前記インバータの前記入力端子に対して、前記制御端子に印加される電圧が前記閾値未満となる電圧を印加する電圧印加手段と、前記第１電圧線と前記入力端子との間に前記電圧印加手段に並列に接続された抵抗素子と、を含んで構成されている。

請求項１に記載の保護回路では、第１端子、第２端子及び制御端子を備えると共に、前記制御端子に出力端子が接続されたインバータを備えた通常時非導通の保護回路本体が、前記第１端子が保護対象回路に第１電圧を印加する第１電圧線に接続され、前記第２端子が前記保護対象回路に第２電圧を印加する第２電圧線に接続されることにより構成され、前記制御端子に印加される電圧の大きさが予め定められた閾値以上のときに前記第１端子及び前記第２端子間を導通させる。

また、請求項１に記載の保護回路では、電圧印加手段が、一端が前記第１電圧線に、他端が前記インバータの入力端子に各々接続された電線であり、電圧印加手段により、前記一端から前記電線の特定流路に、前記第１電圧線に前記保護対象回路を駆動する前記第１電圧が印加されることにより流れる電流の立ち上がり速度を超える立ち上がり速度を有する第１電流が流入した場合、前記第１電流によって生じる磁界を打ち消す磁界を発生させるように誘導電流を発生させて前記第１電流の流れを妨げることにより、前記インバータの前記入力端子に対して、前記制御端子に印加される電圧が前記閾値以上となる電圧が印加され、前記一端から前記特定流路に前記第１電圧が印加されることにより流れる電流の立ち上がり速度を超える立ち上がり速度を有さない第２電流が流入した場合、前記インバータの前記入力端子に対して、前記制御端子に印加される電圧が前記閾値未満となる電圧が印加される。また、請求項１に記載の保護回路では、抵抗素子が、前記第１電圧線と前記入力端子との間に前記電圧印加手段に並列に接続されている。

このように、請求項１に記載の保護回路では、電圧印加手段の一端から特定流路に保護対象回路を駆動する第１電圧が印加されることにより流れる電流の立ち上がり速度を超える立ち上がり速度を有する第１電流が流入した場合、第１電流によって生じる磁界を打ち消す磁界を発生させるように誘導電流を発生させて第１電流の流れを妨げることにより、インバータの入力端子に対して、制御端子に印加される電圧が閾値以上となる電圧が印加され、一端から特定流路に第１電圧が印加されることにより流れる電流の立ち上がり速度を超える立ち上がり速度を有さない第２電流が流入した場合、インバータの入力端子に対して、制御端子に印加される電圧が閾値未満となる電圧が印加されるので、誤作動の発生を抑制することができる。また、請求項１に記載の保護回路では、抵抗素子が、第１電圧線と入力端子との間に電圧印加手段に並列に接続されているので、電圧印加手段の溶断を防止することができる。

また、請求項１に記載の保護回路は、請求項２に記載の発明のように、前記電圧印加手段が、前記特定流路に接続されると共に前記特定流路に対して折り返して向かい合うように並設され、かつ前記特定流路を流れる前記第１電流によって生じる磁界を打ち消す磁界を発生させる誘導電流を流して前記第１電流の流れを妨げる誘導起電力を発生させる誘導起電力発生部を備えたものとしてもよい。これにより、特定流路を流れる第１電流の大きさが第１電流と反対の方向に流れる誘導電流によって弱められるので、容易かつ高精度に誤作動の発生を抑制することができる。

また、請求項２に記載の保護回路は、請求項３に記載の発明のように、前記特定流路を前記一端から前記他端に至るまでの間に複数設け、前記特定流路の各々を、互いに向かい合う前記特定流路の一方を他方の前記第１電流によって前記誘導起電力を発生させる前記誘導起電力発生部として機能させることにより前記第１電流の大きさが前記一端から前記他端に向かうに従って弱まるように前記電線を屈曲させて形成したものとしてもよい。これにより、より一層確実に誤作動の発生を抑制することができる。

また、請求項１〜請求項３の何れか１項に記載の保護回路は、請求項４に記載の発明のように、前記保護回路本体が、前記第１端子としてのドレイン端子が前記第１電圧線に接続され、前記第２端子としてのソース端子が前記第２電圧線に接続され、前記制御端子としてのゲート端子を有する第１のＮ型電界効果トランジスタと、Ｐ型電界効果トランジスタ及び第２のＮ型電界効果トランジスタを備え、前記Ｐ型電界効果トランジスタのソース端子が前記第１電圧線に、前記第２のＮ型電界効果トランジスタのソース端子が前記第２電圧線に接続され、前記Ｐ型電界効果トランジスタのドレイン端子及び前記第２のＮ型電界効果トランジスタのドレイン端子が前記第１のＮ型電界効果トランジスタのゲート端子に接続され、前記Ｐ型電界効果トランジスタのゲート端子及び前記第２のＮ型電界効果トランジスタのゲート端子が接続された接続点を前記入力端子とした前記インバータと、を有するものとしてもよい。これにより、より一層確実に誤作動の発生を抑制することができる。

また、請求項４に記載の保護回路は、請求項５に記載の発明のように、前記他端を、容量性負荷を介して前記第２電圧線に接続したものとしてもよい。これにより、より一層確実に誤作動の発生を抑制することができる。

また、請求項１に記載の保護回路は、請求項６に記載の発明のように、前記電圧印加手段をコイルとしたものとしてもよい。これにより、誤作動の発生を抑制することができる。

また、請求項１〜請求項６の何れか１項に記載の保護回路は、請求項７に記載の発明のように、前記第１電圧線と前記入力端子との間に前記電圧印加手段に直列に接続された抵抗素子を挿入したものとしてもよい。これにより、電圧印加手段の溶断を防止することができる。

一方、上記目的を達成するために、請求項８に記載の半導体装置は、請求項１〜請求項７の何れか１項に記載の保護回路と、前記保護対象回路として機能する半導体集積回路と、を含んで構成されている。

従って、請求項８に記載の半導体装置は、請求項１〜請求項７の何れか１項に記載の保護回路と同様に作用するので、請求項１〜請求項７の何れか１項に記載の保護回路と同様の効果を得ることができる。

本発明によれば、誤作動の発生を抑制することができる、という効果が得られる。

第１の実施形態に係る保護回路の構成の一例を示す回路図である。 第１の実施形態に係る電流調節部の構成の一例を示す構成図である。 第１の実施形態に係る保護回路の変形例を示す回路図である。 第１の実施形態に係る電流調整部の変形例を示す構成図である。 第２の実施形態に係る保護回路の構成の一例を示す回路図である。 第３の実施形態に係る保護回路の構成の一例を示す回路図である。 従来の保護回路を搭載した半導体装置の構成を模式的に示す構成図である。 従来の保護回路の一例を示す回路図である。 従来の保護回路の一例を示す回路図である。

以下、図面を参照して、本発明を実施するための形態の一例について詳細に説明する。なお、以下では、本発明を半導体装置に適用した場合について説明する。また、本実施形態に係る半導体装置の構成は、図７に示す半導体装置１００の構成と保護回路１０４を除いて同一であるため、同一の部材については同一の符号を付し、説明を省略する。

［第１の実施形態］

図１は、本第１の実施形態に係る保護回路１０の構成の一例を示す回路図である。なお、本第１の実施形態に係る半導体装置は、図７に示す半導体装置１００と比べて、保護回路１０４に代えて保護回路１０を適用した点のみが異なっている。

図１に示すように、保護回路１０は、インバータ１１６及びＮＭＯＳトランジスタ１１０を含んで構成された保護回路本体１２と、電圧印加手段としての電流調節部１４と、コンデンサ１１４と、を含んで構成されており、図９に示す保護回路１０４と比べて、抵抗器１１２に代えて電流調節部１４を適用した点のみが異なっている。

図２は、本第１の実施形態に係る電流調節部１４の構成の一例を示す構成図である。

同図に示すように、電流調節部１４は、導電体（例えば、銅）からなる電線１６で構成されており、本第１の実施形態に係る半導体装置における単一種類の配線層に形成されている。電線１６の一端が電源配線ＶＤＤに接続され、他端が入力端子１１６Ａとコンデンサ１１４との接続点（ノード）Ａに接続されている。電流調節部１４は、電線１６を、一端から、両端間を直線で結ぶ方向に対して交差（例えば、許容誤差が±１度の直交）する方向（本第１の実施形態では同図の矢印Ｂ方向）に沿って予め定められた位置αまで一定のピッチで略９０度（許容誤差が±１度）の角度で折り曲げることにより略コ字状の屈曲部１８を交互に連続形成すると共に、他端から矢印Ｂ方向に沿って予め定められた位置αまで、一端から予め定められた位置αまでの複数の屈曲部１８の各々と１対１で隣り合い、かつ形状、向き、及び大きさが揃うように一定のピッチで略９０度の角度で折り曲げることにより略コ字状の屈曲部１８を交互に連続形成することにより形成される。

屈曲部１８は、電流の流路として、各々直線状の第１流路１８Ａ、第２流路１８Ｂ、及び第３流路１８Ｃを有しており、第１流路１８Ａは、電源配線ＶＤＤから流入する電流の最上流側に配置され、第３流路１８Ｃは、電源配線ＶＤＤから流入する電流の最下流側に配置され、第２流路１８Ｂは、第１流路１８Ａの末端と第２流路１８Ｃの始端とを連結している。より具体的には、第２流路１８Ｂは、矢印Ｂ方向に沿って配置され、第１流路１８Ａは、第２流路１８Ｂに対して略９０度に配置され、第３流路１８Ｃは、第１流路１８Ａに対して略平行に向かい合い且つ第２流路１８Ｂに対して略９０度に配置される。

ところで、電流調節部１４では、電源配線ＶＤＤに対して例えばサージ電圧が印加されることにより電源配線ＶＤＤに流れる電流（以下、「サージ電流」という。）の一部が電線１６の一端に電流Ｃとして流入すると、その電流Ｃが屈曲部１８の第１流路１８Ａに流れて磁界Ｄを発生させる。このとき、第２流路１８Ｃには、磁界Ｄを打ち消す磁界を発生させる誘導電流Ｅが流れるように誘導電流が発生する、という物理現象が生じる。

複数の屈曲部１８は、この物理現象を利用して、保護対象回路１０２の駆動開始時に電源配線ＶＤＤに印加される電圧によって流れる電流の立ち上がり速度を超える立ち上がり速度を有する電流が電線１６の一端から流入した場合に、その電流を他端から先に流出させず、かつ電源配線ＶＤＤに印加される電圧によって流れる電流の立ち上がり速度以下の速度を有する電流が電線１６の一端から流入した場合に、インバータ１１６のＰＭＯＳトランジスタ１１８のゲート端子に対して、ＰＭＯＳトランジスタ１１８のソース端子及びドレイン端子間を導通可能状態から導通不可能状態に遷移させる（ＰＭＯＳトランジスタ１１８のスイッチング素子としてのオン状態をオフ状態に切り替える）と共に、ＮＭＯＳトランジスタ１２０のゲート端子に対して、ＮＭＯＳトランジスタ１２０のソース端子及びドレイン端子間を導通不可能状態から導通可能状態に遷移させる（ＮＭＯＳトランジスタ１２０のスイッチング素子としてのオフ状態をオン状態に切り替える）ための最低電圧以上の電圧が印加されるように電線１６の他端から先にその電流を流出させるように形成されている。

すなわち、複数の屈曲部１８は、電源配線ＶＤＤから予め定められた立ち上がり速度を超える立ち上がり速度を有する電流（例えば、対象とするＥＳＤによるサージ電流）が電線１６の一端に流入した場合に、その電流の大きさを屈曲部１８の第１〜第３流路１８Ａ〜１８Ｃで発生される誘導電流によって徐々に減衰させることにより他端から先に流出させず、かつ電源配線ＶＤＤに印加される電圧によって流れる電流の立ち上がり速度以下の速度を有する電流が電線１６の一端から流入した場合に、その電流の大きさを屈曲部１８の第１〜第３流路１８Ａ〜１８Ｃで発生される誘導電流によって徐々に減衰させたとしても、電線１６の他端から、ＰＭＯＳトランジスタ１１８及びＮＭＯＳトランジスタ１２０のスイッチング素子としてのオン状態及びオフ状態を切り替えることができるだけの電圧が印加されるように電流を流出させるように形成されている。

また、本第１の実施形態に係る複数の屈曲部１８は、電線１６の一端から予め定められた位置αまでの屈曲部１８の列を構成している屈曲部１８の第２流路１８Ｂを電線１６の他端に向かって流れる電流によって生じる磁界を打ち消す磁界を発生させる誘導電流を電線１６の他端から予め定められた位置αまでの屈曲部１８の列を構成している屈曲部１８の対応する第２流路１８Ｂに発生させるように形成されている。

また、本第１の実施形態では、上記の「電源配線ＶＤＤに印加される電圧によって流れる電流の立ち上がり速度を超える立ち上がり速度を有する電流」を、電圧値が０（Ｖ）から保護対象回路１０２を安定駆動させるためのβ（Ｖ）になるまでに要する時間が１００ｍｓであるのに対し、電圧値が０（Ｖ）からβ（Ｖ）になるまでに要する時間を１０ｎｓとするサージ電流を想定したが、これは一例であり、想定するＥＳＤによるサージ電流の立ち上がり速度と保護対象回路１０２に駆動用電圧を印加する際に電源配線ＶＤＤに流れる電流の立ち上がり速度との関係を考慮して決定すればよい。

また、本第１の実施形態では、電流調節部１４及びコンデンサ１１４による時定数を３００ｎｓ以上４００ｎｓ以下としているが、電流調節部１４及びコンデンサ１１４による時定数は、想定する遮断対象電流及びＮＭＯＳトランジスタ１１０のソース端子及びドレイン端子間を導通可能状態にする時間に応じて決定すればよい。例えば、ＨＢＭ（Human Body Model）方式、ＭＭ(Machine Model)方式、及びＣＤＭ（Charged Device Model）方式などの静電破壊耐圧評価方式を用いて、半導体装置に対してＥＳＤによるサージ電圧を印加することによりインバータ１１６のＰＭＯＳトランジスタ１１８のソース端子の電位とＰＭＯＳトランジスタ１１８のゲート端子の電位との間に所定電位差が生じるように時定数を決定すればよい。

なお、以下では、ＰＭＯＳトランジスタのソース端子及びドレイン端子間の導通可能状態を導通不可能状態に遷移させる（スイッチング素子としてのオン状態をオフ状態）に切り替えるのにそのＰＭＯＳトランジスタのゲート端子に印加すべき最低電圧、及びＮＭＯＳトランジスタのソース端子及びドレイン端子間の導通不可能状態を導通可能状態に遷移させる（スイッチング素子としてのオフ状態をオン状態）に切り替えるのにそのＮＭＯＳトランジスタのゲート端子に印加すべき最低電圧を、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを区別せずに用いる場合に総称して「閾値電圧」と称する。

次に、本第１の実施形態に係る半導体装置の作用について説明する。

なお、ここでは錯綜を回避するために、電源配線ＶＤＤとグランド配線ＧＮＤとの間に電位差がない状態（例えば、電源配線ＶＤＤとグランド配線ＧＮＤとの各々がグランド電位の状態）（以下、「待機状態」という。）下で電源配線ＶＤＤに、対象とするＥＳＤに起因するプラスのサージ電圧が印加された場合、待機状態下で電源配線ＶＤＤに保護対象回路１０２を駆動させるための駆動用電圧が印加された場合、及び待機状態下でグランド配線ＧＮＤに、対象とするＥＳＤに起因するマイナスのサージ電圧が印加された場合の各々について説明する。

先ず、電源配線ＶＤＤにプラスのサージが印加された場合の一例について説明する。

待機状態下で電源配線ＶＤＤに対してプラスのサージ電圧が印加されてサージ電流が流れると、そのサージ電流の一部は電流調節部１４の一端から屈曲部１８に流入する。これによって、屈曲部１８では、誘導起電力が発生し、サージ電流の流れを妨げるように誘導電流が流れる。電流調節部１４に流入したサージ電流の大きさは、電流調節部１４の一端から他端にかけて交互に連続形成された複数の屈曲部１８の各々で生じる誘導起電力によって徐々に弱められ、接続点Ａから先のインバータ１１６の入力端子１１６Ａへの流出が阻止される。そのため、ＰＭＯＳトランジスタ１１８及びＮＭＯＳトランジスタ１２０の各ゲート端子に閾値電圧以上の電圧が印加されず、ＰＭＯＳトランジスタ１１８のソース端子及びドレイン端子間の導通可能状態、及びＮＭＯＳトランジスタ１２０のソース端子及びドレイン端子間の導通不可能状態が維持される。この結果、電源配線ＶＤＤからＰＭＯＳトランジスタ１１８のソース端子を介してインバータ１１６に流入したサージ電流による電圧がＮＭＯＳトランジスタ１１０のゲート端子に印加されることによって、ＮＭＯＳトランジスタ１１０のソース端子及びドレイン端子間は導通不可能状態から導通可能状態に遷移して、電源配線ＶＤＤに流れるサージ電流が電源配線ＶＤＤからＮＭＯＳトランジスタ１１０のドレイン端子及びソース端子を経由してグランド配線ＧＮＤに流出する。

これに対し、待機状態下で電源配線ＶＤＤに保護対象回路１０２を駆動させるための駆動用電圧が印加されると、駆動用電圧の印加によって電源配線ＶＤＤに流れる駆動用電流の一部は電流調節部１４の一端から屈曲部１８に流入する。これによって、屈曲部１８では、誘導起電力が発生し、駆動用電流の流れを妨げるように誘導電流が流れる。電流調節部１４に流入した駆動用電流の大きさは、電流調節部１４の一端から他端にかけて交互に連続形成された複数の屈曲部１８の各々の誘導起電力によって徐々に弱められるが、その駆動用電流は接続点Ａ及び入力端子１１６Ａを介してインバータ１１６に流入する。これによって、ＰＭＯＳトランジスタ１１８及びＮＭＯＳトランジスタ１２０の各ゲート端子に閾値電圧以上の電圧が印加されるため、ＰＭＯＳトランジスタ１１８のソース端子及びドレイン端子間は導通可能状態から導通不可能状態に遷移する一方、ＮＭＯＳトランジスタ１２０のソース端子及びドレイン端子間は導通不可能状態から導通可能状態に遷移する。この結果、ＮＭＯＳトランジスタ１１０のゲート端子に閾値電圧以上の電圧が印加されないため、ＮＭＯＳトランジスタ１１０のソース端子及びドレイン端子間は導通不可能状態が維持され、ＮＭＯＳトランジスタ１１０のドレイン端子及びソース端子を介した電源配線ＶＤＤからグランド配線ＧＮＤへの電流の流出を阻止することができる。

次に、グランド配線ＧＮＤにマイナスのサージ電圧が印加された場合の一例について説明する。

待機状態下でグランド配線ＧＮＤに対してマイナスのサージ電圧が印加されてサージ電流が流れると、そのサージ電流の一部はコンデンサ１１４、接続点Ａ及び入力端子１１６Ａを介してインバータ１１６に流入し、これによって、ＰＭＯＳトランジスタ１１８及びＮＭＯＳトランジスタ１２０の各ゲート端子に閾値電圧以上の電圧が印加されるため、ＰＭＯＳトランジスタ１１８が導通可能状態から導通不可能状態に遷移すると共に、ＮＭＯＳトランジスタ１２０のソース端子及びドレイン端子間は導通不可能状態から導通可能状態に遷移する。この結果、グランド配線ＧＮＤからＮＭＯＳトランジスタ１２０のソース端子を介してインバータ１１６に流入したサージ電流による電圧がＮＭＯＳトランジスタ１１０のゲート端子に印加されることによって、ＮＭＯＳトランジスタ１１０のソース端子及びドレイン端子間は導通不可能状態から導通可能状態に遷移してグランド配線ＧＮＤに流れるサージ電流がグランド配線ＧＮＤからＮＭＯＳトランジスタ１１０のソース端子及びドレイン端子を経由して電源配線ＶＤＤに流出する。

以上詳細に説明したように、本第１の実施形態に係る半導体装置によれば、電源配線ＶＤＤから電流調節部１４に予め定められた周波数特性を有する第１電流としてのサージ電流が流入した場合、サージ電流によって生じる磁界を打ち消す磁界を発生させるように誘導起電力を発生させてサージ電流の流れを妨げることにより、ＮＭＯＳトランジスタ１１０のゲート端子に対して閾値電圧以上の電圧を印加し、電源配線ＶＤＤから電流調節部１４に予め定められた周波数特性を有さない第２電流としての駆動用電流が流入した場合、ＮＭＯＳトランジスタ１１０のゲート端子に対して閾値電圧未満の電圧を印加することによって、電源配線ＶＤＤに流れるサージ電流をＮＭＯＳトランジスタ１１０のドレイン端子及びソース端子を経由させてグランド配線ＧＮＤに流し、電源配線ＶＤＤに流れる駆動用電流をＮＭＯＳトランジスタ１１０のドレイン端子及びソース端子を経由させてグランド配線ＧＮＤに流さないようにしたので、保護回路１０の誤作動の発生を抑制することができる。

また、本第１の実施形態に係る半導体装置によれば、誘導起電力発生部としての第３流路１８Ｃにて、特定流路としての第１流路１８Ａを流れるサージ電流によって生じる磁界を打ち消す磁界を発生させる誘導電流を流してサージ電流の流れを妨げる誘導起電力を発生させることにより、第１流路１８Ａを流れるサージ電流の大きさが誘導電流によって弱められるので、容易かつ高精度に保護回路１０の誤作動の発生を抑制することができる。

また、本第１の実施形態に係る半導体装置によれば、電流調節部１４の一端から他端に至るまでの間に各々第１〜第３流路１８Ａ〜１８Ｃを有する複数の屈曲部１８を形成し、第１〜第３流路１８Ａ〜１８Ｃの各々を、互いに略平行に向かい合う流路の一方を他方のサージ電流によって生じる磁界を打ち消す磁界を発生させる誘導電流を流すための誘導起電力を発生させる誘導起電力発生部として機能させることによりサージ電流の大きさが電流調節部１４の一端から他端に向かうに従って弱まるように電線１６を屈曲させて形成したので、より一層容易かつ高精度に保護回路１０の誤作動の発生を抑制することができる。

［第２の実施形態］

図５は、本第２の実施形態に係る保護回路１０Ｂの構成の一例を示す回路図である。なお、本第２の実施形態に係る保護回路１０Ｂは、図１に示す保護回路１０と比べ、抵抗素子１３０を更に設けた点のみが異なっているので、本第２の実施形態では、上記第１の実施形態と異なる点のみを説明する。また、本第２の実施形態において、上記第１の実施形態で説明した部材と同一の部材は同一の符号を付し、その説明を省略する。

さて、上記第１の実施形態に係る保護回路１０では、電流調節部１４によってサージ電流の流入を妨げるようにしている。これは、サージ電流の保護回路本体１２への流入を妨げる上で必要なインピーダンスが確保されているがゆえに実現できる。しかし、電線１６の溶断を阻止するだけのインピーダンスが確保されていない場合、例えば電源配線ＶＤＤから電流調節部１４に電流が流入した際に電線１６が溶断される虞がある。

そこで、本第２の実施形態に係る保護回路１０Ｂは、上記第１の実施形態に係る保護回路１０において、電源配線ＶＤＤと接続点Ａとの間に電流調節部１４に直列に接続された抵抗素子１３０を挿入している。具体的には、抵抗素子１３０の一端が電流調節部１４の他端に、抵抗素子１３０の他端が接続点Ａに各々接続されている。これによって、電源配線ＶＤＤは、直列に接続された電流調節部１４及び抵抗素子１３０を介して接続点Ａに接続される。なお、本第２の実施形態に係る保護回路１０Ｂでは、抵抗素子１３０として、電流調節部１４よりも高抵抗値の多結晶ポリシリコン抵抗素子を採用しているが、これに限らず、単結晶ポリシリコン抵抗素子を採用してもよい。このように、抵抗素子１３０としては、電流調節部１４よりも高抵抗値の抵抗素子を採用することが好ましい。

このように構成された保護回路１０Ｂでは、上記第１の実施形態で説明した保護回路１０と同様に電源配線ＶＤＤと接続点Ａとが電流調節部１４を介して接続されているので、上記第１の実施形態で説明した保護回路１０と同様の作用及び効果を奏することは勿論のこと、例えば電源配線ＶＤＤから電流が流入したときに電流調節部１４のインピーダンスに加えて抵抗素子１３０のインピーダンスも作用することになるので、電源配線ＶＤＤと接続点Ａとが電流調節部１４のみを介して接続される場合に比べ、電流調節部１４の電線１６が溶断してしまうという事態の発生を抑制することができる。また、例えば、電流調整部１４を構成している電線１６の前半部分又は後半部分を抵抗素子１３０に相当する抵抗素子に置き換えることにより、図１に示す保護回路１０に示すように電流調整部１４のみでインピーダンスを確保する場合よりも、保護回路全体としての面積の縮小が期待できる。

なお、上記第１の実施形態に係る保護回路１０では、電源配線ＶＤＤと接続点Ａとが電流調節部１４のみを介して接続されているので、サージ電流に対する応答時間が電流調節部１４のインピーダンスで決定されるが、本第２の実施形態に係る保護回路１０Ｂでは、電源配線ＶＤＤと接続点Ａとが、直列に接続された電流調節部１４及び抵抗素子１３０に接続されているので、サージ電流に対する応答時間が電流調節部１４のインピーダンスと抵抗素子１３０のインピーダンスとの直列インピーダンスで決定される。そのため、本第２の実施形態に係る保護回路１０Ｂでは、抵抗素子１３０として、電流調節部１４の電線１６が溶断されないために必要なインピーダンスを確保すると共にサージ電流に対して適切な応答時間が得られる抵抗素子を採用している。

なお、本第２の実施形態では、１つの抵抗素子１３０を電流調節部１４に直列に接続しているが、複数の抵抗素子１３０を直列に接続して構成された抵抗素子ユニットを電流調節部１４に直列に接続してもよい。

また、本第２の実施形態では、抵抗素子１３０として、固定抵抗素子を採用しているが、これに限らず、半固定抵抗素子又は可変抵抗素子を適用してもよい。また、これらの抵抗素子の少なくとも２つを直列に接続して構成された抵抗素子ユニットを電流調節部１４に直列に接続してもよい。

また、本第２の実施形態では、抵抗素子１３０の一端を電流調節部１４の他端に接続し、抵抗素子１３０の他端を接続点Ａに接続する場合の形態例を挙げて説明したが、これに限らず、抵抗素子１３０の一端を電源配線ＶＤＤに接続し、抵抗素子１３０の他端を電流調節部１４の一端に接続してもよい。また、電流調節部１４の一端側と他端側との各々に抵抗素子１３０又は抵抗素子ユニットを電流調節部１４に直列に接続してもよい。

［第３の実施形態］

本第３の実施形態では、図６を参照しながら、上記第２の実施形態とは異なる構成で電線１６の溶断を阻止する形態例について説明する。なお、図６は、本第３の実施形態に係る保護回路１０Ｃの構成の一例を示す回路図である。また、本第３の実施形態に係る保護回路１０Ｂは、図１に示す保護回路１０と比べ、抵抗素子１４０を更に設けた点のみが異なっているので、本第３の実施形態では、上記第１の実施形態と異なる点のみを説明する。また、本第３の実施形態において、上記第１の実施形態で説明した部材と同一の部材は同一の符号を付し、その説明を省略する。

本第３の実施形態に係る保護回路１０Ｃでは、電源配線ＶＤＤと入力端子１１６Ａとの間に電流調節部１４に並列に接続された抵抗素子１４０が挿入されている。具体的には、抵抗素子１４０の一端が電源配線ＶＤＤに、抵抗素子の他端が入力端子１１６Ａに各々接続されている。これによって、電源配線ＶＤＤは、並列に接続された電流調節部１４及び抵抗素子１４０を介して入力端子１１６Ａに接続される。なお、本第３の実施形態に係る保護回路１０Ｃでは、抵抗素子１４０として、電流調節部１４よりも高抵抗値の多結晶ポリシリコン抵抗素子を採用しているが、これに限らず、単結晶ポリシリコン抵抗素子を採用してもよい。このように、抵抗素子１４０としては、電流調節部１４よりも高抵抗値の抵抗素子を採用することが好ましい。

このように構成された保護回路１０Ｃでは、上記第１の実施形態で説明した保護回路１０と同様に電源配線ＶＤＤと入力端子１１６Ａとが電流調節部１４を介して接続されているので、上記第１の実施形態で説明した保護回路１０と同様の作用及び効果を奏することは勿論のこと、例えば電源配線ＶＤＤから電流が流入したときに電流調節部１４のインピーダンスに加えて抵抗素子１４０のインピーダンスも作用することになるので、電源配線ＶＤＤと入力端子１１６Ａとが電流調節部１４のみを介して接続される場合に比べ、電流調節部１４の電線１６が溶断してしまうという事態の発生を抑制することができる。また、入力端子１１６Ａの電位は、電流調節部１４のサージ電流に対するインピーダンスと抵抗素子１４０のインピーダンスとにより、保護回路本体１２への流入が制限された電流がコンデンサ１１４を充電する間、サージ電流の電位変動よりも緩やかに変化するので、抵抗素子１４０を設けない場合に比べ、保護回路１０Ｃを期待通りに動作させることができる。

なお、上記第１の実施形態に係る保護回路１０では、電源配線ＶＤＤと入力端子１１６Ａとを電流調節部１４のみを介して接続しているので、サージ電流に対する応答時間が電流調節部１４のインピーダンスで決定されるが、本第３の実施形態に係る保護回路１０Ｃでは、電源配線ＶＤＤと入力端子１１６Ａとを電流調節部１４と共に接続するように電流調節部１４に抵抗素子１４０を並列に接続したので、サージ電流に対する応答時間が電流調節部１４のインピーダンスと抵抗素子１４０のインピーダンスとの並列インピーダンスで決定される。そのため、本第３の実施形態に係る保護回路１０Ｃでは、抵抗素子１４０として、電流調節部１４の電線１６が溶断されないために必要なインピーダンスを確保すると共にサージ電流に対して適切な応答時間が得られる抵抗素子を採用している。

なお、本第３の実施形態では、１つの抵抗素子１４０を電流調節部１４に並列に接続しているが、複数の抵抗素子１４０を並列に接続して構成された並列抵抗素子ユニットを電流調節部１４に並列に接続してもよい。また、複数の抵抗素子１４０を直列に接続して構成された直列抵抗素子ユニットを電流調節部１４に並列に接続してもよい。また、上記第２の実施形態で説明した１つ以上の抵抗素子１３０を電流調節部１４に直列に接続すると共に、抵抗素子１４０、上記並列抵抗素子ユニット及び上記直列抵抗素子ユニットの少なくとも１つを電流調節部１４に並列に接続してもよい。

また、本第３の実施形態では、抵抗素子１４０として、固定抵抗素子を採用しているが、これに限らず、半固定抵抗素子又は可変抵抗素子を適用してもよい。また、これらの抵抗素子の少なくとも２つを並列に接続して構成された並列抵抗素子ユニットを電流調節部１４に直列に接続してもよい。

なお、上記各実施形態では、半導体装置にコンデンサ１１４及びＮＭＯＳトランジスタ１２０を備えた保護回路１０を搭載した場合の形態例を挙げて説明したが、これに限らず、例えば、図３に示す保護回路２０を半導体装置に搭載しても良い。

図３に示す保護回路２０は、図１に示す保護回路１０と比較して、コンデンサ１１４を除いた点、及び保護回路本体１２に代えて保護回路本体２２を適用した点のみが異なっている。保護回路本体２２は、図１に示す保護回路本体１２と比較して、ＮＭＯＳトランジスタ１２０に代えて抵抗器２４を適用した点のみが異なっている。

ここで、保護回路２０の作用について説明する。

待機状態下で電源配線ＶＤＤに対してプラスのサージ電圧が印加されてサージ電流が伝播されると、そのサージ電流の一部は電流調節部１４の一端から屈曲部１８に流入する。電流調節部１４に流入したサージ電流の大きさは、電流調節部１４によって徐々に弱められ、接続点Ａから先のＰＭＯＳトランジスタ１１８のゲート端子への流出が阻止される。そのため、ＰＭＯＳトランジスタ１１８のゲート端子に閾値電圧以上の電圧が印加されず、ＰＭＯＳトランジスタ１１８のソース端子及びドレイン端子間の導通可能状態が維持される。この結果、電源配線ＶＤＤからＰＭＯＳトランジスタ１１８のソース端子を介してインバータ１１６に流入したサージ電流による電圧がＮＭＯＳトランジスタ１１０のゲート端子に印加されることによって、ＮＭＯＳトランジスタ１１０のソース端子及びドレイン端子間は導通不可能状態から導通可能状態に遷移して、電源配線ＶＤＤに流れるサージ電流が電源配線ＶＤＤからＮＭＯＳトランジスタ１１０のドレイン端子及びソース端子を経由してグランド配線ＧＮＤに流出する。

これに対し、待機状態下で電源配線ＶＤＤに保護対象回路１０２を駆動させるための駆動用電圧が印加されると、駆動用電圧の印加によって電源配線ＶＤＤに流れる駆動用電流の一部は電流調節部１４の一端から屈曲部１８に流入する。これによって、電流調節部１４に流入した電流の大きさは、電流調節部１４によって弱められるが、接続点Ａ及び入力端子１１６Ａを介してインバータ１１８に流入する。これによって、ＰＭＯＳトランジスタ１１８のゲート端子に閾値電圧以上の電圧が印加されるため、ＰＭＯＳトランジスタ１１８のソース端子及びドレイン端子間は導通可能状態から導通不可能状態に遷移する。この結果、ＮＭＯＳトランジスタ１１０のゲート端子に閾値電圧以上の電圧が印加されないため、ＮＭＯＳトランジスタ１１０のソース端子及びドレイン端子間は導通不可能状態が維持され、ＮＭＯＳトランジスタ１１０のドレイン及びソース端子を介した電源配線ＶＤＤからグランド配線ＧＮＤへの電流の流出を阻止することができる。

一方、待機状態下でグランド配線ＧＮＤに対してマイナスのサージ電圧が印加されてサージ電流が流れると、そのサージ電流の一部がグランド配線ＧＮＤから抵抗器２４に流入し、これによって、ＮＭＯＳトランジスタ１１０のゲート端子に閾値電圧以上の電圧が印加されるため、ＮＭＯＳトランジスタ１１０のソース端子及びドレイン端子間は導通不可能状態から導通可能状態に遷移してグランド配線ＧＮＤに流れるサージ電流がグランド配線ＧＮＤからＮＭＯＳトランジスタ１１０のソース端子及びドレイン端子を経由して電源配線ＶＤＤに流出する。

また、上記各実施形態では、保護対象回路１０２の駆動開始時に電源配線ＶＤＤに印加される電圧によって伝播される電流の立ち上がり速度を超える立ち上がり速度を有する電流が電線１６の一端から流入しても他端から先に流出しないように電流調節部１４を構成した場合の形態例を挙げたが、これに限らず、保護対象回路１０２の駆動開始時に電源配線ＶＤＤに印加される電圧によって伝播される電流の立ち上がり速度を超える立ち上がり速度を有する電流が電線１６の一端から流入した場合に電線１６の他端から流出するのを許容してもよい。但し、この場合、インバータ１１６のＰＭＯＳトランジスタ１１８のソース端子及びドレイン端子間の導通可能状態を導通不可能状態に遷移させず、かつＮＭＯＳトランジスタ１２０のソース端子及びドレイン端子間の導通不可能状態を導通可能状態に遷移させない電圧がＰＭＯＳトランジスタ１１８及びＮＭＯＳトランジスタ１２０の各ゲート端子に印加されるだけの電流の流出に限る。

また、上記各実施形態では、電流調節部１４として、電線１６を屈曲させて複数の屈曲部１８を形成したものを採用したが、これに限らず、単数の屈曲部１８が形成された電線１６を電流調節部１４として採用することも可能である。また、一例として図４に示すように、各々電線１６の一部をスパイラル状に屈曲させることにより形成される複数のインダクタ３０を採用してもよい。また、インダクタ３０は単数であってもよい。更に、図２に示す屈曲部１８と図４に示すインダクタ３０とを組み合わせたものを電流調節部１４として採用することも可能である。

また、上記各実施形態では、保護装置１０に電界効果トランジスタを用いた場合の形態例を挙げて説明したが、これに限らず、バイポーラ型トランジスタを用いてもよい。この場合、バイポーラ型トランジスタのコレクタ端子が電界効果トランジスタのドレインに、バイポーラ型トランジスタのエミッタ端子が電界効果トランジスタのソース端子に、バイポーラ型トランジスタのベース端子が電界効果トランジスタのゲート端子に各々対応するように電界効果トランジスタに代えてバイポーラ型トランジスタを保護回路１０に組み込むようにすればよい。

また、上記各実施形態では、本発明の保護装置１０を半導体装置に適用した場合の形態例について説明したが、本発明はこれに限定されるものではなく、例えば、保護装置１０を半導体装置以外の電子機器に適用してもよい。この場合、電流調節部１４の代わりに、電流調節部１４と同様の機能を有するコイルを適用する、という形態が例示できる。

１０ 保護回路
１４ 電流調節部
１６ 電線
１８ 屈曲部
１８Ａ 第１流路
１８Ｂ 第２流路
１８Ｃ 第３流路
１００ 半導体装置
１０２ 保護対象回路
１１４ コンデンサ
１１６ インバータ
１１８，１１０ ＮＭＯＳトランジスタ
１２０ ＰＭＯＳトランジスタ

Claims (8)

1. 第１端子、第２端子及び制御端子を備えると共に、前記制御端子に出力端子が接続されたインバータを備え、前記第１端子に保護対象回路に第１電圧を印加する第１電圧線が接続され、前記第２端子に前記保護対象回路に第２電圧を印加する第２電圧線が接続され、前記制御端子に印加される電圧の大きさが予め定められた閾値以上のときに前記第１端子及び前記第２端子間を導通させる通常時非導通の保護回路本体と、
   一端が前記第１電圧線に、他端が前記インバータの入力端子に各々接続された電線で構成され、前記一端から前記電線の特定流路に、前記第１電圧線に前記保護対象回路を駆動する前記第１電圧が印加されることにより流れる電流の立ち上がり速度を超える立ち上がり速度を有する第１電流が流入した場合、前記第１電流によって生じる磁界を打ち消す磁界を発生させるように誘導電流を発生させて前記第１電流の流れを妨げることにより、前記インバータの前記入力端子に対して、前記制御端子に印加される電圧が前記閾値以上となる電圧を印加し、前記一端から前記特定流路に前記第１電圧が印加されることにより流れる電流の立ち上がり速度を超える立ち上がり速度を有さない第２電流が流入した場合、前記インバータの前記入力端子に対して、前記制御端子に印加される電圧が前記閾値未満となる電圧を印加する電圧印加手段と、
   前記第１電圧線と前記入力端子との間に前記電圧印加手段に並列に接続された抵抗素子と、
   を含む保護回路。
2. 前記電圧印加手段は、前記特定流路に接続されると共に前記特定流路に対して折り返して向かい合うように並設され、かつ前記特定流路を流れる前記第１電流によって生じる磁界を打ち消す磁界を発生させる誘導電流を流して前記第１電流の流れを妨げる誘導起電力を発生させる誘導起電力発生部を備えた請求項１記載の保護回路。
3. 前記特定流路を前記一端から前記他端に至るまでの間に複数設け、
   前記特定流路の各々を、互いに向かい合う前記特定流路の一方を他方の前記第１電流によって前記誘導起電力を発生させる前記誘導起電力発生部として機能させることにより前記第１電流の大きさが前記一端から前記他端に向かうに従って弱まるように前記電線を屈曲させて形成した請求項２記載の保護回路。
4. 前記保護回路本体は、
   前記第１端子としてのドレイン端子が前記第１電圧線に接続され、前記第２端子としてのソース端子が前記第２電圧線に接続され、前記制御端子としてのゲート端子を有する第１のＮ型電界効果トランジスタと、
   Ｐ型電界効果トランジスタ及び第２のＮ型電界効果トランジスタを備え、前記Ｐ型電界効果トランジスタのソース端子が前記第１電圧線に、前記第２のＮ型電界効果トランジスタのソース端子が前記第２電圧線に接続され、前記Ｐ型電界効果トランジスタのドレイン端子及び前記第２のＮ型電界効果トランジスタのドレイン端子が前記第１のＮ型電界効果トランジスタのゲート端子に接続され、前記Ｐ型電界効果トランジスタのゲート端子及び前記第２のＮ型電界効果トランジスタのゲート端子が接続された接続点を前記入力端子とした前記インバータと、
   を有する請求項１〜請求項３の何れか１項に記載の保護回路。
5. 前記他端を、容量性負荷を介して前記第２電圧線に接続した請求項４記載の保護回路。
6. 前記電圧印加手段をコイルとした請求項１記載の保護回路。
7. 前記第１電圧線と前記入力端子との間に前記電圧印加手段に直列に接続された抵抗素子を挿入した請求項１〜請求項６の何れか１項に記載の保護回路。
8. 請求項１〜請求項７の何れか１項に記載の保護回路と、
   前記保護対象回路として機能する半導体集積回路と、
   を含む半導体装置。

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