JP3808090B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3808090B2 JP3808090B2 JP2005355232A JP2005355232A JP3808090B2 JP 3808090 B2 JP3808090 B2 JP 3808090B2 JP 2005355232 A JP2005355232 A JP 2005355232A JP 2005355232 A JP2005355232 A JP 2005355232A JP 3808090 B2 JP3808090 B2 JP 3808090B2
- Authority
- JP
- Japan
- Prior art keywords
- termination
- circuit
- pad
- impurity region
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Logic Circuits (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
図1は、この発明の実施の形態1に従う半導体装置の要部の構成を示す図である。図1において、外部パッド5に対して設けられる出力回路1および終端回路10を代表的に示す。このパッド5は、図示しないピン端子に接続される。
しかしながら、この場合、以下の条件式が満たされてもよい。
Lpo>Lnt,かつLno>Lnt。
図3は、この発明の実施の形態1の変更例1に従う出力回路1および終端回路10のトランジスタのレイアウトを概略的に示す図である。この図3に示す半導体回路装置のレイアウトは、図2に示す半導体回路装置のレイアウトと以下の点が異なっている。すなわち、終端回路10において、プルダウンの終端を行なう回路部分は配置されない。終端抵抗素子13と、PチャネルMOSトランジスタ11aおよび11bを形成するP活性化領域30が設けられる。P活性領域30においてドレインコンタクト21cとゲート電極22eおよび22fそれぞれの間の距離Lptは、出力回路1に含まれるPチャネルMOSトランジスタの対応の距離Lpoに比べて十分小さくされる。この場合、また出力回路1のNチャネルMOSトランジスタのドレインコンタクト−ゲート電極間距離Lnoよりも、距離Lptは短くされる。
図5は、この発明の実施の形態1の変更例2に従う出力回路および終端回路のレイアウトを概略的に示す図である。この図5に示すレイアウトは、以下の点が、図2に示すレイアウトと異なっている。すなわち、出力回路1においては、N型活性領域19が配置され、P型活性領域18は配置されない。このN型活性領域19におけるドレインコンタクト21bとゲート電極22cの間の距離はLnoに設定される。ソース不純物領域NSaおよびNSbが、それぞれ、ソースコンタクト20cおよび20dを介して接地ノードに結合される。
図7は、この発明の実施の形態1に従う半導体装置の変更例3のレイアウトを概略的に示す図である。図7に示す半導体装置のレイアウトは、図5に示す半導体装置のレイアウトと以下の点が異なっている。すなわち、終端回路10においては、抵抗素子14およびN活性領域32が配置されない。抵抗素子13と、P活性領域30が配置される。すなわち、終端回路10においては、電源電圧レベルに終端するPチャネルMOSトランジスタ11aおよび11bが配置される。これらのPチャネルMOSトランジスタ11aおよび11bの、ドレインコンタクト21cとゲート電極22eおよび22fの間の距離Lptは、出力回路1に含まれるNチャネルMOSトランジスタのドレインコンタクト−ゲート電極間距離Lnoよりも小さくされる。ソース不純物領域PScおよびPSdは、それぞれソースコンタクト20aおよび20fを介して電源ノードに接続される。
図9は、この発明の実施の形態2に従う出力回路および終端回路(以下両者をまとめて半導体装置と称す)の構成を概略的に示す図である。この図9に示す構成においては、出力回路1の出力ノード3は、配線50を介してパッド5に電気的に接続される。この出力回路1に対し、パッド5から遠方に、終端回路10が配置される。この終端回路10の終端ノード12が、また同じ配線50に接続される。終端回路10の終端ノード12および出力回路1の出力ノード3は、共通の配線50を介してパッド5に電気的に接続される。
図11は、この発明の実施の形態2の変更例1の構成を示す図である。この図11に示す半導体装置においては、終端回路10は、パッド5を電源電圧VCCに終端する。この終端電圧VCCは、出力回路1に与えられる電源電圧VCCQと異なる電源端子から与えられる電圧である。これらの電圧VCCQおよびVCCは、同一電圧レベルであってもよく、異なる電圧レベルであってもよい。
図13は、この発明の実施の形態2の半導体装置の変更例の構成を示す図である。この図13に示す半導体装置においては、出力回路1としては、出力ノード3を接地電圧レベルに駆動するオープンドレイン方式の出力回路が用いられる。すなわち、出力回路1においては、出力制御信号OTLに応答して出力ノード3を接地電圧レベルに駆動するNチャネルMOSトランジスタ4aおよび4bが設けられる。プルアップ用のPチャネルMOSトランジスタは、出力回路1において配置されない。
図15は、この発明の実施の形態2の変更例3の構成を示す図である。この図15に示す構成は、以下の点が、図13に示す半導体装置とその構成が異なる。すなわち、終端回路10において、電源電圧に終端するためのMOSトランジスタ11aおよび11bと、終端ノード12に接続する抵抗素子13が設けられる。これらのMOSトランジスタ11aおよび11bは、終端制御信号ZTERMに従って抵抗素子13を電源ノードに接続する。
Claims (20)
- パッド、
前記パッドに接続され、内部信号に従って前記パッドを駆動する第1の出力トランジスタ、
前記パッドに接続される一端を有する第1の抵抗素子と、前記第1の抵抗素子の他方端と第1の電圧ノードとの間に接続され、終端動作活性化信号に従って選択的に導通状態とされる第1の終端トランジスタとを含む終端回路、および
前記パッドと前記第1の抵抗素子の一端とを接続する第1の配線を備え、前記第1の出力トランジスタのドレインは、前記第1の配線において、前記パッドから前記第1の抵抗素子の一端に向かう間で前記第1の配線と接続される、半導体装置。 - 前記終端回路は、前記パッドに対し前記第1の出力トランジスタよりも遠方に配置される、請求項1記載の半導体装置。
- 前記内部信号に従い前記パッドを駆動し、そのドレインおよびドレインコンタクトを前記第1の出力トランジスタのものと共有する第2の出力トランジスタをさらに備え、
前記終端回路は、さらに、前記第1の抵抗素子の他方端と前記第1の電圧ノードとの間に接続され、前記終端動作活性化信号に従って選択的に導通状態とされ、そのドレインおよびドレインコンタクトを前記第1の終端トランジスタのものと共有する第2の終端トランジスタを備える、請求項2記載の半導体装置。 - 前記第1の出力トランジスタのドレインは、前記第2の出力トランジスタのものと共有される前記ドレインコンタクトを介して前記第1の配線に接続される、請求項3記載の半導体装置。
- 前記パッドに接続される入力回路、および
前記入力回路から入力されるデータを記憶するメモリ回路をさらに備え、
前記内部信号は、前記メモリ回路から読出されたデータを含む、請求項4記載の半導体装置。 - 第1の電源電圧を前記第1の電圧ノードに供給する第1の電源端子をさらに備える、請求項5記載の半導体装置。
- 前記内部信号に従い前記パッドを駆動し、そのドレインおよびドレインコンタクトを前記第1の出力トランジスタのものと共有する第2の出力トランジスタをさらに備え、
前記終端回路は、さらに、前記第1の抵抗素子の他方端と前記第1の電圧ノードとの間に接続され、前記終端動作活性化信号に従って選択的に導通状態とされ、そのドレインおよびドレインコンタクトを前記第1の終端トランジスタのものと共有する第2の終端トランジスタを備える、請求項1記載の半導体装置。 - 前記第1の出力トランジスタのドレインは、前記第2の出力トランジスタのものと共有される前記ドレインコンタクトを介して前記第1の配線に接続される、請求項7記載の半導体装置。
- 前記パッドに接続される入力回路、および
前記入力回路から入力されるデータを記憶するメモリ回路をさらに備え、
前記内部信号は、前記メモリ回路から読出されたデータを含む、請求項8記載の半導体装置。 - 第1の電源電圧を前記第1の電圧ノードに供給する第1の電源端子をさらに備える、請求項9記載の半導体装置。
- パッド、
第1の不純物領域と、前記第1の不純物領域と並列に配置された第2の不純物領域と、前記第1および第2の不純物領域の間の配置されかつ内部信号を受ける第1のゲート電極とを有し、前記第1の不純物領域が、前記第1の不純物領域上に配置される第1のコンタクトを介して前記パッドに結合される第1の出力トランジスタ、
一端が前記パッドに接続される終端抵抗素子、および第3の不純物領域と、前記第3の不純物領域と並列に配置された第4の不純物領域と、前記第3および第4の不純物領域の間に配置されかつ終端動作活性化信号を受ける第2のゲート電極とを有し、前記第3の不純物領域が前記第3の不純物領域上に配置される第2のコンタクトを介して前記終端抵抗素子の他方端に結合される第1の終端トランジスタを含む終端回路、および
前記終端抵抗素子の一端と前記パッドを接続する第1の配線を備え、前記第1の不純物領域は、前記第1のコンタクトを介して前記第1の配線に前記パッドと前記終端抵抗素子の一端の間で接続される、半導体装置。 - 前記終端回路は、前記パッドに対し前記第1の出力トランジスタよりも遠方に配置される、請求項11記載の半導体装置。
- 前記第1の不純物領域を挟んで前記第2の不純物領域と並列に配置された第5の不純物領域と、前記第1の不純物領域と、前記第1および第5の不純物領域の間に配置されかつ前記内部信号を受ける第3のゲート電極とを有する第2の出力トランジスタをさらに備え、
前記終端回路は、前記第3の不純物領域を挟んで前記第4の不純物領域と並列に配置された第6の不純物領域と、前記第3の不純物領域と、前記第3および第6の不純物領域の間に配置されかつ前記終端動作活性化信号を受ける第4のゲート電極とを有する第2の終端トランジスタをさらに備える、請求項12記載の半導体装置。 - 前記パッドに接続される入力回路、および
前記入力回路から入力されるデータを記憶するメモリ回路をさらに備え、
前記内部信号は、前記メモリ回路から読出されたデータを含む、請求項13記載の半導体装置。 - 前記終端動作活性化信号を発生する終端制御回路をさらに備える、請求項14記載の半導体装置。
- 半導体装置外部から与えられる制御信号に応答して、前記メモリ回路の動作制御を行う主制御回路をさらに備え、前記終端制御回路は前記主制御回路に応動する、請求項15記載の半導体装置。
- 前記第1の不純物領域を挟んで前記第2の不純物領域と並列に配置された第5の不純物領域と、前記第1の不純物領域と、前記第1および第5の不純物領域の間に配置されかつ前記内部信号を受ける第3のゲート電極とを有する第2の出力トランジスタをさらに備え、
前記終端回路は、前記第3の不純物領域を挟んで前記第4の不純物領域と並列に配置された第6の不純物領域と、前記第3の不純物領域と、前記第3および第6の不純物領域の間に配置されかつ前記終端動作活性化信号を受ける第4のゲート電極とを有する第2の終端トランジスタをさらに備える、請求項11記載の半導体装置。 - 前記パッドに接続される入力回路、および
前記入力回路から入力されるデータを記憶するメモリ回路をさらに備え、
前記内部信号は、前記メモリ回路から読出されたデータを含む、請求項17記載の半導体装置。 - 前記終端動作活性化信号を発生する終端制御回路をさらに備える、請求項18記載の半導体装置。
- 半導体装置外部から与えられる制御信号に応答して、前記メモリ回路の動作制御を行う主制御回路をさらに備え、前記終端制御回路は前記主制御回路に応動する、請求項19記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005355232A JP3808090B2 (ja) | 2005-12-08 | 2005-12-08 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005355232A JP3808090B2 (ja) | 2005-12-08 | 2005-12-08 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002307961A Division JP3808026B2 (ja) | 2002-10-23 | 2002-10-23 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006135344A JP2006135344A (ja) | 2006-05-25 |
JP3808090B2 true JP3808090B2 (ja) | 2006-08-09 |
Family
ID=36728542
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005355232A Expired - Lifetime JP3808090B2 (ja) | 2005-12-08 | 2005-12-08 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3808090B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012123990A1 (ja) * | 2011-03-16 | 2012-09-20 | 富士通株式会社 | 終端回路、半導体装置および試験システム |
JP2021086916A (ja) | 2019-11-27 | 2021-06-03 | ソニーセミコンダクタソリューションズ株式会社 | ドライバ回路 |
-
2005
- 2005-12-08 JP JP2005355232A patent/JP3808090B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2006135344A (ja) | 2006-05-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3808026B2 (ja) | 半導体装置 | |
US7855593B2 (en) | Semiconductor integrated circuit device | |
US7411267B2 (en) | Semiconductor integrated circuit device | |
US6469560B1 (en) | Electrostatic discharge protective circuit | |
US9479154B2 (en) | Semiconductor integrated circuit | |
JP3687422B2 (ja) | インターフェース回路 | |
US7199490B2 (en) | Semiconductor device for preventing noise generation | |
EP1717955B1 (en) | Buffer circuit | |
US20090212838A1 (en) | Delay Circuit Having Long Delay Time and Semiconductor Device Comprising the Same | |
US6066971A (en) | Integrated circuit having buffering circuitry with slew rate control | |
US6188243B1 (en) | Input/output circuit with high input/output voltage tolerance | |
JP3808090B2 (ja) | 半導体装置 | |
US7180331B2 (en) | Voltage tolerant structure for I/O cells | |
JP4873504B2 (ja) | 半導体集積回路装置 | |
JP2006216974A (ja) | 半導体装置 | |
JP2006041555A (ja) | 半導体装置 | |
JP4182065B2 (ja) | 半導体装置 | |
JP2006179896A (ja) | 半導体装置 | |
US20090284287A1 (en) | Output buffer circuit and integrated circuit | |
JP2541325B2 (ja) | 出力バツフア回路 | |
JP2004179470A (ja) | 半導体入出力回路 | |
JP2005101522A (ja) | 半導体集積回路装置 | |
JP2022116735A (ja) | 半導体装置 | |
JP4680423B2 (ja) | 出力回路 | |
JP2946869B2 (ja) | 出力回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060221 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060412 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060509 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060516 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 3808090 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100526 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100526 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20230526 Year of fee payment: 17 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20230526 Year of fee payment: 17 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20230526 Year of fee payment: 17 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
EXPY | Cancellation because of completion of term |