JP2007531284A - ソース／バルク・ポンピングを使用してゲート酸化膜を保護するための方法および装置 - Google Patents

Abstract

ＥＳＤ事象の間、ソース・ポンプまたはバルク・ポンプを使用してバルクおよび／またはソースの電位レベルを高くし、それにより回路をＥＳＤ事象から保護する方法および装置である。この装置は、ＥＳＤ事象に応答して、トランジスタの２つの端子と端子の間に形成される電圧を第２の端子の電位レベルを調整することによって制限する保護回路を備えている。

Description

本出願は、２００４年３月２３日の米国仮特許出願第６０／５５５，５６６号および２００４年９月１７日の同第６０／６１０，９０５号の利益を主張し、いずれも参照により本明細書に組み込まれている。

本発明は一般に静電放電保護を提供する回路に関し、より詳細にはソース／バルク・ポンピングを使用してゲート酸化膜を保護するための方法および装置に関する。

静電放電（ＥＳＤ）応力に対する超薄膜ゲート酸化膜の保護は、最新ＣＭＯＳ技術における十分に高いレベルの対ＥＳＤ堅固性を達成する極めて重要な要素である。ゲート酸化膜は、ゲート酸化膜に印加される電圧が過度に高くなると破局的損傷の問題を抱えることがある。つまり、過度の電圧が印加されるとゲート酸化膜が破壊する。通常、ＳｉＯ_２は、６〜９ＭＶ／ｃｍ（ＤＣ）の電界強度で破壊する。ＥＳＤ応力がかかっている間のパルス継続期間は、通常、１００ｎｓ程度であり、損傷に到るまでの間に極めて高い電圧をゲート酸化膜の両端間に印加することができる。たとえば破壊に到る最大電界は、場合によっては約２０ＭＶ／ｃｍであろう。従来のＥＳＤ保護回路、たとえばＥＳＤクランプは、標準の回路を十分良好に保護している。

ゲート酸化膜の厚さが約５ｎｍ以下の場合、ＥＳＤ事象によって量子力学トンネル効果がもたらされ、電子が酸化膜を通過してトンネル電流が流れる。このようなトンネル電流は、電力が過剰に浪費される原因になっている。ゲート酸化膜は容易に過熱し、不可逆的に損傷する。損傷は、ゲート酸化膜のゲート電極と基板（バルク）の間の領域および／またはソース領域またはドレイン領域のいずれかと対向するゲート間の領域で生じる。典型的な二重井戸ＣＭＯＳ技術（Ｐ型井戸が基板から絶縁分離されない）の場合、ゲート−バルク酸化膜は、ゲート−ソース／ドレインの破壊と比較すると著しく高い電圧レベルで破壊する。たとえば超薄膜ゲート酸化膜は、約５Ｖのゲート−ソース破壊電圧ＢＶｏｘ（Ｇ−Ｓ）を有していることが分かっている。一方、同じデバイスのゲート−バルク破壊電圧ＢＶｏｘ（Ｇ−Ｂ）はそれよりも高く、たとえば１０Ｖより高い。したがって設計者は、超薄膜ゲート酸化膜を保護するために、より重要なゲート−ソースＥＳＤ電圧の制限に優先的に的を絞っている。

図１は、ゲート酸化膜の厚さが２．２ｎｍのトランジスタの過渡破壊特性の一例をグラフ１００で示したものである。ゲート電流対印加ゲート−ソース電圧のプロット１０２で示すように、約６Ｖで過剰トンネル電流が流れ始め、約７Ｖで損傷する。いわゆる「ＥＳＤ設計窓」を形成するために、従来技術によるＥＳＤ保護クランプ（たとえばＧＧＮＭＯＳ）のＩ−Ｖ特性であるプロット１０４が重畳されている。ＥＳＤ保護デバイスのＩ−Ｖ特性（プロット１０４）と超薄膜ゲート酸化膜の破壊特性（プロット１０２）を比較すると、クランプの両端間の電圧がゲート酸化膜のトンネル電圧および破壊電圧を急激に超過していることが分かる。したがって、どちらかと言えば保護デバイスの能力（すなわちＥＳＤ電圧の移行をクランプする能力）が制限されている。したがって従来のＥＳＤ保護デバイスを超薄膜ゲート酸化膜デバイスと共に使用する場合、ＥＳＤ事象によるゲートの損傷からデバイスを保護する有効性に限界がある。

ダウンスケーリング（ｄｏｗｎｓｃａｌｉｎｇ）の技術により、ゲート酸化膜は、ますますその厚さを薄くすることが強いられており、一方、クランピング・デバイスのＩ−Ｖ特性は、保護回路をスケーリングするための特定の物理的限界のため、同じペースでスケールダウンしていない。酸化膜の厚さの絶えることのない減少により、破壊電圧がますます小さい値に減少しており、そのため、ＥＳＤ保護デバイスは、電圧をクランプすることによってゲート酸化膜を有効に保護することができなくなっている。図１に示すように、（第２の破壊トリガ電流Ｉｔ２によって決定されるクランプの実際の限界とは対照的に）電流Ｉｍａｘを処理している最大ＥＳＤ応力が小さい場合にその非有効性が明らかになる。したがって、従来のＥＳＤ保護デバイスを超薄膜ゲート酸化膜デバイスと共に使用する価値が制限されている。
米国仮特許出願第６０／５５５，５６６号 米国仮特許出願第６０／６１０，９０５号 米国特許第６，７６８，６１６号 米国特許第６，７９１，１２２号

したがって当分野には、ＥＳＤ事象の間、超薄膜ゲート酸化膜を損傷から保護するための方法および装置が必要である。

本発明は、バルクおよび／またはソースのいずれかをＥＳＤ事象に応答してポンピングすることによってゲート−ソース電圧および／またはゲート−バルク電圧を制限する方法および装置である。本発明による装置は、ＥＳＤ事象に応答して、トランジスタの２つの端子と端子の間に形成される電圧を第２の端子の電位レベルを調整することによって制限する保護回路を備えている。本発明の一実施形態では、ＥＳＤ事象の結果として生じる電気信号が、ＥＳＤ事象に遭遇するトランジスタのゲート端子から、該トランジスタのソースおよび／またはバルクに接続されたインピーダンス回路に結合される。インピーダンス回路の両端間に生成される電圧によってソースおよび／またはバルクの電位レベルが高くなり、それによりＥＳＤ事象によってもたらされるゲート−ソース電圧および／またはゲート−バルク電圧が制限される。

本発明の上記の特徴を詳細に理解することができるよう、以下、上で簡単に要約した本発明について、そのいくつかを添付の図面に示す実施形態を参照してより詳細に説明する。しかしながら、添付の図面は単に本発明の典型的な実施形態を示したものにすぎず、したがって本発明の範囲を限定するものとして捕らえてはならず、本発明は、他の同様に有効な実施形態を許容するものであることに留意されたい。

本発明には、ゲート・ノードの電圧を限定するために有効なＥＳＤクランプ（高速で、かつ、抵抗の小さいクランプ）の最適化に単に的を絞る代わりに、ＥＳＤ応力状態の間、危険にさらされているゲート−ソース酸化膜の両端間のＥＳＤ電圧を、危険にさらされているトランジスタのソース電位を高くすることによって抑制する新規な概念が利用されている。トランジスタのバルクが絶縁されている限り、そのトランジスタを形成しているバルク半導体材料に同じメカニズムを適用することができることに留意されたい（ＮＭＯＳ：三重井戸技術における絶縁Ｐ型井戸、ＰＭＯＳ：絶縁Ｎ型井戸）。ソース電位またはバルク電位を高くすることにより、酸化膜破壊限界に達するまでの間により高い過渡ゲート・バイアスを許容することができる。このソース・バイアス技法によってＥＳＤ設計窓が有効に拡張され、かつ、超薄膜ゲート酸化膜の課題であるＥＳＤ保護が緩和される。

図２は、本発明によるソース・ポンピングを実行する回路２００の第１の実施形態をブロック図で示したものである。ＥＳＤ事象から保護すべき回路２０１は、たとえば従来の入力信号インバータであるトランジスタ２０２および２０４を備えている。これらのトランジスタは、ＮＭＯＳ型トランジスタであってもＰＭＯＳ型トランジスタであっても良い。本発明は、当然、他の回路構成、デバイスあるいは個々のトランジスタと共に使用することができる。

従来の第１のＥＳＤクランプ回路２０６（本明細書においては一次保護回路とも呼ばれている）は、ＩＮ端子とＶｓｓの間に形成されており、従来の第２のＥＳＤクランプ回路２０８は、ＩＮ端子とＶｄｄの間に形成されている。このような回路は、たとえば、参照により本明細書に組み込まれている、本発明の譲受人に譲渡された米国特許第６，７６８，６１６号および第６，７９１，１２２号に記載されている回路を備えている。トランジスタ２０２および２０４の各々は、ゲート２１２／２１０、ソース２１６／２１４およびドレイン２２０／２１８を備えている。Ｖｄｄは、第１のソース・インピーダンス回路２２２を介してトランジスタ２０２のソース２１４に結合されている。トランジスタ２０２および２０４のゲート２１０／２１２は、まとめてＩＮ端子２３０（たとえば集積回路のパッド）に接続されている。また、ドレイン２１８／２２０もまとめて接続され、回路２００のＯＵＴＰＵＴ端子２３２を形成している。トランジスタ２０４のソース２１６は、第２のソース・インピーダンス回路２２４を介してＶｓｓに結合されている。アクティブ・ソース・ポンプ（ＡＳＰ）２２６は、ゲート２１０からトランジスタ２０４のソース２１４に結合されており、同様にアクティブ・ソース・ポンプ（ＡＳＰ）２２８は、ゲート２１２からトランジスタ２０２のソース２１６に結合されている。

図３は、本発明の第２の実施形態を形成している回路３００をブロック図で示したもので、それぞれ一次保護回路３０２および３０４によってソース・ポンピング電圧が供給されている。つまり、ＥＳＤクランプ回路３０２および３０４に、図２に示すソース・ポンプ２２６および２２８が埋め込まれている。

いずれの実施形態においても、ＥＳＤ応力事象の間、微小量のＥＳＤ電流（通常、１００ｍＡ未満）を内部ソース・ノード２１４／２１６にポンピングすることによってソース・インピーダンス回路２２２／２２４が電圧降下を提供し、それによりソース電位が高くなる。ＥＳＤ電流のごく一部がソース・インピーダンスＺ_Ｓ２２２／２２４を通って流れ、それによりソース・バイアス電圧Ｖ_Ｓが得られる。つまり、パッドと接地の間に生じる全ＥＳＤ電圧が２つの部分に分割される（Ｖ_ＥＳＤ＝Ｖ_ＡＳＰ＋Ｖ_Ｓ）。その結果、ゲート酸化膜（ＧＯＸ）の両端間の電圧が低ＥＳＤ電圧制限Ｖｍａｘ（過渡酸化膜破壊に近い）に到達するまでの間に、より高い総過渡ゲート電圧Ｖ_ＥＳＤ＝Ｖｍａｘ’を許容することができる。つまり、図１１に図式的に視覚化されているように、有効ＥＳＤ設計窓が広くなる。

通常の動作中、ＡＳＰ２２６／２２８が非活性化され、それによりＶ_Ｓ〜０Ｖになり、また、許容可能な小さい漏れ電流でＡＳＰ２２６／２２８の両端間が（ほぼ）全電圧降下する。正規の動作に対するソース・インピーダンスの有害な影響を防止するためには、可能な最小のインピーダンスを有するようにソース・インピーダンスを設計することが有利である。しかしながら、インピーダンスの値が大きい方が有利であるＥＳＤとのトレードオフが存在している。

ソース・インピーダンス回路２２２／２２４は、抵抗、キャパシタンス、インダクタンスまたはそれらの組合せのうちの少なくとも１つを備えることができる。本発明の一実施態様では、ソース・インピーダンス２２２／２２４はオーム抵抗Ｒ_Ｓ（すなわち実インピーダンス）である。図１４に関連して以下で説明する実施態様は、複素インピーダンスを備えている。ＥＳＤ事象の間、ソース抵抗を使用してソースをバイアスするためには、実受動抵抗素子（たとえばケイ化物阻止ソース接合拡散、個別拡散またはポリ抵抗）あるいは能動素子（たとえば正規の動作中は低抵抗性状態であり、また、ＥＳＤ事象の間は高抵抗性である直列ＭＯＳトランジスタ）のいずれかとしてソース抵抗Ｒｓ２２３および２２５をインバータＭＯＳトランジスタの中に形成しなければならない。たとえばこのようなトランジスタは、場合によってはカスコード入力段（たとえばＬＶＤＳ）の中に既に存在しており、あるいはトランジスタを追加することによって回路２０１の正規の動作に影響しない限り、ＥＳＤ保護用としてトランジスタを回路の中に導入することができる。

ＮＭＯＳ／ＰＭＯＳインバータ回路２０１のソース直列抵抗２２３／２２５の最大許容抵抗Ｒｓは、特定のＩＣアプリケーションおよび正規の動作仕様によって決まる。正規の動作中、ソース抵抗２２３／２２５によって実効ゲート−ソース・バイアスがＶ_ＧＳ ^ｅｆｆ＝Ｖｉｎ−Ｒｓ×Ｉ_ＤＳに減少し、したがって入力段の性能が低下する。たとえば、通常、大まかなＭＯＳ性能が０．５ｍＡ／ｕｍである幅１０ｕｍのＮＭＯＳ入力回路の場合、Ｒｓ＝２５Ωのソース抵抗によって概ねＲｓ×Ｉ_ＤＳ〜２５Ω×５ｍＡ＝１２５ｍＶのデバイアス効果を招き、したがって実効ゲート−ソース・バイアスがＶ_ＧＳ ^ｅｆｆ＝Ｖｉｎ−１２５ｍＶに減少する。したがって、通常、超薄膜ゲート酸化膜入力アプリケーションにおけるＶｉｎが１．５Ｖ未満の低入力電圧の場合、ソース抵抗２２３／２２５の追加は、約１０％のゲート・バイアスの減少を意味している。ゲート・バイアスの減少に伴う性能の低下は、たとえばトランジスタの幅を若干広くすることによって補償することができる。

本発明のこの第１の実施形態の場合、「ソース・ポンプ」は、ソース「抵抗」素子を使用した２つの異なる概念に従って実現することができる。第１の概念には、一次保護回路２０６／２０８（ＩＮとＶｓｓの間の過渡ＥＳＤ電圧をクランプするための回路）に並列に配置された専用ソース・ポンプ２２６／２２８が使用されている。この実施態様では、ポンプが十分に小さいＥＳＤ電圧で電流導通モード（最悪事例応力）をトリガし、それによりＲｓの両端間の電圧降下によってソース電位が高くなる（図２）。別法としては、一次保護クランプ３０２／３０４を使用して、ＥＳＤ事象によってトリガされると直ちに電気信号を引き出すことも可能であり（図３）、それによりソース抵抗２２３／２２５を駆動してソース・ポンプ効果を生成することができる。いずれの技法もＮＭＯＳトランジスタ回路およびＰＭＯＳトランジスタ回路で動作する。異なるピンに対して、ＮＭＯＳの場合であればＩＮ対ＶＳＳ上の正のＥＳＤによってしばしば表され、また、ＰＭＯＳの場合であればＶＤＤ対ＩＮ上の正のＥＳＤによってしばしば表される異なる臨界応力事例を区別しなければならないことに留意されたい。ソース・ポンプの設計に際しては、ソース・バイアス・メカニズムがこれらの応力事象で起動することを保証しなければならない。

図２に示す専用ポンプ技法の利点の１つは、超薄膜ゲート酸化膜のＥＳＤ設計窓を拡張するポンプ・メカニズムを保護クランプから独立して起動することができることである。この直接効果によって、クランピング過程の低速応答時間に関連する、しばしば超薄膜ゲート酸化膜を危険にさらす過渡電圧オーバシュートの原因になる保護デバイス２０６／２０８のトリガ問題に有効に対処することができる。

図４は、図２に示す本発明の第１の実施形態の第１の実施態様を形成している回路４００を略図で示したものである。回路４００は、専用ソース・ポンプ回路２２６／２２８を備えている。このような専用ソース・ポンプ回路２２６／２２８の実施態様の１つは、受動ソース抵抗２２３／２２５と直列のダイオード・チェーン４０２／４０４である。たとえばＰＭＯＳ検出器回路を使用した他のポンプ構成も可能である。

ポンプ回路２２６／２２８に必要な直列ダイオード４０２／４０４の数は、入力信号の揺れおよび入力リークなどの回路４００の正規の動作仕様によって決まる。たとえば正規動作中の最大入力電圧がＶｉｎ＝１Ｖに対応している場合、正規動作リークを十分に制限し、ダイオード毎の０．３３Ｖの電圧降下を許容するためには３個のダイオードが必要である。ダイオード毎の最大許容電圧降下は、経験的に大よそ０．４ボルトとして定義されている。この値からｎ＝Ｖｉｎ／０．４Ｖ個の最小ダイオード数が得られる。

ＥＳＤ応力状態の間、ダイオード・チェーンによって最大約Ｉｐ〜１００ｍＡの十分な電流が提供され、それにより約１０オーム乃至５０オームの値を有するソース抵抗Ｒｓ２２３／２２５の両端間に実質的な電圧降下が生成される。過渡ゲート−ソース酸化膜破壊が約ＢＶｏｘ（ＧＳ）〜５Ｖの超薄膜ゲート酸化膜の場合、ＥＳＤ設計窓が約Ｉｐ×Ｒｓ〜１Ｖないし５Ｖ（最大１００％）広くなる。ダイオードの幅は、ダイオードがポンピング効果を提供するだけの十分な電流をソースに注入することができ、かつ、ダイオード・チェーン・ポンプの両端間のＥＳＤ電圧降下が制限されるように確立しなければならない。この電圧降下は、敏感なゲート−ソース酸化膜に直接印加されるため、過渡酸化膜破壊値を超えてはならない。ダイオードは、ソース・ポンピング効果を得るために必要なポンプ電流が比較的微小であるため、極めて微小な幅で、合理的な低直列抵抗で設計することができることに留意されたい。

図５は、図２に示す本発明の第１の実施形態の第２の実施態様を略図で示したものである。詳細には、図５には、ダイオード・チェーン・ポンプ５０４と共に、ソース・インピーダンス２２４として下側のＮＭＯＳトランジスタ５０２を備えたカスコード回路設計のＮＭＯＳ部分５００が示されている。ポンプ５０４とトランジスタ５０２を組み合わせることにより、危険にさらされるゲート酸化膜が入力パッド２３０に露出される上側のＮＭＯＳトランジスタ２０４のソース電位が高くなる。このようなカスコード構成は、様々な入力パッド（たとえばＬＶＤＳ）の中に存在しており、あるいは回路を追加することによって回路２０１の正規の動作を妨害しない限り、ＥＳＤ保護用としてこのようなカスコード構成を回路の中に導入することができる。

上で説明したいずれの実施形態においても、Ｚ_Ｓ＝Ｒ_Ｓである場合、ＡＳＰオン・レジスタンスＲ_ＡＳＰおよびソース抵抗Ｒ_Ｓは分圧器として作用する。したがってＥＳＤ設計マージンＶｍａｘ’が増加した解析表現式
Ｖｍａｘ’＝（１＋Ｒ_Ｓ／Ｒ_ＡＳＰ）・Ｖｍａｘ
が得られる。

Ｒ_Ｓ＝Ｒ_ＡＳＰを使用してＡＳＰを設計すると仮定すると、１００％広くなったＥＳＤ設計窓、つまりＶｍａｘ’＝２・Ｖｍａｘを達成することができる。

図１２および１３は、それぞれＲ_Ｓ＝１０Ωのソース抵抗（図１２）およびＲ_Ｓ＝２５Ωのソース抵抗（図１３）をレギュラーＰｗｅｌｌ／絶縁Ｐｗｅｌｌ（ＤＮＷ）に備えた図４に示す回路構造の伝送線路パルス（ＴＬＰ）解析の結果（ＩＮ対ＧＮＤの場合、正のパルス極性）を示したものである。図から明らかなように、電圧が約３Ｖ未満の場合、Ｒ_Ｓと直列のダイオード・チェーンを通って流れる電流の量は重大な量ではない。ＥＳＤ電圧が高くなるとダイオードが導通を開始し、その結果、ソース／ドレイン・ノードがポンピングし、延いてはＶ_ＧＳ／Ｖ_ＧＤが減少する。流れる電流が多くなると、一次Ｉ−Ｖ曲線レジームが高電流状態下におけるポリ抵抗の特性であるＩ−Ｖロールオフ中に曲がる。Ｒ_Ｓ＝１０Ω（図１２）の場合、急激なリーク降下および電圧上昇で示すポリ抵抗の破損ポイントまでの定漏れ電流の展開で示すように、上側のＥＳＤ設計マージン限界を約Ｖｍａｘ’＝６Ｖまで高くすることができる。ポリ抵抗が破損する以前の初期漏れ電流の増加は、ゲート酸化膜が最初に損傷することを示している。これらの結果は、元の最も重要なＥＳＤ設計マージンＶｍａｘ＝４Ｖの少なくとも５０％の増加に対応している（酸化膜の破壊に近い）。測定の結果は、それぞれ低速ＴＬＰ立上り時間（ＴＲ＝１０ｎｓ）および高速ＴＬＰ立上り時間（ＴＲ＝２００ｐｓ）に対して確認され、したがってＣＤＭなどの極めて高速のＥＳＤ移行に対してもＡＳＰが十分に高速で反応することを保証している。図１３は、Ｒｓ＝２５Ωの場合、Ｖｍａｘ’＝８Ｖであることを示しており、これは、臨界ＥＳＤ設計限界Ｖｍａｘの１００％の増加と等価である。レギュラーＰ型井戸ＮＭＯＳの他に、Ｒｓに接続された絶縁Ｐ型井戸を備えた変形構造が同じく調査された。同じＥＳＤ設計の向上を達成することができる。上で説明したいずれの場合においても、損傷レベルに関しては、引き出されたＶｍａｘ’に対して極めて保守的な安全マージンの定義が考慮されたことに留意されたい。

図６は、図３に示す本発明の第２の実施形態の第１の実施態様を略図で示したものである。この実施形態では、入力パッド２３０とＶｓｓ（たとえば接地）の間に一次保護デバイス３０４が結合されており、ソース抵抗２２５にポンプ電流を提供している。図６に示す実施態様では、保護回路は、トリガ・ダイオード６０２およびＳＣＲ６０４を備えたダイオード・トリガＳＣＲ（ＤＴＳＣＲ）である。ＳＣＲ６０４は、ゲート電圧をゲート酸化膜の破壊電圧未満のレベルにクランプするための従来の方法で配置された一対のトランジスタ６０６、６０８および抵抗６１０を備えている。このようなＤＴＳＣＲは、２００４年７月２７日に発行された、本発明の譲受人に譲渡された米国特許第６，７６８，６１６号に開示されている。ＥＳＤ事象の間にＤＴＳＣＲ３０４がラッチされると直ちにＳＣＲ６０４のＰ型井戸およびＮ型井戸の内部に電位が生成される。Ｇ２トリガ素子（Ｇ２ Ｎ型井戸に接続されたダイオード・トリガ・チェーン）の場合、ＳＣＲゲートＧ１を使用してこの電位をタップすることができる。危険にさらされているＮＭＯＳトランジスタ２０４の内部ソース２１４にこの電位が印加されると、実効ゲート／ソース電位が著しく減少する。

図７は、図３に示す本発明の第２の実施形態の第２の実施態様を略図で示したものである。この実施形態では、入力パッド２３０に結合されたダイオード・チェーン７０２によってＧ１を介してＤＴＳＣＲ６０４がトリガされる。この実施例の場合、「絶縁」Ｎ型井戸（すなわちＳＣＲ Ｇ２）からソース・ポンプ信号が入力される。Ｎ型井戸に生成される電位は、ＥＳＤ事象中におけるＳＣＲの両端間の全電圧降下の概ね半分に対応している。危険にさらされるＮＭＯＳトランジスタ２０４の内部ソース２１４にこの電圧が印加されると、実効ゲート／ソース電位が著しく減少する。

他のソース・ポンプ構成も可能である。たとえば、一次保護としてＮＭＯＳ型ＥＳＤ回路をソース抵抗と共にＥＳＤ電流経路に適用することができる。ＥＳＤ事象の間、ＮＭＯＳ保護のこのソース抵抗によって、ＭＯＳ入力段の内部ソース２１４に印加し、実効ゲート−ソース電圧を抑制することができる電圧降下（Ｒｓ×Ｉｅｓｄ）が提供される。

図８は、本発明の第３の実施形態をブロック図で示したものである。この実施形態の一般概念は、ＥＳＤの間、外部ポンプ電流を一切使用することなく、ゲートソース酸化膜を通って流れるトンネル電流によって内部ソース・ノードの電位を高くすることである。しかしながら、機能設計のために予め必要なことは、直列ソース抵抗８０６／８０８を比較的抵抗が小さい正規の動作状態（Ｒｓ〜１０Ω）から抵抗の大きいＥＳＤ値（Ｒｓ＞〜ｋΩ）へ切り換えることができることである。適切なＲｓ素子８０６／８０８ならびに制御回路８０２／８０４が必要である。制御回路８０２／８０４によってＥＳＤ事象が検出され、アクティブＲｓデバイス８０６／８０８が高抵抗ＥＳＤモードに変化し、それにより内部ソース電圧が高くなり、より高いＥＳＤゲート電圧Ｖｇが許容される。

図９は、図８に示す本発明の第３の実施形態の第１の実施態様を示したものである。通常はオンのＰＭＯＳトランジスタ９０２がＮＭＯＳ入力トランジスタ２０４と直列に接続されている。制御回路８０２は、ＥＳＤ事象検出器として機能する、直列に接続されたダイオード・チェーン９０４および抵抗９０６を備えている。制御回路８０２は、入力パッド２３０とＶｓｓの間に結合されている。ダイオード・チェーン９０４と抵抗９０６の間の接合部は、ＥＳＤ応力状態の間、制御回路８０２がＰＭＯＳトランジスタ９０２を非活性化するよう、トランジスタ９０２のゲートに結合されている。内部ソース・バイアス（ＥＳＤ設計窓の拡張に対応している）は、基本的にＰＭＯＳトランジスタのゲート電圧を追従しており、Ｖｓ〜Ｖｇ＋Ｖｔｈ（ＰＭＯＳ）である。しかしながら、正規の動作中におけるＰＭＯＳトランジスタの両端間のＶｔｈ電圧降下のため、この技法を適用することができるのは専用のアナログ回路のみである。

図１０に示す回路１０００は、図８に示す本発明の第３の実施形態の第２の実施態様を示したものである。この回路１０００には、ＰＭＯＳトランジスタ９０２の代わりに（既に存在している場合が多い）ＮＭＯＳ直列トランジスタ１００２が使用されている。この回路１０００には上記の欠点がなく、したがってより広範囲にわたって適用することができる。正規の動作状態の下ではダイオード・ストリング９０４に電流は流れない。したがってトランジスタ１００４のゲートはローであり、トランジスタは導通していない。抵抗１００６は、Ｖ_ＤＤをトランジスタ１００４に結合している。トランジスタ１００４が導通していないため、トランジスタ１００２のゲートはハイであり、したがってトランジスタ１００２を低抵抗状態にしている。つまりトランジスタ１００２は、低抵抗経路を介してソース２１４をＶ_ＳＳに結合している。

ＥＳＤ事象が生じると、入力ノード２３０の電圧によってダイオード・ストリング９０４が導通を開始し、抵抗９０６を通って電流が流れる。抵抗９０６の両端間の電圧によってトランジスタ１００４のゲートがハイ状態に引っ張られ、トランジスタ１００４が起動する。トランジスタ１００４が導通すると、トランジスタ１００２のゲートがロー状態に引っ張られる。トランジスタ１００２が高抵抗状態に切り換わり、ソース２１４の電位が高くなる。

絶縁Ｐ型井戸技術（たとえば深いＮ型井戸または絶縁体上シリコン（ＳＯＩ）を備えた三重井戸）の場合、上で説明した技法と同じ技法を使用して、ＥＳＤ応力がかかっている間、バルクをより高い電位にポンプすることができる。したがって、実効ゲート−バルク破壊電圧とゲート−ソース破壊電圧を同時に高くすることができる。酸化膜破壊の挙動がＢＶｏｘ（ＧＢ）＞ＢＶｏｘ（ＧＳ）の傾向に従わない場合、これはとりわけ有利である。バルク・ポンピングを実行するために、トランジスタのバルクと接地の間にインピーダンス回路が接続されており、また、パッドとインピーダンスの間にポンピング回路が接続されている。ＥＳＤ事象によるパッドからの電気信号をインピーダンスに分路することにより、インピーダンス回路の両端間に電位が生成され、それにより、バルク・インピーダンス回路が使用されていない場合にＥＳＤ事象によって生成されることになるゲート−バルク電圧が減少する。インピーダンス回路は、抵抗、コンデンサまたはインダクタのうちの１つまたは複数の組合せであっても良い。バルク・ポンプは、ソース・ポンプを必要とすることなく使用することができるが、それらを組み合わせて使用することが最良である。

上記のいずれの実施形態においても、ソース・インピーダンス回路２２２／２２４は、複素インピーダンスであっても良い。図１４は、ソース・コンデンサＣ_Ｓ１４０２がソース抵抗Ｒ_Ｓ２２３に並列に接続された回路１４００をブロック図で示したものである。コンデンサＣ_Ｓの目的は、抵抗によって必然的に導入されるＲＦ雑音を接地に分路することである。このような雑音源によって、場合によっては回路の雑音指数が大きくなり、低雑音ＲＦアプリケーションの性能（たとえばＬＮＡ）が低下することがある。

人体モデル（ＨＢＭ）における典型的なＥＳＤ周波数および高速荷電デバイス・モデル（ＣＤＭ）応力事例に対して結果として得られるインピーダンスが１／（ω_ＥＳＤ・Ｃ_Ｓ）であるＣ_Ｓ＝２．５ｐＦの計算例では、
ＨＢＭ（継続期間Ｔ〜１００ｎｓ）： Ｚ_Ｓ〜８ＫΩ
ＣＤＭ（継続期間Ｔ〜１ｎｓ）： Ｚ_Ｓ〜８０Ω
である。

この並列のコンデンサによって、さらに高速のＣＤＭ応力周波数の間、関数ＡＳＰ電圧蓄積を保証することができるよう、十分に大きいインピーダンスが維持される。

複素インピーダンスＺ_Ｓを使用した他の実施形態には、場合によっては、オンチップ整合のために既にＲＦ回路に存在していることもあるインダクタが利用されている。

図１５に示す回路１５００は、本発明の他の実施形態を示したもので、図２に示すＡＳＰ回路技法と、パッド２３０（一次保護２０６／２０８）と二次保護デバイス（ＡＳＰ２２６／２２８）の間に絶縁抵抗１５０２を使用したｐｉ型クランプ概念が結合している。この場合、ＡＳＰ技法は、二次クランプとしても機能している。Ｒｉｓｏ１５０２の両端間の追加電圧降下によってＥＳＤ設計窓がさらに緩和される。

以上の説明は、本発明の実施形態を対象にしたものであるが、本発明の基本範囲を逸脱することなく本発明の他の実施形態を工夫することが可能であり、本発明の範囲は、添付の特許請求の範囲によって決定される。

従来のＥＳＤクランプ回路のＩ−Ｖ特性のプロットと超薄膜酸化膜ゲートのＩ−Ｖ特性のプロットを比較したグラフである。 本発明によるＥＳＤ保護回路の第１の実施形態の簡易ブロック図である。 本発明によるＥＳＤ保護回路の第２の実施形態の簡易ブロック図である。 図２に示す第１の実施形態の第１の実施態様の詳細略図である。 図２に示す第１の実施形態の第２の実施態様の詳細略図である。 図３に示す第２の実施形態の第１の実施態様の詳細略図である。 図３に示す第２の実施形態の第２の実施態様の詳細略図である。 本発明の第３の実施形態のブロック図である。 図８に示す第３の実施形態の第１の実施態様の略図である。 図８に示す第３の実施形態の第２の実施態様の略図である。 本発明によって提供されるＥＳＤ窓の拡張を図式的に視覚化した図である。 １０Ωのソース抵抗を使用した回路によって得られる結果のＴＬＰ解析を示す図である。 ２５Ωのソース抵抗を使用した回路によって得られる結果のＴＬＰ解析を示す図である。 複素ソース・インピーダンスを使用している本発明の他の実施形態を示す図である。 入力経路に絶縁抵抗を使用している本発明の他の実施形態を示す図である。

Claims (26)

1. 少なくとも第１の端子、第２の端子および第３の端子を有するトランジスタを保護する静電放電（ＥＳＤ）保護回路であって、
   前記第１の端子に生じるＥＳＤ事象に応動して前記第２の端子の電位レベルを調整することによって、前記第１の端子と前記第２の端子との間の電圧を制限する、前記第１の端子から前記第２の端子に結合された保護回路を備えたＥＳＤ保護回路。
2. 前記保護回路が、
   ポンプ回路と、
   前記第２の端子から第１の電位に結合されたインピーダンス回路とを備え、前記ポンプ回路は、前記第１の端子に生じるＥＳＤ事象に応動して前記インピーダンス回路に電気信号を印加することを特徴とする請求項１に記載のＥＳＤ保護回路。
3. 前記トランジスタの前記第１の端子から第１の電位に結合された一次保護回路をさらに備えることを特徴とする請求項１に記載のＥＳＤ保護回路。
4. 前記インピーダンス回路は、抵抗、キャパシタンスおよびインダクタンスのうちの少なくとも１つを備えることを特徴とする請求項２に記載のＥＳＤ保護回路。
5. 前記インピーダンス回路は、コンデンサおよびインダクタのうちの少なくとも一方に並列に接続された抵抗を備えることを特徴とする請求項２に記載のＥＳＤ保護回路。
6. 前記インピーダンス回路は少なくとも１つの能動デバイスを備えることを特徴とする請求項２に記載のＥＳＤ保護回路。
7. 前記ポンプ回路は、直列に接続された複数のダイオードを備えることを特徴とする請求項２に記載のＥＳＤ保護回路。
8. 前記ポンプ回路はダイオード・トリガＳＣＲであることを特徴とする請求項２に記載のＥＳＤ保護回路。
9. 前記インピーダンス回路は、制御可能なインピーダンス値を有する可変インピーダンス素子を備えることを特徴とする請求項２に記載のＥＳＤ保護回路。
10. 入力端子と前記トランジスタの前記第１の端子との間に結合された絶縁抵抗をさらに備えることを特徴とする請求項２に記載のＥＳＤ保護回路。
11. 前記第１の端子がゲートであり、前記第２の端子がソースであり、前記第３の端子がドレインであることを特徴とする請求項１に記載のＥＳＤ保護回路。
12. 前記第２の端子が前記トランジスタのバルクであることを特徴とする請求項１に記載のＥＳＤ保護回路。
13. 少なくとも第１の端子、第２の端子および第３の端子を有する第１のトランジスタと、少なくとも第１の端子、第２の端子および第３の端子を有する第２のトランジスタとを備え、前記第１のトランジスタの前記第３の端子が前記第２のトランジスタの前記第３の端子に接続され、前記第１のトランジスタの前記第１の端子が前記第２のトランジスタの前記第１の端子に接続されたトランジスタ回路を保護する静電放電（ＥＳＤ）保護回路であって、
    前記第１のトランジスタの前記第１の端子に生じるＥＳＤ事象に応動して前記第１のトランジスタの前記第２の端子の電位レベルを調整することによって、前記第１のトランジスタの前記第１の端子と前記第２の端子との間の電圧を制限する、前記第１のトランジスタの前記第１の端子から前記第１のトランジスタの前記第２の端子に結合された第１の保護回路と、
    前記第２のトランジスタの前記第１の端子に生じるＥＳＤ事象に応答して前記第２のトランジスタの前記第２の端子の電位レベルを調整することによって、前記第２のトランジスタの前記第１の端子と前記第２の端子との間の電圧を制限する、前記第２のトランジスタの前記第１の端子から前記第２のトランジスタの前記第２の端子に結合された第２の保護回路とを備えることを特徴とするＥＳＤ保護回路。
14. 前記第１および第２のトランジスタがＮＭＯＳまたはＰＭＯＳの少なくとも一方であることを特徴とする請求項１３に記載のＥＳＤ回路。
15. 前記第１の保護回路が、
    第１のポンプ回路と、
    前記第１のトランジスタの前記第２の端子から第１の電位に結合された第１のインピーダンス回路とを備え、前記第１のポンプ回路が前記ＥＳＤ事象に応答して前記第１のインピーダンス回路に電気信号を印加し、また、
    前記第２の保護回路が、
    第２のポンプ回路と、
    前記第２のトランジスタの前記第２の端子から第２の電位に結合された第２のインピーダンス回路とを備え、前記第２のポンプ回路が前記ＥＳＤ事象に応答して前記第２のインピーダンス回路に電気信号を印加することを特徴とする請求項１３に記載のＥＳＤ保護回路。
16. 前記第１のトランジスタの前記第１の端子から第１の電位に結合された第１の一次保護回路と、
    前記第２のトランジスタの前記第１の端子から第２の電位に結合された第２の一次保護回路とをさらに備えることを特徴とする請求項１３に記載のＥＳＤ保護回路。
17. 前記第１および第２のインピーダンス回路の各々は、抵抗、キャパシタンスおよびインダクタンスのうちの少なくとも１つを備えることを特徴とする請求項１５に記載のＥＳＤ保護回路。
18. 前記第１および第２のインピーダンス回路の各々は、コンデンサおよびインダクタのうちの少なくとも一方に並列に接続された抵抗を備えることを特徴とする請求項１５に記載のＥＳＤ保護回路。
19. 前記第１および第２のインピーダンス回路のうちの少なくとも一方は能動デバイスを備えることを特徴とする請求項１５に記載のＥＳＤ保護回路。
20. 前記第１および第２のポンプ回路の各々は、直列に接続された複数のダイオードを備えることを特徴とする請求項１５に記載のＥＳＤ保護回路。
21. 前記第１および第２のポンプ回路はダイオード・トリガＳＣＲを備えることを特徴とする請求項１５に記載のＥＳＤ保護回路。
22. 前記第１および第２のインピーダンス回路の各々は、制御可能なインピーダンス値を有する可変インピーダンス素子を備えることを特徴とする請求項１５に記載のＥＳＤ保護回路。
23. 入力端子と前記第１および第２のトランジスタの前記第１の端子との間に結合された絶縁抵抗をさらに備えることを特徴とする請求項１５に記載のＥＳＤ保護回路。
24. 前記第１および第２の両方のトランジスタの前記第１の端子がゲートであり、前記第１および第２の両方のトランジスタの前記第２の端子がソースであり、前記第１および第２の両方のトランジスタの前記第３の端子がドレインであることを特徴とする請求項１３に記載のＥＳＤ保護回路。
25. ＥＳＤ事象から回路を保護する方法であって、
    トランジスタの第１の端子に生じる前記ＥＳＤ事象に応動してポンプを起動する工程と、
    トランジスタの第２の端子の電位レベルを高くするために前記ポンプからインピーダンスに電気信号を印加する工程とを含む方法。
26. 前記第１の端子は前記トランジスタのゲートであり、前記第２の端子は前記トランジスタのソースまたはバルクの少なくとも一方であることを特徴とする請求項２５に記載の方法。
    

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