KR102280573B1 - 적응적 데드 타임 제어 기능을 갖는 구동 회로, 전압 컨버터 및 데드 타임 제어 방법 - Google Patents
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Abstract
전압 컨버터는 스위칭 드라이버, 제어부, 저역 통과 필터 및 펄스폭 변조 신호 발생부를 포함한다. 상기 스위칭 드라이버는 풀업 게이트 신호에 응답하여 입력 전압을 스위칭 노드에 연결하는 풀업 트랜지스터 및 풀다운 게이트 신호에 응답하여 접지 전압을 상기 스위칭 노드에 연결하는 풀다운 트랜지스터를 포함한다. 상기 제어부는 펄스폭 변조 신호에 응답하여 상기 풀업 게이트 신호 및 상기 풀다운 게이트 신호를 발생하고, 상기 풀업 트랜지스터의 풀업 턴온 시간 및 상기 풀다운 트랜지스터의 풀다운 턴온 시간을 실시간으로 측정하여 상기 풀업 트랜지스터 및 상기 풀다운 트랜지스터가 동시에 턴오프되는 데드 타임(dead time)을 조절한다. 상기 저역 통과 필터는 상기 스위칭 노드 상의 스위칭 전압 신호를 필터링하여 출력 전압을 발생한다. 상기 펄스폭 변조 신호 발생부는 기준 신호 및 상기 출력 전압에 기초하여 상기 펄스폭 변조 신호를 발생한다.
Description
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 적응적으로 데드 타임을 제어할 수 있는 구동 회로, 전압 컨버터 및 데드 타임 제어 방법에 관한 것이다.
반도체 집적 회로 및 전자 기기는 외부에서 입력되는 전압을 변환하여 전원 전압을 공급하는 전원 공급 장치를 포함한다. 일반적으로 반도체 집적 회로 및 전자 기기는 전원 공급 장치로서 사용되는 전압 컨버터를 포함하며, 특히 안정적인 직류 전원 전압을 효율적으로 공급하기 위하여 상대적으로 크기가 작고 높은 효율을 가지는 DC-DC 컨버터를 필요로 한다. 최근에는 펄스 폭 변조(pulse width modulation) 방식을 이용하여 직류 입력 전압으로부터 직류 출력 전압을 발생하는 DC-DC 컨버터가 널리 사용되고 있다. 이러한 DC-DC 컨버터는 스위칭 방식의 구동 회로를 포함하며, 스위칭 방식의 구동 회로는 전력 소모를 감소하기 위하여 데드 타임을 적절하게 제어하는 것이 요구된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 적응적으로 데드 타임을 제어할 수 있는 구동 회로 및 전압 컨버터를 제공하는 것이다.
또한 본 발명의 일 목적은 적응적으로 데드 타임을 제어할 수 있는 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 전압 컨버터는 스위칭 드라이버, 제어부, 저역 통과 필터 및 펄스폭 변조 신호 발생부를 포함한다.
상기 스위칭 드라이버는 풀업 게이트 신호에 응답하여 입력 전압을 스위칭 노드에 연결하는 풀업 트랜지스터 및 풀다운 게이트 신호에 응답하여 접지 전압을 상기 스위칭 노드에 연결하는 풀다운 트랜지스터를 포함한다. 상기 제어부는 펄스폭 변조 신호에 응답하여 상기 풀업 게이트 신호 및 상기 풀다운 게이트 신호를 발생하고, 상기 풀업 트랜지스터의 풀업 턴온 시간 및 상기 풀다운 트랜지스터의 풀다운 턴온 시간을 실시간으로 측정하여 상기 풀업 트랜지스터 및 상기 풀다운 트랜지스터가 동시에 턴오프되는 데드 타임(dead time)을 조절한다. 상기 저역 통과 필터는 상기 스위칭 노드 상의 스위칭 전압 신호를 필터링하여 출력 전압을 발생한다. 상기 펄스폭 변조 신호 발생부는 기준 신호 및 상기 출력 전압에 기초하여 상기 펄스폭 변조 신호를 발생한다.
상기 제어부는, 상기 풀업 게이트 신호의 하강 천이 시점을 상기 풀다운 게이트 신호의 하강 천이 시점부터 상기 풀다운 턴온 시간만큼 지연시키고, 상기 풀다운 게이트 신호의 상승 천이 시점을 상기 풀업 게이트 신호의 상승 천이 시점부터 상기 풀업 턴온 시간만큼 지연시킬 수 있다.
상기 제어부는, 상기 스위칭 전압 신호, 상기 풀업 게이트 신호 및 상기 풀다운 게이트 신호의 위상들을 비교하여 상기 풀업 턴온 시간 및 상기 풀다운 턴온 시간을 측정할 수 있다.
상기 제어부는, 상기 풀업 게이트 신호의 하강 천이 시점과 상기 스위칭 전압 신호의 상승 천이 시점의 차이를 상기 풀업 턴온 시간으로 측정하고, 상기 풀다운 게이트 신호의 상승 천이 시점과 상기 스위칭 전압 신호의 하강 천이 시점의 차이를 상기 풀다운 턴온 시간으로 측정할 수 있다.
상기 제어부는, 상기 스위칭 전압 신호, 상기 풀업 게이트 신호 및 상기 풀다운 게이트 신호에 기초하여 상기 풀업 턴온 시간을 나타내는 풀업 디지털 신호 및 상기 풀다운 턴온 시간을 나타내는 풀다운 디지털 신호를 발생하는 검출부; 및 상기 펄스폭 변조 신호, 상기 풀업 디지털 신호 및 상기 풀다운 디지털 신호에 기초하여 상기 풀업 턴온 시간 및 상기 풀다운 턴온 시간에 상응하는 데드 타임을 갖는 상기 풀업 게이트 신호 및 상기 풀다운 게이트 신호를 발생하는 게이트 신호 발생부를 포함할 수 있다.
상기 검출부는, 상기 풀업 게이트 신호의 위상 및 상기 스위칭 전압 신호의 위상을 비교하여 상기 풀업 디지털 신호를 발생하는 풀업 위상 카운터; 및 상기 풀다운 게이트 신호의 위상 및 상기 스위칭 전압 신호의 위상을 비교하여 상기 풀다운 디지털 신호를 발생하는 풀다운 위상 카운터를 포함할 수 있다.
상기 풀업 위상 카운터는, 디폴트 디지털 신호에 응답하여 상기 스위칭 전압 신호를 지연하여 지연 스위칭 전압 신호를 출력하는 오프셋 지연부; 상기 풀업 디지털 신호에 응답하여 상기 풀업 게이트 신호를 지연하여 지연 풀업 게이트 신호를 출력하는 풀업 지연부; 상기 지연 스위칭 전압 신호 및 상기 지연 풀업 게이트 신호에 기초하여 업-다운 플래그 신호를 발생하는 카운팅 제어부; 및 상기 업-다운 플래그 신호 및 상기 풀업 게이트 신호에 기초하여 상기 풀업 디지털 신호를 발생하는 업-다운 카운터를 포함할 수 있다.
상기 카운팅 제어부는, 상기 지연 스위칭 전압 신호의 상승 천이 시점에서 상기 지연 풀업 게이트 신호를 래치하여 상기 업-다운 플래그 신호를 발생하는 플립플롭을 포함할 수 있다.
상기 업-다운 카운터는, 상기 업-다운 플래그 신호에 응답하여 상기 풀업 게이트 신호의 상승 에지들에 대한 업 카운팅 또는 다운 카운팅을 선택적으로 수행하여 상기 풀업 디지털 신호를 발생할 수 있다.
상기 풀다운 위상 카운터는, 디폴트 디지털 신호에 응답하여 상기 스위칭 전압 신호를 지연하여 지연 스위칭 전압 신호를 출력하는 오프셋 지연부; 상기 풀다운 디지털 신호에 응답하여 상기 풀다운 게이트 신호를 지연하여 지연 풀다운 게이트 신호를 출력하는 풀다운 지연부; 상기 지연 스위칭 전압 신호 및 상기 지연 풀다운 게이트 신호에 기초하여 업-다운 플래그 신호를 발생하는 카운팅 제어부; 및 상기 업-다운 플래그 신호 및 상기 풀다운 게이트 신호에 기초하여 상기 풀다운 디지털 신호를 발생하는 업-다운 카운터를 포함할 수 있다.
상기 카운팅 제어부는, 상기 지연 스위칭 전압 신호의 하강 천이 시점에서 상기 지연 풀다운 게이트 신호의 반전 신호를 래치하여 상기 업-다운 플래그 신호를 발생하는 플립플롭을 포함할 수 있다.
상기 업-다운 카운터는, 상기 업-다운 플래그 신호에 응답하여 상기 풀다운 게이트 신호의 하강 에지들에 대한 업 카운팅 또는 다운 카운팅을 선택적으로 수행하여 상기 풀다운 디지털 신호를 발생할 수 있다.
상기 게이트 신호 발생부는, 디폴트 디지털 신호에 응답하여 상기 펄스폭 변조 신호를 지연하여 지연 오프셋 신호를 출력하는 오프셋 지연부;
상기 풀다운 디지털 신호에 응답하여 상기 펄스폭 변조 신호를 지연하여 지연 풀업 신호를 출력하는 풀업 지연부; 상기 풀업 디지털 신호에 응답하여 상기 펄스폭 변조 신호를 지연하여 지연 풀다운 신호를 출력하는 풀다운 지연부; 상기 지연 오프셋 신호 및 상기 지연 풀업 신호를 논리합(OR) 연산하여 상기 풀업 게이트 신호를 발생하는 논리합 게이트; 및 상기 지연 오프셋 신호 및 상기 지연 풀다운 신호를 논리곱(AND) 연산하여 상기 풀다운 게이트 신호를 발생하는 논리곱 게이트를 포함할 수 있다.
상기 오프셋 지연부, 상기 풀업 지연부 및 상기 풀다운 지연부는 동일한 구성을 갖고, 상기 디폴트 디지털 신호는 상기 오프셋 지연부가 최소 지연량을 갖는 값으로 설정될 수 있다.
상기 오프셋 지연부, 상기 풀업 지연부 및 상기 풀다운 지연부의 각각은 직렬로 연결된 복수의 지연 유닛들을 포함하고, 상기 지연 유닛들의 각각은 디지털 신호의 비트들의 각각에 응답하여 변화되는 지연량을 가질 수 있다.
상기 게이트 신호 발생부는, 상기 풀다운 디지털 신호에 응답하여 상기 펄스폭 변조 신호를 지연하여 지연 풀업 신호를 출력하는 풀업 지연부;
상기 풀업 디지털 신호에 응답하여 상기 펄스폭 변조 신호를 지연하여 지연 풀다운 신호를 출력하는 풀다운 지연부; 상기 펄스폭 변조 신호 및 상기 지연 풀업 신호를 논리합(OR) 연산하여 상기 풀업 게이트 신호를 발생하는 논리합 게이트; 및 상기 펄스폭 변조 신호 및 상기 지연 풀다운 신호를 논리곱(AND) 연산하여 상기 풀다운 게이트 신호를 발생하는 논리곱 게이트를 포함할 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 구동 회로는, 풀업 게이트 신호에 응답하여 제1 전압을 스위칭 노드에 연결하는 풀업 트랜지스터 및 풀다운 게이트 신호에 응답하여 상기 제1 전압보다 낮은 제2 전압을 상기 스위칭 노드에 연결하는 풀다운 트랜지스터를 포함하는 스위칭 드라이버; 상기 스위칭 노드 상의 스위칭 전압 신호, 상기 풀업 게이트 신호 및 상기 풀다운 게이트 신호에 기초하여 상기 풀업 트랜지스터의 풀업 턴온 시간을 나타내는 풀업 디지털 신호 및 상기 풀다운 트랜지스터의 풀다운 턴온 시간을 나타내는 풀다운 디지털 신호를 실시간으로 발생하는 검출부; 및 입력 신호, 상기 풀업 디지털 신호 및 상기 풀다운 디지털 신호에 기초하여 상기 풀업 턴온 시간 및 상기 풀다운 턴온 시간에 상응하는 데드 타임을 갖는 상기 풀업 게이트 신호 및 상기 풀다운 게이트 신호를 발생하는 게이트 신호 발생부를 포함한다.
상기 게이트 신호 발생부는, 상기 풀다운 디지털 신호에 기초하여, 상기 풀업 게이트 신호의 하강 천이 시점을 상기 풀다운 게이트 신호의 하강 천이 시점부터 상기 풀다운 턴온 시간만큼 지연시키고, 상기 풀업 디지털 신호에 기초하여, 상기 풀다운 게이트 신호의 상승 천이 시점을 상기 풀업 게이트 신호의 상승 천이 시점부터 상기 풀업 턴온 시간만큼 지연시킬 수 있다.
상기 검출부는 상기 풀업 턴온 시간 및 상기 풀다운 턴온 시간을 측정하기 위한 가변 지연부들을 포함하고, 상기 게이트 신호 발생부는 상기 풀업 게이트 신호 및 상기 풀다운 게이트 신호의 타이밍을 조절하기 위한 가변 지연부들을 포함하고, 상기 검출부의 가변 지연부들과 상기 게이트 신호 발생부의 가변 지연부들은 동일한 구성을 가질 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 데드 타임 제어 방법은, 풀업 게이트 신호에 응답하여 제1 전압을 스위칭 노드에 연결하는 풀업 트랜지스터의 풀업 턴온 시간을 측정하는 단계; 풀다운 게이트 신호에 응답하여 상기 제1 전압보다 낮은 제2 전압을 상기 스위칭 노드에 연결하는 풀다운 트랜지스터의 풀다운 턴온 시간을 측정하는 단계; 상기 풀업 게이트 신호의 하강 천이 시점을 상기 풀다운 게이트 신호의 하강 천이 시점부터 상기 풀다운 턴온 시간만큼 지연시키는 단계; 및 상기 풀다운 게이트 신호의 상승 천이 시점을 상기 풀업 게이트 신호의 상승 천이 시점부터 상기 풀업 턴온 시간만큼 지연시키는 단계를 포함한다.
본 발명의 실시예들에 따른 구동 회로, 전압 컨버터 및 데드 타임 제어 방법은 트랜지스터들의 턴온 시간들을 실시간으로 측정하여 동작 전압, 동작 온도, 제조 공정 등의 다양한 동작 조건의 변동성을 반영함으로써 데드 타임을 최적화할 수 있고 구동 회로, 전압 컨버터 및 이를 포함하는 장치의의 전력 효율 및 성능을 향상시킬 수 있다.
또한, 본 발명의 실시예들에 따른 구동 회로, 전압 컨버터 및 데드 타임 제어 방법은 디지털 가변 지연부를 이용하여 턴온 시간의 측정 및 데드 타임의 설정을 디지털화함으로써 구동 회로, 전압 컨버터 및 이를 포함하는 장치의의 전력 효율 및 성능을 더욱 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 구동 회로를 나타내는 블록도이다.
도 2 및 도 3은 본 발명의 실시예들에 따른 턴온 시간의 측정 방법을 설명하기 위한 도면들이다.
도 4는 본 발명의 실시예들에 따른 데드 타임의 설정 방법을 나타내는 타이밍도이다.
도 5는 본 발명의 실시예들에 따른 전압 컨버터를 나타내는 블록도이다.
도 6은 펄스폭 변조 신호 신호의 발생 방법의 일 예를 나타내는 타이밍도이다.
도 7은 도 5의 전압 컨버터에 포함되는 제어부의 일 실시예를 나타내는 블록도이다.
도 8은 도 7의 제어부에 포함되는 게이트 신호 발생부의 일 실시예를 나타내는 도면이다.
도 9는 도 8의 게이트 신호 발생부에 포함되는 디지털 가변 지연부의 일 실시예를 나타내는 도면이다.
도 10은 도 9의 디지털 가변 지연부에 포함되는 지연 유닛의 일 실시예를 나타내는 도면이다.
도 11은 도 8의 게이트 신호 발생부의 동작을 나타내는 타이밍도이다.
도 12는 도 7의 제어부에 포함되는 게이트 신호 발생부의 일 실시예를 나타내는 도면이다.
도 13은 도 12의 게이트 신호 발생부의 동작을 나타내는 타이밍도이다.
도 14는 도 7의 제어부에 포함되는 풀업 위상 카운터의 일 실시예를 나타내는 블록도이다.
도 15, 도 16 및 도 17은 도 14의 풀업 위상 카운터의 동작을 설명하기 위한 타이밍도들이다.
도 18은 도 7의 제어부에 포함되는 풀다운 위상 카운터의 일 실시예를 나타내는 블록도이다.
도 19 및 도 20은 도 18의 풀다운 위상 카운터의 동작을 설명하기 위한 타이밍도들이다.
도 21은 본 발명의 실시예들에 따른 데드 타임 제어 방법을 나타내는 순서도이다.
도 22는 본 발명의 실시예들에 따른 적응적 데드 타임 제어를 이용한 디지털 앰프를 나타내는 도면이다.
도 23은 본 발명의 실시예들에 따른 적응적 데드 타임 제어를 이용한 전력 관리 집적 회로를 나타내는 블록도이다.
도 24는 본 발명의 실시예들에 따른 적응적 데드 타임 제어를 이용한 전자 장치를 나타내는 블록도이다.
도 25는 본 발명의 실시예들에 따른 적응적 데드 타임 제어를 이용한 모바일 시스템을 나타내는 블록도이다.
도 26은 본 발명의 실시예들에 따른 적응적 데드 타임 제어를 이용한 컴퓨팅 시스템을 나타내는 블록도이다.
도 2 및 도 3은 본 발명의 실시예들에 따른 턴온 시간의 측정 방법을 설명하기 위한 도면들이다.
도 4는 본 발명의 실시예들에 따른 데드 타임의 설정 방법을 나타내는 타이밍도이다.
도 5는 본 발명의 실시예들에 따른 전압 컨버터를 나타내는 블록도이다.
도 6은 펄스폭 변조 신호 신호의 발생 방법의 일 예를 나타내는 타이밍도이다.
도 7은 도 5의 전압 컨버터에 포함되는 제어부의 일 실시예를 나타내는 블록도이다.
도 8은 도 7의 제어부에 포함되는 게이트 신호 발생부의 일 실시예를 나타내는 도면이다.
도 9는 도 8의 게이트 신호 발생부에 포함되는 디지털 가변 지연부의 일 실시예를 나타내는 도면이다.
도 10은 도 9의 디지털 가변 지연부에 포함되는 지연 유닛의 일 실시예를 나타내는 도면이다.
도 11은 도 8의 게이트 신호 발생부의 동작을 나타내는 타이밍도이다.
도 12는 도 7의 제어부에 포함되는 게이트 신호 발생부의 일 실시예를 나타내는 도면이다.
도 13은 도 12의 게이트 신호 발생부의 동작을 나타내는 타이밍도이다.
도 14는 도 7의 제어부에 포함되는 풀업 위상 카운터의 일 실시예를 나타내는 블록도이다.
도 15, 도 16 및 도 17은 도 14의 풀업 위상 카운터의 동작을 설명하기 위한 타이밍도들이다.
도 18은 도 7의 제어부에 포함되는 풀다운 위상 카운터의 일 실시예를 나타내는 블록도이다.
도 19 및 도 20은 도 18의 풀다운 위상 카운터의 동작을 설명하기 위한 타이밍도들이다.
도 21은 본 발명의 실시예들에 따른 데드 타임 제어 방법을 나타내는 순서도이다.
도 22는 본 발명의 실시예들에 따른 적응적 데드 타임 제어를 이용한 디지털 앰프를 나타내는 도면이다.
도 23은 본 발명의 실시예들에 따른 적응적 데드 타임 제어를 이용한 전력 관리 집적 회로를 나타내는 블록도이다.
도 24는 본 발명의 실시예들에 따른 적응적 데드 타임 제어를 이용한 전자 장치를 나타내는 블록도이다.
도 25는 본 발명의 실시예들에 따른 적응적 데드 타임 제어를 이용한 모바일 시스템을 나타내는 블록도이다.
도 26은 본 발명의 실시예들에 따른 적응적 데드 타임 제어를 이용한 컴퓨팅 시스템을 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되지 않는다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 구동 회로를 나타내는 블록도이다.
도 1을 참조하면, 구동 회로(10)는 스위칭 드라이버(100) 및 제어부(200)를 포함한다. 제어부(200)는 게이트 신호 발생부(300) 및 검출부(400)를 포함한다. 제어부(200)는 본 발명의 실시예들에 따른 적응적 데드 타임 제어(ADTC; adaptive dead time control)를 수행하는 구성을 갖는다.
스위칭 드라이버(100)는 제1 전압(V1)과 스위칭 노드(Ns) 사이에 결합된 풀업 트랜지스터(TU) 및 스위칭 노드(Ns)와 제2 전압(V2) 사이에 결합된 풀다운 트랜지스터(TD)를 포함할 수 있다. 풀업 트랜지스터(TU)는 풀업 게이트 신호(GT1)에 응답하여 제1 전압(V1)을 스위칭 노드(Ns)에 연결하고, 풀다운 트랜지스터(TD)는 풀다운 게이트 신호(GT2)에 응답하여 제2 전압(V2)을 스위칭 노드(Ns)에 연결한다. 제2 전압(V2)은 제1 전압(V1)보다 낮고, 예를 들어, 제1 전압(V1)은 전원 전압이고 제2 전압(V2)은 접지 전압일 수 있다.
검출부(400)는 스위칭 노드(Ns) 상의 스위칭 전압 신호(VSW), 풀업 게이트 신호(GT1) 및 풀다운 게이트 신호(GT2)에 기초하여 풀업 디지털 신호(DG1) 및 풀다운 디지털 신호(DG2)를 실시간으로 발생한다. 풀업 디지털 신호(DG1)는 풀업 트랜지스터(TU)의 풀업 턴온 시간(TON1)을 나타내고, 풀다운 디지털 신호(DG2)는 풀다운 트랜지스터(TD)의 풀다운 턴온 시간(TON2)을 나타낸다.
게이트 신호 발생부(300)는 입력 신호(SIN), 풀업 디지털 신호(DG1) 및 풀다운 디지털 신호(DG2)에 기초하여 풀업 게이트 신호(GT1) 및 풀다운 게이트 신호(GT2)를 발생한다. 후술하는 바와 같이, 풀업 게이트 신호(GT1) 및 풀다운 게이트 신호(GT2)는 풀업 턴온 시간(TON1) 및 풀다운 턴온 시간(TON2)에 상응하는 데드 타임을 갖는다.
풀업 트랜지스터(TU)와 풀다운 트랜지스터(TD)를 이용하는 스위칭 방식의 구동 회로(10) 및 이를 포함하는 전압 컨버터는 풀업 트랜지스터(TU)와 풀다운 트랜지스터(TD)가 동시에 턴온되는 경우 단락 전류(short current)에 의해 전력 소모가 급격히 증가한다. 따라서, 이러한 단락 전류를 방지하기 위하여 풀업 트랜지스터(TU)와 풀다운 트랜지스터(TD) 중 하나가 턴오프되고 다른 하나가 턴온되기 전에 일정한 데드 타임이 설정된다. 데드 타임은 스위칭 동작시 풀업 트랜지스터(TU)와 풀다운 트랜지스터(TD)가 모두 턴오프되는 시간을 나타낸다. 즉 데드 타임은 풀업 게이트 신호(GT1)가 논리 하이 레벨인 동시에 풀다운 게이트 신호(GT2)가 논리 로우 레벨을 갖는 시간으로 표현될 수 있다.
종래에는 동작 전압, 동작 온도, 제조 공정 등의 변동성을 모두 커버할 수 있도록 데드 타임을 비효율적으로 크게 설정하였다. 즉 최악의 조건을 가정하여 시뮬레이션을 수행하여 필요한 데드 타임을 예측하고 여기에 일정한 마진을 부가하여 고정된 데드 타임을 설정하였다. 이러한 종래 기술에 의한 고정된 데드 타임은 다양한 동작 조건의 변동성을 반영하지 못하기 때문에 효율성이 저하된다.
본 발명의 실시예들에 따라서 트랜지스터들의 턴온 시간들을 실시간으로 측정하여 동작 전압, 동작 온도, 제조 공정 등의 다양한 동작 조건의 변동성을 반영함으로써 데드 타임을 최적화할 수 있고 구동 회로, 전압 컨버터 및 이를 포함하는 장치의의 전력 효율 및 성능을 향상시킬 수 있다.
도 2 및 도 3은 본 발명의 실시예들에 따른 턴온 시간의 측정 방법을 설명하기 위한 도면들이다.
도 2를 참조하면, 풀업 게이트 신호(GT1)가 논리 하이 레벨에서 논리 로우 레벨로 활성화되면 풀업 트랜지스터(TU)에 채널이 형성되어 제1 전압(V1)이 스위칭 노드(Ns)에 연결된다. 따라서 스위칭 노드(Ns) 상의 스위칭 전압(VSW)은 소싱 전류(sourcing current)(I1)에 의해 로우 레벨에서 하이 레벨로 천이한다. 상기 로우 레벨은 실질적으로 제2 전압(V2)으로 간주되고 상기 하이 레벨은 실질적으로 제1 전압(V1)으로 간주될 수 있다. 이러한 풀업 게이트 신호(GT1)의 하강 천이 시점과 스위칭 전압 신호(VSW)의 상승 천이 시점의 차이를 풀업 턴온 시간(TON1)으로 측정할 수 있다.
도 3을 참조하면, 풀다운 게이트 신호(GT2)가 논리 로우 레벨에서 논리 하이 레벨로 활성화되면 풀다운 트랜지스터(TD)에 채널이 형성되어 제2 전압(V2)이 스위칭 노드(Ns)에 연결된다. 따라서 스위칭 노드(Ns) 상의 스위칭 전압(VSW)은 싱킹 전류(sinking current)(I2)에 의해 하이 레벨에서 로우 레벨로 천이한다. 이러한 풀다운 게이트 신호(GT2)의 상승 천이 시점과 스위칭 전압 신호(VSW)의 하강 천이 시점의 차이를 풀다운 턴온 시간(TON2)으로 측정할 수 있다.
이와 같이, 스위칭 전압 신호(VSW), 풀업 게이트 신호(GT1) 및 풀다운 게이트 신호(GT2)의 위상들을 비교하여 풀업 턴온 시간(TON1) 및 풀다운 턴온 시간(TON2)을 측정할 수 있다.
도 4는 본 발명의 실시예들에 따른 데드 타임의 설정 방법을 나타내는 타이밍도이다.
도 4를 참조하면, 데드 타임은 측정된 풀업 턴온 시간(TON1) 및 풀다운 턴온 시간(TON2)으로 설정될 수 있다.
풀업 게이트 신호(GT1)의 하강 천이 시점을 풀다운 게이트 신호(GT2)의 하강 천이 시점부터 풀다운 턴온 시간(TON2)만큼 지연시킬 수 있다. 이로써 풀다운 트랜지스터(TD)의 턴오프가 시작되는 시점부터 풀다운 턴온 시간(TON2)이 경과한 후에 풀업 트랜지스터(TU)의 턴온이 시작될 수 있다.
한편, 풀다운 게이트 신호(GT2)의 상승 천이 시점을 풀업 게이트 신호(GT1)의 상승 천이 시점부터 풀업 턴온 시간(TON1)만큼 지연시킬 수 있다. 이로써 풀업 트랜지스터(TU)의 턴오프가 시작되는 시점부터 풀업 턴온 시간(TON1)이 경과한 후에 풀다운 트랜지스터(TD)의 턴온이 시작될 수 있다.
풀업 트랜지스터(TU)와 풀다운 트랜지스터(TD)의 턴오프 시간들을 측정하고 이를 데드 타임으로 설정하는 것이 턴온 시간들을 데드 타임으로 설정하는 것보다 더욱 효율적일 수 있으나, 상기 턴오프 시간들을 실시간으로 측정하는 것은 용이하지 않다. 트랜지스터의 턴온 시간 및 턴오프 시간은 채널 형성을 위한 전하 캐리어(전자 또는 홀)의 이동도(mobility)에 의존하기 때문에 턴온 시간과 턴오프 시간은 실질적으로 동일한 것으로 간주할 수 있다. 도 2 및 도 3을 참조하여 설명한 바와 같이, 스위칭 전압 신호(VSW), 풀업 게이트 신호(GT1) 및 풀다운 게이트 신호(GT2)의 위상들을 비교하여 풀업 턴온 시간(TON1) 및 풀다운 턴온 시간(TON2)을 용이하게 측정할 수 있고, 이들을 이용하여 데드 타임을 효율적으로 설정할 수 있다.
도 5는 본 발명의 실시예들에 따른 전압 컨버터를 나타내는 블록도이고, 도 6은 펄스폭 변조 신호 신호의 발생 방법의 일 예를 나타내는 타이밍도이다.
전압 컨버터(20)는 입력 전압(VIN)을 안정화하여 안정화된 출력 전압(VOUT)을 발생한다. 입력 전압(VIN) 및 출력 전압(VOUT)은 모두 직류 전압일 수 있으며, 이 경우 전압 컨버터(20)는 DC-DC 컨버터일 수 있다. 이하, 펄스폭 변조 신호(PWM; pulse width modulation)를 이용한 DC-DC 컨버터를 중심으로 본 발명의 실시예들을 설명한다.
도 5를 참조하면, 전압 컨버터(20)는 스위칭 드라이버(100), 제어부(200), 저역 통과 필터(low pass filter)(500) 및 펄스폭 변조 신호 발생부(600)를 포함한다.
스위칭 드라이버(100)는 입력 전압(VIN)과 스위칭 노드(Ns) 사이에 결합된 풀업 트랜지스터(TU) 및 스위칭 노드(Ns)와 접지 전압(VGN) 사이에 결합된 풀다운 트랜지스터(TD)를 포함할 수 있다. 풀업 트랜지스터(TU)는 풀업 게이트 신호(GT1)에 응답하여 입력 전압(VIN)을 스위칭 노드(Ns)에 연결하고, 풀다운 트랜지스터(TD)는 풀다운 게이트 신호(GT2)에 응답하여 접지 전압(VGN)을 스위칭 노드(Ns)에 연결한다.
제어부(200)는 펄스폭 변조 신호(PWM)에 응답하여 풀업 게이트 신호(GT1) 및 풀다운 게이트 신호(GT2)를 발생하고, 풀업 트랜지스터(TU)의 풀업 턴온 시간(TON1) 및 풀다운 트랜지스터(TD)의 풀다운 턴온 시간(TON2)을 실시간으로 측정하여 풀업 트랜지스터(TU) 및 풀다운 트랜지스터(TD)가 동시에 턴오프되는 데드 타임(dead time)을 조절한다.
도 1을 참조하여 전술한 바와 같이, 제어부(200)는 게이트 신호 발생부(300) 및 검출부(400)를 포함한다. 제어부(200)는 본 발명의 실시예들에 따른 적응적 데드 타임 제어(ADTC; adaptive dead time control)를 수행하는 구성을 갖는다.
검출부(400)는 스위칭 노드(Ns) 상의 스위칭 전압 신호(VSW), 풀업 게이트 신호(GT1) 및 풀다운 게이트 신호(GT2)에 기초하여 풀업 디지털 신호(DG1) 및 풀다운 디지털 신호(DG2)를 실시간으로 발생한다. 풀업 디지털 신호(DG1)는 풀업 트랜지스터(TU)의 풀업 턴온 시간(TON1)을 나타내고, 풀다운 디지털 신호(DG2)는 풀다운 트랜지스터(TD)의 풀다운 턴온 시간(TON2)을 나타낸다.
게이트 신호 발생부(300)는 펄스폭 변조 신호(PWM), 풀업 디지털 신호(DG1) 및 풀다운 디지털 신호(DG2)에 기초하여 풀업 게이트 신호(GT1) 및 풀다운 게이트 신호(GT2)를 발생한다. 도 4를 참조하여 전술한 바와 같이, 풀업 게이트 신호(GT1) 및 풀다운 게이트 신호(GT2)는 풀업 턴온 시간(TON1) 및 풀다운 턴온 시간(TON2)에 상응하는 데드 타임을 갖는다.
저역 통과 필터(500)는 스위칭 노드(Ns) 상의 스위칭 전압 신호(VSW)를 필터링하여 출력 노드(No) 상의 출력 전압(VOUT)을 발생한다. 도 5에는 하나의 인덕터(L)와 하나의 커패시터(C)를 포함하는 저역 통과 필터(500)의 일 예가 도시되어 있으나, 저역 통과 필터(500)는 다양한 구성을 가질 수 있다.
펄스폭 변조 신호 발생부(600)는 기준 신호(REF) 및 출력 전압(VOUT)에 기초하여 펄스폭 변조 신호(PWM)를 발생한다. 도 6을 참조하면, 기준 신호(REF)는 규칙적인 톱니파형을 가질 수 있고, 피드백 전압(VFB)은 출력 전압(VOUT) 또는 출력 전압(VOUT)을 분배한 전압일 수 있다. 피드백 전압이 상대적으로 높은 전압 레벨(VFB1)로 증가하는 경우에는 펄스폭 변조 신호(PWM)의 듀티율(duty ratio)이 증가하고 상대적으로 낮은 전압 레벨(VFB2)로 감소하는 경우에는 듀티율이 감소한다. 펄스폭 변조 신호(PWM)의 듀티율이 증가하는 경우에는 풀업 트랜지스터(TU)가 턴온되는 시간이 감소하고 풀다운 트랜지스터(TD)가 턴온되는 시간이 증가하여 출력 전압(VOUT)이 감소한다. 반대로 펄스폭 변조 신호(PWM)의 듀티율이 감소하는 경우에는 풀업 트랜지스터(TU)가 턴온되는 시간이 증가하고 풀다운 트랜지스터(TD)가 턴온되는 시간이 감소하여 출력 전압(VOUT)이 증가한다. 이와 같은 피드백 작용을 통하여 안정적인 출력 전압(VOUT)을 제공할 수 있다.
펄스폭 변조 신호(PWM)를 이용하는 스위칭 방식의 전압 컨버터(20)는 풀업 트랜지스터(TU)와 풀다운 트랜지스터(TD)가 동시에 턴온되는 경우 단락 전류(short current)에 의해 전력 소모가 급격히 증가한다. 따라서, 이러한 단락 전류를 방지하기 위하여 풀업 트랜지스터(TU)와 풀다운 트랜지스터(TD) 중 하나가 턴오프되고 다른 하나가 턴온되기 전에 일정한 데드 타임이 설정된다. 데드 타임은 스위칭 동작시 풀업 트랜지스터(TU)와 풀다운 트랜지스터(TD)가 모두 턴오프되는 시간을 나타낸다. 즉 데드 타임은 풀업 게이트 신호(GT1)가 논리 하이 레벨인 동시에 풀다운 게이트 신호(GT2)가 논리 로우 레벨을 갖는 시간으로 표현될 수 있다.
종래에는 동작 전압, 동작 온도, 제조 공정 등의 변동성을 모두 커버할 수 있도록 데드 타임을 설정하였다. 즉 최악의 조건을 가정하여 시뮬레이션을 수행하여 필요한 데드 타임을 예측하고 여기에 일정한 마진을 부가하여 고정된 데드 타임을 설정하였다. 이러한 종래 기술에 의한 고정된 데드 타임은 다양한 동작 조건의 변동성을 반영하지 못하기 때문에 효율성이 저하된다.
본 발명의 실시예들에 따라서 트랜지스터들의 턴온 시간들을 실시간으로 측정하여 동작 전압, 동작 온도, 제조 공정 등의 다양한 동작 조건의 변동성을 반영함으로써 데드 타임을 최적화할 수 있고 구동 회로, 전압 컨버터 및 이를 포함하는 장치의의 전력 효율 및 성능을 향상시킬 수 있다.
도 7은 도 5의 전압 컨버터에 포함되는 제어부의 일 실시예를 나타내는 블록도이다.
도 7을 참조하면, 제어부(200a)는 게이트 신호 발생부(300a) 및 검출부(400a)를 포함한다. 검출부(400a)는 스위칭 전압 신호(VSW), 풀업 게이트 신호(GT1) 및 풀다운 게이트 신호(GT2)에 기초하여 풀업 턴온 시간(TON1)을 나타내는 풀업 디지털 신호(DG1) 및 풀다운 턴온 시간(TON2)을 나타내는 풀다운 디지털 신호(DG2)를 발생한다. 게이트 신호 발생부(300a)는 펄스폭 변조 신호(PWM), 풀업 디지털 신호(DG1) 및 풀다운 디지털 신호(DG2)에 기초하여 풀업 턴온 시간(TON1) 및 풀다운 턴온 시간(TON2)에 상응하는 데드 타임을 갖는 풀업 게이트 신호(GT1) 및 풀다운 게이트 신호(GT2)를 발생한다.
게이트 신호 발생부(300a)는 풀업 게이트 신호(GT1)를 발생하는 풀업 게이트 신호 발생부(GEN1) 및 풀다운 게이트 신호(GT2)를 발생하는 풀다운 게이트 신호 발생부(GEN2)를 포함할 수 있고, 검출부(400a)는 풀업 디지털 신호(DG1)를 발생하는 풀업 위상 카운터(PUPC) 및 풀다운 디지털 신호(DG2)를 발생하는 풀다운 위상 카운터(PDPC)를 포함할 수 있다. 풀업 위상 카운터(PUPC)는 풀업 게이트 신호(GT1)의 위상 및 스위칭 전압 신호(VSW)의 위상을 비교하여 풀업 디지털 신호(DG1)를 발생할 수 있고, 풀다운 위상 카운터(PDPC)는 풀다운 게이트 신호(GT2)의 위상 및 스위칭 전압 신호(VSW)의 위상을 비교하여 풀다운 디지털 신호(DG2)를 발생할 수 있다.
도 7에 도시된 바와 같이, 풀업 게이트 신호 발생부(GEN1)는 풀다운 턴온 시간(TON2)을 나타내는 풀다운 디지털 신호(DG2)에 기초하여 풀업 게이트 신호(GT1)를 발생할 수 있고, 풀다운 게이트 신호 발생부(GEN2)는 풀업 턴온 시간(TON1)을 나타내는 풀업 디지털 신호(DG1)에 기초하여 풀다운 게이트 신호(GT2)를 발생할 수 있다. 도 4를 참조하여 설명한 데드 타임을 설정하기 위하여, 풀업 게이트 신호 발생부(GEN1)는 풀다운 디지털 신호(DG2)에 기초하여 풀업 게이트 신호(GT1)의 하강 천이 시점을 풀다운 게이트 신호(GT2)의 하강 천이 시점부터 풀다운 턴온 시간(TON2)만큼 지연시키고, 풀다운 게이트 신호 발생부(GEN2)는 풀업 디지털 신호(DG1)에 기초하여 풀다운 게이트 신호(GT2)의 상승 천이 시점을 풀업 게이트 신호(GT1)의 상승 천이 시점부터 풀업 턴온 시간(TON1)만큼 지연시킬 수 있다.
도 14 내지 도 20을 참조하여 후술하는 바와 같이, 검출부(400a)는 풀업 턴온 시간(TON1) 및 풀다운 턴온 시간(TON2)을 측정하기 위한 가변 지연부들을 포함할 수 있다. 또한 도 8 내지 도 13을 참조하여 후술하는 바와 같이, 게이트 신호 발생부(300a)는 풀업 게이트 신호(GT1) 및 풀다운 게이트 신호(GT2)의 타이밍을 조절하기 위한 가변 지연부들을 포함할 수 있다. 검출부(400a)의 가변 지연부들과 게이트 신호 발생부(300a)의 가변 지연부들은 동일한 지연 특성을 나타내도록 동일한 구성을 가질 수 있다.
도 8은 도 7의 제어부에 포함되는 게이트 신호 발생부의 일 실시예를 나타내는 도면이다.
도 8을 참조하면, 게이트 신호 발생부(301)는 오프셋 지연부(DLY_O)(311), 풀업 지연부(DLY_U)(312), 풀다운 지연부(DLY_D)(313), 논리합 게이트(314) 및 논리곱 게이트(315)를 포함할 수 있다.
오프셋 지연부(311)는 디폴트 디지털 신호(DG0)에 응답하여 펄스폭 변조 신호(PWM)를 지연하여 지연 오프셋 신호(DPWM)를 출력한다. 풀업 지연부(312)는 풀다운 디지털 신호(DG2)에 응답하여 펄스폭 변조 신호(PWM)를 지연하여 지연 풀업 신호(DPU)를 출력한다. 풀다운 지연부(313)는 풀업 디지털 신호(DG1)에 응답하여 펄스폭 변조 신호(PWM)를 지연하여 지연 풀다운 신호(DPD)를 출력한다. 논리합 게이트(314)는 지연 오프셋 신호(DPWM) 및 지연 풀업 신호(DPU)를 논리합(OR) 연산하여 풀업 게이트 신호(GT1)를 발생한다. 논리곱 게이트(315)는 지연 오프셋 신호(DPWM) 및 지연 풀다운 신호(DPD)를 논리곱(AND) 연산하여 풀다운 게이트 신호(GT2)를 발생한다.
도 9는 도 8의 게이트 신호 발생부에 포함되는 디지털 가변 지연부의 일 실시예를 나타내는 도면이고, 도 10은 도 9의 디지털 가변 지연부에 포함되는 지연 유닛의 일 실시예를 나타내는 도면이다.
도 9에는 설명의 편의를 위하여 풀다운 디지털 신호(DG2)에 상응하는 풀다운 턴온 시간(TON2)만큼 펄스폭 변조 신호(PWM)를 지연하여 지연 풀업 신호(DPU)를 출력하는 풀업 지연부(312)가 도시되어 있다. 도 8에 도시된 오프셋 지연부(311), 풀업 지연부(312) 및 풀다운 지연부(313)는 모두 동일한 구성을 가질 수 있으며, 다만 수신되는 디지털 신호의 값에 따라서 서로 다른 지연량을 나타낼 수 있다.
도 9를 참조하면, 풀업 지연부(312)는 직렬로 연결된 복수의 지연 유닛들(DU1~DUk)을 포함하고, 지연 유닛들(DU1~DUk)의 각각은 디지털 신호(DG2)의 비트들(B1~Bk)의 각각에 응답하여 변화되는 지연량을 갖는다. 도 10을 참조하면 각 지연 유닛(DUi)(i는 1이상 k이하의 자연수)은 서로 다른 각각의 지연량들(d0, di)을 갖는 두 개의 지연 경로들(DP1, DP2) 및 멀티플렉스(MUX)(317)를 포함할 수 있다. 제1 지연 경로(DP1)는 제1 지연량(d0)을 갖고 제2 지연 경로(DP2)는 제1 지연량(d0)보다 큰 제2 지연량(di)을 갖는다. 지연량들(d0, di)은 지연 경로들(DP1, DP2) 상에 배치되는 인버터들(315, 316)의 사이즈 등을 조절하여 설정될 수 있다. 디지털 신호(DG2)의 각 비트(Bi)가 1의 값을 갖는 경우에는 입력 신호(INi)를 제2 지연량(di)만큼 지연한 출력 신호(OUTi)가 제공되고, 디지털 신호(DG2)의 각 비트(Bi)가 0의 값을 갖는 경우에는 입력 신호(INi)를 제1 지연량(d0)만큼 지연한 출력 신호(OUTi)가 제공된다.
예를 들어, 풀업 지연부(312)가 직렬로 연결된 제1 내지 제4 지연 유닛들(DU1~DU4)을 포함하고 풀다운 디지털 신호(DG2)는 제1 내지 제4 비트들(B1~B4)을 포함할 수 있다. 제1 내지 제4 지연 유닛들(DU1~DU4)의 제1 지연량들(d0)은 모두 동일한 값으로 설정되고 제2 지연량들(d1~d4)은 200ps(pico second), 400ps, 800ps, 1600ps로 설정될 수 있다. 이 경우, 제1 지연량(d0)의 합(4*d0)에 해당하는 최소 지연량 또는 오프셋 지연량을 무시하면, 지연 풀업 신호(DPU)의 지연량은 200ps 단위로 0에서 3ns(nano second)까지 조절될 수 있다. 도 8을 다시 참조하며, 디폴트 디지털 신호(DG0)는 오프셋 지연부(DLY_O)가 최소 지연량을 갖는 값, 즉 '0000'으로 설정될 수 있다.
도 11은 도 8의 게이트 신호 발생부의 동작을 나타내는 타이밍도이다.
도 8 및 도 11을 참조하면, 오프셋 지연부(311)는 디폴트 디지털 신호(DG0)에 응답하여 펄스폭 변조 신호(PWM)를 오프셋 지연량(TOFF)만큼 지연하여 지연 오프셋 신호(DPWM)를 출력한다. 풀업 지연부(312)는 풀다운 디지털 신호(DG2)에 응답하여 펄스폭 변조 신호(PWM)를 지연하여 지연 풀업 신호(DPU)를 출력한다. 풀다운 지연부(313)는 풀업 디지털 신호(DG1)에 응답하여 펄스폭 변조 신호(PWM)를 지연하여 지연 풀다운 신호(DPD)를 출력한다. 논리합 게이트(314)는 지연 오프셋 신호(DPWM) 및 지연 풀업 신호(DPU)를 논리합(OR) 연산하여 풀업 게이트 신호(GT1)를 발생한다. 논리곱 게이트(315)는 지연 오프셋 신호(DPWM) 및 지연 풀다운 신호(DPD)를 논리곱(AND) 연산하여 풀다운 게이트 신호(GT2)를 발생한다.
결과적으로, 풀업 게이트 신호(GT1)의 하강 천이 시점을 풀다운 게이트 신호(GT2)의 하강 천이 시점부터 풀다운 턴온 시간(TON2)만큼 지연시키고, 풀다운 게이트 신호(GT2)의 상승 천이 시점을 풀업 게이트 신호(GT1)의 상승 천이 시점부터 풀업 턴온 시간(TON1)만큼 지연시켜 데드 타임을 적응적으로 제어할 수 있다.
도 12는 도 7의 제어부에 포함되는 게이트 신호 발생부의 일 실시예를 나타내는 도면이고, 도 13은 도 12의 게이트 신호 발생부의 동작을 나타내는 타이밍도이다.
도 12를 참조하면, 게이트 신호 발생부(302)는 풀업 지연부(DLY_U)(322), 풀다운 지연부(DLY_D)(323), 논리합 게이트(324) 및 논리곱 게이트(325)를 포함할 수 있다. 도 8의 게이트 신호 발생부(301)와 비교하여 도 12의 게이트 신호 발생부(302)에는 오프셋 지연부(DLY_O)(311)가 생략되어 있다.
도 12 및 도 13을 참조하면, 풀업 지연부(322)는 풀다운 디지털 신호(DG2)에 응답하여 펄스폭 변조 신호(PWM)를 풀다운 턴온 시간(TON2)만큼 지연하여 지연 풀업 신호(DPU)를 출력한다. 풀다운 지연부(323)는 풀업 디지털 신호(DG1)에 응답하여 펄스폭 변조 신호(PWM)를 지연하여 지연 풀다운 신호(DPD)를 출력한다. 논리합 게이트(324)는 펄스폭 변조 신호(PWM) 및 지연 풀업 신호(DPU)를 논리합(OR) 연산하여 풀업 게이트 신호(GT1)를 발생한다. 논리곱 게이트(325)는 펄스폭 변조 신호(PWM) 및 지연 풀다운 신호(DPD)를 논리곱(AND) 연산하여 풀다운 게이트 신호(GT2)를 발생한다.
결과적으로, 풀업 게이트 신호(GT1)의 하강 천이 시점을 풀다운 게이트 신호(GT2)의 하강 천이 시점부터 풀다운 턴온 시간(TON2)만큼 지연시키고, 풀다운 게이트 신호(GT2)의 상승 천이 시점을 풀업 게이트 신호(GT1)의 상승 천이 시점부터 풀업 턴온 시간(TON1)만큼 지연시켜 데드 타임을 적응적으로 제어할 수 있다.
도 14는 도 7의 제어부에 포함되는 풀업 위상 카운터의 일 실시예를 나타내는 블록도이다.
도 14를 참조하면, 풀업 위상 카운터(401)는 오프셋 지연부(DLY_O)(411), 풀업 지연부(DLY_U)(412), 카운팅 제어부(413) 및 업-다운 카운터(414)를 포함할 수 있다.
오프셋 지연부(411)는 디폴트 디지털 신호(DG0)에 응답하여 스위칭 전압 신호(VSW)를 지연하여 지연 스위칭 전압 신호(DVSW)를 출력한다. 풀업 지연부(412)는 풀업 디지털 신호(DG1)에 응답하여 풀업 게이트 신호(GT1)를 지연하여 지연 풀업 게이트 신호(DGT1)를 출력한다. 카운팅 제어부(413)는 지연 스위칭 전압 신호 (DVSW)및 지연 풀업 게이트 신호(DGT1)에 기초하여 업-다운 플래그 신호(UDP)를 발생한다. 업-다운 카운터(414)는 업-다운 플래그 신호(UDP) 및 풀업 게이트 신호(GT1)에 기초하여 풀업 디지털 신호(DG1)를 발생한다.
오프셋 지연부(411) 및 풀업 지연부(412)는 도 9 및 도 10을 참조하여 설명한 바와 같은 가변 디지털 딜레이 라인으로 구현될 수 있다. 전술한 바와 같이, 오프셋 지연부(411)에 제공되는 디폴트 디지털 신호(DG0)는 오프셋 지연부(411)가 최소 지연량, 즉 오프셋 지연량을 갖는 값으로 설정될 수 있다. 실시예에 따라서, 오프셋 지연부(411)는 생략될 수 있으며, 이 경우, 카운팅 제어부(413)는 스위칭 전압 신호(VSW)를 직접 수신할 수 있다.
도 15, 도 16 및 도 17은 도 14의 풀업 위상 카운터의 동작을 설명하기 위한 타이밍도들이다.
일 실시예에서, 도 14의 풀업 위상 카운터(401)에 포함되는 카운팅 제어부(413)는, 지연 스위칭 전압 신호(DVSW)의 상승 천이 시점에서 지연 풀업 게이트 신호(DGT1)를 래치하여 업-다운 플래그 신호(UDP)를 발생하는 플립플롭을 포함할 수 있다. 업-다운 카운터(414)는, 업-다운 플래그 신호(UDP)에 응답하여 풀업 게이트 신호(GT1)의 상승 에지들에 대한 업 카운팅 또는 다운 카운팅을 선택적으로 수행하여 풀업 디지털 신호(DG1)를 발생한다.
도 14 및 15를 참조하면, 지연 스위칭 전압 신호(DVSW)의 상승 천이 시점이 지연 풀업 게이트 신호(DGT1)의 하강 천이 시점보다 늦는 경우에는 업-다운 플래그 신호(UDP)는 논리 로우 레벨(L)을 갖고 이에 응답하여 업-다운 카운터(414)는 업 카운팅을 수행한다. 업 카운팅에 의해 풀업 디지털 신호(DG1)의 값이 증가하면 풀업 지연부(412)의 지연량이 증가하여, 지연 풀업 게이트 신호(DGT1)의 하강 천이 시점이 지연 스위칭 전압 신호(DVSW)의 상승 천이 시점에 가까워지거나 지연 풀업 게이트 신호(DGT1)의 하강 천이 시점이 지연 스위칭 전압 신호(DVSW)의 상승 천이 시점보다 더 늦게 된다.
도 14 및 16을 참조하면, 지연 스위칭 전압 신호(DVSW)의 상승 천이 시점이 지연 풀업 게이트 신호(DGT1)의 하강 천이 시점보다 빠른 경우에는 업-다운 플래그 신호(UDP)는 논리 하이 레벨(H)을 갖고 이에 응답하여 업-다운 카운터(414)는 다운 카운팅을 수행한다. 다운 카운팅에 의해 풀업 디지털 신호(DG1)의 값이 감소하면 풀업 지연부(412)의 지연량이 감소하여, 지연 풀업 게이트 신호(DGT1)의 하강 천이 시점이 지연 스위칭 전압 신호(DVSW)의 상승 천이 시점에 가까워지거나 지연 풀업 게이트 신호(DGT1)의 하강 천이 시점이 지연 스위칭 전압 신호(DVSW)의 상승 천이 시점보다 더 빠르게 된다.
이와 같은, 선택적인 업 카운팅과 다운 카운팅에 의하여 풀업 디지털 신호(DG1)의 값은 지연 풀업 게이트 신호(DGT1)의 하강 천이 시점이 지연 스위칭 전압 신호(DVSW)의 상승 천이 시점에 근접하는 값으로 수렴할 수 있다.
도 17을 참조하면, 시간 t1까지 업-다운 플래그 신호(UDP)는 논리 로우 레벨을 유지하고 업-다운 카운터(414)는 업 카운팅을 수행하여 풀업 디지털 신호(DG1)는 N의 값까지 순차적으로 증가한다. 시간 t1부터 시간 t5까지는 업-다운 플래그 신호(UDP)가 논리 로우 레벨과 논리 하이 레벨 사이에서 토글링하고 풀업 디지털 신호(DG1)는 N의 값과 N-1의 값 사이에서 유지된다. 도 14 및 도 17을 참조하면, 시간 t1, t3는 지연 스위칭 전압 신호(DVSW)의 상승 천이 시점들에 해당하고, 시간 t2, t4는 풀업 게이트 신호(GT1)의 상승 천이 시점들에 해당한다.
시간 t5에서 동작 조건이 변동하여 풀업 턴온 시간(TON1)이 감소한다고 가정하면 업-다운 플래그 신호(UDP)는 시간 t6까지 논리 하이 레벨을 유지한다. 업-다운 카운터(414)는 시간 t5에서 시간 t6까지 다운 카운팅을 수행하여, 풀업 디지털 신호(DG1)는 순차적으로 감소하고, 시간 t6 이후에는 풀업 디지털 신호(DG1)는 N-2의 값과 N-3의 값 사이에서 유지된다.
이와 같이, 동작 조건의 변동을 실시간으로 반영하여 풀업 트랜지스터(TU)의 풀업 턴온 시간(TON1)을 나타내는 풀업 디지털 신호(DG1)를 제공할 수 있고, 동일한 방식으로 동작 조건의 변동을 실시간으로 반영하여 풀다운 트랜지스터(TD)의 풀다운 턴온 시간(TON2)을 나타내는 풀다운 디지털 신호(DG2)를 제공할 수 있다. 디지털 가변 지연부를 이용하여 턴온 시간의 측정 및 데드 타임의 설정을 디지털화함으로써 구동 회로, 전압 컨버터 및 이를 포함하는 장치의의 전력 효율 및 성능을 더욱 향상시킬 수 있다.
도 18은 도 7의 제어부에 포함되는 풀다운 위상 카운터의 일 실시예를 나타내는 블록도이다.
도 18을 참조하면, 풀다운 위상 카운터는, 오프셋 지연부(DLY_O)(421), 풀다운 지연부(DLY_D)(422), 카운팅 제어부(423) 및 업-다운 카운터(424)를 포함할 수 있다.
오프셋 지연부(421)는 디폴트 디지털 신호(DG0)에 응답하여 스위칭 전압 신호(VSW)를 지연하여 지연 스위칭 전압 신호(DVSW)를 출력한다. 풀다운 지연부(422)는 풀다운 디지털 신호(DG2)에 응답하여 풀다운 게이트 신호(GT2)를 지연하여 지연 풀다운 게이트 신호(DGT2)를 출력한다. 카운팅 제어부(423)는 지연 스위칭 전압 신호(DVSW) 및 지연 풀다운 게이트 신호(DGT2)에 기초하여 업-다운 플래그 신호(UDP)를 발생한다. 업-다운 카운터(424)는 업-다운 플래그 신호(UDP) 및 풀다운 게이트 신호(GT2)에 기초하여 풀다운 디지털 신호(DG2)를 발생한다.
오프셋 지연부(421) 및 풀다운 지연부(422)는 도 9 및 도 10을 참조하여 설명한 바와 같은 가변 디지털 딜레이 라인으로 구현될 수 있다. 전술한 바와 같이, 오프셋 지연부(421)에 제공되는 디폴트 디지털 신호(DG0)는 오프셋 지연부(421)가 최소 지연량, 즉 오프셋 지연량을 갖는 값으로 설정될 수 있다. 실시예에 따라서, 오프셋 지연부(421)는 생략될 수 있으며, 이 경우, 카운팅 제어부(423)는 스위칭 전압 신호(VSW)를 직접 수신할 수 있다.
도 18에는 신호의 논리 레벨이 도 19 및 도 20의 타이밍도와 부합되도록 하기 위한 인버터들(425, 426, 427)이 도시되어 있다. 이러한 인버터들(425, 426, 427)은 카운팅 제어부(423)와 업-다운 카운터(424)의 입력 단자들의 전단에 반드시 배치되어야 하는 것은 아니며 임의의 신호 경로 상에 배치될 수도 있고 카운팅 제어부(423)와 업-다운 카운터(424)의 내부에 구현될 수도 있다. 어떠한 논리 레벨을 기준으로 회로를 설계하는가에 따라서 인버터들(425, 426, 427)의 적어도 일부는 생략될 수도 있다.
도 19 및 도 20은 도 18의 풀다운 위상 카운터의 동작을 설명하기 위한 타이밍도들이다.
일 실시예에서, 도 18의 풀다운 위상 카운터(402)에 포함되는 카운팅 제어부(423)는 지연 스위칭 전압 신호(DVSW)의 하강 천이 시점에서 지연 풀다운 게이트 신호(DGT2)의 반전 신호(DGT2b)를 래치하여 업-다운 플래그 신호(UDP)를 발생하는 플립플롭을 포함할 수 있다. 업-다운 카운터(424)는, 업-다운 플래그 신호(UDP)에 응답하여 풀다운 게이트 신호(GT2)의 하강 에지들에 대한 업 카운팅 또는 다운 카운팅을 선택적으로 수행하여 풀다운 디지털 신호(DG2)를 발생할 수 있다.
도 18 및 도 19를 참조하면, 지연 스위칭 전압 신호(DVSW)의 하강 천이 시점(즉, 반전된 신호(DVSWb)의 상승 천이 시점)이 지연 풀다운 게이트 신호(DGT2)의 상승 천이 시점(즉 반전된 신호(DGT2b)의 하강 천이 시점)보다 늦는 경우에는 업-다운 플래그 신호(UDP)는 논리 로우 레벨(L)을 갖고 이에 응답하여 업-다운 카운터(424)는 업 카운팅을 수행한다. 업 카운팅에 의해 풀다운 디지털 신호(DG2)의 값이 증가하면 풀다운 지연부(422)의 지연량이 증가하여, 지연 풀다운 게이트 신호(DGT2)의 상승 천이 시점이 지연 스위칭 전압 신호(DVSW)의 하강 천이 시점에 가까워지거나 지연 풀다운 게이트 신호(DGT2)의 상승 천이 시점이 지연 스위칭 전압 신호(DVSW)의 하강 천이 시점보다 더 늦게 된다.
도 18 및 20을 참조하면, 지연 스위칭 전압 신호(DVSW)의 하강 천이 시점이 지연 풀다운 게이트 신호(DGT2)의 상승 천이 시점보다 빠른 경우에는 업-다운 플래그 신호(UDP)는 논리 하이 레벨(H)을 갖고 이에 응답하여 업-다운 카운터(424)는 다운 카운팅을 수행한다. 다운 카운팅에 의해 풀다운 디지털 신호(DG2)의 값이 감소하면 풀다운 지연부(422)의 지연량이 감소하여, 지연 풀다운 게이트 신호(DGT2)의 상승 천이 시점이 지연 스위칭 전압 신호(DVSW)의 하강 천이 시점에 가까워지거나 지연 풀다운 게이트 신호(DGT2)의 상승 천이 시점이 지연 스위칭 전압 신호(DVSW)의 하강 천이 시점보다 더 빠르게 된다.
이와 같은, 선택적인 업 카운팅과 다운 카운팅에 의하여 풀다운 디지털 신호(DG2)의 값은 지연 풀다운 게이트 신호(DGT2)의 상승 천이 시점이 지연 스위칭 전압 신호(DVSW)의 하강 천이 시점에 근접하는 값으로 수렴할 수 있다.
도 17을 참조하여 설명한 바와, 동작 조건의 변동을 실시간으로 반영하여 풀다운 트랜지스터(TD)의 풀다운 턴온 시간(TON2)을 나타내는 풀다운 디지털 신호(DG2)를 제공할 수 있다. 디지털 가변 지연부를 이용하여 턴온 시간의 측정 및 데드 타임의 설정을 디지털화함으로써 구동 회로, 전압 컨버터 및 이를 포함하는 장치의의 전력 효율 및 성능을 더욱 향상시킬 수 있다.
도 21은 본 발명의 실시예들에 따른 데드 타임 제어 방법을 나타내는 순서도이다.
도 21을 참조하면, 풀업 게이트 신호(GT1)에 응답하여 제1 전압(V1)을 스위칭 노드(Ns)에 연결하는 풀업 트랜지스터(TU)의 풀업 턴온 시간(TON1)을 측정한다(S100). 풀다운 게이트 신호(GT2)에 응답하여 제1 전압(V1)보다 낮은 제2 전압(V2)을 스위칭 노드(Ns)에 연결하는 풀다운 트랜지스터(TD)의 풀다운 턴온 시간(TON2)을 측정한다(S200). 풀업 게이트 신호(GT1)의 하강 천이 시점을 풀다운 게이트 신호(GT2)의 하강 천이 시점부터 풀다운 턴온 시간(TON2)만큼 지연시킨다(S300). 풀다운 게이트 신호(GT2)의 상승 천이 시점을 풀업 게이트 신호(GT1)의 상승 천이 시점부터 풀업 턴온 시간(TON1)만큼 지연시킨다.
이와 같이, 턴온 시간들(TON1, TON2)을 실시간으로 측정하여 게이트 신호들(GT1, GT2)의 타이밍을 조절함으로써 데드 타임을 적응적으로 제어할 수 있다.
도 22는 본 발명의 실시예들에 따른 적응적 데드 타임 제어를 이용한 디지털 앰프를 나타내는 도면들이다.
도 22를 참조하면, 디지털 앰프(600)는 구동 회로(620), 저역 통과 필터(630) 및 기준 전압 발생기(640)를 포함한다.
구동 회로(620)는 제어부(621) 및 스위칭 드라이버(625)를 포함한다. 전술한 바와 같이, 제어부(621)는 수신된 PWM 신호에 기초하여 스위칭 드라이버(625)의 스위칭 동작을 제어하기 위한 게이트 신호쌍을 출력한다. 제어부(621)는 본 발명의 실시예들에 따른 적응적 데드 타임 제어(ADTC; adaptive dead time control)를 수행하는 구성을 갖는다. 스위칭 드라이버(325)는, 전원 전압(VDD) 및 접지 전압 사이에 직렬로 연결된 풀업 트랜지스터(TU) 및 풀다운 트랜지스터(TD)를 포함한다. 트랜지스터들(TU, TD)은 상보적인 스위칭 동작에 의해 전원 전압(VDD) 및 접지 전압의 풀 레벨로 증폭된 전압 신호를 출력한다.
저역 통과 필터(630)는 증폭된 전압 신호를 아날로그 신호로 변환하여 출력 노드(NA)로 출력한다. 저역 통과 필터(630)는 구동 회로(620)에서 출력되는 전압 신호의 레벨을 평균화하고 불필요한 고역잡음을 제거한다. 도 22에 예시한 바와 같이, 저역 통과 필터(630)는 인덕터와 커패시터의 조합으로 구현될 수 있다.
기준 전압 발생기(640)는 전압 분배기 및 아날로그 버퍼 등을 포함하여 기준 노드(NB)로 안정적인 기준 전압을 제공할 수 있다.
적응적 데드 타임 제어부(621)는 트랜지스터들(TU, TD)의 턴온 시간들을 실시간으로 측정하여 동작 전압, 동작 온도, 제조 공정 등의 다양한 동작 조건의 변동성을 반영함으로써 데드 타임을 최적화할 수 있고 구동 회로(620) 및 이를 포함하는 디지털 앰프(600) 전력 효율 및 성능을 향상시킬 수 있다.
도 23은 본 발명의 실시예들에 따른 적응적 데드 타임 제어를 이용한 전력 관리 집적 회로를 나타내는 블록도이다.
도 23을 참조하면, 전력 관리 집적 회로(700)는 적어도 하나의 레귤레이터(710, 720)를 포함한다. 레귤레이터(710, 720)는 전력 관리 집적 회로(700)와 연결된 회로 또는 장치(미도시)에 파워를 공급한다. 레귤레이터(710, 720)는 본 발명의 실시예들에 따라 적응적 데드 타임 제어(ADTC)를 수행하는 전압 컨버터(711, 712)를 포함한다.
실시예에 따라, 전력 관리 집적 회로(700)는 다양한 구성 요소들을 포함할 수 있다. 예컨대, 전력 관리 집적 회로(700)는 배터리 충전기(730), LED 드라이버 (740), 전압 감지기(750), 컨트롤러(760) 등을 포함할 수 있다.
배터리 충전기(730)는 컨트롤러(760)의 제어 하에 배터리(미도시)를 충전할 수 있다. LED 드라이버(740)는 컨트롤러(760)의 제어 하에 LED(미도시)를 구동할 수 있다. 전압 감지기(750)는 컨트롤러(760)의 제어 하에 외부 장치의 전압을 감지할 수 있는 센서이다.
적응적 데드 타임 제어(ADTC)에 의해 동작 전압, 동작 온도, 제조 공정 등의 다양한 동작 조건의 변동성을 반영함으로써 데드 타임을 최적화할 수 있고 전력 관리 집적 회로(700) 및 이로부터 전원을 공급받는 장치 및 시스템의 전력 효율 및 성능을 향상시킬 수 있다.
도 24는 본 발명의 실시예들에 따른 적응적 데드 타임 제어를 이용한 전자 장치를 나타내는 블록도이다.
도 24를 참조하면, 이동 전화기(cellular phone), 스마트 폰(smart phone), 또는 태블릿(tablet) PC와 같은 전자 장치(800)는 전력 관리 집적 회로(PMIC)(700)와 배터리(770)를 포함한다.
전력 관리 집적 회로(700)는 배터리(770)로부터 파워(power)를 공급받고, 프로세서(810), 무선 송수신기(820), 디스플레이(830), 메모리(840), 또는 입력 장치 (850)의 파워를 관리한다. 전력 관리 집적 회로(700)는 본 발명의 실시예들에 따라 적응적 데드 타임 제어(ADTC)를 수행하기 위한 구성을 갖는다.
무선 송수신기(820)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(820)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(810)가 처리할 수 있는 신호로 변환할 수 있다. 따라서 프로세서(810)는 무선 송수신기(820)로부터 출력된 신호를 처리하고, 처리된 신호를 메모리(840)에 저장하거나 또는 디스플레이(830)를 통하여 디스플레이할 수 있다.
무선 송수신기(820)는 프로세서(810)로부터 출력된 신호를 무선 신호로 변환하고, 변환된 무선 신호를 안테나(ANT)를 통하여 외부로 출력할 수 있다. 입력 장치(850)는 프로세서(810)의 동작을 제어하기 위한 제어 신호 또는 프로세서(810)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
프로세서(810)는 메모리(840)로부터 출력된 데이터, 무선 송수신기(820)로부터 출력된 무선 신호, 또는 입력 장치(850)로부터 출력된 데이터가 디스플레이(830)를 통하여 디스플레이될 수 있도록 디스플레이(830)를 제어할 수 있다.
적응적 데드 타임 제어(ADTC)에 의해 동작 전압, 동작 온도, 제조 공정 등의 다양한 동작 조건의 변동성을 반영함으로써 데드 타임을 최적화할 수 있고 전력 관리 집적 회로(700) 및 이를 포함하는 전자 장치(800)의 전력 효율 및 성능을 향상시킬 수 있다.
도 25는 본 발명의 실시예들에 따른 적응적 데드 타임 제어를 이용한 모바일 시스템을 나타내는 블록도이다.
도 25를 참조하면, 모바일 시스템(1100)은 어플리케이션 프로세서(1110), 연결(connectivity)부(1120), 휘발성 메모리(1130), 비휘발성 메모리(1140), 사용자 인터페이스(1150) 및 파워 서플라이(1160)를 포함한다. 실시예에 따라서, 모바일 시스템(1100)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(1110)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 어플리케이션 프로세서(1110)는 전력 관리 집적 회로(PMIC)(1111)를 포함한다. 전력 관리 집적 회로(1111)는 본 발명의 실시예들에 따라 적응적 데드 타임 제어(ADTC)를 수행하기 위한 구성을 갖는다. 실시예에 따라서, 어플리케이션 프로세서(1110)는 내부 및/또는 외부에 위치한 캐시 메모리(Cache Memory)와 연결될 수 있다.
연결부(1120)는 외부 장치와 통신을 수행할 수 있다. 예를 들어, 연결부(1120)는 범용 직렬 버스(Universal Serial Bus; USB) 통신, 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신 등을 수행할 수 있다.
휘발성 메모리(1130)는 어플리케이션 프로세서(1110)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 휘발성 메모리(1130)는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM 또는 이와 유사한 메모리로 구현될 수 있다.
비휘발성 메모리(1140)는 모바일 시스템(1100)을 부팅하기 위한 부팅 코드를 저장할 수 있다. 예를 들어, 비휘발성 메모리(1140)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.
사용자 인터페이스(1150)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(1160)는 모바일 시스템(1100)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(1100)은 카메라 이미지 프로세서(Camera Image Processor; CIS), 베이스밴드 칩 셋(baseband chipset)과 같은 모뎀 등을 더 포함할 수 있다. 예를 들어, 상기 모뎀은 GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원하는 모뎀 프로세서일 수 있다.
모바일 시스템(1100) 또는 모바일 시스템(1100)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
적응적 데드 타임 제어(ADTC)에 의해 동작 전압, 동작 온도, 제조 공정 등의 다양한 동작 조건의 변동성을 반영함으로써 데드 타임을 최적화할 수 있고 전력 관리 집적 회로(1111), 이를 포함하는 어플리케이션 프로세서(1110) 및 모바일 시스템(1100)의 전력 효율 및 성능을 향상시킬 수 있다.
도 26은 본 발명의 실시예들에 따른 적응적 데드 타임 제어를 이용한 컴퓨팅 시스템을 나타내는 블록도이다.
도 26을 참조하면, 컴퓨팅 시스템(1200)은 프로세서(1210), 입출력 허브(1220), 입출력 컨트롤러 허브(1230), 적어도 하나의 메모리 모듈(1240) 및 그래픽 카드(1250)를 포함한다. 실시예에 따라서, 컴퓨팅 시스템(1200)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(1210)는 특정 계산들 또는 태스크들을 실행하는 특정 소프트웨어를 실행하는 것과 같이 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1210)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(1210)는 전력 관리 집적 회로(PMIC)(1211)를 포함한다. 전력 관리 집적 회로(1211)는 본 발명의 실시예들에 따라 적응적 데드 타임 제어(ADTC)를 수행하기 위한 구성을 갖는다.
실시예에 따라서, 프로세서(1210)는 하나의 프로세서 코어를 포함하거나, 복수의 프로세서 코어들을 포함할 수 있다. 예를 들어, 프로세서(1210)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 26에는 하나의 프로세서(1210)를 포함하는 컴퓨팅 시스템(1200)이 도시되어 있으나, 컴퓨팅 시스템(1200)은 복수의 프로세서들을 포함할 수 있다.
프로세서(1210)는 메모리 모듈(1240)의 동작을 제어하는 메모리 컨트롤러(미도시)를 포함할 수 있다. 프로세서(1210)에 포함된 메모리 컨트롤러는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 상기 메모리 컨트롤러와 메모리 모듈(1240) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(1240)이 연결될 수 있다. 실시예에 따라서, 메모리 컨트롤러는 입출력 허브(1220) 내에 위치할 수 있다. 상기 메모리 컨트롤러를 포함하는 입출력 허브(1220)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
입출력 허브(1220)는 그래픽 카드(1250)와 같은 장치들과 프로세서(1210) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(1220)는 다양한 방식의 인터페이스를 통하여 프로세서(1210)에 연결될 수 있다. 예를 들어, 입출력 허브(1220)와 프로세서(1210)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 도 26에는 하나의 입출력 허브(1220)를 포함하는 컴퓨팅 시스템(1200)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1200)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(1220)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(1220)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(1250)는 AGP 또는 PCIe를 통하여 입출력 허브(1220)와 연결될 수 있다. 그래픽 카드(1250)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(1250)는 이미지 데이터 처리를 위한 내부 프로세서 및 메모리를 포함할 수 있다. 실시예에 따라, 입출력 허브(1220)는, 입출력 허브(1220)의 외부에 위치한 그래픽 카드(1250)와 함께, 또는 그래픽 카드(1250) 대신에 입출력 허브(1220)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(1220)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(1220)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(1230)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(1230)는 내부 버스를 통하여 입출력 허브(1220)와 연결될 수 있다. 예를 들어, 입출력 허브(1020)와 입출력 컨트롤러 허브(1030)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(1230)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(1230)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(1210), 입출력 허브(1220) 및 입출력 컨트롤러 허브(1230)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(1210), 입출력 허브(1220) 또는 입출력 컨트롤러 허브(1230) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.
적응적 데드 타임 제어(ADTC)에 의해 동작 전압, 동작 온도, 제조 공정 등의 다양한 동작 조건의 변동성을 반영함으로써 데드 타임을 최적화할 수 있고 전력 관리 집적 회로(1211), 이를 포함하는 프로세서(1210) 및 컴퓨팅 시스템(1200)의 전력 효율 및 성능을 향상시킬 수 있다.
본 발명의 실시예들에 따른 구동 회로, 전압 컨버터 및 데드 타임 제어 방법은, 데드 타임 제어가 요구되는 임의의 장치 및 시스템에 유용하게 이용될 수 있다. 특히 고속 동작이 요구되고 전력 감소가 요구되는 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 전자 기기에 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
TU: 풀업 트랜지스터
TD: 풀다운 트랜지스터
TON1: 풀업 턴온 시간
TON2: 풀다운 턴온 시간
GT1: 풀업 게이트 신호
GT2: 풀다운 게이트 신호
DG1: 풀업 디지털 신호
DG2: 풀다운 디지털 신호
100: 스위칭 드라이버
200: 제어부(적응적 데드 타임 제어부, ADTC)
300: 게이트 신호 발생부
400: 검출부
TD: 풀다운 트랜지스터
TON1: 풀업 턴온 시간
TON2: 풀다운 턴온 시간
GT1: 풀업 게이트 신호
GT2: 풀다운 게이트 신호
DG1: 풀업 디지털 신호
DG2: 풀다운 디지털 신호
100: 스위칭 드라이버
200: 제어부(적응적 데드 타임 제어부, ADTC)
300: 게이트 신호 발생부
400: 검출부
Claims (10)
- 풀업 게이트 신호에 응답하여 입력 전압을 스위칭 노드에 연결하는 풀업 트랜지스터 및 풀다운 게이트 신호에 응답하여 접지 전압을 상기 스위칭 노드에 연결하는 풀다운 트랜지스터를 포함하는 스위칭 드라이버;
펄스폭 변조 신호에 응답하여 상기 풀업 게이트 신호 및 상기 풀다운 게이트 신호를 발생하고, 상기 풀업 트랜지스터의 풀업 턴온 시간 및 상기 풀다운 트랜지스터의 풀다운 턴온 시간을 실시간으로 측정하여 상기 풀업 트랜지스터 및 상기 풀다운 트랜지스터가 동시에 턴오프되는 데드 타임(dead time)을 조절하는 제어부;
상기 스위칭 노드 상의 스위칭 전압 신호를 필터링하여 출력 전압을 발생하는 저역 통과 필터; 및
기준 신호 및 상기 출력 전압에 기초하여 상기 펄스폭 변조 신호를 발생하는 펄스폭 변조 신호 발생부를 포함하고,
상기 제어부는, 상기 풀업 게이트 신호의 하강 천이 시점과 상기 스위칭 전압 신호의 상승 천이 시점의 차이를 상기 풀업 턴온 시간으로 측정하고, 상기 풀다운 게이트 신호의 상승 천이 시점과 상기 스위칭 전압 신호의 하강 천이 시점의 차이를 상기 풀다운 턴온 시간으로 측정하고,
상기 제어부는,
상기 스위칭 전압 신호, 상기 풀업 게이트 신호 및 상기 풀다운 게이트 신호에 기초하여 상기 풀업 턴온 시간을 나타내는 풀업 디지털 신호 및 상기 풀다운 턴온 시간을 나타내는 풀다운 디지털 신호를 발생하는 검출부를 포함하고,
상기 검출부는,
상기 풀업 게이트 신호의 위상 및 상기 스위칭 전압 신호의 위상을 비교하여 상기 풀업 디지털 신호를 발생하는 풀업 위상 카운터; 및
상기 풀다운 게이트 신호의 위상 및 상기 스위칭 전압 신호의 위상을 비교하여 상기 풀다운 디지털 신호를 발생하는 풀다운 위상 카운터를 포함하는 전압 컨버터. - 제1 항에 있어서, 상기 제어부는,
상기 풀업 게이트 신호의 하강 천이 시점을 상기 풀다운 게이트 신호의 하강 천이 시점부터 상기 풀다운 턴온 시간만큼 지연시키고,
상기 풀다운 게이트 신호의 상승 천이 시점을 상기 풀업 게이트 신호의 상승 천이 시점부터 상기 풀업 턴온 시간만큼 지연시키는 것을 특징으로 하는 전압 컨버터. - 삭제
- 제1 항에 있어서, 상기 제어부는,
상기 펄스폭 변조 신호, 상기 풀업 디지털 신호 및 상기 풀다운 디지털 신호에 기초하여 상기 풀업 턴온 시간 및 상기 풀다운 턴온 시간에 상응하는 데드 타임을 갖는 상기 풀업 게이트 신호 및 상기 풀다운 게이트 신호를 발생하는 게이트 신호 발생부를 더 포함하는 것을 특징으로 하는 전압 컨버터. - 삭제
- 제1 항에 있어서, 상기 풀업 위상 카운터는,
디폴트 디지털 신호에 응답하여 상기 스위칭 전압 신호를 지연하여 지연 스위칭 전압 신호를 출력하는 오프셋 지연부;
상기 풀업 디지털 신호에 응답하여 상기 풀업 게이트 신호를 지연하여 지연 풀업 게이트 신호를 출력하는 풀업 지연부;
상기 지연 스위칭 전압 신호 및 상기 지연 풀업 게이트 신호에 기초하여 업-다운 플래그 신호를 발생하는 카운팅 제어부; 및
상기 업-다운 플래그 신호 및 상기 풀업 게이트 신호에 기초하여 상기 풀업 디지털 신호를 발생하는 업-다운 카운터를 포함하는 것을 특징으로 하는 전압 컨버터. - 제1 항에 있어서, 상기 풀다운 위상 카운터는,
디폴트 디지털 신호에 응답하여 상기 스위칭 전압 신호를 지연하여 지연 스위칭 전압 신호를 출력하는 오프셋 지연부;
상기 풀다운 디지털 신호에 응답하여 상기 풀다운 게이트 신호를 지연하여 지연 풀다운 게이트 신호를 출력하는 풀다운 지연부;
상기 지연 스위칭 전압 신호 및 상기 지연 풀다운 게이트 신호에 기초하여 업-다운 플래그 신호를 발생하는 카운팅 제어부; 및
상기 업-다운 플래그 신호 및 상기 풀다운 게이트 신호에 기초하여 상기 풀다운 디지털 신호를 발생하는 업-다운 카운터를 포함하는 것을 특징으로 하는 전압 컨버터. - 풀업 게이트 신호에 응답하여 입력 전압을 스위칭 노드에 연결하는 풀업 트랜지스터 및 풀다운 게이트 신호에 응답하여 접지 전압을 상기 스위칭 노드에 연결하는 풀다운 트랜지스터를 포함하는 스위칭 드라이버;
펄스폭 변조 신호에 응답하여 상기 풀업 게이트 신호 및 상기 풀다운 게이트 신호를 발생하고, 상기 풀업 트랜지스터의 풀업 턴온 시간 및 상기 풀다운 트랜지스터의 풀다운 턴온 시간을 실시간으로 측정하여 상기 풀업 트랜지스터 및 상기 풀다운 트랜지스터가 동시에 턴오프되는 데드 타임(dead time)을 조절하는 제어부;
상기 스위칭 노드 상의 스위칭 전압 신호를 필터링하여 출력 전압을 발생하는 저역 통과 필터; 및
기준 신호 및 상기 출력 전압에 기초하여 상기 펄스폭 변조 신호를 발생하는 펄스폭 변조 신호 발생부를 포함하고,
상기 제어부는, 상기 풀업 게이트 신호의 하강 천이 시점과 상기 스위칭 전압 신호의 상승 천이 시점의 차이를 상기 풀업 턴온 시간으로 측정하고, 상기 풀다운 게이트 신호의 상승 천이 시점과 상기 스위칭 전압 신호의 하강 천이 시점의 차이를 상기 풀다운 턴온 시간으로 측정하고,
상기 제어부는,
상기 펄스폭 변조 신호, 상기 풀업 턴온 시간을 나타내는 풀업 디지털 신호 및 상기 풀다운 턴온 시간을 나타내는 풀다운 디지털 신호에 기초하여 상기 풀업 턴온 시간 및 상기 풀다운 턴온 시간에 상응하는 데드 타임을 갖는 상기 풀업 게이트 신호 및 상기 풀다운 게이트 신호를 발생하는 게이트 신호 발생부를 포함하고,
상기 게이트 신호 발생부는,
디폴트 디지털 신호에 응답하여 상기 펄스폭 변조 신호를 지연하여 지연 오프셋 신호를 출력하는 오프셋 지연부;
상기 풀다운 디지털 신호에 응답하여 상기 펄스폭 변조 신호를 지연하여 지연 풀업 신호를 출력하는 풀업 지연부;
상기 풀업 디지털 신호에 응답하여 상기 펄스폭 변조 신호를 지연하여 지연 풀다운 신호를 출력하는 풀다운 지연부;
상기 지연 오프셋 신호 및 상기 지연 풀업 신호를 논리합(OR) 연산하여 상기 풀업 게이트 신호를 발생하는 논리합 게이트; 및
상기 지연 오프셋 신호 및 상기 지연 풀다운 신호를 논리곱(AND) 연산하여 상기 풀다운 게이트 신호를 발생하는 논리곱 게이트를 포함하는 것을 특징으로 하는 전압 컨버터. - 풀업 게이트 신호에 응답하여 제1 전압을 스위칭 노드에 연결하는 풀업 트랜지스터 및 풀다운 게이트 신호에 응답하여 상기 제1 전압보다 낮은 제2 전압을 상기 스위칭 노드에 연결하는 풀다운 트랜지스터를 포함하는 스위칭 드라이버;
상기 스위칭 노드 상의 스위칭 전압 신호, 상기 풀업 게이트 신호 및 상기 풀다운 게이트 신호에 기초하여 상기 풀업 트랜지스터의 풀업 턴온 시간을 나타내는 풀업 디지털 신호 및 상기 풀다운 트랜지스터의 풀다운 턴온 시간을 나타내는 풀다운 디지털 신호를 실시간으로 발생하는 검출부; 및
입력 신호, 상기 풀업 디지털 신호 및 상기 풀다운 디지털 신호에 기초하여 상기 풀업 턴온 시간 및 상기 풀다운 턴온 시간에 상응하는 데드 타임을 갖는 상기 풀업 게이트 신호 및 상기 풀다운 게이트 신호를 발생하는 게이트 신호 발생부를 포함하고,
상기 검출부는,
상기 풀업 게이트 신호의 하강 천이 시점과 상기 스위칭 전압 신호의 상승 천이 시점의 차이를 상기 풀업 턴온 시간으로 측정하고, 상기 풀다운 게이트 신호의 상승 천이 시점과 상기 스위칭 전압 신호의 하강 천이 시점의 차이를 상기 풀다운 턴온 시간으로 측정하고,
상기 검출부는,
상기 풀업 게이트 신호의 위상 및 상기 스위칭 전압 신호의 위상을 비교하여 상기 풀업 디지털 신호를 발생하는 풀업 위상 카운터; 및
상기 풀다운 게이트 신호의 위상 및 상기 스위칭 전압 신호의 위상을 비교하여 상기 풀다운 디지털 신호를 발생하는 풀다운 위상 카운터를 포함하는 구동 회로.
- 삭제
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