CN109952633B - 半导体装置及其制造方法 - Google Patents

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Abstract

【课题】提供一种能够抑制过电压保护二极管的耐压变动的半导体装置及其制造方法。【解决手段】实施方式涉及的半导体装置1包括：导电性的半导体基板2；绝缘膜4，形成在半导体基板2上；过电压保护二极管5，形成在绝缘膜4上，并且其N型半导体层5a与P型半导体层5b邻接配置；以及绝缘膜15，覆盖过电压保护二极管5，其中，P型半导体层5b中P型掺杂物的浓度，比N型半导体层5a中N型掺杂物的浓度更低，P型掺杂物的浓度峰值位于界面区域F1与界面区域F2之间的非界面区域G上。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置，具体为涉及具有MOS(Metal-Oxide-Semiconductor)构造的，并且设置有过电压保护二极管的半导体装置及其制造方法。
背景技术
以往，具有IGBT(Insulated Gate Bipolar Transistor)或MOSFET(MOS FieldEffect Transistor)等的，所谓具有MOS构造的半导体装置已被普遍认知。在这样的MOS型半导体装置中，作为过电压保护的应对措施，使用的是由串联而成的稳压二极管(Zenerdiode)构成的过电压保护二极管。具体来说，该过电压保护二极管是由交替地相邻配置的N型半导体层与P型半导体层所构成的(例如参照专利文献1)。而IGBT则是在集电极端子与栅极端子之间，或栅极端子与发射极端子之间设置有过电压保护二极管。
如图11所示，过电压保护二极管的P型半导体层50b(以及N型半导体层)在被配置在形成于半导体基板120上的绝缘膜140上的同时，被绝缘膜150所覆盖。即，过电压保护二极管被两个绝缘膜140以及150包夹。
通常，在过电压保护二极管中，P型半导体层中的P型掺杂物浓度比N型半导体层中的N型掺杂物浓度更低。因此，过电压保护二极管的耐压(齐纳电压)是通过P型掺杂物浓度的高浓度区域(浓度最高值)的位置而决定的。以往的过电压保护二极管如图11所示，P型掺杂物的浓度在P型半导体层50b与绝缘膜150之间的界面区域F10处为最大值。因此，过电压保护二极管会在界面区域F10处齐纳击穿(Breakdown)。
先行技术文献
专利文献1：特开2009-111304号公报
然而，在MOS型半导体装置的制造过程(加热工序等)中，会发生：绝缘膜150中含有的纳等的可动离子以及硼等的掺杂物移动到P型半导体层50b中、或相反地，P型半导体层50b的界面区域F10中的硼等的掺杂物移动到绝缘膜150中。像这样，可动离子以及掺杂物的移动会导致界面区域F10的电位发生变化，从而导致P型半导体层50b中的载流子浓度(空穴浓度)的分布发生变化。这样就与P型掺杂物浓度的高浓度区域的位置发生变动成为了同样的状态。其结果就是：过电压保护二极管的耐压会发生大的变动。以往，对可动离子以及掺杂物的移动进行控制是较为困难的，因此也就很难使过电压保护二极管的耐压处于稳定状态。
本发明鉴于上述课题，目的是提供一种能够对过电压保护二极管的耐压变动进行抑制的半导体装置及其制造方法。
发明内容
本发明涉及的半导体装置，其特征在于，包括：
导电性的半导体基板；
第一绝缘膜，形成在所述半导体基板上；
齐纳二极管，形成在所述第一绝缘膜上，并且其N型半导体层与P型半导体层邻接配置；以及
第二绝缘膜，覆盖所述齐纳二极管，
其中，所述P型半导体层中P型掺杂物的浓度，比所述N型半导体层中N型掺杂物的浓度更低，
所述P型掺杂物的浓度峰值位于：作为所述P型半导体层与所述第一绝缘膜之间的界面区域的第一界面区域，与作为所述P型半导体层与所述第二绝缘膜之间的界面区域的第二界面区域之间的非界面区域上。
另外，在所述半导体装置中，也可以是：
其中，所述浓度峰值位于所述P型半导体层的总厚度中内侧80％的区域上。
另外，在所述半导体装置中，也可以是：
其中，所述浓度峰值位于：从所述P型半导体层与所述第一绝缘膜之间的界面以及从所述P型半导体层与所述第二绝缘膜之间的界面分别隔开20nm以上的位置上。
另外，在所述半导体装置中，也可以是：
其中，在所述P型半导体层中的所述第一界面区域以及/或所述第二界面区域中，导入有N型掺杂物。
另外，在所述半导体装置中，也可以是：
其中，所述P型半导体层以及所述N型半导体层由多晶硅构成，所述第一绝缘膜以及/或所述第二绝缘膜由硅氧化膜构成。
另外，在所述半导体装置中，也可以是：
其中，所述P型掺杂物为硼。
另外，在所述半导体装置中，也可以是：
其中，进一步包括MOS构造，
在所述半导体基板的一个主面与另一个主面之间流通主电流，
在所述半导体基板的所述一个主面上，设置有：流通所述主电流的活性区域、以及包围所述活性区域的，并且包含所述半导体基板的周缘部的耐压区域，
所述第一绝缘膜被形成在所述耐压区域上，
所述齐纳二极管为：所述N型半导体层与所述P型半导体层交互地邻接配置后构成的过电压保护二极管。
另外，在所述半导体装置中，也可以是：
其中，所述半导体基板为第一导电型，
所述半导体装置进一步包括：
第二导电型的扩散层，被选择性地形成在所述耐压区域的所述一个主面上，并且包围所述活性区域；
第一导电型的扩散区域，被形成在所述扩散层中；
发射极，被形成在所述扩散区域上；
栅电极，被形成在所述过电压保护二极管上；
第二导电型的集电极区域，被形成在所述半导体基板的所述另一个主面上；以及
集电极，被形成在所述集电极区域上。
另外，在所述半导体装置中，也可以是：
其中，所述半导体基板为第一导电型，
所述半导体装置进一步包括：
第二导电型的扩散层，被选择性地形成在所述耐压区域的所述一个主面上，并且包围所述活性区域；
第一导电型的扩散区域，被形成在所述扩散层中；
发射极，被形成在所述扩散区域上；
栅电极，被形成在所述过电压保护二极管上；
第一导电型的漏极区域，被形成在所述半导体基板的所述另一个主面上；以及
集电极，被形成在所述漏极区域上，并且与所述漏极区域形成肖特基势垒。
另外，在所述半导体装置中，也可以是：
其中，所述半导体基板为第一导电型，
所述半导体装置进一步包括：
第二导电型的扩散层，被选择性地形成在所述耐压区域的所述一个主面上，并且包围所述活性区域；
第一导电型的扩散区域，被形成在所述扩散层中；
源电极，被形成在所述扩散区域上；
栅电极，被形成在所述过电压保护二极管上；
第一导电型的漏极区域，被形成在所述半导体基板的所述另一个主面上；以及
漏电极，被形成在所述漏极区域上。
本发明涉及的半导体装置的制造方法，包括：
在半导体基板上形成第一绝缘膜的工序；
在所述第一绝缘膜上形成半导体层的工序；
对所述半导体层进行蚀刻的工序；
在所述被蚀刻的半导体层上形成氧化膜的氧化膜形成工序；
经由所述氧化膜在所述半导体层中导入P型掺杂物的P型掺杂物导入工序；
在所述半导体层中选择性地导入N型掺杂物的N型掺杂物导入工序；以及
在所述半导体层上形成第二绝缘膜的工序，
其中，在所述P型掺杂物导入工序中，导入P型掺杂物，使所述被导入的P型掺杂物的浓度峰值位于：作为所述半导体层与所述第一绝缘膜之间的界面区域的第一界面区域，与作为所述半导体层与所述第二绝缘膜之间的界面区域的第二界面区域之间的非界面区域上。
另外，在所述半导体装置的制造方法中，可以是：
其中，在所述P型掺杂物导入工序之前，进一步包括：在所述半导体层中导入比预定在所述P型掺杂物导入工序中导入的P型掺杂物的浓度更低的N型掺杂物的工序。
另外，在所述半导体装置的制造方法中，可以是：
其中，在形成所述第一绝缘膜之后并且在形成所述半导体层之前的，在MOS构造形成区域中的所述半导体基板上导入N型掺杂物的工序中，在所述第一绝缘膜上也导入N型掺杂物，
然后，通过使被导入至所述MOS构造形成区域中的所述半导体基板上的N型掺杂物活性化的退火处理，使被导入至所述第一绝缘膜上的N型掺杂物扩散至所述半导体层的所述第一界面区域。
另外，在所述半导体装置的制造方法中，可以是：
其中，在形成所述半导体层之前，进一步包括用于在MOS构造形成预定区域上形成表面高浓度层的，将N型掺杂物导入至所述半导体基板的工序，并且在该工序中，在所述第一绝缘膜上也导入N型掺杂物。
另外，在所述半导体装置的制造方法中，可以是：
其中，在所述P型掺杂物导入工序之后，进一步包括：至少在所述半导体层中未通过所述N型掺杂物导入工序导入N型掺杂物的部分上，导入比在所述P型掺杂物导入工序中导入的P型掺杂物的浓度更低的N型掺杂物的工序。
另外，在所述半导体装置的制造方法中，可以是：
其中，在所述P型掺杂物导入工序中，导入P型掺杂物，使所述浓度峰值位于所述半导体层的总厚度中内侧80％的区域上。
另外，在所述半导体装置的制造方法中，可以是：
其中，在所述P型掺杂物导入工序中，导入P型掺杂物，使所述浓度峰值位于：从所述半导体层与所述第一绝缘膜之间的界面以及从所述半导体层与所述第二绝缘膜之间的界面分别隔开20nm以上的位置上。
发明效果
在本发明中，所述P型掺杂物的浓度峰值位于：作为所述P型半导体层与所述第一绝缘膜之间的界面区域的第一界面区域，与作为所述P型半导体层与所述第二绝缘膜之间的界面区域的第二界面区域之间的非界面区域上。通过这样，由于过电压保护二极管就会在非界面区域上齐纳击穿。因此，就能够抑制可动离子以及掺杂物的移动对过电压保护二极管的耐压所造成的影响。
因此，根据本发明，就能够抑制过电压保护二极管的耐压变动。
简单附图说明
图1是第一实施方式涉及的半导体装置1(IGBT)的平面图。
图2是沿图1中的I-I线的截面图。
图3是沿图1中的II-II线的截面图。
图4是将过电压保护二极管5的一部分放大后的斜视图。
图5是实施方式涉及的P型半导体层5b中P型掺杂物浓度的资料图。
图6A是用于说明实施方式涉及的半导体装置1的制造方法的工序截面图。
图6B是继图6A之后用于说明实施方式涉及的半导体装置1的制造方法的工序截面图。
图6C是继图6B之后用于说明实施方式涉及的半导体装置1的制造方法的工序截面图。
图7是实施方式涉及的P型半导体层5b中掺杂物浓度的资料图。
图8是实施方式涉及的P型半导体层5b中掺杂物浓度的资料图。
图9是第一实施方式的变形例涉及的半导体装置1A(IGBT)的截面图。
图10是第二实施方式涉及的半导体装置1B(纵型MOSFET)的截面图。
图11是以往的P型半导体层50b中P型掺杂物浓度的资料图。
【发明的具体实施方式】
以下，将参照附图对本发明涉及的实施方式进行说明。各图中具有同等功能的构成要素使用同一符号进行了标示。
(第一实施方式)
以下，将参照图1～图5，对本发明的第一实施方式涉及的半导体装置1进行说明。在图1所示的半导体装置1的平面图中，未图示有绝缘膜15、表面保护膜16、发射极21、栅电极22、以及截断电极(Stopper electrode)24。
第一实施方式涉及的半导体装置1具有IGBT构造，并且在其导电性的半导体基板2的上端面2a(一个主面)与下端面2b(另一个主面)之间流通有主电流。另外，虽然半导体基板2在本实施方式中为硅基板，但本发明并不仅限于此，也可以是其他类型的半导体基板(例如SiC基板、GaN基板等)。另外，半导体基板2的导电类型虽然在本实施方式中为N型，但不仅限于此。
如图1所示，半导体基板2的上端面2a上，设置有：流通主电流的活性区域A、以及包围该活性区域A的耐压区域B。耐压区域B包含半导体基板2的周缘部。这里的“周缘部”是指包含半导体基板2的侧面的半导体基板2的周缘部分。
如图1～图3所示，半导体装置1包括：P型扩散层3、绝缘膜4、绝缘膜15(第二绝缘膜)、过电压保护二极管5、导体部6、7、8、9、P型集电极区域12、N型扩散区域13、N型截断区域14、表面保护膜16、发射极21、栅电极22、集电极23、以及截断电极24。半导体基板2的上端面2a上还设置有栅极焊盘(Gate pad)(未图示)。
扩散层3被选择性地的形成在耐压区域B的上端面2a上，并且将活性区域A包围。该扩散层3也称为P型基极区域。图1中由界面P1和P2包围的区域就是P型基极区域。界面P1是扩散层3与周边半导体区域10之间的pn结的界面，界面P2是活性区域A与耐压区域B之间的界面。周边半导体区域10是位于扩散层3的外侧的N型半导体区域。
半导体装置1中也可以进一步包括：为了高耐压化而被设置为包围扩散层3的P型扩散层(保护环)。该保护环被选择性地形成在耐压区域B的上端面2a上。另外，保护环的数量不仅限于一个，可以是两个或更多。
扩散层3以及保护环的掺杂物浓度，例如为1×1014cm-3～1×1019cm-3。扩散层3以及保护环的深度，例如为2μm～10μm。周边半导体区域10的掺杂物浓度，例如为1×1013cm-3～1×1015cm-3。
绝缘膜4被形成在半导体基板2的耐压区域B上。在本实施方式中，如图2所示，被形成在扩散层3、以及周边半导体区域10上。该绝缘膜4例如为硅氧化膜(SiO2膜)，具体为为场氧化膜，其厚度例如为200nm～2000nm。
过电压保护二极管5由多个稳压二极管串联而成。在本实施方式中，过电压保护二极管5被设置在半导体装置1的集电极23与栅电极22之间。另外，也可以将本发明涉及的过电压保护二极管的构成，适用于被设置在栅电极22与发射极21之间的过电压保护二极管。
过电压保护二极管5如图2以及图4所示，被形成在绝缘膜4上，并且其N型半导体层5a和P型半导体层5b被交互地邻接配置。N型半导体层5a和P型半导体层5b被形成在耐压区域B的绝缘膜4上。其具体将在半导体装置1的制造方法进行阐述，例如，过电压保护二极管5是通过在绝缘膜4上形成P型半导体层后，再在P型半导体层的规定区域中导入N型掺杂物来形成的。
N型半导体层5a和P型半导体层5b由导电性的半导体(在本实施方式中为被导入掺杂物的多晶硅)构成。具体为：N型半导体层5a为被导入N型掺杂物(磷等)的多晶硅层。P型半导体层5b为被导入P型掺杂物(硼等)的多晶硅层。P型半导体层5b的P型掺杂物浓度例如为1×1017cm-3～1×1019cm-3。N型半导体层5a的N型掺杂物浓度例如为1×1019cm-3～1×1021cm-3。像这样，P型半导体层5b中的P型掺杂物的浓度比N型半导体层中的N型掺杂物的浓度更低。另外，多晶硅层的厚度例如为100nm～1000nm。
如图5所示，P型半导体层5b中P型掺杂物的浓度峰值位于非界面区域G上。这里的非界面区域G是指：P型半导体层5b与绝缘膜15之间的界面区域F1与P型半导体层5b与绝缘膜4之间的界面区域F2之间的区域。
导体部6、7、8、9如图1所示，被形成为在绝缘膜4上沿耐压区域B包围活性区域A，并且分别与过电压保护二极管5的规定部位电气连接。即，导体部6、7、8、9基于各个重要部位的电压，从而与过电压保护二极管5的半导体层(N型半导体层5a和P型半导体层5b)电气连接。连接后的半导体层与导体部为相同的导电类型。另外，导体部也可以是连续跨过两个以上的半导体层后进行连接。
导体部6、7、8、9例如由多晶硅或铝等导电性材料构成。如图3所述，导体部6、7经由绝缘膜4配置在扩散层3的上方，导体部8、9则经由绝缘膜4配置在周边半导体区域10的上方。导体部的数量不仅限于4个，可以为任意数量。
扩散区域13如图2所示，是形成在扩散层3中的N型半导体区域。该扩散区域13上形成有发射极21。另外，扩散区域13的掺杂物浓度，例如为1×1019cm-3～1×1021cm-3。
截断区域14如图2以及图3所示，是一个被形成在半导体基板2侧端中的上端面2a上的N型半导体区域。该截断区域14的掺杂物浓度高于周边半导体区域10。截断电极24与过电压保护二极管5的另一端(在图2中为右端)电气连接。在截断区域14上形成有截断电极24。截断区域14的掺杂物浓度例如为1×1019cm-3～1×1021cm-3。
栅电极22经由绝缘膜4设置在扩散层3的上方。该栅电极22在本实施方式中，被形成在过电压保护二极管5上。具体来说，如图2所示，栅电极22与过电压保护二极管5的活性区域A侧的一端(图2中为左端)电气连接。
P型集电极区域12被形成在半导体基板2的下端面2b上。该集电极区域12的掺杂物浓度例如为1×1017cm-3～1×1019cm-3。如图2所示，集电极区域12上形成有集电极23。另外，与集电极区域12相邻设置有缓冲区域11。该缓冲区域11的掺杂物浓度例如为1×1016cm-3～1×1018cm-3。
绝缘膜15如图2所示，被设置为覆盖过电压保护二极管5。该绝缘膜15的厚度例如为200nm～2000nm。绝缘膜15例如为硅氧化膜，在本实施方式为BPSG(Boron PhosphorousSilicate Glass)膜。
表面保护膜16如图2所示，覆盖半导体装置1的上端面2a侧。该表面保护膜16例如为聚酰亚胺膜或硅氮化膜。
如上述般，在本实施方式涉及的半导体装置1中，P型半导体层5b中P型掺杂物的浓度峰值位于界面区域F1与界面区域F2之间的非界面区域G上。通过这样，过电压保护二极管5会在非界面区域G中齐纳击穿。因此，即便是在可动离子或掺杂物移动，具体为可动离子或掺杂物跨越界面区域F1以及P型半导体层5b间，或是跨越界面区域F2以及P型半导体层5b间移动的情况下，也能够抑制过电压保护二极管5的耐压变动。所以，根据本实施方式，就能够对过电压保护二极管5的耐压变动进行抑制。即，能够稳定过电压保护二极管5的耐压。
另外，理想的情况是：界面区域F1以及界面区域F2分别为P型半导体层5b的总厚度中外侧10％的区域。换言之，理想的情况是：非界面区域G为P型半导体层5b的总厚度中内侧80％的区域。此情况下，P型半导体层5b中P型掺杂物的浓度峰值位于P型半导体层5b的总厚度中内侧80％的区域上。通过这样，就能够充分抑制P型半导体层5b与绝缘膜4之间以及/或P型半导体层5b与绝缘膜15之间的可动离子(钠离子等)以及掺杂物(硼等)的移动对过电压保护二极管5所造成的影响。其结果就是，能够稳定过电压保护二极管5的耐压。
另外，理想的情况是：P型半导体层5b中P型掺杂物的浓度峰值位于：从P型半导体层5b与绝缘膜4之间的界面、以及从P型半导体层5b与绝缘膜15之间的界面分别隔开20nm以上(50nm以上则更为理想)的位置上。通过这样，就能够充分抑制P型半导体层5b与绝缘膜4之间以及/或P型半导体层5b与绝缘膜15之间的可动离子以及掺杂物的移动对过电压保护二极管5所造成的影响。其结果就是，能够进一步稳定过电压保护二极管5的耐压。
另外，可以在界面区域F1以及/或界面区域F2上导入N型掺杂物。通过这样，就能够通过N型掺杂物降低界面区域中的载流子浓度(空穴浓度等)，从而进一步减小过电压保护二极管5的耐压(齐纳电压)变动。N型掺杂物的浓度比P型掺杂物的浓度更低，例如为1×1015cm-3～1×1017cm-3。
＜半导体装置1的制造方法＞
接下来，将参照图6A、图6B以及图6C的工序截面图，对上述的半导体装置1的制造方法进行说明。在图6A、图6B以及图6C中，左侧的图表示MOS构造形成区域，右侧的图表示过电压保护二极管形成区域。
首先，准备导电性的半导体基板。在本实施方式中是准备较低浓度的N型(N-)半导体基板2。并且，如图6A(1)所示，将P型扩散层3选择性地形成在半导体基板2的上端面2a上。然后，在半导体基板2的整个上端面2a上形成绝缘膜4。在本实施方式中，是形成场氧化膜来作为绝缘膜4。
接着，将绝缘膜4的规定区域(MOS构造形成区域)上的绝缘膜4通过蚀刻去除。然后，如图6A(1)所示，通过有选择的离子注入法在MOS构造形成区域上选择性地导入N型掺杂物(磷等)。被导入的N型掺杂物的浓度例如为1×1015cm-3～1×1017cm-3。
接着，如图6A(2)所示，在MOS构造形成区域上形成栅极氧化膜61，然后，在栅极氧化膜61以及绝缘膜4上形成多晶硅层(半导体层)50。并且，将MOS构造形成区域上的栅极氧化膜61以及多晶硅层50通过蚀刻加工成规定的栅极形状。通过对多晶硅层50的蚀刻，形成过电压保护二极管5以及导体部6、7、8、9(为多晶硅时)的外形。
接着，如图6A(3)所示，对半导体基板2进行加热处理(退火)。通过这样，在使被导入至MOS构造形成区域的N型掺杂物扩散以及活性化后形成N型区域(N阱(Well)、表面高浓度层)63的同时，在半导体基板2的整个上端面2a侧形成氧化膜62(氧化膜形成工序)。其结果就是，氧化膜62被形成在被蚀刻后的多晶硅层50上。另外，氧化膜62为通过对半导体基板2加热后形成的热氧化膜。
接着，如图6A(4)所示，经由氧化膜62将P型掺杂物(硼等)导入多晶硅层50以及N型区域63中(P型掺杂物导入工序)。在本工序中，深入地导入P型掺杂物，使被导入至多晶硅层50中的P型掺杂物的浓度峰值，位于界面区域F1与界面区域F2之间的非界面区域G上。被导入的P型掺杂物的浓度例如为1×1016cm-3～1×1018cm-3。
在P型掺杂物导入工序中，理想的情况是:导入P型掺杂物，使P型掺杂物的浓度峰值位于多晶硅层50的总厚度中内侧80％的区域上。
另外，在P型掺杂物导入工序中，理想的情况是:导入P型掺杂物，使P型掺杂物的浓度峰值位于：从多晶硅层50与绝缘膜4之间的界面、以及从多晶硅层50与绝缘膜15之间的界面分别隔开20nm以上(50nm以上则更为理想)的位置上。
在通过离子注入法导入P型掺杂物的情况下，通过比通常(例如50eV)更高的加速能量(例如100keV)来注入P型掺杂物。在P型掺杂物导入工序中，P型掺杂物在被导入多晶硅层50的同时，还被导入作为MOS形成预定区域的半导体基板2上从而构成MOS构造的一部分。因此，就能够使制造方法效率化。
接着，如图6B(1)所示，为了形成规定形状的体区域，通过有选择的离子注入法，将P型掺杂物(硼等)深入地导入MOS构造形成区域中。被导入的P型掺杂物的浓度例如为1×1016cm-3～1×1018cm-3。
接着，如图6B(2)所示，通过对半导体基板2进行加热处理(退火)，在使被导入的N型掺杂物扩散以及活性化后将多晶硅层50作为P型半导体层的同时，在N型区域63形成P型区域(体区域)64。
接着，如图6B(3)所示，半导体基板2的周缘部上的绝缘膜4通过蚀刻去除。
接着，如图6B(4)所示，通过有选择的离子注入法，在多晶硅层50的规定区域、P型区域64的规定区域、以及半导体基板2的周缘部上选择性地导入N型掺杂物(磷等)(N型掺杂物导入工序)。具体为：在多晶硅层50中形成N型半导体层5a的部分、以及P型区域64中形成源漏区域的部分上导入N型掺杂物。被导入的N型掺杂物的浓度例如为1×1019cm-3～1×1021cm-3。另外，在本工序中，也可以在作为导体部6、7、8、9的基础的多晶硅层50中导入N型掺杂物。
接着，如图6C(1)所示，通过对半导体基板2进行加热处理(退火)，使被导入的N型掺杂物扩散以及活性化后，将多晶硅层50以及P型区域64的规定区域连同半导体基板2的周缘部一起作为N型半导体层。即，将多晶硅层50的规定区域作为N型半导体层5a，将P型区域64的规定区域作为N+区域(源漏区域)65。通过这样，就会形成N型半导体层5a与P型半导体层5b邻接配置后形成的过电压保护二极管5。另外，通过被导入至半导体基板2的周缘部的N型掺杂物通过加热处理扩散以及活性化，从而就会形成截断区域14。
然后，如图6C(2)所示，形成多晶硅层50(过电压保护二极管5)与覆盖MOS构造的栅极的绝缘膜15。并且，通过溅镀法或真空蒸镀法等形成发射极21以及截断电极24。
在上述制造方法的说明中，虽然在导入P型掺杂物或N型掺杂物后进行了退火处理，但也可以在多个掺杂物导入工序结束后一并进行退火处理。另外，如上述般在将氧化膜62保留至最后的情况下，氧化膜62与绝缘膜15相当于本申请权利要求中的第二绝缘膜。
再有，上述半导体装置的制造方法中也可以包括：在P型掺杂物导入工序之前，在多晶硅层50(半导体层)中导入N型掺杂物的工序。被导入的N型掺杂物的浓度，比P型掺杂物导入工序中预定导入的P型掺杂物的浓度更低(例如1×1015cm-3～1×1017cm-3)。通过这样，由于界面区域F1以及界面区域F2中的载流子浓度(空穴浓度等)会下降，因此就能够进一步抑制可动离子以及掺杂物所带来的影响，从而就能够进一步抑制过电压保护二极管5的耐压变动。另外，N型掺杂物可以被导入在多晶硅层50的整个面上，或是仅选择性地导入在成为P型半导体层5b的部分上。再有，也可以是导入N型掺杂物，使N型掺杂物的浓度峰值与P型掺杂物的浓度峰值不同(理想的情况是，浓度峰值位于界面区域F1或F2上)。
另外，在参照图6A(1)进行说明的用于形成N型区域63(表面高浓度层)的掺杂物导入工序中，也可以是不仅仅在作为MOS构造形成预定区域的半导体基板2上导入N型掺杂物，而是在绝缘膜4上也导入N型掺杂物。即，也可以在形成多晶硅层50(半导体层)之前的，将用于在MOS构造形成预定区域上形成表面高浓度层的N型掺杂物导入至半导体层2的工序中，在绝缘膜4上也导入N型掺杂物。像这样被导入至绝缘膜4的N型掺杂物，在对半导体基板2进行加热处理后在MOS构造形成区域上形成N型区域63时，就会扩散至多晶硅层50的界面区域F2。通过这样，由于P型半导体层5b的界面区域F2中的载流子浓度(空穴浓度等)会下降，因此就能够进一步抑制可动离子以及掺杂物所带来的影响。
图7中展示了在进行P型掺杂物导入工序后的，P型半导体层5b中P型掺杂物以及N型掺杂物的浓度分布情况(退火处理后)。图中P表示P型掺杂物的浓度分布情况，N表示N型掺杂物的浓度分布情况，P-N则代表实质上的P型掺杂物的浓度。如图7所示，在界面区域F1以及界面区域F2中，实质上的P型掺杂物浓度正在下降。即，通过导入N型掺杂物，界面区域F1以及界面区域F2的载流子浓度(空穴浓度等)就会下降。
在上述说明中虽然是在MOS构造形成区域上制作了平面栅极型的栅极，但并不仅限于此，也可以制作沟道栅极型的栅极。在制作沟道栅极型的栅极时，就能够和上述一样地制作栅极以及过电压保护二极管。
另外，作为在P型掺杂物导入工序之前，在多晶硅层50中导入N型掺杂物的方法之一，具有以下的方法。即，在参照图6A(1)进行说明的工序(在MOS构造形成区域中的半导体基板2上选择性地导入N型掺杂物的工序)中，不仅仅在MOS构造形成预定区域上导入N型掺杂物，而是在绝缘膜4上也导入N型掺杂物。然后，通过参照图6A(3)进行说明的加热处理(退火处理)，使绝缘膜4中的N型掺杂物扩散至多晶硅层50的界面区域F2。通过这样，就能够降低界面区域F2的载流子浓度(空穴浓度等)。
N*型掺杂物导入工序中导入的N型掺杂物的浓度比P型掺杂物导入工序中导入的P型掺杂物的浓度更低(例如1×1015cm-3～1×1017cm-3)。通过这样，由于界面区域F1的载流子浓度(空穴浓度等)会下降，因此就能够进一步抑制可动离子以及掺杂物所带来的影响，从而就能够进一步抑制过电压保护二极管5的耐压变动。另外，理想的情况是在进行离子注入时使N型掺杂物的浓度峰值位于界面区域F1内。N型掺杂物可以被导入在整个多晶硅层50上(即，在N型掺杂物导入工序中被导入有N型掺杂物的区域上也导入N型掺杂物)。
图8中展示了在进行N*型掺杂物导入工序后的，P型半导体层5b中P型掺杂物以及N型掺杂物的浓度分布情况(退火处理后)。图中P表示P型掺杂物的浓度分布情况，N*表示N型掺杂物的浓度分布情况，P-N*则代表实质上的P型掺杂物的浓度。如图8所示，至少在界面区域F1中，实质上的P型掺杂物浓度正在下降。即，通过导入N型掺杂物，至少界面区域F1的载流子浓度(空穴浓度等)就会下降。
＜半导体装置1的变形例＞
IGBT的构成不仅限于上述的半导体装置1。图9是第一实施方式的变形例涉及的半导体装置1A的截面图。图9中与图2为相同的构成要素则使用同一符号进行标示。
变形例涉及的半导体装置1A如图9所示，具有替代P型集电极区域12的N型漏极区域12A，并且，具有与该漏极区域12A形成肖特基势垒的集电极23。此情况下，集电极23具有由铂、钼等构成的势垒金属。
(第二实施方式)
接下来，对本发明的第二实施方式涉及的半导体装置1B进行说明。该半导体装置1B为纵型MOSFET。半导体装置1B的平面图与图1相同。图10是半导体装置1B的截面图，其对应在第一实施方式中说明的图2。在图10中，与第一实施方式相同的构成要素使用了同一符号进行标示。下面，将以其与第一实施方式的不同点为中心进行说明。
半导体装置1B，包括：P型扩散层3、绝缘膜4、过电压保护二极管5、导体部6、7、8、9、N型漏极区域12B、N型扩散区域13、N型截断区域14、源电极21A、栅电极22、漏电极23A、以及截断电极24。漏极区域12B被形成在半导体基板2的下端面上，并且在该漏极区域12B上形成有漏电极23A。另外，源电极21A被形成在扩散区域13上。
过电压保护二极管5被设置在纵型MOSFET的漏电极23A与栅电极22之间，或被设置在源电极21A与栅电极22之间。
根据第二实施方式，由于能够获得与第一实施方式中说明的半导体装置1同样的作用，因此就能够提供能够抑制过电压保护二极管5的耐压变动的半导体装置1B。
以上，对本发明实施方式中涉及的半导体装置的中过电压保护二极管5进行了说明。上述过电压保护二极管5所特有的构成，即，P型半导体层中P型掺杂物的浓度峰值位于非界面区域G上这一构成，不仅仅可以作用于过电压保护，还可以适用于被用于基准电压的生成电路等其他的用途的一般的齐纳二极管。例如，也可以将上述构成适用于由一个N型半导体层以及一个P型半导体层所构成的齐纳二极管。另外，本发明涉及的齐纳二极管作为过电压保护二极管，不仅限于被设置在IGBT或MOSFET等的半导体装置上，还可以被设置在其他一般的集成电路(IC)上。
基于上述记载，虽然本领域业者或许可以联想到本发明的追加效果或各种变形，但本发明的形态并不仅限于上述的各个实施方式。也可是将各种不同的实施方式间的构成要素进行适宜的组合。并且能够在专利请求的范围所规定的内容内，以及不脱离由其对等物指引出的本发明概念性的思想和主旨的范围内进行各种追添加、变更以及部分删除。
符号说明
1、1A、1B、半导体装置
2、120 半导体基板
2a 上端面
2b 下端面
3 扩散层
4、140 绝缘膜
5 过电压保护二极管
5a N型半导体层
5b、50b P型半导体层
6、7、8、9 导体部
10 周边半导体区域
11 缓冲区域
12 集电极区域
12A、12B 漏极区域
13 扩散区域
14 截断区域
15、150 绝缘膜
16 表面保护膜
21 发射极
21A 源电极
22 栅电极
23 集电极
23A 漏电极
24 截断电极
50 多晶硅层
61 栅极氧化膜
62 氧化膜
63 N型区域(表面高浓度层)
64 P型区域(体区域)
65 N+区域
A 活性区域
B 耐压区域
F1、F2、F10 界面区域
G 非界面区域
P1、P2 (扩散层3的)界面

Claims (17)

1.一种半导体装置，其特征在于，包括：
导电性的半导体基板；
第一绝缘膜，形成在所述半导体基板的耐压区域上；
齐纳二极管，形成在所述第一绝缘膜上，并且其N型半导体层与P型半导体层邻接配置；以及
第二绝缘膜，覆盖所述齐纳二极管，
其中，所述P型半导体层中P型掺杂物的浓度，比所述N型半导体层中N型掺杂物的浓度更低，
所述P型掺杂物的浓度峰值位于：作为所述P型半导体层与所述第一绝缘膜之间的界面区域的第一界面区域，与作为所述P型半导体层与所述第二绝缘膜之间的界面区域的第二界面区域之间的非界面区域上，
在所述P型半导体层中的所述第一界面区域中，导入有N型掺杂物。
2.根据权利要求1所述的半导体装置，其特征在于：
其中，所述浓度峰值位于所述P型半导体层的总厚度中内侧80％的区域上。
3.根据权利要求1所述的半导体装置，其特征在于：
其中，所述浓度峰值位于：从所述P型半导体层与所述第一绝缘膜之间的界面以及从所述P型半导体层与所述第二绝缘膜之间的界面分别隔开20nm以上的位置上。
4.根据权利要求1所述的半导体装置，其特征在于：
其中，在所述P型半导体层中的所述第二界面区域中，导入有N型掺杂物。
5.根据权利要求1所述的半导体装置，其特征在于：
其中，所述P型半导体层以及所述N型半导体层由多晶硅构成，所述第一绝缘膜以及/或所述第二绝缘膜由硅氧化膜构成。
6.根据权利要求1所述的半导体装置，其特征在于：
其中，所述P型掺杂物为硼。
7.根据权利要求1所述的半导体装置，其特征在于：
其中，进一步包括MOS构造，
在所述半导体基板的一个主面与另一个主面之间流通主电流，
在所述半导体基板的所述一个主面上，设置有：流通所述主电流的活性区域、以及包围所述活性区域的，并且包含所述半导体基板的周缘部的耐压区域，
所述齐纳二极管为：所述N型半导体层与所述P型半导体层交互地邻接配置后构成的过电压保护二极管。
8.根据权利要求7所述的半导体装置，其特征在于：
其中，所述半导体基板为第一导电型，
所述半导体装置进一步包括：
第二导电型的扩散层，被选择性地形成在所述耐压区域的所述一个主面上，并且包围所述活性区域；
第一导电型的扩散区域，被形成在所述扩散层中；
发射极，被形成在所述扩散区域上；
栅电极，被形成在所述过电压保护二极管上；
第二导电型的集电极区域，被形成在所述半导体基板的所述另一个主面上；以及
集电极，被形成在所述集电极区域上。
9.根据权利要求7所述的半导体装置，其特征在于：
其中，所述半导体基板为第一导电型，
所述半导体装置进一步包括：
第二导电型的扩散层，被选择性地形成在所述耐压区域的所述一个主面上，并且包围所述活性区域；
第一导电型的扩散区域，被形成在所述扩散层中；
发射极，被形成在所述扩散区域上；
栅电极，被形成在所述过电压保护二极管上；
第一导电型的漏极区域，被形成在所述半导体基板的所述另一个主面上；以及
集电极，被形成在所述漏极区域上，并且与所述漏极区域形成肖特基势垒。
10.根据权利要求7所述的半导体装置，其特征在于：
其中，所述半导体基板为第一导电型，
所述半导体装置进一步包括：
第二导电型的扩散层，被选择性地形成在所述耐压区域的所述一个主面上，并且包围所述活性区域；
第一导电型的扩散区域，被形成在所述扩散层中；
源电极，被形成在所述扩散区域上；
栅电极，被形成在所述过电压保护二极管上；
第一导电型的漏极区域，被形成在所述半导体基板的所述另一个主面上；以及
漏电极，被形成在所述漏极区域上。
11.一种半导体装置的制造方法，其特征在于，包括：
在半导体基板的耐压区域上形成第一绝缘膜的工序；
在所述第一绝缘膜上形成半导体层的工序；
对所述半导体层进行蚀刻的工序；
在所述被蚀刻的半导体层上形成氧化膜的氧化膜形成工序；
经由所述氧化膜在所述半导体层中导入P型掺杂物的P型掺杂物导入工序；
在所述半导体层中选择性地导入N型掺杂物的第一N型掺杂物导入工序；以及
在所述半导体层上形成第二绝缘膜的工序，
其中，在所述P型掺杂物导入工序中，导入P型掺杂物，使所述被导入的P型掺杂物的浓度峰值位于：作为所述半导体层与所述第一绝缘膜之间的界面区域的第一界面区域，与作为所述半导体层与所述第二绝缘膜之间的界面区域的第二界面区域之间的非界面区域上，
并且进一步包括：将比所述P型掺杂物的浓度更低的N型掺杂物至少导入所述半导体层的所述第一界面区域中的第二N型掺杂物导入工序，
其中，通过所述P型掺杂物导入工序、所述第一N型掺杂物导入工序以及所述第二N型掺杂物导入工序，在所述第一绝缘膜上形成了齐纳二极管，该齐纳二极管具有交互地邻接配置的N型半导体层和P型半导体层。
12.根据权利要求11所述的半导体装置的制造方法，其特征在于：
其中，所述第二N型掺杂物导入工序在所述P型掺杂物导入工序之前进行，在所述第二N型掺杂物导入工序中，在所述半导体层的所述第一界面区域中导入比预定在所述P型掺杂物导入工序中导入的P型掺杂物的浓度更低的N型掺杂物。
13.根据权利要求12所述的半导体装置的制造方法，其特征在于：
其中，在形成所述第一绝缘膜之后并且在形成所述半导体层之前的，在MOS构造形成区域中的所述半导体基板上导入N型掺杂物的工序中，在所述第一绝缘膜上也导入N型掺杂物，
然后，通过使被导入至所述MOS构造形成区域中的所述半导体基板上的N型掺杂物活性化的退火处理，使被导入至所述第一绝缘膜上的N型掺杂物扩散至所述半导体层的所述第一界面区域。
14.根据权利要求12所述的半导体装置的制造方法，其特征在于：
其中，在形成所述半导体层之前，进一步包括用于在MOS构造形成预定区域上形成表面高浓度层的，将N型掺杂物导入至所述半导体基板的工序，并且在该工序中，在所述第一绝缘膜上也导入N型掺杂物。
15.根据权利要求11所述的半导体装置的制造方法，其特征在于：
其中，所述第二N型掺杂物导入工序在所述P型掺杂物导入工序之后进行，在所述第二N型掺杂物导入工序中，至少在所述半导体层中未通过所述第一N型掺杂物导入工序导入N型掺杂物的部分上，导入比在所述P型掺杂物导入工序中导入的P型掺杂物的浓度更低的N型掺杂物。
16.根据权利要求11所述的半导体装置的制造方法，其特征在于：
其中，在所述P型掺杂物导入工序中，导入P型掺杂物，使所述浓度峰值位于所述半导体层的总厚度中内侧80％的区域上。
17.根据权利要求11所述的半导体装置的制造方法，其特征在于：
其中，在所述P型掺杂物导入工序中，导入P型掺杂物，使所述浓度峰值位于：从所述半导体层与所述第一绝缘膜之间的界面以及从所述半导体层与所述第二绝缘膜之间的界面分别隔开20nm以上的位置上。
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