JP5535600B2

JP5535600B2 - 半導体装置

Info

Publication number: JP5535600B2
Application number: JP2009271853A
Authority: JP
Inventors: 浩一郎林
Original assignee: PS4 Luxco SARL
Current assignee: PS4 Luxco SARL
Priority date: 2009-11-30
Filing date: 2009-11-30
Publication date: 2014-07-02
Anticipated expiration: 2029-11-30
Also published as: JP2011115019A; US8987937B2; US10126765B2; US20160342164A1; US20110127850A1; US20150286229A1; US9411347B2

Description

本発明は半導体装置に関し、特に、チャージポンプ動作によって内部電圧を発生させる内部電圧発生回路を備えた半導体装置に関する。

半導体装置の中には、外部より供給される電源電位よりも高い昇圧電位や、グランド電位よりも低い負電位を必要とするものがある。このような半導体装置においては、昇圧電位や負電位を生成するための内部電圧発生回路が内部に設けられる（特許文献１〜４参照）。代表的な内部電圧発生回路としては、キャパシタを用いたポンピングによって昇圧又は降圧を行うチャージポンプ回路が知られている。チャージポンプ回路は、キャパシタを充電するチャージ動作と、充電されたキャパシタをポンピングするディスチャージ動作を交互に繰り返すことによって昇圧動作を行う回路である。

内部電圧発生回路の出力である内部電圧は、半導体装置に含まれる種々の回路ブロックにて使用されるが、これらの回路ブロックがスタンバイ状態である場合には内部電圧発生回路もスタンバイ状態とすることにより、消費電力を低減することが考えられる。内部電圧発生回路をスタンバイ状態とするためには、チャージ動作の状態で保持すればよい。

特開２００３−２９８９５７号公報特開２００７−３２５４３０号公報特開２００９−１７７１７号公報特開２００９−１１６６８４号公報

しかしながら、チャージ動作の状態で内部電圧発生回路を保持すると、キャパシタの両端に所定の電圧が印加されたままの状態となることから、リーク電流による消費電力が発生するという問題があった。しかも、内部電圧発生回路に用いられるキャパシタは、信号線に接続されるキャパシタと比べると極めて大容量であることから、低消費電力が要求される場合、リーク電流による消費電力は無視できないレベルとなるおそれがあった。

本発明の一側面による半導体装置は、第１及び第２の電極を有するキャパシタを有し、前記キャパシタを第１の電圧にチャージするチャージ動作と、前記キャパシタの前記第１の電極に第２の電圧を印加して前記第２の電極に絶対値が前記第１及び第２の電圧よりも大きい第３の電圧を発生させるディスチャージ動作を繰り返すことにより内部電圧を発生する内部電圧発生回路と、前記内部電圧発生回路がスタンバイ状態のときに、前記キャパシタに前記第１の電圧よりも小さい第４の電圧がかかるよう制御する制御回路と、を備えることを特徴とする。

本発明の他の面による半導体装置は、第１及び第２の電極を有するキャパシタを有し、アクティブ状態において内部電圧を発生し、スタンバイ状態において前記内部電圧の発生を停止する内部電圧発生回路と、前記内部電圧発生回路の動作を制御する制御回路と、を備え、前記制御回路は、前記内部電圧発生回路をアクティブ状態とする場合、前記キャパシタを所定の電圧に充電するチャージ動作と、前記第１の電極に与える電位を変化させることによって前記第２の電極に現れる電位を変化させるディスチャージ動作を交互に行い、前記内部電圧発生回路をスタンバイ状態とする場合、前記チャージ動作を停止させることを特徴とする。

本発明のさらに他の面による半導体装置は、第１及び第２の電極を有するキャパシタと、第１の電位を供給する第１の配線と、第２の電位を供給する第２の配線と、前記キャパシタの前記第１の電極と前記第１の配線との間に接続された第１のスイッチと、前記キャパシタの前記第１の電極と前記第２の配線との間に接続された第２のスイッチと、前記キャパシタの前記第２の電極と前記第２の配線との間に接続された第３のスイッチと、少なくともステート信号に基づいて前記第１乃至第３のスイッチを制御する制御回路と、を備え、前記制御回路は、前記第１及び第３のスイッチをオンし前記第２のスイッチをオフする第１の制御状態と、前記第２のスイッチをオンし前記第１及び第３のスイッチをオフする第２の制御状態とを有し、前記ステート信号が活性状態である場合には前記第１の制御状態と前記第２の制御状態を交互に繰り返し、前記ステート信号が非活性状態である場合には前記第２の制御状態に保持する、ことを特徴とする。

本発明によれば、前記内部電圧発生回路がスタンバイ状態である場合においてキャパシタの両端にかかる電圧が低減されることから、リーク電流による消費電力を低減することが可能となる。

本発明の好ましい実施形態による半導体装置のブロック図である。制御回路４０の構成を示すブロック図である。制御信号出力回路４３の回路図である。内部電圧発生回路２０の回路図である。（ａ）はチャージ動作を示す等価回路図であり、（ｂ）はディスチャージ動作を示す等価回路図である。本発明の好ましい実施形態による半導体装置の動作を説明するための波形図である。（ａ）はスタンバイ状態の一例を示す等価回路図であり、（ｂ）はスタンバイ状態の他の例を示す等価回路図である。負電位を生成する内部電圧発生回路１００の一例を示す回路図である。内部電圧発生回路１００の動作波形図である。信号Ａ〜Ｄを生成する回路の一例を示す図である。

本発明の技術思想の代表的な一例は、以下に示される。すなわち、本発明は、キャパシタを利用したチャージポンプ機能を用いて内部電圧を発生する内部電圧発生回路において、キャパシタに電荷をチャージする期間と、キャパシタにチャージされた電荷を用いたポンピングによって昇圧電圧を発生するディスチャージ期間の他に、キャパシタの電極間にかかる電圧が小さくなるよう制御することによって電極間のリーク電流を低減するスタンバイ期間を備えることを技術思想とするものである。チャージポンプ機能を用いるものであれば昇圧／降圧は問わない。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体装置のブロック図である。本発明において半導体装置の種類については特に限定されず、内部電圧発生回路を備える半導体装置である限り、ＤＲＡＭやフラッシュメモリなどのメモリ系デバイスであっても構わないし、ＣＰＵやＤＳＰなどのロジック系デバイスであっても構わない。

図１に示すように、本実施形態による半導体装置は、負荷回路１０と、負荷回路１０に内部電位ＶＰＰを供給する内部電圧発生回路２０，３０とを備えている。負荷回路１０は、当該半導体装置の主たる回路ブロックであり、例えば、本実施形態による半導体装置がＤＲＡＭである場合には、メモリセルアレイや各種周辺回路（デコーダ、カウンタ、アンプなど）が該当する。内部電位ＶＰＰは、電源端子１を介して外部から供給される電源電位ＶＤＤよりも高電位であり、一例として、ワード線の活性化電位として用いられる。内部電位ＶＰＰと電源端子２を介して外部から供給されるグランド電位ＧＮＤとの電位差については、内部電圧ＶＰＰと呼ぶ。このように、本明細書では、それ自体の電位と、グランド電位ＧＮＤとの電位差（電圧）とを、同じ符号を用いて説明することがある。尚、負荷回路１０には、内部電圧ＶＰＰ以外の各種電位も供給されているが、これらについては省略してある。

内部電圧発生回路２０，３０は、それぞれ制御回路４０，５０により供給される信号Ａ〜Ｆによって動作が制御される。つまり、これら２つの内部電圧発生回路２０，３０は、互いに独立した制御が行われる。このうち、内部電圧発生回路２０は内部電位ＶＰＰを生成するための主たる回路であり、アクティブ状態においては内部電位ＶＰＰを生成し、スタンバイ状態においては内部電位ＶＰＰの生成を停止する。内部電圧発生回路２０の能力は、負荷回路１０の負荷が最大となった場合であっても内部電位ＶＰＰを所望のレベルに維持可能な程度に設計される。これに対し、内部電圧発生回路３０は内部電位ＶＰＰを生成するための従たる回路であり、内部電位ＶＰＰを常時生成する。内部電圧発生回路３０の能力は、負荷回路１０と内部電圧発生回路２０がスタンバイ状態となった場合に、内部電位ＶＰＰを所望のレベルに維持可能な程度に設計される。つまり、内部電圧発生回路３０の電圧発生能力は、内部電圧発生回路２０のそれよりも十分に小さく設計される。したがって、内部電圧発生回路３０の消費電力は、アクティブ状態にある内部電圧発生回路２０の消費電力よりも十分に小さい。

図１に示すように、制御回路４０には電源配線９０を介して内部電位ＶＰＰがフィードバックされるとともに、リファレンス電位生成回路６０の出力であるリファレンス電位ＶＲＥＦ、コマンドデコーダ７０の出力であるステート信号ＳＴ及びパワーオン検出回路８０の出力であるパワーオン信号ＰＯＮが供給される。制御回路４０は、これらに基づいて信号Ａ〜Ｆを生成し、内部電圧発生回路２０の動作を制御する。同様に、制御回路５０には電源配線９０を介して内部電位ＶＰＰがフィードバックされるとともに、リファレンス電位ＶＲＥＦ及びパワーオン信号ＰＯＮが入力されるが、コマンドデコーダ７０の出力であるステート信号ＳＴは供給されない。

リファレンス電位生成回路６０は、外部電圧ＶＤＤに基づいてリファレンス電位ＶＲＥＦを生成する回路である。リファレンス電位ＶＲＥＦは、電源配線９０を介してフィードバックされる内部電位ＶＰＰが所定の電位に達しているか否かを判断するための基準となる電位であり、制御回路４０，５０の内部においては、抵抗分割によって内部電位ＶＰＰを降圧させた検出電位とリファレンス電位ＶＲＥＦとを比較することによって、内部電位ＶＰＰが所定の電位に達しているか否かが判断される。判断の結果、内部電位ＶＰＰが所定の電位に達していない場合には、内部電圧発生回路２０，３０にポンピング動作を行わせ、内部電位ＶＰＰが所定の電位に達している場合には、内部電圧発生回路２０，３０のポンピング動作を停止させる。これにより、電源配線９０を介して負荷回路１０に供給される内部電位ＶＰＰのレベルが所望のレベルに安定化される。

コマンドデコーダ７０は、コマンド端子３に入力されるコマンド信号に基づき、ステート信号ＳＴを活性化（ハイレベルとする）又は非活性化（ローレベルとする）させる回路である。図１に示す例では、ＤＲＡＭに用いられるコマンド信号が示されている。つまり、／ＲＡＳ、／ＣＡＳ、／ＷＥ、／ＣＫＥなどの信号の組み合わせによってコマンド信号の内容が表現される。ステート信号ＳＴが非活性化するのは、負荷回路１０の負荷が大幅に小さくなる動作モードにエントリすべきことをコマンド信号が示しているケースが該当する。このようなケースとしては、ＤＲＡＭの場合、セルフリフレッシュコマンドが発行された場合、クロックイネーブル信号／ＣＫＥが非活性化した場合、プリチャージコマンドが発行された場合などが該当する。

パワーオン検出回路８０は電源の投入を検出する回路であり、電源の投入が検出されるとパワーオン信号ＰＯＮを活性化する。パワーオン信号ＰＯＮは制御回路４０，５０に供給され、制御回路４０，５０はパワーオン信号ＰＯＮが活性化すると動作を開始する。

図２は、制御回路４０の構成を示すブロック図である。図２に示すように、制御回路４０は、検知回路４１、オシレータ回路４２及び制御信号出力回路４３を含んでいる。

検知回路４１は、リファレンス電位ＶＲＥＦに基づいて内部電位ＶＰＰのレベルを検知する回路であり、内部電位ＶＰＰのレベルが所定のレベル以上であれば検知信号ＤＳを非活性化させる（ローレベルにする）ことによってオシレータ回路４２の動作を停止させ、内部電位ＶＰＰのレベルが所定のレベル未満であれば検知信号ＤＳを活性化させる（ハイレベルとする）ことによってオシレータ回路４２の動作を再開させる。検知回路４１の動作は、パワーオン信号ＰＯＮの活性化により許可される。

オシレータ回路４２は、検知信号ＤＳ及びステート信号ＳＴを受けてオシレータ信号ＯＳＣを生成する回路である。具体的には、ステート信号ＳＴが活性状態（ハイレベル）である場合に検知信号ＤＳがハイレベルに活性化していれば、所定の周期を持つオシレータ信号ＯＳＣが出力され、ステート信号ＳＴが活性状態（ハイレベル）である場合に検知信号ＤＳがローレベルに非活性化していれば、オシレータ信号ＯＳＣがローレベルに固定される。一方、ステート信号ＳＴが非活性状態（ローレベル）である場合には、検知信号ＤＳのレベルに関わらず、オシレータ信号ＯＳＣはローレベルに固定される。

制御信号出力回路４３は、オシレータ信号ＯＳＣ及びステート信号ＳＴを受けて信号Ａ〜Ｆを出力する回路である。制御信号出力回路４３は、ステート信号ＳＴがハイレベルに活性化している場合には、オシレータ信号ＯＳＣに同期した信号Ａ〜Ｆを生成する一方、ステート信号ＳＴがローレベルに非活性化している場合には、信号Ａ〜Ｆをそれぞれあらかじめ定められた論理レベルに固定する。

図３は、制御信号出力回路４３の回路図である。

図３に示すように、制御信号出力回路４３は、オシレータ信号ＯＳＣ及びステート信号ＳＴを受けるＮＡＮＤゲート回路Ｇ１と、オシレータ信号ＯＳＣを反転させるインバータ回路ＩＮＶと、インバータ回路ＩＮＶの出力及びステート信号ＳＴを受けるＡＮＤゲート回路Ｇ２とを有している。そして、オシレータ信号ＯＳＣがそのまま信号Ａ，Ｆとして出力されるとともに、ＮＡＮＤゲート回路Ｇ１の出力が信号Ｃとして用いられ、ＡＮＤゲート回路Ｇ２の出力が信号Ｂ，Ｄ，Ｅとして用いられる。

かかる構成により、ステート信号ＳＴがハイレベル（活性状態）である場合には、信号Ａ，Ｃ，Ｆはオシレータ信号ＯＳＣと同相の信号となり、信号Ｂ，Ｄ，Ｅはオシレータ信号ＯＳＣと逆相の信号となる。一方、ステート信号ＳＴがローレベル（非活性状態）である場合には、信号Ｃはハイレベル、信号Ｂ，Ｄ，Ｅはローレベルに固定される。尚、ステート信号ＳＴが非活性化すると、オシレータ信号ＯＳＣがローレベルに固定されることから、信号Ａ，Ｆについてもローレベルとなる。このようにして生成される信号Ａ〜Ｆは、図１に示す内部電圧発生回路２０に供給される。

図４は、内部電圧発生回路２０の回路図である。

図４に示すように、内部電圧発生回路２０は、トランジスタＴｒ１〜Ｔｒ８及びキャパシタＣＡＰ０〜ＣＡＰ４を有している。トランジスタＴｒ１〜Ｔｒ８のうち、トランジスタＴｒ５についてはＰチャンネル型のＭＯＳトランジスタであり、その他は全てＮチャンネル型のＭＯＳトランジスタである。また、キャパシタＣＡＰ０〜ＣＡＰ４については、ＭＯＳゲート容量を利用することが可能である。

より具体的に説明すると、トランジスタＴｒ１は電源電位ＶＤＤが供給される配線と内部ノードＮＰ０との間に接続されており、そのゲート電極は内部ノードＮＰ１に接続されている。同様に、トランジスタＴｒ２は電源電位ＶＤＤが供給される配線と内部ノードＮＰ１との間に接続されており、そのゲート電極は内部ノードＮＰ０に接続されている。内部ノードＮＰ０とはキャパシタＣＡＰ３を介して信号Ａが供給されるノードであり、内部ノードＮＰ１とはキャパシタＣＡＰ２を介して信号Ｂが供給されるノードである。

また、トランジスタＴｒ３は、電源電位ＶＤＤが供給される配線と内部ノードＮ２との間に接続されており、そのゲート電極は内部ノードＮＰ１に接続されている。内部ノードＮ２は、昇圧電位ＭＶＰＰが生成されるノードであり、内部ノードＮ２と出力端ＯＵＴとの間には、出力トランジスタＴｒ８が接続されている。これにより、昇圧電位ＭＶＰＰは出力トランジスタＴｒ８がオンしている期間に、出力端ＯＵＴを介して図１に示した電源配線９０に供給される。

出力トランジスタＴｒ８のゲート電極は、内部ノードＮＰ２に接続されている。内部ノードＮＰ２は、ゲート電極が内部ノードＮＰ１に接続されたトランジスタＴｒ７を介して、電源電位ＶＤＤが供給される配線に接続されている。また、内部ノードＮＰ２には、レベルシフタＬＳ及びキャパシタＣＡＰ４を介して信号Ｆが供給される。レベルシフタＬＳは、信号Ｆの振幅をＶＤＤからＶＰＰに変換する回路である。

さらに、電源電位ＶＤＤが供給される配線とグランド電位ＧＮＤが供給される配線との間には、トランジスタＴｒ４〜Ｔｒ６が直列に接続されている。トランジスタＴｒ４のゲート電極は内部ノードＮＰ１に接続されており、トランジスタＴｒ５のゲート電極には信号Ｄが供給され、トランジスタＴｒ６のゲート電極には信号Ｅが供給される。トランジスタＴｒ４とトランジスタＴｒ５の接続点である内部ノードＮ１には、キャパシタＣＡＰ０を介して信号Ｃが供給される。また、トランジスタＴｒ５とトランジスタＴｒ６の接続点である内部ノードＮ１'は、キャパシタＣＡＰ１を介して内部ノードＮ２に接続されている。

ここで、キャパシタＣＡＰ０，ＣＡＰ１は、内部ノードＮ２をポンピングするためのキャパシタであり、ゲート電極を駆動するための他のキャパシタＣＡＰ２〜ＣＡＰ４よりも十分に大きな容量に設計される。したがって、電極間におけるリーク電流は、キャパシタＣＡＰ２〜ＣＡＰ４ではほとんど問題とならないが、キャパシタＣＡＰ０，ＣＡＰ１においては大きな問題となる。

かかる構成により、信号Ａ，Ｃ，Ｆがローレベル、信号Ｂ，Ｄ，Ｅがハイレベルである場合には、キャパシタＣＡＰ０，ＣＡＰ１は、等価回路図である図５（ａ）に示すように、いずれもＶＤＤレベルに充電される。この期間は、チャージ動作を行っている期間である。一方、信号Ａ，Ｃ，Ｆがハイレベル、信号Ｂ，Ｄ，Ｅがローレベルである場合には、キャパシタＣＡＰ０，ＣＡＰ１は、等価回路図である図５（ｂ）に示す状態となる。この期間は、チャージ動作によってＶＤＤレベルに充電されたキャパシタＣＡＰ０，ＣＡＰ１がポンピングされるディスチャージ動作の期間である。かかるディスチャージ動作により、これにより内部ノードＮ１、Ｎ１'は約２×ＶＤＤレベルまで昇圧され、内部ノードＮ２は約３×ＶＤＤレベルまで昇圧される。したがって、上記のチャージ動作とディスチャージ動作を交互に繰り返すことにより、理想的には３×ＶＤＤレベルを有する内部電位ＶＰＰを発生させることが可能となる。

図６は、本実施形態による半導体装置の動作を説明するための波形図である。

図６に示すように、内部電圧発生回路２０の動作は検知信号ＤＳ及びステート信号ＳＴの論理レベルによって決まる。具体的には、ステート信号ＳＴ及び検知信号ＤＳがいずれもハイレベル（活性レベル）である第１の状態、ステート信号ＳＴがハイレベル（活性レベル）であり検知信号ＤＳがローレベル（非活性レベル）である第２の状態、ステート信号ＳＴがローレベル（非活性レベル）である第３の状態に分類される。

第１及び第２の状態は内部電圧発生回路２０のアクティブ状態に該当し、電源配線９０に現れる内部電位ＶＰＰが所定の電位に収束するよう、内部電圧発生回路２０が制御される。したがって、電源配線９０に現れる内部電位ＶＰＰが所定の電位を下回ったことを検知回路４１が検知した場合には、検知信号ＤＳがハイレベルとなり、内部電位ＶＰＰの生成動作が行われる。

つまり、信号Ａ〜Ｆがオシレータ信号ＯＳＣに同期して変化し、これにより、内部電圧発生回路２０は図５（ａ）に示したチャージ動作と図５（ｂ）に示したディスチャージ動作を交互に繰り返す。図６に示すように、チャージ動作時においては、信号Ｃ（キャパシタＣＡＰ０の第１の電極に印加される信号）がＧＮＤレベル、内部ノードＮ１（キャパシタＣＡＰ０の第２の電極）がＶＤＤレベルとなることから、キャパシタＣＡＰ０の充電電圧はＶＤＤ（第１の電圧）となる。同様に、内部ノードＮ１'（キャパシタＣＡＰ１の第１の電極）がＧＮＤレベル、内部ノードＮ２（キャパシタＣＡＰ１の第２の電極）がＶＤＤレベルとなることから、キャパシタＣＡＰ１の充電電圧もＶＤＤ（第１の電圧）となる。また、ディスチャージ動作時においては、信号ＣがＶＤＤレベル（第２の電圧）に変化することから、内部ノードＮ１は理想的には２×ＶＤＤレベル（第３の電圧）に昇圧される。同様に、内部ノードＮ１'がＶＤＤレベル（第２の電圧）に変化することから、内部ノードＮ２は理想的には３×ＶＤＤレベル（第３の電圧）に昇圧される。

一方、電源配線９０に現れる内部電位ＶＰＰが所定の電位を上回ったことを検知回路４１が検知した場合には、検知信号ＤＳがローレベルとなり、内部電位ＶＰＰの生成動作が停止される。この場合、オシレータ信号ＯＳＣはローレベルに固定されるため、内部電圧発生回路２０は、図５（ａ）に示したチャージ動作のまま保持される。

これに対し、第３の状態は内部電圧発生回路２０のスタンバイ状態に該当し、内部電圧発生回路２０の動作が停止される。この場合、上述した第２の状態のようにチャージ動作のまま保持されるのではなく、信号Ｃがハイレベル、信号Ａ，Ｂ，Ｄ，Ｅ，Ｆがローレベルとされる。これにより、等価回路図である図７（ａ）に示すように、キャパシタＣＡＰ０の両端にかかる電圧はトランジスタＴｒ４のしきい値電圧Ｖｔ（第４の電圧）のみとなり、キャパシタＣＡＰ１の両端にかかる電圧はゼロ（第４の電圧）となる。ここで、トランジスタＴｒ４とは、キャパシタＣＡＰ０をＶＤＤレベル（第１の電圧）にチャージするためのトランジスタである。

これにより、図５（ａ）に示したチャージ動作のまま保持する場合と比べて、キャパシタＣＡＰ０，ＣＡＰ１にかかる電圧が低減される。つまり、図５（ａ）に示したチャージ動作のまま保持すると、等価回路図である図５（ａ）に示すように、キャパシタＣＡＰ０，ＣＡＰ１の両端にかかる電圧はいずれもＶＤＤとなるのに対し、本実施形態ではスタンバイ状態においてキャパシタＣＡＰ０，ＣＡＰ１の両端にかかる電圧が非常に小さいことから、リーク電流が大幅に低減される。また、スタンバイ状態においては信号Ｆがローレベルとなることから、出力トランジスタＴｒ８がオフ状態となり、電源配線９０と内部電圧発生回路２０の内部ノードＮ２が遮断される。

尚、スタンバイ状態における信号Ａ，Ｆのレベルは、キャパシタＣＡＰ０，ＣＡＰ１にかかる電圧にほとんど影響しないため、これら信号Ａ，Ｆについては、ローレベルに固定することは必須でなく、一方又は両方をハイレベルとしても構わない。このことは、スタンバイ状態における信号Ａ〜Ｆのレベルを、アクティブ状態におけるディスチャージ動作時のレベルと同じとしても構わないことを意味する。但し、スタンバイ状態において信号Ｆをハイレベルにすると、出力トランジスタＴｒ８がオンすることから電源配線９０と内部電圧発生回路２０の内部ノードＮ２が短絡されてしまい、キャパシタＣＡＰ１を介してリーク電流が生じてしまう。また、スタンバイ状態において信号Ａ，Ｆをいずれもハイレベルにすると、ディスチャージ動作と全く同じ動作となることから、ステート信号ＳＴが高頻度で遷移した場合、電源配線９０に現れる内部電位ＶＰＰのレベルにかかわらず、昇圧動作と同じ動作が高頻度で行われることになり、電源配線９０のレベルが上がり続けるおそれがある。これらの点を考慮すれば、スタンバイ状態における信号Ａ，Ｆのレベルは、上述の通り、ローレベルに固定することが好ましい。

また、上記の例では、スタンバイ状態における信号Ｃのレベルをハイレベルとしたが、これをローレベルとしても構わない。この場合、等価回路図である図７（ｂ）に示すように、キャパシタＣＡＰ０の両端にかかる電圧はＶＤＤ−Ｖｔとなり、図７（ａ）に示す例よりはリーク電流が大きくなるが、図５（ａ）に示すチャージ動作に保持する場合と比べれば、十分にリーク電流を低減することが可能となる。また、この例では、信号Ａ〜Ｆを全てローレベルとすればよいため、制御が容易であるという利点がある。

以上説明したように、本実施形態においては、内部電圧発生回路２０をスタンバイ状態とした場合、キャパシタＣＡＰ０，ＣＡＰ１の両端にかかる電圧がＶＤＤ未満となることから、スタンバイ状態におけるリーク電流を低減することが可能となる。

上記実施形態では、昇圧電位を生成する内部電圧発生回路２０を例に説明したが、本発明の対象がこれに限定されるものではなく、例えば、グランド電位ＧＮＤよりも低い負電位を生成する内部電圧発生回路に適用することが可能である。

図８は、負電位を生成する内部電圧発生回路１００の一例を示す回路図である。

図８に示す内部電圧発生回路１００は、負電位ＶＢＢを生成する回路であり、キャパシタＣＡＰＡ〜ＣＡＰＤと、トランジスタＴｒ１１〜Ｔｒ１６とを有している。より具体的に説明すると、キャパシタＣＡＰＡ〜ＣＡＰＤの一端にはそれぞれ信号Ａ〜Ｄが供給され、他端である内部ノードａ〜ｄはそれぞれトランジスタＴｒ１１〜Ｔｒ１４を介してグランド電位ＧＮＤに接続されている。トランジスタＴｒ１１〜Ｔｒ１４はいずれもＰチャンネル型のＭＯＳトランジスタである。トランジスタＴｒ１１，Ｔｒ１２のゲート電極はいずれも内部ノードｃに接続されており、トランジスタＴｒ１３，Ｔｒ１４のゲート電極はいずれも内部ノードｂに接続されている。

また、内部ノードａと出力端ＯＵＴとの間にはトランジスタＴｒ１５が接続され、そのゲート電極は内部ノードｂに接続されている。同様に、内部ノードｄと出力端ＯＵＴとの間にはトランジスタＴｒ１６が接続され、そのゲート電極は内部ノードｃに接続されている。トランジスタＴｒ１５，Ｔｒ１６はいずれもＮチャンネル型のＭＯＳトランジスタである。

図９は、内部電圧発生回路１００の動作波形図である。

図９に示すように、内部電圧発生回路１００の動作も検知信号ＤＳ及びステート信号ＳＴの論理レベルによって決まる。具体的には、ステート信号ＳＴ及び検知信号ＤＳがいずれもハイレベル（活性レベル）である第１の状態、ステート信号ＳＴがハイレベル（活性レベル）であり検知信号ＤＳがローレベル（非活性レベル）である第２の状態、ステート信号ＳＴがローレベル（非活性レベル）である第３の状態に分類される。つまり、上述した内部電圧発生回路２０と同様である。

第１及び第２の状態は内部電圧発生回路１００のアクティブ状態に該当し、負電位ＶＢＢが所定の電位に収束するよう、内部電圧発生回路１００が制御される。したがって、負電位ＶＢＢが所定の電位を上回ったことが検知された場合には、検知信号ＤＳがハイレベルとなり、負電位ＶＢＢの生成動作が行われる。この場合、信号Ａ〜Ｄが所定の周期で変化する。負電位ＶＢＢが所定の電位を下回ったことが検知された場合には、検知信号ＤＳがローレベルとなり、負電位ＶＢＢの生成動作が停止される。

一方、ステート信号ＳＴがローレベルになると第３の状態であるスタンバイ状態となり、内部電圧発生回路１００の動作が停止される。この場合、信号Ａ〜Ｄが全てローレベルとなるため、キャパシタＣＡＰＡ〜ＣＡＰＤの両端にかかる電圧は、アクティブ状態よりも低減される。これにより、スタンバイ状態におけるリーク電流を低減することが可能となる。このような制御を行うためには、図１０に示すように、ステート信号ＳＴとオシレータ信号ＯＳＣを受けるＡＮＤゲート回路Ｇ３を用い、その出力を信号Ｂ，Ｄとすればよい。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、図４に示した内部電圧発生回路２０は、直列接続された２つのキャパシタＣＡＰ０，ＣＡＰ１を用いて理想的には３×ＶＤＤに昇圧された内部電位ＭＶＰＰ（正確には、２ＶＤＤ＜ＭＶＰＰ＜３ＶＤＤ）を生成しているが、必要となる電圧に応じて３以上のキャパシタを用いても構わない。また、１つのキャパシタのみを用いても構わない。

また、図１に示した半導体装置では、スタンバイ状態にエントリ可能な内部電圧発生回路２０の他に、常時アクティブ状態である内部電圧発生回路３０を備えているが、内部電圧発生回路３０が常時アクティブ状態である必要はなく、例えば、内部電圧発生回路２０がスタンバイ状態となった場合のみ内部電圧発生回路３０をアクティブ状態としても構わない。さらには、内部電圧発生回路２０がスタンバイ状態からアクティブ状態に変化した場合に、速やかに内部電位ＶＰＰを所定の電位まで引き上げることが可能であれば、内部電圧発生回路３０を省略しても構わない。

１０負荷回路
２０，３０内部電圧発生回路
４０，５０制御回路
４１検知回路
４２オシレータ回路
４３制御信号出力回路
６０リファレンス電位生成回路
７０コマンドデコーダ
８０パワーオン検出回路
９０電源配線
１００内部電圧発生回路
ＣＡＰ０，ＣＡＰ１キャパシタ
Ｇ１〜Ｇ３ゲート回路
ＩＮＶインバータ回路
Ｔｒ１〜Ｔｒ８，Ｔｒ１１〜Ｔｒ１６トランジスタ（スイッチ）

Claims

第１及び第２の電極を有するキャパシタを有し、前記キャパシタを第１の電圧にチャージするチャージ動作と、前記キャパシタの前記第１の電極に第２の電圧を印加して前記第２の電極に絶対値が前記第１及び第２の電圧よりも大きい第３の電圧を発生させるディスチャージ動作を繰り返すことにより内部電圧を発生する内部電圧発生回路と、
前記内部電圧発生回路がスタンバイ状態のときに、前記キャパシタに前記第１の電圧よりも小さい第４の電圧がかかるよう制御する制御回路と、を備えることを特徴とする半導体装置。
前記第４の電圧は、前記キャパシタを前記第１の電圧にチャージする際に前記キャパシタの前記第２の電極に所定の電位を供給するトランジスタのしきい値以下であることを特徴とする請求項１に記載の半導体装置。
前記第４の電圧がゼロであることを特徴とする請求項１に記載の半導体装置。
前記内部電圧発生回路は、前記内部電圧が供給される負荷に接続された出力スイッチをさらに有し、
前記制御回路は、前記内部電圧発生回路をスタンバイ状態とする場合には前記出力スイッチをオフ状態とすることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
前記制御回路は、前記内部電圧発生回路がアクティブ状態のときに、前記内部電圧を負荷に供給する電源配線の電圧が所定の電圧を超えた場合、前記内部電圧発生回路に前記チャージ動作を継続させることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
前記内部電圧発生回路と並列に設けられ、少なくとも前記内部電圧発生回路がスタンバイ状態である期間においてアクティブ状態となる別の内部電圧発生回路をさらに備えることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
前記別の内部電圧発生回路は常にアクティブ状態とされることを特徴とする請求項６に記載の半導体装置。
第１及び第２の電極を有するキャパシタを有し、アクティブ状態において内部電圧を発生し、スタンバイ状態において前記内部電圧の発生を停止する内部電圧発生回路と、
前記内部電圧発生回路の動作を制御する制御回路と、を備え、
前記制御回路は、
前記内部電圧発生回路をアクティブ状態とする場合、前記キャパシタを所定の電圧に充電するチャージ動作と、前記第１の電極に与える電位を変化させることによって前記第２の電極に現れる電位を変化させるディスチャージ動作を交互に行い、
前記内部電圧発生回路をスタンバイ状態とする場合、前記チャージ動作を停止させ、
前記内部電圧発生回路は、前記内部電圧が供給される負荷に接続された出力スイッチをさらに有し、
前記制御回路は、前記内部電圧発生回路をスタンバイ状態とする場合には前記出力スイッチをオフ状態とすることを特徴とする半導体装置。
前記制御回路は、前記内部電圧発生回路がアクティブ状態のときに、前記内部電圧を負荷に供給する電源配線の電圧が所定の電圧を超えた場合、前記内部電圧発生回路に前記チャージ動作を継続させることを特徴とする請求項８に記載の半導体装置。
第１及び第２の電極を有するキャパシタを有し、アクティブ状態において内部電圧を発生し、スタンバイ状態において前記内部電圧の発生を停止する内部電圧発生回路と、
前記内部電圧発生回路の動作を制御する制御回路と、を備え、
前記制御回路は、
前記内部電圧発生回路をアクティブ状態とする場合、前記キャパシタを所定の電圧に充電するチャージ動作と、前記第１の電極に与える電位を変化させることによって前記第２の電極に現れる電位を変化させるディスチャージ動作を交互に行い、
前記内部電圧発生回路をスタンバイ状態とする場合、前記チャージ動作を停止させ、
前記制御回路は、前記内部電圧発生回路がアクティブ状態のときに、前記内部電圧を負荷に供給する電源配線の電圧が所定の電圧を超えた場合、前記内部電圧発生回路に前記チャージ動作を継続させることを特徴とする半導体装置。
第１及び第２の電極を有するキャパシタと、
第１の電位を供給する第１の配線と、
第２の電位を供給する第２の配線と、
前記キャパシタの前記第１の電極と前記第１の配線との間に接続された第１のスイッチと、
前記キャパシタの前記第１の電極と前記第２の配線との間に接続された第２のスイッチと、
前記キャパシタの前記第２の電極と前記第２の配線との間に接続された第３のスイッチと、
少なくともステート信号に基づいて前記第１乃至第３のスイッチを制御する制御回路と、を備え、
前記制御回路は、
前記第１及び第３のスイッチをオンし前記第２のスイッチをオフする第１の制御状態と、前記第２のスイッチをオンし前記第１及び第３のスイッチをオフする第２の制御状態とを有し、
前記ステート信号が活性状態である場合には前記第１の制御状態と前記第２の制御状態を交互に繰り返し、
前記ステート信号が非活性状態である場合には前記第２の制御状態に保持する、ことを特徴とする半導体装置。