JP4694410B2 - 昇圧回路装置 - Google Patents

Description

本発明は、昇圧電源の発生する昇圧電位を電圧センサで検出してその昇圧電位を一定に保つ昇圧回路装置に関するものである。

従来、昇圧回路装置に関する技術としては、例えば、次のような文献等に記載されるものがあった。

特開２００４−９６９６２号公報 特開２００５−１９８４１１号公報

特許文献１には、負荷素子に対して必要十分で安定な昇圧電圧を供給できる昇圧回路装置の技術が記載されている。この昇圧回路装置は、昇圧手段と、制御回路と、ＭＯＳトランジスタ及びコンパレータを有する昇圧電圧検出手段とを備えている。制御回路は、コンパレータの出力が論理「１」である高レベル（以下「“Ｈ”」という。）のときクロックを出力し、この出力が論理「０」である低レベル（以下「“Ｌ”という。）のときクロックの出力を停止する。昇圧手段は、クロックを入力している間は昇圧動作を行い昇圧電圧を上昇させる。この昇圧電圧がＭＯＳトランジスタのゲートに印加され、コンパレータは、ＭＯＳトランジスタのドレイン・ソース間の電圧差が設定電圧未満の場合に“Ｈ”を出力し、その電圧差が設定電圧以上のとき“Ｌ”を出力する。昇圧電圧検出手段は、負荷素子と同種のＭＯＳトランジスタを用いて昇圧電圧を監視するため、負荷素子にとって必要十分で安定な昇圧電圧が得られるようになっている。

特許文献２には、入力直流電圧を目標電圧値の直流電圧出力に非反転で変換する際に、良好なラインレギュレーションと高い変換効率が実現可能な昇降圧型ＤＣ−ＤＣコンバータの制御装置に技術が記載されている。このＤＣ−ＤＣコンバータの制御装置は、降圧手段と昇圧手段が入力端子と出力端子の間に設けられたＤＣ−ＤＣコンバータを制御して、前記入力端子の入力直流電圧を目標電圧値に等しい直流電圧に変換して、前記出力端子から出力する装置である。

又、前記特許文献１に類似する技術として、図２及び図３に記載されたような昇圧回路装置の技術も提案されている。

図２は、従来の昇圧回路装置の構成例を示す概略の回路図である。図３は、図２の昇圧回路装置により駆動電圧が供給される従来のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）におけるメモリセルの構成例を示す回路図である。

図２の昇圧回路装置は、活性化信号ＥＮにより動作する昇圧電源１と、その活性化信号ＥＮを昇圧電源１に与える電圧センサ１０とを備えている。昇圧電源１は、例えば、電圧センサ１０から与えられる活性化信号ＥＮが“Ｈ”の時にオン状態となり、内部の電源電位ＶＤＤを昇圧してこれよりも高い昇圧電位ＶＰＰを出力端子ＯＵＴへ出力し、活性化信号ＥＮが“Ｌ”の時にオフ状態になる回路である。電圧センサ１０は、出力端子ＯＵＴ上の昇圧電位ＶＰＰを監視（モニタ）する回路であり、電源電位ＶＤＤが印加されるＶＤＤノードと接地電位ＶＳＳが印加されるＶＳＳノードとの間に直列に接続されてノードＮ１に分圧電位を生成する２つの分圧抵抗１１，１２と、出力端子ＯＵＴとＶＳＳノードとの間に直列に接続されてノードＮ２に分圧電位を生成する２つの分圧抵抗１３，１４と、ノードＮ１の電位とノードＮ２の電位とを比較（コンパレート）して“Ｈ”又は“Ｌ”の活性化信号ＥＮを出力する電圧比較回路（コンパレータ）１５とにより構成されている。

図３のメモリセル２０は、ビット線ＢＬとワード線ＷＬとの交差箇所に接続された電荷転送用のＮチャネル型ＭＯＳトランジスタ（以下「ＮＭＯＳ」という。）２１及び電荷蓄積用のキャパシタ２２により構成されている。ＮＭＯＳ２１は、ドレインがビット線ＢＬに接続され、ゲートがワード線ＷＬに接続されている。ＮＭＯＳ２１のソースは、キャパシタ２２を介してＶＤＤノードに接続されている。このメモリセル２０を開かせる（即ち、オン状態にする）ためにＮＭＯＳ２１のゲートに与える最低の昇圧電位VPPminは、（ＮＭＯＳ２１のセル閾値電位Ｖｔ＋ＶＤＤ）である。

以下、図２及び図３の動作を説明する。
図２の昇圧回路装置において、昇圧電源１が動作し、電源電位ＶＤＤを昇圧して昇圧電位ＶＰＰを出力端子OUTに出力する。電圧センサ１０は、電源電位ＶＤＤを抵抗分圧したノードＮ１上の電位と、出力端子ＯＵＴ上の昇圧電位ＶＰＰを抵抗分圧したノードＮ２上の電位とを、比較回路１５で比較して昇圧電位ＶＰＰをモニタしており、（ノードＮ１上の電位＞ノードＮ２上の電位）の時には、活性化信号ＥＮを“Ｈ”にして昇圧電源１の動作を継続させて昇圧電位ＶＰＰを上昇させ、（ノードＮ１上の電位≦ノードＮ２上の電位）の時には、活性化信号ＥＮを“Ｌ”にして昇圧電源１の動作を停止させる。これより、出力端子ＯＵＴから、式（１）に示すような一定の昇圧電位ＶＰＰが出力され、負荷側のメモリセル２０へ供給される。

メモリセル２０側では、最低昇圧電位VPPmin以上の昇圧電位ＶＰＰがワード線ＷＬに与えられると、ＮＭＯＳ２１がオン状態になってワード線ＷＬとキャパシタ２２とが導通し、このキャパシタ２２に対する電荷の充電又は放電により、データの書き込み又は読み出しが行われる。

しかしながら、従来の特許文献１や図２に記載された昇圧回路装置では、次のような課題があった。

出力端子ＯＵＴ上の昇圧電位ＶＰＰは、式（１）のように電源電位ＶＤＤの一定比率で制御される。メモリセル２０のオン／オフ動作に利用する昇圧電位ＶＰＰは、高い方がＮＭＯＳ２１のオン／オフの切り換えが容易になって有利だが、昇圧電源１は、電源電位ＶＤＤを昇圧して昇圧電位ＶＰＰを生成しているので、電源電位ＶＤＤが低くなると高い昇圧電位ＶＰＰを作り出すのが困難になる。電源電位ＶＤＤに見合った簡易（リーズナプル）な電源電位ＶＰＰを生成しようとすると、前記一定比率の変更やオフセットを持たせたい場合等では、回路構成が複雑になって有効でない。

請求項１に係る発明では、第１及び第２の論理レベルに遷移する活性化信号が入力され、前記活性化信号が前記第１の論理レベルの時にオン状態となって電源電位よりも高い昇圧電位を出力端子へ出力し、前記活性化信号が前記第２の論理レベルの時にオフ状態になる昇圧電源と、前記出力端子上の前記昇圧電位が閾値電位を超えるか否かを検出し、この検出結果に対応した前記第１又は第２の論理レベルの前記活性化信号を前記昇圧電源に与える電圧センサとを備えた昇圧回路装置において、前記電圧センサを次のように構成している。

前記電圧センサは、一定電位と前記電源電位と接地電位との抵抗分圧レベルの分圧レベル電位を生成する抵抗分圧レベル生成回路と、前記出力端子上の前記昇圧電位を分圧して分圧電位を生成する昇圧電位分圧回路と、比較回路とを有している。前記比較回路は、前記分圧レベル電位と前記分圧電位とを比較して、（前記分圧レベル電位＞前記分圧電位）の時には、前記第１の論理レベルの前記活性化信号を前記昇圧電源に与え、（前記分圧レベル電位≦前記分圧電位）の時には、前記第２の論理レベルの前記活性化信号を前記昇圧電源に与える回路である。

請求項２、３に係る発明では、請求項１と同様の昇圧電源と電圧センサとを備えた昇圧回路装置において、前記電圧センサを次のように構成している。

前記電圧センサは、一定電位と前記電源電位とを加算して基準電位を生成する加算回路と、前記出力端子上の前記昇圧電位を分圧して分圧電位を生成する昇圧電位分圧回路と、比較回路とを有している。前記比較回路は、前記基準電位と前記分圧電位とを比較して、（前記基準電位＞前記分圧電位）の時には、前記第１の論理レベルの前記活性化信号を前記昇圧電源に与え、（前記基準電位≦前記分圧電位）の時には、前記第２の論理レベルの前記活性化信号を前記昇圧電源に与える回路である。

請求項１に係る発明によれば、傾き、オフセットが、抵抗分圧レベル生成回路及び昇圧電位分圧回路を構成する抵抗の大きさで、電源電位に対する昇圧電位の閾値電位を制御できるので、回路構成を複雑化することなく、回路定数の設計（設定）が容易になる。

請求項２、３に係る発明によれば、加算回路によって、傾き、オフセットが抵抗の大きさで、電源電位に対する昇圧電位の閾値電位を制御できるので、回路構成を複雑化することなく、回路定数の設計（設定）が容易になる。

昇圧回路装置は、活性化信号が“Ｈ”の時にオン状態となって電源電位よりも高い昇圧電位を出力端子へ出力し、前記活性化信号が“Ｌ”の時にオフ状態になる昇圧電源と、前記出力端子上の前記昇圧電位が閾値電位を超えるか否かを検出し、この検出結果に対応した前記“Ｈ”又は“Ｌ”の活性化信号を前記昇圧電源に与える電圧センサとを備えている。

前記電圧センサは、抵抗分圧レベル生成回路と、昇圧電位分圧回路と、比較回路とを有している。前記抵抗分圧レベル生成回路は、一定電位と前記電源電位と接地電位との抵抗分圧レベルの分圧レベル電位を生成する。前記昇圧電位分圧回路は、前記出力端子上の前記昇圧電位を分圧して分圧電位を生成する。前記比較回路は、前記分圧レベル電位と前記分圧電位とを比較して、（前記分圧レベル電位＞前記分圧電位）の時には、前記“Ｈ”の活性化信号を前記昇圧電源に与え、（前記分圧レベル電位≦前記分圧電位）の時には、前記“Ｌ”の活性化信号を前記昇圧電源に与える。

（実施例１の構成）
図１は、本発明の実施例１における昇圧回路装置の構成例を示す概略の回路図である。

この昇圧回路装置は、活性化信号ＥＮにより動作する昇圧電源３０と、その活性化信号ＥＮを昇圧電源３０に与える電圧センサ４０とを備えている。昇圧電源３０は、例えば、電圧センサ４０から与えられる活性化信号ＥＮが“Ｈ”の時にオン状態となり、内部の電源電位ＶＤＤを昇圧してこれよりも高い昇圧電位ＶＰＰを出力端子ＯＵＴへ出力し、活性化信号ＥＮが“Ｌ”の時にオフ状態になる回路である。

電圧センサ４０は、出力端子ＯＵＴ上の昇圧電位ＶＰＰをモニタする回路であり、外部から印加される一定電位ＲＥＦと電源電位ＶＤＤと接地電位ＶＳＳとの抵抗分圧レベルの分圧レベル電位をノードＮ４１上に生成する抵抗分圧レベル生成回路４１と、出力端子ＯＵＴ上の昇圧電位ＶＰＰを分圧して分圧電位をノードＮ４２上に生成する昇圧電位分圧回路４２と、ノードＮ４１上の分圧レベル電位とノードＮ４２上の分圧電位とを比較して“Ｈ”又は“Ｌ”の活性化信号ＥＮを生成して昇圧電源３０に与える比較回路４３とを備えている。

抵抗分圧レベル生成回路４１は、一定電位ＲＥＦが入力され、ボルテージフォロアを構成するオペアンプ４１ａと、このオペアンプ４１ａの出力端子に接続された抵抗値Ｒ２の抵抗４１ｄと、VDDノードとノードＮ４１との間に接続された抵抗値Ｒ０の分圧抵抗４１ｂと、ノードＮ４１とVSSノードとの間に接続された抵抗値Ｒ１の分圧抵抗４１ｃとにより構成されている。

昇圧電位分圧回路４２は、出力端子ＯＵＴとノードＮ４２との間に接続された抵抗値Ｒ３の分圧抵抗４２と、ノードＮ４２とVSSノードとの間に接続された抵抗値Ｒ４の分圧抵抗４２ｂとにより構成されている。比較回路４３は、ノードＮ４１上の電位とノードＮ４２上の電位とを比較して、（ノードＮ４１上の電位＞ノードＮ４２上の電位）の時には、“Ｈ”の活性化信号ＥＮを昇圧電源３０に与え、（ノードＮ４１上の電位≦ノードＮ４２上の電位）の時には、“Ｌ”の活性化信号ＥＮを昇圧電源３０に与える回路である。

図４（Ａ）〜（Ｄ）は、図１の昇圧電源３０の構成例を示す概略の回路図及び動作波形図であり、同図（Ａ）は昇圧電源３０の回路図、同図（Ｂ）は昇圧電源３０に入力されるイネーブル信号ＥＮの波形図、同図（Ｃ）は昇圧電源３０中のリング発振器３１のパルス信号ＯＳＣの波形図、及び同図（Ｃ）は昇圧電源３０中のスイッチド・キャパシタ昇圧回路３２の動作波形図である。

昇圧電源３０は、例えば、電圧セン４０の出力側に接続されるリング発振器３１と、この出力側に接続されて出力端子ＯＵＴへ昇圧電位ＶＰＰを出力するスイッチド・キャパシタ昇圧回路３２とを有している。

リング発振器３１は、活性化信号ＥＮと帰還信号Ｓ３１ｅとの否定論理積（以下「ＮＡＮＤ」という。）を求めるＮＡＮＤゲート３１ａと、このＮＡＮＤゲート３１ａの出力信号を反転して所定周波数のパルス信号ＯＳＣを出力するインバータ３１ｂと、このインバータ３１ｂの出力信号ＯＳＣを順に反転して帰還信号Ｓ３１ｅを出力する３段のインバータ３１ｃ，３１ｄ，３１ｅとにより構成されている。

スイッチド・キャパシタ回路３２は、パルス信号ＯＳＣを入力し、スイッチ素子３２ａ−１，３２ａ−２，３２ｂ−１，３２ｂ−２のオン／オフを制御し、キャパシタ３２ｃを充放電して昇圧電位ＶＰＰを生成し、この昇圧電位ＶＰＰを出力端子ＯＵＴ側の負荷３５（例えば、メモリセル２０）へ供給する回路であり、VSSノード、電源３２ｄ、スイッチ素子３２ａ−１、ノードＮ３１、キャパシタ３２ｃ、ノードＮ３２、スイッチ素子３２ａ−２、及びVSSノードの充電経路と、VSSノード、電池３２ｄ、スイッチ素子３２ｂ−１、ノードＮ３２、キャパシタ３２ｃ、ノードＮ３１、スイッチ素子３２ｂ−２、及び出力端子ＯＵＴの放電経路とを有している。

（実施例１の動作）
本実施例１の昇圧回路装置に電源電位ＶＤＤ及び一定電位ＲＥＦを印加すると、電圧センサ４０内のノードＮ４１の電位が上昇していき、（ノードＮ４１の電位＞ノードＮ４２の電位）となるので、比較回路４３から出力される活性化信号ＥＮが“Ｈ”となる（図４（Ｂ）の波形）。活性化信号ＥＮが“Ｈ”になると、リング発振器３１内のＮＡＮＤゲート３１ａが開いてこのリング発振器３１が動作し、インバータ３１ｂからパルス信号ＯＳＣが出力されてスイッチド・キャパシタ昇圧回路３２へ送られる（図４（Ｃ）の波形）。

スイッチド・キャパシタ昇圧回路３２では、図４（Ｄ）に示すように、図示しない制御信号により、スイッチ素子３２ｂ−１，３２ｂ−２がオフ状態になると共にスイッチ素子３２ａ−１，３２ａ−２がオン状態になり、電源３２ｄ、スイッチ素子３２ａ−１、ノードＮ３１、キャパシタ３２ｃ、ノードＮ３２、スイッチ素子３２ａ−２、及び電源３２ｄの経路によってキャパシタ３２ｃが充電される。次に、図示しない制御信号により、スイッチ素子３２ａ−１，３２ａ−２がオフ状態になると共にスイッチ素子３２ｂ−１，３２ｂ−２がオン状態になり、電源３２ｄ、スイッチ素子３２ｂ−１、ノードＮ３２、キャパシタ３２ｃ、ノードＮ３１、及びスイッチ素子３２ｂ−２の経路により、キャパシタ３２ｃの蓄積電荷が放電されて昇圧電位ＶＰＰが生成される。

図４（Ｂ）に示すように、昇圧電位ＶＰＰが上昇していき、閾値電位Ｖａを超えると（即ち、電圧センサ４０内のノードＮ４１の電位よりもノードＮ４２の電位が上昇すると）、電圧センサ４０から出力される活性化信号ＥＮが“Ｌ”になる。活性化信号ＥＮが“Ｌ”になると、リング発振器３１内のＮＡＮＤゲート３１ａが閉じてこのリング発振器３１の動作が停止し、昇圧電位ＶＰＰの上昇が止まる。これにより、昇圧電位ＶＰＰが一定に保たれ、負荷３５に供給されることになる。この時の昇圧電位ＶＰＰは、電源電位ＶＤＤの略２倍であり、式（２）で表される。

（実施例１の効果）
図５は、本実施例１の図１と従来の図２との昇圧電位ＶＰＰの相違を示す図である。

従来の電圧センサ１０のレベルでは、負荷であるメモリセル２０が開かない領域３６と、メモリセル２０のゲート耐圧を超える領域３７との双方を回避し、最低昇圧電位VPPminと最大昇圧電位VPPmaxの間に回路定数を設計（設定）するのが困難であった。これを解決するために、本実施例１では、電圧センサ４０のレベルにオフセット（ＯＦＦＳＥＴ）を付けているので、つまり、式（２）において、傾き、オフセットが抵抗４１ｂ〜４１ｄ、４２ａ，４２ｂの大きさで、電源電位ＶＤＤに対する昇圧電位ＶＰＰの閾値電位を制御できるので、回路構成を複雑化することなく、前記の回路定数の設計（設定）が容易になる。

（実施例２の構成）
図６は、本発明の実施例２における昇圧回路装置の構成例を示す概略の回路図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。

本実施例２の昇圧回路装置では、活性化信号ＥＮにより動作する実施例１と同様の昇圧電源３０と、その活性化信号ＥＮを昇圧電源３０に与える実施例１とは異なる構成の電圧センサ５０とを備えている。

電圧センサ５０は、出力端子ＯＵＴ上の昇圧電位ＶＰＰをモニタする回路であり、一定電位ＲＥＦと電源電位ＶＤＤとを加算してノードＮ５１上に基準電位を生成する加算回路５１と、出力端子ＯＵＴ上の昇圧電位ＶＰＰを分圧してノードＮ５２上に分圧電位を生成する昇圧電位分圧回路５２と、比較回路５３とを有している。比較回路５３は、ノードＮ５１上の基準電位とノードＮ５２上の分圧電位とを比較して、（ノードＮ５１上の基準電位＞ノードＮ５２上の分圧電位）の時には、“Ｈ”の活性化信号ＥＮを昇圧電源３０に与え、（ノードＮ５１上の基準電位≦ノードＮ５２上の分圧電位）の時には、“Ｌ”の活性化信号ＥＮを昇圧電源３０に与える回路である。

加算回路５１は、電源電位ＶＤＤを入力する抵抗値Ｒ１の抵抗５１ａと、一定電位ＲＥＦを入力する抵抗値Ｒ２の抵抗５１ｂと、抵抗５１ａ及び５１ｂが非反転入力端子に接続されたオペアンプ５１ｃと、このオペアンプ５１ｃの出力端子側のノードＮ５１と該オペアンプ５１ｃの反転入力端子との間に接続された抵抗値Ｒ３の分圧抵抗５１ｄと、この分圧抵抗５１ｄとVSSノードとの間に接続された抵抗値５１ｅの分圧抵抗５１ｅとより構成されている。

昇圧電位分圧回路５２は、実施例１と略同様に、出力端子ＯＵＴとノードＮ５２との間に接続された抵抗値Ｒ５の分圧抵抗５２ａと、ノードＮ５２とVSSノードとの間に接続された抵抗値Ｒ６の分圧抵抗５２ｂとにより構成されている。

（実施例２の動作）
本実施例２の昇圧回路装置に電源電位ＶＤＤ及び一定電位ＲＥＦを印加すると、電圧センサ５０内の加算回路５１により、電源電位ＶＤＤと一定電位ＲＥＦとが加算され、オペアンプ５１ｃの出力側のノードＮ５１の電位が上昇していき、（ノードＮ５１の電位＞ノードＮ５２の電位）となるので、比較回路５３から出力される活性化信号ＥＮが“Ｈ”となる。活性化信号ＥＮが“Ｈ”になると、昇圧電源３０が動作して昇圧電位ＶＰＰが生成される。

昇圧電位ＶＰＰが上昇していき、閾値電位Ｖａを超えると（即ち、電圧センサ５０内のノードＮ５１の電位よりもノードＮ５２の電位が上昇すると）、電圧センサ５０から出力される活性化信号ＥＮが“Ｌ”になる。活性化信号ＥＮが“Ｌ”になると、昇圧電源３０の動作が停止し、昇圧電位ＶＰＰの上昇が止まる。これにより、昇圧電位ＶＰＰが一定に保たれる。この時の昇圧電位ＶＰＰは、電源電位ＶＤＤの略２倍であり、式（３）で表される。

（実施例２の効果）
本実施例２によれば、加算回路５１によって、傾き、オフセットが抵抗５１ａ，５１ｂ，５１ｄ，５１ｅ，５２ａ，５２ｂの大きさで、電源電位ＶＤＤに対する昇圧電位ＶＰＰの閾値電位を制御できるので、実施例１と略同様に、回路構成を複雑化することなく、回路定数の設計（設定）が容易になる。

（変形例）
なお、本発明は、図示の実施例に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）、（ｂ）のようなものがある。

（ａ） 抵抗分圧レベル生成回路４１、昇圧電位分圧回路４２，５２、加算回路５１、及び昇圧電源３０は、図示以外の他の回路構成に変更しても良い。

（ｂ） 実施例の昇圧回路装置は、一定の昇圧電位をメモリセル２０以外の種々の負荷３５に供給できる。

本発明の実施例１における昇圧回路装置の構成例を示す概略の回路図である。 従来の昇圧回路装置の構成例を示す概略の回路図である。 図２の昇圧回路装置により駆動電圧が供給される従来のメモリセルの構成例を示す回路図である。 図１の昇圧電源３０の構成例を示す概略の回路図及び動作波形図である。 本実施例１の図１と従来の図２との昇圧電位ＶＰＰの相違を示す図である。 本発明の実施例２における昇圧回路装置の構成例を示す概略の回路図である。

符号の説明

３０ 昇圧電源
４０，５０ 電圧センサ
４１ 抵抗分圧レベル生成回路
４２，５２ 昇圧電位分圧回路
５１ 加算回路

Claims (3)

1. 第１及び第２の論理レベルに遷移する活性化信号が入力され、前記活性化信号が前記第１の論理レベルの時にオン状態となって電源電位よりも高い昇圧電位を出力端子へ出力し、前記活性化信号が前記第２の論理レベルの時にオフ状態になる昇圧電源と、
   前記出力端子上の前記昇圧電位が閾値電位を超えるか否かを検出し、この検出結果に対応した前記第１又は第２の論理レベルの前記活性化信号を前記昇圧電源に与える電圧センサと、
   を備えた昇圧回路装置において、
   前記電圧センサは、
   一定電位と前記電源電位と接地電位との抵抗分圧レベルの分圧レベル電位を生成する抵抗分圧レベル生成回路と、
   前記出力端子上の前記昇圧電位を分圧して分圧電位を生成する昇圧電位分圧回路と、
   前記分圧レベル電位と前記分圧電位とを比較して、（前記分圧レベル電位＞前記分圧電位）の時には、前記第１の論理レベルの前記活性化信号を前記昇圧電源に与え、（前記分圧レベル電位≦前記分圧電位）の時には、前記第２の論理レベルの前記活性化信号を前記昇圧電源に与える比較回路と、
   を有することを特徴とする昇圧回路装置。
2. 第１及び第２の論理レベルに遷移する活性化信号が入力され、前記活性化信号が前記第１の論理レベルの時にオン状態となって電源電位よりも高い昇圧電位を出力端子へ出力し、前記活性化信号が前記第２の論理レベルの時にオフ状態になる昇圧電源と、
   前記出力端子上の前記昇圧電位が閾値電位を超えるか否かを検出し、この検出結果に対応した前記第１又は第２の論理レベルの前記活性化信号を前記昇圧電源に与える電圧センサと、
   を備えた昇圧回路装置において、
   前記電圧センサは、
   一定電位と前記電源電位とを加算して基準電位を生成する加算回路と、
   前記出力端子上の前記昇圧電位を分圧して分圧電位を生成する昇圧電位分圧回路と、
   前記基準電位と前記分圧電位とを比較して、（前記基準電位＞前記分圧電位）の時には、前記第１の論理レベルの前記活性化信号を前記昇圧電源に与え、（前記基準電位≦前記分圧電位）の時には、前記第２の論理レベルの前記活性化信号を前記昇圧電源に与える比較回路と、
   を有することを特徴とする昇圧回路装置。
3. 前記加算回路は、演算増幅器を用いて構成されていることを特徴とする請求項２記載の昇圧回路装置。

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