JP2011040483A - 抵抗変化メモリ - Google Patents
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Abstract
【課題】可変抵抗素子の抵抗値ばらつきに起因する誤動作を抑制する抵抗変化メモリを提供する。
【解決手段】抵抗変化メモリは、第1の電極14、抵抗変化膜15、及び第2の電極16が積層された積層構造からなり、かつ記憶データに基づいて低抵抗状態又は高抵抗状態を取り得る可変抵抗素子17と、可変抵抗素子17の側面に設けられた絶縁膜19と、絶縁膜19の側面に設けられた導電膜からなり、かつ可変抵抗素子17に並列接続された固定抵抗素子20とを含む。
【選択図】図2
【解決手段】抵抗変化メモリは、第1の電極14、抵抗変化膜15、及び第2の電極16が積層された積層構造からなり、かつ記憶データに基づいて低抵抗状態又は高抵抗状態を取り得る可変抵抗素子17と、可変抵抗素子17の側面に設けられた絶縁膜19と、絶縁膜19の側面に設けられた導電膜からなり、かつ可変抵抗素子17に並列接続された固定抵抗素子20とを含む。
【選択図】図2
Description
本発明は、抵抗変化メモリに係り、例えば記憶素子として可変抵抗素子を備えた抵抗変化メモリに関する。
不揮発性半導体メモリは、PC(パーソナルコンピュータ)、携帯電話、デジタルカメラ、PDA(Personal Digital Assistant)などの電子機器の記憶装置として幅広く利用されている。この不揮発性半導体メモリとして、可変抵抗素子をメモリセルに用いたPCRAM(Phase-Change Random Access Memory)、ReRAM(Resistive RAM)、或いはMRAM(Magnetic RAM)などが開発されている。
ReRAMでは、電圧または電流を印加することで変化する可変抵抗素子の抵抗値をメモリ情報として利用する。2値動作をさせる場合、例えば、低抵抗状態を“1”、高抵抗状態を“0”に対応付ける。高抵抗状態から低抵抗状態へと変化させることをセット、逆をリセットと呼ぶ。
例えば金属酸化膜を抵抗変化膜として用いた場合、一般的に、抵抗変化膜をセットするのに必要な電圧(セット電圧)は、リセットするのに必要な電圧(リセット電圧)より高い。可変抵抗素子を用いてメモリセルアレイを形成した場合、抵抗変化膜には配線や選択素子が接続されているため、リセット時に抵抗変化膜の抵抗が一気に高くなると、それまで配線や選択素子に印加されていた電圧も大部分が抵抗変化膜に印加されるようになる。もしこのリセット直後に抵抗変化膜に印加される電圧がセット電圧より高い場合には、再び低抵抗状態へと遷移してしまい誤動作となる。
一般的に、抵抗変化膜のセット電圧、リセット電圧、低抵抗状態の抵抗値、及び高抵抗状態の抵抗値などは、素子間でばらつきを持ち、または1つの素子でもスイッチする毎にばらつきを持つ。例えば、高抵抗状態の抵抗値がばらつくとリセット直後に抵抗変化膜に印加される電圧がばらつくため、誤動作が発生する可能性が高くなる。
この種の関連技術としては、抵抗変化メモリの書き込み方式が開示されている(特許文献1参照)。
本発明は、可変抵抗素子の抵抗値ばらつきに起因する誤動作を抑制することが可能な抵抗変化メモリを提供する。
本発明の一態様に係る抵抗変化メモリは、第1の電極、抵抗変化膜、及び第2の電極が積層された積層構造からなり、かつ記憶データに基づいて低抵抗状態又は高抵抗状態を取り得る可変抵抗素子と、前記可変抵抗素子の側面に設けられた絶縁膜と、前記絶縁膜の側面に設けられた導電膜からなり、かつ前記可変抵抗素子に並列接続された固定抵抗素子とを具備する。
本発明の一態様に係る抵抗変化メモリは、第1の電極、抵抗変化膜、及び第2の電極が積層された積層構造からなり、かつ記憶データに基づいて異なる抵抗状態を有する可変抵抗素子と、前記可変抵抗素子の側面に設けられた導電膜からなり、かつ前記可変抵抗素子に並列接続された固定抵抗素子とを具備する。
本発明によれば、可変抵抗素子の抵抗値ばらつきに起因する誤動作を抑制することが可能な抵抗変化メモリを提供することができる。
以下、本発明の実施形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
(第1の実施形態)
図1は、本発明の第1の実施形態に係る抵抗変化メモリの構成を示す平面図である。図2は、図1に示したA−A´線に沿った抵抗変化メモリの断面図である。本実施形態の抵抗変化メモリは、可変抵抗素子をメモリセルに利用した半導体記憶装置である。
図1は、本発明の第1の実施形態に係る抵抗変化メモリの構成を示す平面図である。図2は、図1に示したA−A´線に沿った抵抗変化メモリの断面図である。本実施形態の抵抗変化メモリは、可変抵抗素子をメモリセルに利用した半導体記憶装置である。
例えばシリコン単結晶基板(図示せず)上に形成された任意のレベル層上に、例えばシリコン酸化物(SiO2)からなる層間絶縁層11が設けられている。層間絶縁層11内には、X方向にそれぞれが延在するように、複数の下部配線層が設けられている。下部配線層は、ワード線WLに対応する。図1には、簡略化のために、3本のワード線WL1〜WL3を示している。
ワード線WLの上方には、X方向と交差するY方向にそれぞれが延在するように、複数の上部配線層が設けられている。上部配線層は、ビット線BLに対応する。図1には、簡略化のために、3本のビット線BL1〜BL3を示している。
複数のワード線WLと複数のビット線BLとの交差領域にはそれぞれ、複数のメモリセルMCが設けられている。すなわち、本実施形態の抵抗変化メモリは、クロスポイント型である。
メモリセルMCの平面形状は、特に制限されない。本実施形態では、メモリセルMCの平面形状は、例えば、円である。メモリセルMCは、ワード線WL上にピラー状に形成されており、記憶素子としての可変抵抗素子17と、この可変抵抗素子17に並列接続された固定抵抗素子20と、これら並列抵抗成分に直列に接続された選択素子としてのダイオード13とから構成されている。
具体的には、ワード線WL上には、ワード線WLの金属がダイオード13のシリコン(Si)と反応するのを防ぐために、バリア膜12が設けられている。ワード線WLとしては、例えば、タングステン(W)、又はアルミニウム(Al)が挙げられる。バリア膜12としては、例えば、窒化チタン(TiN)や、チタン(Ti)と窒化チタン(TiN)との積層膜が挙げられる。バリア膜12上には、ダイオード13が設けられている。ダイオード13としては、N型半導体層、P型半導体層、及びこれらに挟まれた真性(intrinsic)半導体層(I層)からなるPINダイオードが用いられる。
ダイオード13上には、可変抵抗素子17が設けられている。可変抵抗素子17は、下部電極14、抵抗変化膜15、上部電極16が積層されて構成されている。下部電極14の径(又は面積)は、ダイオード13のそれと同じである。抵抗変化膜15及び上部電極16の径(又は面積)はそれぞれ、下部電極14のそれより小さい。
抵抗変化膜15は、電圧が印加又は電流が供給されることにより、少なくとも2値の抵抗値を、室温にて双安定状態として取り得る。この2つの安定な抵抗値を書き込み及び読み出すことにより、少なくとも2値のメモリ動作を実現できる。2値のメモリ動作をさせる場合、例えば、抵抗変化膜15の低抵抗状態を“1”、高抵抗状態を“0”に対応付ける。高抵抗状態から低抵抗状態へと変化させることをセット、逆をリセットと呼ぶ。抵抗変化膜15としては、例えば、NiOx、CoOx、TiOx、NbOx、TaOx、CeOx、HfOx、ZrOx、MnOx、CrOx、FeOx、又はCuOxが挙げられる。
下部電極14としては、例えば、チタンシリサイドと窒化チタン(TiN)との積層膜が用いられる。すなわち、窒化チタン(TiN)とシリコン(Si)との間にチタン(Ti)を挟み、このチタン(Ti)をシリサイド化することで、ダイオード13と窒化チタン(TiN)との界面に、チタンシリサイドを形成する。ダイオード13と窒化チタン(TiN)との界面にチタンシリサイドを設けることで、界面抵抗を下げることができる。上部電極16としては、例えば、窒化チタン(TiN)が用いられる。
可変抵抗素子17上には、可変抵抗素子17を保護し、かつCMP(chemical mechanical polishing)工程時のストッパーとして機能する導電性のストッパー層18が設けられている。ストッパー層18としては、例えば、タングステン(W)が挙げられる。
可変抵抗素子17の周囲には、この可変抵抗素子17に並列に接続される固定抵抗素子20が設けられている。具体的には、可変抵抗素子17及びストッパー層18の周囲には、これらの側面に接するように絶縁膜19が設けられている。絶縁膜19の周囲には、これの側面に接するように、固定抵抗素子として機能する導電膜20が設けられている。絶縁膜19としては、例えば、シリコン酸化物(SiO2)、シリコン窒化物(SiN)、又は酸化アルミニウム(Al203)が挙げられる。絶縁膜19の膜厚は、1〜10nm程度である。導電膜20としては、例えば、ホウ素(B)、リン(P)、又は砒素(As)がドープされたシリコン(Si)、チタン(Ti)、窒化チタン(TiN)、タングステン(W)、窒化タングステン(WN)、タンタル(Ta)、又は窒化タンタル(TaN)が挙げられる。導電膜20の膜厚は、1〜10nm程度である。
ストッパー層18、絶縁膜19、及び導電膜20上には、バリア膜21が設けられている。バリア膜21上には、ビット線BLが設けられている。バリア膜21は、ビット線BLの金属が導電膜20のシリコン(Si)と反応するのを防ぐために設けられている。バリア膜21としては、例えば、窒化チタン(TiN)や、チタン(Ti)と窒化チタン(TiN)との積層膜が挙げられる。ビット線BLとしては、例えば、タングステン(W)、又はアルミニウム(Al)が挙げられる。
メモリセルMC間には、シリコン酸化物(SiO2)などからなる層間絶縁層22が設けられている。このようにして、第1の実施形態に係る抵抗変化メモリが構成される。
図3は、1個のメモリセルMCの回路図である。可変抵抗素子17の一端は、ビット線BLに接続されている。可変抵抗素子17の他端は、ダイオード13のカソードに接続されている。ダイオード13のアノードは、ワード線WLに接続されている。なお、ダイオード13の接続関係は、抵抗変化メモリの周辺回路構成や、抵抗変化膜15の構成に応じて適宜設定される。固定抵抗素子(導電膜)20は、可変抵抗素子17に並列に接続されている。
前述したように、可変抵抗素子17に2値動作をさせる場合、例えば、可変抵抗素子17の低抵抗状態を“1”、高抵抗状態を“0”に対応付ける。高抵抗状態から低抵抗状態へと変化させることをセット、逆をリセットと呼ぶ。抵抗変化膜15として例えば金属酸化膜を用いた場合、一般的に、抵抗変化膜をセットするのに必要な電圧(セット電圧)は、リセットするのに必要な電圧(リセット電圧)より高い。
本実施形態では、可変抵抗素子17に並列に接続される固定抵抗素子20を新たに導入している。この固定抵抗素子20を導入することで、可変抵抗素子17の高抵抗状態の抵抗値バラツキによる誤動作を抑制できる。
図4は、可変抵抗素子17及び固定抵抗素子20の電流電圧特性(IVカーブ)を示すグラフである。図4の縦軸は電流Iの対数log10I、横軸は電圧(V)を表している。図4において、低抵抗状態の可変抵抗素子17は、曲線Ronで示している。高抵抗状態の可変抵抗素子17は直線Roffで示しており、高抵抗状態の抵抗値はバラツキを有するため、一例として3本の直線で表している。固定抵抗素子20は、曲線Rpで示している。
低抵抗状態の可変抵抗素子17は、その抵抗値Ronが小さいため、小さな印加電圧で大きな電流が流れる。可変抵抗素子17への印加電圧がリセット電圧Vresetを超えると、可変抵抗素子17がリセットされ、可変抵抗素子17が高抵抗状態に変化する。
ここで、固定抵抗素子20の抵抗値Rpは、バラツキを持った、可変抵抗素子17の高抵抗状態の抵抗値Roffよりも小さく設定される。すると、図4に示すように、リセット直後に可変抵抗素子17に印加される電圧は、可変抵抗素子17の高抵抗状態の抵抗値バラツキによらず、固定抵抗素子20の曲線Rpとダイオード13の負荷曲線との交点で決まる電圧となる。すなわち、可変抵抗素子17に印加される電圧が固定抵抗素子20によって決定されるため、可変抵抗素子17の抵抗値バラツキによる誤動作を抑制することができる。
固定抵抗素子20の抵抗値Rpが低すぎると、可変抵抗素子17の低抵抗状態と高抵抗状態との抵抗値の差が小さくなり読み出しマージンが減少する、又はセット動作時の消費電力が増加するなどの問題が発生する。このため、固定抵抗素子20の抵抗値Rpは、可変抵抗素子17の高抵抗状態の抵抗値バラツキを包含する中で最も大きく設定することが望ましい。具体的には、固定抵抗素子20の抵抗値Rpは、10k〜50MΩの範囲が望ましい。
セット時には、抵抗変化膜15が絶縁破壊されるような大きな電流が流れないように、周辺回路によって制限電流Icompを規定しており、抵抗変化膜15には制限電流Icompを超えてセット電流Isetを流さないようにしている。このセット時の制限電流Icompは、抵抗変化膜15が絶縁破壊する電流より小さく、かつ、抵抗変化膜15をセットする電流より大きい。この制限電流Icompを用いると、固定抵抗素子20の抵抗値Rpの上限は、以下の式を満たす。
Rp=Vset/Ip<Vset/Icomp
Vsetは可変抵抗素子17のセット電圧、Ipはセット電圧Vset印加時に固定抵抗素子20に流れる電流である。
Rp=Vset/Ip<Vset/Icomp
Vsetは可変抵抗素子17のセット電圧、Ipはセット電圧Vset印加時に固定抵抗素子20に流れる電流である。
また、固定抵抗素子20の抵抗値Rpは、可変抵抗素子17の低抵抗状態の抵抗値Ronより大きく設定される。すなわち、固定抵抗素子20の抵抗値Rpの下限は、以下の式を満たす。
Rp>Ron
なお、特に誤動作の原因となるのは、高抵抗状態のうち特に大きな抵抗値へと変化する場合である。そのため、図5に示すように、固定抵抗素子20の曲線Rpとダイオード13の負荷曲線との交点がセット電圧Vsetの分布よりも低い電圧であれば、誤動作は抑制できる。このため、固定抵抗素子20の抵抗値Rpは、高抵抗状態の抵抗値Roffの分布の範囲内であっても、上記条件を満たすような抵抗値であれば問題はない。
Rp>Ron
なお、特に誤動作の原因となるのは、高抵抗状態のうち特に大きな抵抗値へと変化する場合である。そのため、図5に示すように、固定抵抗素子20の曲線Rpとダイオード13の負荷曲線との交点がセット電圧Vsetの分布よりも低い電圧であれば、誤動作は抑制できる。このため、固定抵抗素子20の抵抗値Rpは、高抵抗状態の抵抗値Roffの分布の範囲内であっても、上記条件を満たすような抵抗値であれば問題はない。
(製造方法)
次に、第1の実施形態に係る抵抗変化メモリの製造方法の一例について、図面を参照しながら説明する。なお、以下の説明で用いる製造工程図は、図1のA−A´の位置での断面図である。
次に、第1の実施形態に係る抵抗変化メモリの製造方法の一例について、図面を参照しながら説明する。なお、以下の説明で用いる製造工程図は、図1のA−A´の位置での断面図である。
図6に示すように、例えばシリコン単結晶基板(図示せず)上に形成された任意のレベル層上に、例えばシリコン酸化物(SiO2)からなる層間絶縁層11を堆積する。続いて、例えばダマシン法によって、層間絶縁層11内に、複数の下部配線層(ワード線WL)を形成する。すなわち、層間絶縁層11内に、ワード線WLと同じ形状を有する複数の溝を形成する。続いて、これらの溝内に配線材料を堆積した後、この配線材料を溝部分だけ残すように層間絶縁層11の上面を平坦化する。これにより、層間絶縁層11内に、それぞれがX方向に延在するライン状の複数のワード線WLが形成される。
続いて、ワード線WL及び層間絶縁層11上に、バリア膜12、PINダイオード13の材料(P型半導体層、真性半導体層、N型半導体層)、下部電極14、抵抗変化膜15、上部電極16、ストッパー層18を順に堆積する。ダイオード13は、シリコン層を成膜中にリン(P)やホウ素(B)を含むソースガスを選択的に流すことで、N型半導体層、P型半導体層、不純物を含まない(又は不純物濃度が十分低い)真性半導体層を形成する。或いは、シリコン層を成膜後に、イオン注入によってPINダイオード13を形成してもよい。
続いて、図7に示すように、リソグラフィ及びRIE(Reactive Ion Etching)法を用いて、ストッパー層18上かつ可変抵抗素子17の形成予定領域に、可変抵抗素子17の数に対応するハードマスク層30を形成する。各ハードマスク層30の平面形状は、可変抵抗素子17と同じ平面形状を有している。ハードマスク層30としては、例えば、酸化シリコン、酸窒化シリコン、又は窒化シリコンが挙げられる。続いて、例えばRIE法を用いて、ハードマスク層30をマスクとして、ストッパー層18、上部電極16及び抵抗変化膜15の積層膜をピラー状に加工する。
続いて、図8に示すように、例えばALD(Atomic Layer Deposition)法を用いて装置全面に絶縁材料19を堆積した後、RIE法を用いて下部電極14上及びピラー上の絶縁材料を除去する。この結果、下部電極14上に、ピラーを囲みかつこれに接する側壁(絶縁膜)19が形成される。続いて、例えばLPCVD(Low Pressure Chemical Vapor Deposition)法を用いて、装置全面にホウ素(B)をドープしたシリコン膜(導電膜)20を堆積する。
続いて、図9に示すように、例えばRIE法を用いて、導電膜20の外周と同じ平面形状になるように下部電極14及びダイオード13を加工する。これにより、ワード線WL上に、可変抵抗素子17、固定抵抗素子20、及びダイオード13からなるピラー状のメモリセルMCが形成される。
続いて、図10に示すように、メモリセルMC間を層間絶縁層22で埋める。続いて、CMP(Chemical Mechanical Polishing)法を用いて、ストッパー層18をCMPストッパーとして、ハードマスク層30を削り、ストッパー層18の上面を露出させる。これにより、メモリセルMCの上面及び層間絶縁層22の上面が平坦化される。
続いて、メモリセルMC及び層間絶縁層22上に、バリア膜21及び上部配線層(ビット線BL)の材料を堆積する。続いて、リソグラフィ及びRIE法を用いて、バリア膜21及びビット線BLをライン状に加工する。このようにして、第1の実施形態に係る抵抗変化メモリが製造される。
以上詳述したように第1の実施形態では、ワード線WLとビット線BLとの交差領域にメモリセルMCが配置されたクロスポイント型の抵抗変化メモリにおいて、メモリセルMCに含まれる選択素子(例えばダイオード)13上に可変抵抗素子17を設ける。そして、この可変抵抗素子17の周囲に絶縁膜19を介して、固定抵抗素子としての導電膜20を設ける。このようにして、選択素子13とビット線BLとの間に直列接続された可変抵抗素子17に対して並列接続された固定抵抗素子20を付加するようにしている。さらに、固定抵抗素子20の抵抗値Rpは、バラツキを持った、可変抵抗素子17の高抵抗状態の抵抗値Roffよりも小さく設定される。
従って第1の実施形態によれば、以下の効果を得ることができる。可変抵抗素子17は、高抵抗状態での抵抗値Roffがバラツキを有する。このバラツキには、複数の可変抵抗素子の間のバラツキと、1個の可変抵抗素子がセットとリセットとを繰り返した場合における高抵抗状態の抵抗値バラツキとが含まれる。リセット直後には、可変抵抗素子17が高抵抗状態に変化するため、可変抵抗素子17に大きな電圧が印加されることになる。しかし、可変抵抗素子17に印加される電圧は、可変抵抗素子17に並列接続された固定抵抗素子20によって規定される。
よって、可変抵抗素子17には、可変抵抗素子17の高抵抗状態の抵抗値バラツキによらず、セット電圧より低い一定の電圧が印加される。これにより、可変抵抗素子17がセットされる、すなわち再度低抵抗状態に変化するのを抑制することができるため、メモリセルMCの誤動作を抑制することができる。
なお、第1の実施形態では、導電膜20が可変抵抗素子17を囲む構成を示したが、導電膜20及び絶縁膜19が可変抵抗素子17の側面の一部に形成されていてもよい。
(第2の実施形態)
可変抵抗素子を作成した段階では、抵抗値が非常に高い。そこで、まず、フォーミングと呼ぶ処理によって、可変抵抗素子を低抵抗状態に変化させる。すなわち、可変抵抗素子に高電圧を印加することで、絶縁膜内に電流路(フィラメント)を形成し、可変抵抗素子に電流が流れる状態にする。例えば柱状結晶など結晶性の高い抵抗変化膜15を用いる場合、フォーミング段階で形成されるフィラメントに指向性がある。よって、フィラメントが下部電極14と上部電極16との間に垂直方向に形成される。この場合には、第1の実施形態で示した側壁絶縁膜19が無く、導電膜20が可変抵抗素子17の側面に直接形成されていてもよい。ただし、導電膜20が金属膜と接するため、金属と反応しない窒化チタン(TiN)などを導電膜20として使用するのが好ましい。
可変抵抗素子を作成した段階では、抵抗値が非常に高い。そこで、まず、フォーミングと呼ぶ処理によって、可変抵抗素子を低抵抗状態に変化させる。すなわち、可変抵抗素子に高電圧を印加することで、絶縁膜内に電流路(フィラメント)を形成し、可変抵抗素子に電流が流れる状態にする。例えば柱状結晶など結晶性の高い抵抗変化膜15を用いる場合、フォーミング段階で形成されるフィラメントに指向性がある。よって、フィラメントが下部電極14と上部電極16との間に垂直方向に形成される。この場合には、第1の実施形態で示した側壁絶縁膜19が無く、導電膜20が可変抵抗素子17の側面に直接形成されていてもよい。ただし、導電膜20が金属膜と接するため、金属と反応しない窒化チタン(TiN)などを導電膜20として使用するのが好ましい。
図11は、本発明の第2の実施形態に係る抵抗変化メモリの構成を示す平面図である。図12は、図11に示したA−A´線に沿った抵抗変化メモリの断面図である。第2の実施形態に係る抵抗変化メモリの回路図は、図3と同じである。
可変抵抗素子17及びストッパー層18の周囲には、これらの側面に接するように導電膜20が設けられている。また、導電膜20は、下部電極14及びバリア膜21に接している。
抵抗変化膜15としては、例えば、NiOx、CoOx、TiOx、NbOx、TaOx、CeOx、HfOx、ZrOx、MnOx、CrOx、FeOx、CuOx、又はAlOxが挙げられる。導電膜20としては、例えば、チタン(Ti)、窒化チタン(TiN)、タングステン(W)、窒化タングステン(WN)、タンタル(Ta)、又は窒化タンタル(TaN)が挙げられる。導電膜20の膜厚は、1〜15nm程度である。
ストッパー層18及び導電膜20上には、バリア膜21が設けられている。バリア膜21上には、ビット線BLが設けられている。このようにして、第2の実施形態に係る抵抗変化メモリが構成される。
第2の実施形態に係る抵抗変化メモリは、第1の実施形態で説明した製造方法を応用して製造することができる。すなわち、可変抵抗素子17の側面に形成される絶縁膜19の製造工程を省き、可変抵抗素子17の側面に直接に導電膜20を形成することで実施可能である。
以上詳述したように第2の実施形態によれば、第1の実施形態と同じ効果を得ることができる。また、第1の実施形態と比べて絶縁膜19が無い分、コスト低減が可能である。
なお、第2の実施形態では、導電膜20が可変抵抗素子17を囲む構成を示したが、導電膜20が可変抵抗素子17の側面の一部に形成されていてもよい。
(第3の実施形態)
第3の実施形態は、第1の実施形態と異なる製造方法を用いて抵抗変化メモリを形成するようにしている。なお、製造方法が異なることに起因して、抵抗変化メモリの構造も第1の実施形態と比べて一部が異なっている。
第3の実施形態は、第1の実施形態と異なる製造方法を用いて抵抗変化メモリを形成するようにしている。なお、製造方法が異なることに起因して、抵抗変化メモリの構造も第1の実施形態と比べて一部が異なっている。
図13は、本発明の第3の実施形態に係る抵抗変化メモリの構成を示す平面図である。図14は、図13に示したA−A´線に沿った抵抗変化メモリの断面図である。図15は、図13に示したB−B´線に沿った抵抗変化メモリの断面図である。第3の実施形態に係る抵抗変化メモリの回路図は、図3と同じである。
第3の実施形態のメモリセルMCは、第1の実施形態と同様に、並列接続された可変抵抗素子17及び固定抵抗素子20と、これら並列抵抗成分に直列に接続された選択素子(例えばダイオード)13とを備えている。このメモリセルMCは、後述する製造方法に起因して、その平面形状が四角形である。
可変抵抗素子17及びストッパー層18のY方向両側面には、これらに接するように絶縁膜19が設けられている。絶縁膜19の両側面には、これに接するように、固定抵抗素子として機能する導電膜20が設けられている。それ以外の構成は、第1の実施形態と同じである。
(製造方法)
次に、第3の実施形態に係る抵抗変化メモリの製造方法の一例について、図面を参照しながら説明する。
次に、第3の実施形態に係る抵抗変化メモリの製造方法の一例について、図面を参照しながら説明する。
図16(平面図)及び図17(断面図)に示すように、層間絶縁層11上に、ワード線WL、バリア膜12、PINダイオード13の材料(P型半導体層、真性半導体層、N型半導体層)、下部電極14、抵抗変化膜15、上部電極16、ストッパー層18を順に堆積する。続いて、リソグラフィ及びRIE法を用いて、ストッパー層18上に、可変抵抗素子17のY方向の幅と同じ幅を有しかつX方向に延在するライン状のハードマスク層31を形成する。ハードマスク層31としては、例えば、酸化シリコン、酸窒化シリコン、又は窒化シリコンが挙げられる。
続いて、図18に示すように、例えばRIE法を用いて、ハードマスク層31をマスクとして、ストッパー層18、上部電極16及び抵抗変化膜15の積層膜をライン状に加工する。
続いて、図19に示すように、例えばALD法を用いて装置全面に絶縁材料19を堆積した後、RIE法を用いて下部電極14上及びハードマスク層31上の絶縁材料を除去する。この結果、下部電極14上かつライン状の積層膜の両側面に、側壁(絶縁膜)19が形成される。続いて、例えばLPCVD法を用いて、装置全面にホウ素(B)をドープしたシリコン膜(導電膜)20を堆積する。
続いて、図20に示すように、例えばRIE法を用いて、導電膜20の外周と同じ平面形状になるように下部電極14、ダイオード13、バリア膜12、ワード線WLを加工する。これにより、X方向に延在するワード線WLの加工が完了する。
続いて、図21に示すように、層間絶縁層11上及びライン状の積層膜の間を層間絶縁層22で埋める。続いて、CMP法を用いて、ストッパー層18をCMPストッパーとして、ハードマスク層31を削り、ストッパー層18の上面を露出させる。これにより、積層膜の上面及び層間絶縁層22の上面が平坦化される。
続いて、図22(平面図)及び図23(断面図)に示すように、装置全面に、バリア膜21及び上部配線層(ビット線BL)の材料を堆積する。続いて、ビット線BL材料上に、このビット線BLの平面形状と同じ平面形状を有するハードマスク層32を形成する。
続いて、図24に示すように、例えばRIE法を用いて、ハードマスク層32をマスクとして、積層膜をバリア膜12まで加工する。これにより、四角形のメモリセルMC、及びY方向に延在するビット線BLが形成される。
続いて、図14及び図15に示すように、メモリセルMC間及びビット線BL間に層間絶縁層22を埋める。続いて、CMP法を用いて、層間絶縁層22及びビット線BLの上面を平坦化する。このようにして、第3の実施形態に係る抵抗変化メモリが製造される。
以上詳述したように第3の実施形態でも、並列接続された可変抵抗素子17及び固定抵抗素子20と、これら並列抵抗成分に直列に接続された選択素子(例えばダイオード)13からなるメモリセルMCを形成することができる。従って、第3の実施形態によれば、第1の実施形態と同じ効果を有する抵抗変化メモリを得ることができる。
なお、第3の実施形態で説明した製造方法を用いて第2の実施形態の抵抗変化メモリを形成してもよい。
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
MC…メモリセル、WL…ワード線、BL…ビット線、11,22…層間絶縁層、12,21…バリア膜、13…ダイオード、14…下部電極、15…抵抗変化膜、16…上部電極、17…可変抵抗素子、18…ストッパー層、19…絶縁膜、20…固定抵抗素子、30〜32…ハードマスク層。
Claims (6)
- 第1の電極、抵抗変化膜、及び第2の電極が積層された積層構造からなり、かつ記憶データに基づいて低抵抗状態又は高抵抗状態を取り得る可変抵抗素子と、
前記可変抵抗素子の側面に設けられた絶縁膜と、
前記絶縁膜の側面に設けられた導電膜からなり、かつ前記可変抵抗素子に並列接続された固定抵抗素子と、
を具備することを特徴とする抵抗変化メモリ。 - 第1の電極、抵抗変化膜、及び第2の電極が積層された積層構造からなり、かつ記憶データに基づいて異なる抵抗状態を有する可変抵抗素子と、
前記可変抵抗素子の側面に設けられた導電膜からなり、かつ前記可変抵抗素子に並列接続された固定抵抗素子と、
を具備することを特徴とする抵抗変化メモリ。 - 前記固定抵抗素子の抵抗値は、前記可変抵抗素子の高抵抗状態の抵抗値よりも小さく、かつ前記可変抵抗素子の低抵抗状態の抵抗値よりも大きく設定されることを特徴とする請求項1又は2に記載の抵抗変化メモリ。
- 前記固定抵抗素子の抵抗値Rpは、前記可変抵抗素子を高抵抗状態から低抵抗状態に変化させる電圧Vset、前記可変抵抗素子を高抵抗状態から低抵抗状態に変化させる時に流す電流の上限Icompとすると、
Rp<Vset/Icomp
を満たすことを特徴とする請求項1乃至3のいずれかに記載の抵抗変化メモリ。 - 前記可変抵抗素子の一端に接続された選択素子と、
前記可変抵抗素子の他端に接続された第1の配線と、
前記選択素子に接続された第2の配線と、
をさらに具備することを特徴とする請求項1乃至4のいずれかに記載の抵抗変化メモリ。 - 前記可変抵抗素子、前記固定抵抗素子、及び前記選択素子からメモリセルが構成され、
複数の第1の配線と複数の第2の配線との交差領域の各々には、前記メモリセルが配置されることを特徴とする請求項5に記載の抵抗変化メモリ。
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