TWI403011B - Nonvolatile semiconductor memory device - Google Patents

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TWI403011B
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Description

非揮發性半導體記憶裝置
本發明係關於在配線層之交叉點將可變電阻元件及非歐姆元件加以積層而構成之非揮發性半導體記憶裝置。
近年來，作為新穎固體記憶體，稱為相變記憶體(Phase-change Random Access Memory：PCRAM)或電阻變化記憶體(Resistive-change Random Access Memory：ReRAM)之利用記錄材料之電阻值(高電阻與低電阻)的變化的記憶體正朝向實用化而發展。該等記憶體之單元陣列可成為將可變電阻元件設置於配線間之交叉點結構，且可將單元陣列積層化而成為3維結構。又，由於可於單元陣列下配置周邊電路而減小晶片面積，因此成為適於大容量化之結構。
作為交叉點結構之特徵，其係使電流流動而讀取電阻變化之記錄方式，且為在選定單元讀取時抑制流動於非選定單元之雜散電流，而成為於可變電阻元件串聯連接非歐姆元件之元件結構。藉此，單極動作之情形可抑制逆方向電流(防止電流之逆流)，而雙極動作之情形可抑制低電場洩漏電流(防止洩漏電流)。
然而，該種固體記憶體有如下之問題。即，每當單元之積層化進展時，非歐姆元件若為以Si為材料之pn、pin、肖特基二極體之情形，因其二極體部分之厚度較大而使單元整體之高寬比增大，導致難以進行微細加工。且，高溫下之活性化熱處理於每層重複進行會產生可變電阻元件等之二極體周邊部熱劣化、讀取特性、開關特性劣化、單元之電阻變化之偏差、動作電流增大、耗電量增加等之問題。
本發明係鑒於上述實際情況而完成者，其目的在於提供一種可達成非歐姆元件之薄膜化及低溫形成，易於細微加工且可抑制單元特性之偏差的非揮發性半導體記憶裝置。
本發明之一態樣之非揮發性半導體記憶裝置，其特徵為具備：基板，其係於表面部之一部分設有記憶體控制電路部；層間絕緣膜，其係設於上述基板上；第1配線層，其係設於上述層間絕緣膜上，且包含相互平行配置之複數條配線；第2配線層，其係以與上述第1配線層離間而設於上述層間絕緣膜之上方，且包含在與上述第1配線層交叉之方向上相互平行配置之複數條配線；及記憶單元部，其係包含將分別設於上述第1及第2配線層之各交叉部且具有絕緣膜及夾著該絕緣膜之金屬膜的非歐姆元件層、與將電阻值之不同狀態作為資訊而記憶之可變電阻元件層加以積層的結構；且，上述非歐姆元件層之絕緣膜係包含電子障壁與介電常數不同之複數層。
又，本發明之另一態樣之非揮發性半導體記憶裝置，其特徵為具備：基板，其係於表面部之一部分設有記憶體控制電路部；層間絕緣膜，其係設於上述基板上；第1配線層，其係設於上述層間絕緣膜上，且包含相互平行配置之複數條配線；第2配線層，其係以與上述第1配線層離間而設於上述層間絕緣膜之上方，且包含在與上述第1配線層交叉之方向上相互平行配置之複數條配線；及記憶單元部，其係包含將分別設於上述第1及第2配線層之各交叉部且具有絕緣膜及夾著該絕緣膜之金屬膜的非歐姆元件層、與將電阻值之不同狀態作為資訊而記憶之可變電阻元件層加以積層的結構；且，於上述非歐姆元件層之絕緣膜中添加有形成缺陷能階之雜質原子。
又，本發明之又一態樣之非揮發性半導體記憶裝置，其特徵為具備：基板，其係於表面部之一部分設有記憶體控制電路部；層間絕緣膜，其係設於上述基板上；第1配線層，其係設於上述層間絕緣膜上，且包含相互平行配置之複數條配線；第2配線層，其係以與上述第1配線層離間而設於上述層間絕緣膜之上方，且包含在與上述第1配線層交叉之方向上相互平行配置之複數條配線；及記憶單元部，其係包含將分別設於上述第1及第2配線層之各交叉部且具有絕緣膜及夾著該絕緣膜之金屬膜的非歐姆元件層、與將電阻值之不同狀態作為資訊而記憶之可變電阻元件層加以積層的結構；且，於上述非歐姆元件層之絕緣膜中包含半導體或金屬之點。
以下詳細說明用以實施本發明之例之最良形態。
首先作為本發明之實施形態將以ReRAM為例進行說明。
又本發明亦可適用於其他非揮發性半導體記憶體、尤其電阻變化型記憶體。又，記憶體陣列之構成方法亦可以是非此處所述者。例如，如為PCRAM記憶體陣列之情形，可為1T/1R型之陣列，亦可為1D/1R型之記憶體陣列。
圖1係顯示本發明之參考例之非揮發性半導體記憶裝置的基本構成。記憶單元陣列1，如後述之圖2所示，其係藉由將ReRAM記憶單元設於配線之交叉點部分而構成。此處，記憶單元係以多階積層而構成複數層之記憶單元層。此外，交叉點型之記憶單元陣列1係可於配線層製作，但亦可未必為該結構。例如，亦可適用於不採用如圖2之將WL、BL配線以縱記憶單元陣列全部連結之結構，而改為無165與155之記憶單元陣列之分離的結構。又，亦可為於與下層之接觸區域***記憶單元陣列之結構。
再者設有行控制電路2，其係控制記憶單元陣列1之位元線BL，而進行記憶單元之資料抹除、對記憶單元寫入資料、乃至從記憶單元中讀取資料。該行控制電路2可設於各MAT(Memory Allocation Table：記憶體分配表)、各區段、或各記憶單元層，亦可為共用(共有)。再者，為削減面積亦可由複數之BL共用。
為選擇記憶單元陣列1之字元線WL，且為施加抹除、寫入、讀取所需之電壓，而設有列控制電路3。列控制電路3可設於各記憶單元層，亦可為共用以削減面積。又，記憶體單元陣列1亦可分配到某記憶體元件群之MAT，此時，於各MAT可具有控制電路，亦可以由複數之MAT共有。又，記憶體單元陣列1可具有全體BL與全體WL，亦可包含劃分為選擇電晶體之區段。
另一方面，設有資料輸出入緩衝器6，其係經由I/O線連接於外部之主機9，且進行寫入資料之接受、抹除命令之接受、讀取資料之輸出、及位址資料或命令資料之接受。該緩衝器6係將所接受之寫入資料傳送到行控制電路2，而由行控制電路2接受讀取之資料。又，亦可將讀取之資料閂鎖於行控制電路2，而將該資料經由輸出入緩衝器6由I/O線輸出於外部。
又，設有接受來自主機9之命令資料之指令介面7、及用以選擇記憶單元之狀態機8。
指令介面7係接受來自主機9之控制信號，判斷輸入到資料輸出入緩衝器6之資料是否為寫入資料、命令資料或位址資料，若為命令資料則接受並作為命令信號轉送到狀態機8。狀態機8係將來自外部之位址資料傳送於行控制電路2及列控制電路3，進行ReRAM記憶體整體之管理，且接受來自主機9之指令，進行讀取、寫入、抹除、及資料之輸出入管理等。
又，主機9亦可接受狀態機8所管理之狀態資訊，且判斷動作結果。再者，狀態資訊亦可利用於寫入、抹除之控制。
又，行控制電路2、列控制電路3、資料輸出入緩衝器6、命令介面7、及狀態機8等之周邊電路元件(記憶單元之控制電路)係可形成於配線層上形成之記憶單元陣列正下方的Si基板。藉此，該非揮發性半導體記憶裝置之晶片面積亦可大致等同於記憶單元陣列之面積。
又，脈衝發生器10係藉由狀態機8予以控制。藉由該控制，脈衝發生器10可輸出任意電壓、任意時序的脈衝。此處，所形成之脈衝可轉送到列控制電路3所選擇之任意配線。
圖2係顯示記憶單元陣列1之構成的立體圖。圖中之175、180、185係表示作為第1配線層之字元線(WL)，190、195係表示作為第2配線層之位元線(BL)，155；160、165、170係表示記憶單元部。
記憶單元陣列1係交叉點型，此情形中為4層層疊之記憶單元陣列。交叉點結構係指於與第1配線平行配置之配線及與其交叉之第2配線之間的交點夾著單元的結構。本例中該結構係以複數層堆積。此處雖重複配線/單元/配線/單元/配線之結構，但亦可改為配線/單元/配線/層間絕緣膜/配線/單元/配線之結構。
前者之結構因層數少而可獲得成本上之有利點，但共有一條配線之元件數增多，會導致性能之惡化、非選定單元之干擾、可靠性之惡化等。後者雖因配線層多而成本高，但垂懸於一條配線之單元僅為前者之一半，因此適於高速動作，且可靠性之面亦優於前者。
圖3係顯示具體之記憶體元件結構。圖中之210係第1配線層，較理想之材料為耐熱材料，且低電阻材料，如係由W/WSi/NiSi/CoSi等形成。225係可藉由電壓、電流、或熱、化學能量等使電阻變化之可變電阻元件，該可變電阻元件225係將電阻值之不同狀態作為資訊進行記憶者。220係可變電阻元件225之下部電極，230係可變電阻元件225之上部電極。各電極220、230可同時承擔作為障壁金屬或接著層之作用，且係由Pt/Au/Ag/TiAlN/SrRuO/Ru/RuN/Ir/Co/Ti/TiN/TaN/LaNiO/Al/PtIrOx/PtRhOx/Rh/TaAlN等形成。又，亦可***使配向性相同之金屬膜。再者，可另***其他緩衝層、障壁金屬層、接著層等。
235係非歐姆元件，本實施形態中係使用MIM(Metal-Insulator-Metal)結構、SIS結構(Silicon-Insulator-Silicon)等。另，Si結構係使用金屬之一種的結構，因此以下說明亦將SIS結構包含於MIM結構者。
圖4(a)係顯示本實施形態之MIM結構之例，圖4(b)係作為比較例而顯示pin結構之例。本實施形態之MIM結構中，其絕緣膜係包含電子障壁與介電常數不同之複數層，或包含於該絕緣膜中形成缺陷能階之雜質原子，或包含半導體或金屬點。根據該結構，可使讀取時(OFF)與設定、重設時(ON)之電流比，較先前之單層絕緣膜而有所增加。另，此處亦可***障壁金屬層或接著層。根據本實施形態之MIM結構等，可進行單極動作及雙極動作。
215係與第1配線層210交叉之第2配線層，其係由W/WSi/NiSi/CoSi等形成。再者，240係非歐姆元件235與第2配線層215之間的障壁金屬層或接著層，其係由Ti/TiN等形成。又，此次於非歐姆元件215係使用MIM結構，且將BL設於中央而成為鏡結構，但非歐姆元件235之配置並非拘泥於此。該情形下，可根據使WL與BL之偏壓關係變化而予以對應。本例中皆可實施單極動作與雙極動作。
圖5係顯示ReRAM之記憶體元件結構之剖面圖。
藉由於Si基板400上進行FEOL(Front End Of Line：前段製程)製程，於基板表面部之主動區域設置周邊電路等之控制電路部。於基板400上堆積有第1層間絕緣膜410，於該層間絕緣膜410上設有用於與下部之裝置取得接觸之導通孔415。
於層間絕緣膜410上藉由W(亦可使用其他低電阻之金屬)而形成交叉點陣列之第1配線層420，於其上層藉由Ti/TiN而形成障壁金屬層430。亦可於第1配線層420之下層形成障壁金屬。又，此處之障壁金屬層430可使用Ti、TiN之兩者，亦可使用其中任一者。又，亦可對於其上層之後***障壁金屬。
於障壁金屬層430上形成成為非歐姆元件440之二極體。本實施形態中，作為非歐姆元件440係使用MIM結構等。
於非歐姆元件440上形成有成為可變電阻元件之電極之下部電極450、可變電阻元件材料層460、及上部電極470。藉此，構成將非歐姆元件與可變電阻元件串聯連接之記憶單元。又，可於上部、下部電極之外側***障壁金屬，亦可於其內側***障壁金屬、接著層。此處，記憶單元與記憶單元之間係埋入第2及第3層間絕緣膜480、485，惟第2層間絕緣膜480在此剖面圖上看不到。再者，於上部電極470上形成交叉點記憶單元陣列之第2配線層490。
又，在到第2配線層490為止所形成之基板上，形成第4、第5層間絕緣膜510、515，且於層間絕緣膜510、515上形成金屬配線層520、525等。
圖6係顯示圖5之ReRAM之製程流程圖。首先進行Si基板400之準備(步驟S1)，而於Si基板400上進行FEOL製程(步驟S2)，於其上部堆積第1層間絕緣膜410(步驟S3)。且，亦在此先製作導通孔415。
其後，藉由W(亦可使用其他低電阻之金屬)進行成為交叉點陣列之第1配線層420之第1金屬層的堆積(步驟S4)，再藉由Ti/TiN於其上層形成障壁金屬層430(步驟S5)。此外，亦可於成為第1配線層420之金屬層之下層形成障壁金屬層。又，此處之障壁金屬可使用Ti、TiN之兩者，亦可使用其中任一者。再者，於其上方進行成為非歐姆元件440之層的堆積(步驟S6)。
此處，作為非歐姆元件440而形成MIM結構等。作為材料，在MIM結構之情形中，亦可使用工作函數較高的金屬或多晶矽。又，絕緣膜部可為1層，亦可以2層以上進行能帶工程。
其後，進行成為記憶體元件層之可變電阻元件層的堆積(步驟S7)。此處，形成下部電極450、可變電阻元件材料層460、及上部電極470。如上述，可於上部、下部電極之外側***障壁金屬層，亦可於其內側***障壁金屬層、接著層。又，亦可更於該上層堆積成為蝕刻或CMP用之硬掩模之層。將以該420~470之虛擬膜堆積而成之第1堆積層之剖面圖顯示於圖7(a)。
另，作為可變電阻元件材料層460，可使用Ge2 Sb2 Te5 或其他硫族物質等之相變化材料、富Ag之Ag-Ge-Se系硫族物質或Cu2 S等之離子傳導材料、輪烷超分子或其他分子材料、具有於絕緣膜中夾著金屬層之結構的材料、及具有PrCaMnO3 等之CMR(Colossal Magneto Resistive：巨磁抗)物質的材料。且，亦可使用利用電子自旋之自旋佈植MTJ、或顯示作為電阻變化性之記憶體元件所知之Ag2 S、ZnxCdS、Ag-Ge-Se系、PrCaMnO3 等之巨磁電阻效果的物質、NiOx、TiOx、HfO2 、ZrO2 、SrZrO3 、SrTiO3 等。
其後進行第1蝕刻加工(步驟S8)。藉此，首先將第1堆積層以最小間距進行L/S加工。其次進行第2層間絕緣膜480之埋入(步驟S9)，填埋在S8中經加工之L/S之間隔部。該層間絕緣膜480之材料較好為絕緣性良好且低容量之埋入特性良好者。其後進行第2層間絕緣膜480之平坦化(步驟S10)，其係進行利用CMP法將多餘的絕緣膜之去除與使電極部露出。將此時之剖面圖顯示於圖7(b)。此時，在使用硬掩模之情形下有必要進行蝕刻等。
其後藉由成為第2配線層490之金屬層之堆積(步驟S11)，於CMP後之平坦化部積層鎢。將此時之圖像顯示於圖8(a)之立體圖。
其後，對於430~480之第2堆積層，以與第1蝕刻加工交叉之方向之L/S進行第2蝕刻加工(步驟S12)。藉此，如圖8(b)所示，於與第1配線層420正交之方向形成包含相互平行配置之複數條配線的第2配線層490。
其後，再次藉由進行第3層間絕緣膜485之埋入(步驟S13)與第3層間絕緣膜485之平坦化(步驟S14)，可形成如圖8(c)之交叉型之記憶單元陣列層。
如此，藉由自虛擬膜之重疊物起進行L/S之2次圖案化，可自動對準地形成單元部，而提供無需顧及對準偏差之良好製程。
且，藉由重複進行該積層結構之形成(步驟S15)，可形成積層型之交叉點型之記憶單元陣列。此時，若由障壁金屬層之堆積起重複進行，則可實現將上層與下層鄰接之記憶單元陣列之配線共有化的記憶單元陣列。又，藉由由第1層間絕緣膜410之形成起重複進行，可實現不將上層與下層鄰接之記憶單元陣列之配線共有化的記憶單元陣列。該等不同點所產生之優點、缺點如上述。
其後，進行金屬配線層之形成(步驟S16)，完成本參考例之非揮發性半導體記憶裝置。
(第1實施例)
本實施例係探討具有圖9所示之MIM結構之適於雙極動作的非歐姆元件結構。圖中之MIM結構之右側表示具有電子障壁B之能帶結構與電流I之方向。
由於通常之Si二極體之高寬比大，且活性化熱步驟之溫度過高，因此考慮採用使用了薄膜化且可低溫成膜之絕緣膜的MIM隧道二極體結構。然而，如圖10所示，單純之MIM結構會形成直接隧道電流與FN隧道電流之和(DT+FN)所構成的洩漏電流成分，因而導致讀取時之低電壓下之洩漏電流過多之問題。
以下用圖11說明本實施例之絕緣膜結構。作為適於雙極動作之非歐姆元件結構，較好之為積層型、雜質能階型、及點型3類。
圖11(a)所示之積層型之特徵為，其係於MIM結構之絕緣膜441之厚度方向的中央部配置電子障壁小且介電常數高的絕緣材料442的結構。例如，作為絕緣膜441之主材料使用SiO2 ，作為絕緣材料442使用Ta2 O5 。該情形下，在低電場中藉由兩側之高電子障壁減少洩漏電流，在高電場中藉由介電常數低的兩側絕緣膜之能帶優先彎曲而使洩漏電流增加。藉此可使讀取時(OFF)與設定、重設時(ON)之電流比，較之單層絕緣膜而有所增加。
圖11(b)所示之雜質能階型之特徵為，其係於MIM結構之絕緣膜441之厚度方向之中央部添加雜質元素443而生成陷阱能階，而使用經由該準位之隧道電流。該情形中，以高電場施加而使經由能階之隧道電流增加，可獲得與積層型相同之效果。
圖11(c)所示之點型之特徵為，於MIM結構之絕緣膜441之厚度方向之中央部埋入半導體或金屬之微結晶(點)444。若點之尺寸縮小至數nm時，則如圖12(a)(b)所示，藉由庫侖阻斷效應使傳導帶端或費米能階上升而成為與積層型相同之凹型的電位障壁分佈(R. Ohba et al.,:IEDM Tech. Dig.,p. 959(2006))。藉此可獲得與積層型相同的效果。
另，圖12中之ΔE係表示庫侖阻斷能量，541係表示厚為1nm之隧道氧化膜，544係表示直徑為1.2nm之Si微結晶。又，圖12(a)係表示電流未流動之狀態，圖12(b)係表示藉由電壓施加使電流流動之狀態。
作為一例，於圖13顯示相對於Si結構尺寸之從基底狀態的能量上升ΔE(eV)。由該計算結果可知，Si點相對於單結晶Si薄膜其ΔE較大，若將其尺寸設為1.3nm以下，可獲得ΔE=I.25eV(規格實現邊界)以上之較大障壁。又，由Si-Si鍵結長度約為0.2nm來考量，Si點尺寸為0.2~1.3nm之範圍較佳。該範圍與其他半導體材料、金屬材料之範圍大致一致。
上述絕緣膜結構不僅可單獨使用，亦可將其組合使用。以下表示適用材料之組合之一例。
‧積層絕緣膜：中央(Ta2 O5 ，SiO2 )×兩端(SiO2 ，SiN，Al2 O3 )等
‧雜質絕緣膜：母材(SiO2 ，SiN，Al2 O3 ，High-k/SiO2 )×雜質(Ge，N，Al)等
‧點絕緣膜：母材(SiO2 、Al2 O3 )×點(Si，Ge，Al)等
作為該等絕緣膜所被要求之特性，可舉例有破壞耐壓較強之特性。其係由於在可變電阻元件之設定時要求高電壓施加，因此有必要根據絕緣材料而變化膜厚以提高耐壓性。
圖14係顯示各種絕緣材料之相對介電常數與破壞電場之關係(J. McPherson et al.,IEDM04)，然而材料中之局部電場較強的膜(High-k材料)易鍵結解離，且耐壓較低。因此有必要予以厚膜化，但會產生洩漏電流指數性減少之問題。
圖15係顯示相對介電常數與電子障壁高度之關係(XPS measurement by Prof. T. Hattori,INFOS 2003)，藉由選擇電子障壁低且High-k材料，可避免厚膜化之問題。介電常數與電子障壁具關聯性，越是low-Φb 膜則介電常數越高。
圖16係顯示SiO2 之MIM電流、電壓特性，圖17係顯示Ta2 O5 之MIM電流、電壓特性。由圖16可知，重設、讀取規格係接近於SiO2 單層特性，但不具耐壓性，若著重於耐壓則洩漏電流會過低。即，必須與low-Φb 膜組合。由圖17可知，Ta2 O5 之情形中，可一方面接近重設、讀取規格、一方面高耐壓化。即，藉由厚Low-Φb 膜/薄High-Φb 膜之積層可同時達成洩漏非對稱性、洩漏規格及高耐壓化。
根據本計算結果，SiO2 即使厚膜化亦難以兼顧耐壓與洩漏電流，但Ta2 O5 可藉由厚膜化而接近兩者兼顧，而藉由上述積層絕緣膜之組合可實現包含洩漏非對稱性等所要求之各種特性。
其次敘述非歐姆元件440之絕緣膜441之實膜厚範圍。根據上述圖14，將單層絕緣膜之相對介電常數ε與破壞電場E(MV/cm)之關係用以下之式表示。
E=24.5×ε-0.51 　…(1)
此處，可進行蝕刻加工而不造成絕緣破壞之實膜厚T(nm)與施加於非歐姆元件之電壓V(V)的關係，根據(1)式予以變形為以下之式。
10W>T>V/(2.45×ε-0.51 )…(2)
W(nm)係非歐姆元件之橫寬，且將可蝕刻加工之高寬比設為10以下。該式係限定雜質絕緣膜及點絕緣膜之母材之總實膜厚T的範圍。且，藉由使此時之雜質及點之平均位置設在距離母材之中央的±0.2×T以內，成為適於雙極動作之結構。
將該單層膜之關係式擴張成3層之情形。根據電壓分配與高斯法則，用以下之關係式記載介電常數ε1 、ε2 、ε3 、及分別施加於實膜厚T1 、T2 、T3 的各層之電壓V1 、V2 、V3 。
V=V1+V2+V3　…(3)
ε1 (V1 /T1 )=ε2 (V2 /T2 )=ε3 (V3 /T3 )=…(4)
根據(2)(3)(4)式，不使第1層絕緣破壞之實膜厚T1 係用以下之式表示。
T1 >V1 /(2.45×ε1 -0.51 )　…(5)
V1 =V/{(ε1 /T1 )(T2 /ε2 +T3 /ε3 )+1}　…(6)
10W>T1 +T2 +T3 　…(7)
第2、3層之情形僅需替換(6)式之分母之下標字的1、2、3的關係，即可直接適用(5)(6)式之關係。其係限定本實施例之3層積層絕緣膜之實膜厚範圍者。
再者，擴張至n層之積層膜之情形中，不使第i層絕緣破壞之實膜厚Ti之範圍如下，而即使為超過3層之多層結構，亦可在(8)(9)(10)式之限定範圍內實現高信賴之非歐姆元件結構。
[數1]
本實施例中，說明了主要以氧化物、氮化物作為絕緣材料之適用例，然而本發明亦可適用於滿足上述3種絕緣膜結構之條件的材料，即使是在矽酸鹽膜、鋁酸鹽膜、氧氮化膜、混合膜及各種多層膜中亦可維持其有效性。又，不論該等材料之成膜手法為何，藉由濺射、ALCVD(Atomic Layer CVD)、蒸鍍及電漿CVD等所形成之膜亦可獲得同樣之效果。
再者，在交叉點記憶體製作步驟中，必須實施不氧化金屬配線及電極而僅對非歐姆元件側面之加工損傷(缺陷)進行氧化修復的選擇氧化。因此，無須在將重水(D2 O)放電之氛圍中進行加熱而氧化金屬配線、電極，而藉由選擇氧化非歐姆元件之絕緣膜側面缺陷，便可完成無損傷之單元結構。此時之放電條件如下記。
真空中升溫→D2 O放電(2.45GHz，100W，20mTorr)310℃，30分鐘→真空中降溫
本實施例所用之D2 O放電之選擇氧化，係巧妙運用放電所生成之D基之還原反應與藉由OD基及O基之氧化反應之平衡因材料之不同而異之點而成之手法。在該自由基氛圍下之氧化還原之平衡的大小關係，係與各構成材料中之氧化物生成之自由能量ΔG的大小關係一致，因此要點為在使金屬配線、電極材料之ΔG具有非歐姆元件之絕緣膜之ΔG以上之值的溫度範圍內，將單元結構曝露在包含D原子與O原子兩者之自由基的氛圍下將，且不限定於上述放電條件亦可使其適宜變化。
此處，D2 O之放電條件較佳為水分壓1~200mTorr，施加電力10~500W，基板溫度在室溫至700度之範圍內為有效。更好之為，水分壓10~100mTorr，10~50mTorr，甚至20~30mTorr。且，在施加電力為100W以上，基板溫度為室溫至500度的範圍內，可獲得更良好之結果。再者，放電方法除微波以外，亦有使用RF之平行板型者、使用磁石或電磁石之磁控管型者、或使用螺旋波者等。
又，上述自由基氛圍，無論是D2 及O2 、D2 及D2 O、D2 及NO、D2 及N2 O等之混合氣體之放電或將其分別獨立放電，均可獲得同樣之效果。再者，藉由使用自由基可實施低溫製程，可完全忽略各種金屬污染。
利用上述D2 O放電之選擇氧化條件，即使在H2 O放電中亦可獲得同樣之效果。惟在D2 O放電中，由於被周邊材料所圍住之D原子與H原子不同且質量數不同，故在膜中之擴散速度慢，因此較之H原子，較少形成新的缺陷。即，包含D原子之單元結構之電性可靠性提高。
本實施例記述了包含D原子與O原子兩者之自由基氛圍之情形，然而添加各種稀有氣體(He、Ne、Ar、Kr、Xe等)亦可獲得同樣或更好之效果。例如，添加Kr之情形下，由於會促進活性O1D基之激發，因此可有效地修復非歐姆元件側面之加工損傷(缺陷)，故根據製程之目的而選擇稀釋氣體較佳。
如此，根據本實施例，對於使用非歐姆元件之非揮發性半導體記憶單元陣列，藉由非歐姆元件可薄膜化及低溫形成之絕緣膜，且經由該絕緣膜之電子障壁分佈、絕緣膜中之缺陷能階及點而進行洩漏電流之控制，可獲得非歐姆特性。其結果，可進行細微化且消除熱劣化之影響，進而可進行讀取、開關特性之改善、單元之電阻變化之偏差等的改善。藉此，可實現動作電流低、可低耗電量化之大容量非揮發性之電阻變化記憶體。因此，作為打破現在之非揮發性記憶體之記錄密度之瓶頸的次世代技術，在產業上之優點眾多。
(第2實施例)
關於本發明之第2實施例，探討適於單極動作之非歐姆元件結構。
此處，用圖18說明適於單極動作之絕緣膜結構。適於單極動作之非歐姆元件結構中亦以積層型、雜質能階型、點型3種較佳。
圖18(a)所示之積層型之特徵為，於MIM結構之絕緣膜441之厚度方向之一側配置電子障壁小而介電常數高的絕緣材料442。該情形下，在低電場中藉由具有高電子障壁之絕緣膜側降低洩漏電流，在高電場中藉由介電常數低的絕緣膜之能帶優先彎曲，而使洩漏電流顯現電壓極性依存性(洩漏電流之非對稱性)。藉此，形成不僅讀取時(OFF)與設定、重設時(ON)之電流比較之單層絕緣膜而有所增加，且亦具備整流特性之結構。
圖18(b)所示之雜質準位型之特徵為，其係於MIM結構之絕緣膜441之厚度方向之一側添加雜質元素443而生成陷阱能階，而使用經由該能階之隧道電流。該情形亦可在高電場施加下使經由能階之隧道電流增加，而可獲得與積層型相同之效果。
圖18(c)所示之點型之特徵為，於MIM結構之絕緣膜441之厚度方向之一側埋入半導體或金屬之微結晶(點)444。該情形中，若點之尺寸縮小至數nm時，則藉由庫侖阻斷效果使傳導帶端或費米能階上升而成為非對稱之凹型的電位障壁分佈。藉此可獲得與積層型相同之效果。該點之尺寸為第1實施例所記載之0.2~1.3nm的範圍較佳。該範圍係與其他半導體材料、金屬材料之範圍大致一致。
上述絕緣膜結構不僅可單獨使用，亦可將其組合使用。以下表示適用材料之組合之一例。
積層絕緣膜：下側(Ta2 O5 ，TiO2 )×上側(SiO2 ，SiN，Al2 O3 )等
雜質絕緣膜：母材(SiO2 ，SiN，Al2 O3 ，High-k/SiO2 )×雜質(Ge，N，Al)等
點絕緣膜：母材(SiO2 、Al2 O3 )×點(Si，Ge，Al)等
作為該等絕緣膜所被要求之特性，可舉例有如第1實施例所述之破壞耐壓較強之特性。因此與第1實施例相同地討論上述絕緣膜之實膜厚範圍。上述雜質絕緣膜及點絕緣膜之全實膜厚T之範圍係與第1實施例之範圍相同，用(2)式表示。且藉由將此時之雜質及點之平均位置配置於距離母材之中央±0.2×T之外，而成為適於單極動作之結構。
其後敍述2層之情形。若(8)~(10)式中n=2，則不使第1層絕緣破壞之實膜厚T1用以下之範圍表示。
T1 >V1 /(2.45×ε1 -0.51 )　…(11)
V1 =V/{(ε1 /T1 )(T2 /ε2 )+1}…(12)
10W>T1 +T2 　…(13)
W(nm)係非歐姆元件之橫寬，且將可蝕刻加工之高寬比設為10以下。第2層之情形僅需藉由替換(12)式之分母之下標字的1、2的關係，即可直接適用(11)(12)式之關係。該等係限定本實施例之2層積層絕緣膜之實膜厚範圍者，可實現高信賴之非歐姆元件結構。
本實施例中主要記述了作為絕緣材料之氧化物、氮化物之適用例，然而，與第1實施例相同，即使是在矽酸鹽膜、鋁酸鹽膜、氧氮化膜、混合膜及各種多層膜中亦可維持其有效性。又，不論該等材料之成膜手法為何，藉由濺射、ALCVD、蒸鍍及電漿CVD等所形成之膜亦可獲得同樣之效果。
再者，在交叉點記憶體製作步驟中，與第1實施例相同，必須實施不氧化金屬配線、電極而僅對非歐姆元件側面之加工損傷(缺陷)進行氧化修復的選擇氧化。因此，無須在將重水(D2 O)放電之氛圍中進行加熱而氧化金屬配線‧電極，而藉由選擇氧化非歐姆元件之絕緣膜側面缺陷，便可完成無損傷之單元結構。
(變形例)
另，本發明並非限定於上述各實施例者，在實施例中係從基板側依序積層非歐姆元件、可變電阻元件，但亦可將該積層順序顛倒。且，作為非歐姆元件之MIM結構之金屬亦可使用Si。
另外，在不脫離本發明之主旨之範圍內，可予以各種變形而實施。
 [產業上之利用可能性]
本發明可實現大幅超越現在之NAND型快閃記憶體記錄密度之界限、作為新穎固體記憶體之小型大容量非揮發性記憶體，其係有助於面向將來之網路社會之實現的小型攜帶機器的普及。
1．．．交叉點型記憶體單元陣列
2．．．行控制電路
3．．．列控制電路
6．．．資料輸出入緩衝器
7．．．命令介面
8．．．狀態機
9．．．主機(控制器)
10．．．脈衝發生器
155．．．記憶單元部
160．．．記憶單元部
165．．．記憶單元陣列
170．．．記憶單元部
175．．．字元線
180．．．字元線
185．．．字元線
190．．．位元線
195．．．位元線
210．．．第1配線層
215．．．第2配線層
220．．．下部電極
225．．．可變電阻元件
230．．．上部電極
235．．．非歐姆元件
240．．．障壁金屬層或接著層
400．．．基板
410．．．層間絕緣膜
415．．．導通孔
420．．．第1配線層
430．．．障壁金屬層
440．．．非歐姆元件
441．．．絕緣膜
442．．．絕緣材料
443．．．雜質元素
444．．．半導體或金屬之微結晶(點)
450．．．下部電極
460．．．可變電阻元件材料層
470．．．上部電極
480．．．第2層間絕緣膜
485．．．第3層間絕緣膜
490．．．第2配線層
510．．．第4層間絕緣膜
515．．．第5層間絕緣膜
520．．．金屬配線層
525．．．金屬配線層
541．．．導通孔氧化膜
544．．．Si微結晶
BL．．．位元線
WL．．．字元線
圖1係顯示ReRAM之記憶體核心部之電路構成的方塊圖。
圖2係顯示ReRAM之交叉點部之結構的立體圖。
圖3係顯示ReRAM之記憶體插頭結構之模式化的剖面圖。
圖4(a)、(b)係顯示用於ReRAM之非歐姆元件之結構之模式的剖面圖。
圖5係顯示ReRAM之記憶單元結構之剖面圖。
圖6係顯示ReRAM之製程流程之圖。
圖7(a)、(b)係顯示ReRAM之製造步驟之剖面圖。
圖8(a)~(c)係顯示ReRAM之製造步驟之立體圖。
圖9係顯示用於ReRAM之MIM型之非歐姆元件之結構的剖面圖。
圖10係顯示圖9之非歐姆元件之I-V特性的圖。
圖11(a)~(c)係顯示第1實施例中用於ReRAM之MIM型之非歐姆元件之結構的剖面圖。
圖12(a)、(b)係顯示圖11之非歐姆結構之電位障壁分佈的圖。
圖13係顯示對於Si結構尺寸之由基底狀態產生之能量上升ΔE之變化的圖。
圖14係顯示各種絕緣材料之相對介電常數與破壞電場之關係的圖。
圖15係顯示相對介電常數與電子障壁高度之關係的圖。
圖16係顯示SiO2 之MIM電流‧電壓特性的圖。
圖17係顯示Ta2 O5 之MIM電流‧電壓特性的圖。
圖18(a)~(c)係顯示第2實施例中用於ReRAM之MIM型之非歐姆元件之結構的剖面圖。
1．．．交叉點型記憶單元陣列
2．．．行控制電路
3．．．列控制電路
6．．．資料輸出入緩衝器
7．．．命令‧介面
8．．．狀態機
9．．．主機(控制器)
10．．．脈衝發生器

Claims (10)

  1. 一種非揮發性半導體記憶裝置，其特徵為具備：基板，其於表面部之一部分設有記憶體控制電路部；層間絕緣膜，其係設於上述基板上；第1配線層，其係設於上述層間絕緣膜上，且包含相互平行配置之複數條配線；第2配線層，其係以與上述第1配線層離間而設於上述層間絕緣膜之上方，且包含在與上述第1配線層交叉之方向上相互平行配置之複數條配線；及記憶單元部，其係包含將分別設於上述第1及第2配線層之各交叉部且含有絕緣膜及夾著該絕緣膜之金屬膜的非歐姆元件層、與將電阻值之不同狀態作為資訊而記憶之可變電阻元件層加以積層的結構；且上述非歐姆元件層之絕緣膜係包含電子障壁與介電常數不同之複數層。
  2. 如請求項1之非揮發性半導體記憶裝置，其中，於上述非歐姆元件層之絕緣膜之厚度方向的中央部，***比該絕緣膜之主材料之電位障壁小而比其介電常數大的絕緣材料膜。
  3. 如請求項1之非揮發性半導體記憶裝置，其中，於上述非歐姆元件層之絕緣膜之厚度方向的一側，配置比該絕緣膜之主材料之電位障壁小而比其介電常數大的絕緣材料膜。
  4. 一種非揮發性半導體記憶裝置，其特徵為具備：基板，其於表面部之一部分設有記憶體控制電路部；層間絕緣膜，其係設於上述基板上；第1配線層，其係設於上述層間絕緣膜上，且包含相互平行配置之複數條配線；第2配線層，其係以與上述第1配線層離間而設於上述層間絕緣膜之上方，且包含在與上述第1配線層交叉之方向上相互平行配置之複數條配線；及記憶單元部，其係包含將分別設於上述第1及第2配線層之各交叉部且含有絕緣膜及夾著該絕緣膜之金屬膜的非歐姆元件層、與將電阻值之不同狀態作為資訊而記憶之可變電阻元件層加以積層的結構；且於上述非歐姆元件層之絕緣膜中添加有形成缺陷能階之雜質原子。
  5. 如請求項4之非揮發性半導體記憶裝置，其中，上述雜質原子係添加於上述非歐姆元件層之絕緣膜之厚度方向的中央部。
  6. 如請求項4之非揮發性半導體記憶裝置，其中，上述雜質原子係添加於上述非歐姆元件層之絕緣膜之厚度方向的一側。
  7. 一種非揮發性半導體記憶裝置，其特徵為具備：基板，其於表面部之一部分設有記憶體控制電路部；層間絕緣膜，其係設於上述基板上；第1配線層，其係設於上述層間絕緣膜上，且包含相互平行配置之複數條配線；第2配線層，其係以與上述第1配線層離間而設於上述層間絕緣膜之上方，且包含在與上述第1配線層交叉之方向上相互平行配置之複數條配線；及記憶單元部，其係包含將分別設於上述第1及第2配線層之各交叉部且含有絕緣膜及夾著該絕緣膜之金屬膜的非歐姆元件層、與將電阻值之不同狀態作為資訊而記憶之可變電阻元件層加以積層的結構；且於上述非歐姆元件層之絕緣膜中包含半導體或金屬之點。
  8. 如請求項7之非揮發性半導體記憶裝置，其中，上述半導體或金屬之點係設於上述非歐姆元件層之絕緣膜之厚度方向的中央部。
  9. 如請求項7之非揮發性半導體記憶裝置，其中，上述半導體或金屬之點係設於上述非歐姆元件層之絕緣膜之厚度方向的一側。
  10. 一種非揮發性半導體記憶裝置，其特徵為具備：第1配線層；記憶單元部，其係具有於上述第1配線層上積層有含有絕緣膜及夾著該絕緣膜之金屬膜之非歐姆元件層、與將電阻值之不同狀態作為資訊而記憶之可變電阻元件層的結構；及第2配線層，其係設於上述記憶單元部上；且上述非歐姆元件層之絕緣膜係包含電子障壁與介電常數不同之複數層，或包含於該絕緣膜中形成缺陷能階之雜質原子，或包含半導體或金屬之點。
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