JP6026270B2 - 半導体装置 - Google Patents
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Description
一実施の形態による半導体装置を説明するにあたり、最初に、関連技術の半導体装置における電源制御について説明する。次に、一実施の形態による半導体装置の主要部分について説明する。
図9は、関連技術の半導体装置の全体構成を示す回路図である。
以上に説明したように、関連技術の半導体装置1000では、アクティブモード時とスタンバイモード時とで、電流供給能力の異なる2つのレギュレータ(外部レギュレータ3および内部レギュレータ26)を切替えて用いることにより、低消費電力化を実現する。
図9に示すように、VDD線15およびVDD_RAM線35は、PMOSスイッチ400を介して接続されている。図11は、一般的なPMOSスイッチの構成を模式的に示す断面図である。
以下、実施の形態1による半導体装置における電源制御について説明する。
図1を参照して、実施の形態1による半導体装置1は、図9に示す関連技術の半導体装置1000において、内部電源回路210に代えて、内部電源回路21を設けたものである。また、PMOSスイッチ400に代えて、PMOSスイッチ40およびレベルシフタ34を設けたものである。半導体装置1の全体構成は、内部電源回路21、PMOSスイッチ40およびレベルシフタ34を除いて、図9と同様であるので、詳細な説明は繰り返さない。
内部電源回路21は、外部電源電圧VCCによって動作する。内部電源回路21は、基準電圧発生回路22と、セレクタ24と、内部レギュレータ26とを含む。
図3は、図1におけるPMOSスイッチ40の構成を示す回路図である。
制御信号生成部50_1に入力される制御信号pswon_vdd_ramは、PMOSトランジスタP1をオンさせるときにLレベルに活性化される一方で、PMOSトランジスタP1をオフさせるときにHレベルに非活性化される。NANDゲート44_1は、制御信号pswon_vdd_ramの反転信号と、内部電源電圧VDDとの論理積を反転させた信号を出力する。
図4を参照して、PMOSトランジスタP1,P2は、P型半導体基板p−subに設けられたN型ウェルn−wellに形成される。PMOSトランジスタP1は、ソースSがVDD_RAM線35に接続され、ドレインDが中間ノードVDD_MIDにおいてPMOSトランジスタP2のドレインDに接続される。PMOSトランジスタP1が形成されるN型ウェルn−wellはVDD_RAM線35に接続される。
上述の実施の形態1による半導体装置1では、内部電源回路21が生成する内部電源電圧VDD_RAMを動作モードに応じて切替えるための構成として、互いに電圧レベルが異なる2つの基準電圧V1,V2を生成可能な基準電圧発生回路22を用いる構成について説明したが、基準電圧を1つの電圧レベルのままで、内部レギュレータ26側で内部電源電圧VDD_RAMを2値V1,V2の間で切替えるようにしてもよい。実施の形態2では、内部レギュレータ26で内部電源電圧VDD_RAMを切替える構成について説明する。
上述の実施の形態1による半導体装置1では、VDD線15およびVDD_RAM線35の遮断を2つのPMOSトランジスタで構成された1個のPMOSスイッチ40で行なう構成について説明した。しかしながら、このPMOSスイッチを複数個並列に接続し、これら複数個のPMOSスイッチを時間差を設けてオフするようにしてもよい。実施の形態3では、複数個のPMOSスイッチでVDD線15およびVDD_RAM線35の遮断を行なう構成について説明する。
Claims (10)
- 動作モードとして、アクティブモードとスタンバイモードとを有する半導体装置であって、
前記アクティブモード時、外部電源回路から第1の内部電源電圧の供給を受ける第1の電源線と、
外部電源電圧に基づいて第2の内部電源電圧を生成する内部電源回路と、
前記内部電源回路から前記第2の内部電源電圧の供給を受ける第2の電源線と、
前記第1の電源線および前記第2の電源線の間に接続されるスイッチ回路と、
前記スイッチ回路のオン/オフを制御する制御回路とを備え、
前記制御回路は、前記アクティブモード時、前記スイッチ回路をオンするための制御指令を出力する一方で、前記スタンバイモード時、前記スイッチ回路をオフするための制御指令を出力するように構成され、
前記スイッチ回路は、
ソースおよびN型ウェルが前記第1の電源線に接続される第1のPMOSトランジスタと、
ソースおよびN型ウェルが前記第2の電源線に接続され、ドレインが前記第1のPMOSトランジスタのドレインに接続される第2のPMOSトランジスタと、
前記制御指令および前記第2の電源線の電圧に基づいて、前記第1のPMOSトランジスタのゲートに入力する第1の制御信号を生成するための第1の制御信号生成部と、
前記制御指令および前記第1の電源線の電圧に基づいて、前記第2のPMOSトランジスタのゲートに入力する第2の制御信号を生成するための第2の制御信号生成部とを含む、半導体装置。 - 前記第1の制御信号生成部は、前記第2の電源線が前記第2の内部電源電圧に立ち上がった状態で前記制御指令に対応付けて前記第1の制御信号を生成し、
前記第2の制御信号生成部は、前記第1の電源線が前記第1の内部電源電圧に立ち上がった状態で前記制御指令に対応付けて前記第2の制御信号を生成する、請求項1に記載の半導体装置。 - 前記第1の制御信号生成部は、前記第2の電源線が前記第2の内部電源電圧に立ち上った状態で、前記オンするための制御指令に応じて前記第1のPMOSトランジスタをオンするように前記第1の制御信号を生成し、
前記第2の制御信号生成部は、前記第1の電源線が前記第1の内部電源電圧に立ち上った状態で、前記オンするための制御指令に応じて前記第2のPMOSトランジスタをオンするように前記第2の制御信号を生成する、請求項2に記載の半導体装置。 - 前記スイッチ回路は、前記第1の電源線および前記第2の電源線の間に複数個並列に接続され、
前記制御回路は、前記アクティブモードから前記スタンバイモードへの移行時において、前記複数個のスイッチ回路を時間差を設けてオフする、請求項1に記載の半導体装置。 - 前記内部電源回路は、前記アクティブモード時、前記第1の内部電源電圧よりも低電圧となるように前記第2の内部電源電圧を生成する、請求項1に記載の半導体装置。
- 前記第1の電源線に接続され、前記アクティブモード時に前記第1の内部電源電圧によって動作し、前記スタンバイモード時に前記第1の内部電源電圧の供給が停止される第1の内部回路と、
前記第2の電源線に接続され、前記アクティブモード時に前記第1の内部電源電圧によって動作し、前記スタンバイモード時に前記第2の内部電源電圧によって動作する第2の内部回路とをさらに備える、請求項5に記載の半導体装置。 - 前記内部電源回路は、
互いに電圧レベルの異なる複数の基準電圧を生成可能に構成され、前記動作モードに応じて前記複数の基準電圧のうちから選択された1つの基準電圧を出力する基準電圧発生部と、
前記選択された1つの基準電圧を参照して前記第2の内部電源電圧を生成するレギュレータとを含む、請求項5または6に記載の半導体装置。 - 前記内部電源回路は、
基準電圧を生成する基準電圧発生回路と、
前記基準電圧を参照して前記第2の内部電源電圧を生成するレギュレータとを含み、
前記レギュレータは、互いに電圧レベルの異なる複数の前記第2の内部電源電圧を生成可能に構成され、前記動作モードに応じて前記複数の第2の内部電源電圧のうちから選択された1つの第2の内部電源電圧を出力する、請求項5または6に記載の半導体装置。 - 動作モードとして、アクティブモードとスタンバイモードとを有する半導体装置であって、
前記アクティブモード時に電源供給を受け、前記スタンバイモード時に電源供給を受けない第1の電源線と、
前記アクティブモード時および前記スタンバイモード時に、共に電源供給を受ける第2の電源線と、
前記第1の電源線から電源供給を受けて駆動される内部回路と、
前記第2の電源線から電源供給を受けてデータを保持するメモリ回路と、
前記アクティブモード時に前記第1の電源線と前記第2の電源線とを電気的に接続するスイッチ回路とを備え、
前記スイッチ回路は、前記第1の電源線と前記第2の電源線との間に直列に接続された第1および第2のPMOSトランジスタを含み、
前記第1のPMOSトランジスタは、ソースが前記第1の電源線に接続され、かつ、前記第1の電源線から電源供給を受ける第1のウェル領域に形成され、
前記第2のPMOSトランジスタは、ソースが前記第2の電源線に接続され、かつ、前記第2の電源線から電源供給を受ける、前記第1のウェル領域とは異なる第2のウェル領域に形成される、半導体装置。 - 前記半導体装置は、外部電源に基づいて前記第2の電源線に内部電圧を供給する内部電源回路をさらに備え、
前記第1および第2のPMOSトランジスタは、前記内部電源回路に含まれるトランジスタより膜厚の薄いトランジスタで構成される、請求項9に記載の半導体装置。
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