JP5520435B2 - 半導体素子の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 81
- 238000004519 manufacturing process Methods 0.000 title claims description 29
- 238000002955 isolation Methods 0.000 claims description 75
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 60
- 229910052710 silicon Inorganic materials 0.000 claims description 60
- 239000010703 silicon Substances 0.000 claims description 60
- 238000000034 method Methods 0.000 claims description 42
- 230000015572 biosynthetic process Effects 0.000 claims description 29
- 230000003647 oxidation Effects 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- 239000000758 substrate Substances 0.000 description 70
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 41
- 229910052594 sapphire Inorganic materials 0.000 description 41
- 239000010980 sapphire Substances 0.000 description 41
- 229910052814 silicon oxide Inorganic materials 0.000 description 39
- 238000005530 etching Methods 0.000 description 13
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- 150000004767 nitrides Chemical class 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 239000012535 impurity Substances 0.000 description 6
- 238000000926 separation method Methods 0.000 description 6
- 238000000151 deposition Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 210000000746 body region Anatomy 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- Thin Film Transistor (AREA)
Description
本発明は、ＳＯＩ基板に形成される半導体素子であって、特に絶縁層に達する素子分離層が形成された半導体素子の製造方法に関する。
ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板に形成される半導体素子においては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のチャネルが形成される拡散層、いわゆるボディ領域の電位を制御することが重要である。
このボディ領域の電位を制御するために、従来の半導体素子は、シリコン基板に埋込み酸化膜を挟んで薄いシリコン半導体層を形成したＳＯＩ基板のシリコン半導体層に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により埋込み酸化膜に達するＦＴＩ（Ｆｕｌｌ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離層を形成する場合に、シリコン半導体層上に下地酸化膜、ポリシリコン膜、シリコン窒化膜を順に形成し、フォトリソグラフィにより素子分離領域のシリコン窒化膜を除去し、このシリコン窒化膜をマスクとして、ポリシリコン膜、下地酸化膜およびシリコン半導体層をエッチングしてシリコン半導体層に、ＰＴＩ（Ｐａｒｔｉａｌ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）領域の素子間分離膜と同等の深さの埋込み酸化膜に達しない溝部を形成し、この溝部の内壁を熱酸化法により酸化させて内壁酸化膜を形成し、溝部の底面を埋込み酸化膜に達するまで深くエッチングし、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により酸化シリコンを堆積して溝部内およびシリコン窒化膜上にシリコン酸化膜を形成し、シリコン窒化膜をストッパとしてＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によりシリコン酸化膜を平坦化し、シリコン窒化膜、ポリシリコン膜、下地酸化膜をエッチングにより除去して素子分離層を形成している。
このボディ領域の電位を制御するために、従来の半導体素子は、シリコン基板に埋込み酸化膜を挟んで薄いシリコン半導体層を形成したＳＯＩ基板のシリコン半導体層に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により埋込み酸化膜に達するＦＴＩ（Ｆｕｌｌ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離層を形成する場合に、シリコン半導体層上に下地酸化膜、ポリシリコン膜、シリコン窒化膜を順に形成し、フォトリソグラフィにより素子分離領域のシリコン窒化膜を除去し、このシリコン窒化膜をマスクとして、ポリシリコン膜、下地酸化膜およびシリコン半導体層をエッチングしてシリコン半導体層に、ＰＴＩ（Ｐａｒｔｉａｌ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）領域の素子間分離膜と同等の深さの埋込み酸化膜に達しない溝部を形成し、この溝部の内壁を熱酸化法により酸化させて内壁酸化膜を形成し、溝部の底面を埋込み酸化膜に達するまで深くエッチングし、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により酸化シリコンを堆積して溝部内およびシリコン窒化膜上にシリコン酸化膜を形成し、シリコン窒化膜をストッパとしてＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によりシリコン酸化膜を平坦化し、シリコン窒化膜、ポリシリコン膜、下地酸化膜をエッチングにより除去して素子分離層を形成している。
そして、素子分離層の形成後に、フォトリソグラフィを用いた選択的なイオン注入によりＰ型不純物領域、Ｎ型不純物領域を形成し、ＭＯＳＦＥＴのゲート酸化膜やゲート電極等を形成してＳＯＩ基板の素子分離層に囲まれたシリコン半導体層に半導体素子を形成している（例えば、特許文献１参照。）。
しかしながら、上述した従来の技術においては、シリコン半導体層に埋込み酸化膜に達する深い溝部を形成し、この溝部の内部にＣＶＤ法により酸化シリコンを堆積してＦＴＩ構造の素子分離層を形成しているため、ＣＶＤ法による溝部への埋込み性が不十分であると素子分離層と埋込み酸化膜（絶縁層）との接続部に隙間が形成され、後工程の高温の熱処理工程等において、隙間に閉じ込められたガスが膨張して素子分離層が破壊される場合や、後工程のエッチング工程や成膜工程において、接続部の隙間にエッチングガスや成膜ガスが充填され、予期せぬエッチングが進行したり、予期せぬ成膜が生じたりする場合があり、半導体素子の品質が安定しなくなって半導体素子の歩留りを低下させるという問題がある。
このため、埋込み性に優れた酸化シリコンの成膜方法、例えばＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）−ＣＶＤ法を用いると、成膜装置の価格が高価であるために半導体素子の製造コストを上昇させることになる。
また、ＨＤＰ−ＣＶＤ法の成膜装置を保有しない製造ラインにおいては、新たに成膜装置を導入し、ラインの組み替え等を行うことが必要になり、上記の問題に即座に対応することができないことになる。
また、ＨＤＰ−ＣＶＤ法の成膜装置を保有しない製造ラインにおいては、新たに成膜装置を導入し、ラインの組み替え等を行うことが必要になり、上記の問題に即座に対応することができないことになる。
本発明は、上記の問題点を解決するためになされたもので、ＳＯＩ基板のシリコン半導体層に形成される絶縁層に達する素子分離層の接続部における隙間の形成を防止して、半導体素子の品質を安定させる手段を提供することを目的とする。
本発明は、上記課題を解決するために、第１の絶縁層に２以上の素子形成領域と素子分離領域とを設定し、前記第１の絶縁層の素子分離領域を除く領域に凹部を形成する工程と、前記凹部内を含む前記第１の絶縁層上に、シリコンからなる第１のエピタキシャル層を形成する工程と、前記凹部内以外の前記第１のエピタキシャル層に、隣接する前記凹部の間の前記第１の絶縁層の上面に接する第２の絶縁層を形成する工程と、前記素子分離領域を除く領域の前記第２の絶縁層を除去する工程と、前記第２の絶縁層の間に露出する前記第１のエピタキシャル層上に、シリコンをエピタキシャル成長させて第２のエピタキシャル層を形成し、第１および第２のエピタキシャル層からなるシリコン半導体層を形成する工程と、を備えることを特徴とする。
これにより、本発明の製造方法においては、第１の絶縁層上に隙間なく第２の絶縁層を形成した素子分離層を容易に形成することができ、第１の絶縁層と第２の絶縁層との接続部に隙間が形成されることを防止して、後工程における不具合の発生を防止することができ、本製造方法を用いて形成された半導体素子の品質を安定させることができるという効果が得られる。
以下に、図面を参照して本発明による半導体素子およびその製造方法の実施例について説明する。
図１は実施例１のＳＯＩ基板の断面を示す説明図、図２は実施例１のＳＯＩ基板の上面を示す説明図、図３、図４は実施例１の素子分離層の製造方法を示す説明図である。
図１、図２において、１はＳＯＩ基板であり、第１の絶縁層としてのサファイア基板２上に単結晶シリコン（Ｓｉ）からなる薄いシリコン半導体層３が形成されたＳＯＩ構造のＳＯＳ（Ｓｉｌｉｃｏｎ Ｏｎ Ｓａｐｐｈｉｒｅ）基板である。
図１、図２において、１はＳＯＩ基板であり、第１の絶縁層としてのサファイア基板２上に単結晶シリコン（Ｓｉ）からなる薄いシリコン半導体層３が形成されたＳＯＩ構造のＳＯＳ（Ｓｉｌｉｃｏｎ Ｏｎ Ｓａｐｐｈｉｒｅ）基板である。
本実施例のＳＯＩ基板１には、半導体素子を形成する領域として素子形成領域４、および素子形成領域４の周囲を囲う素子分離領域５が設定され、素子形成領域４内にはサファイア基板２に達しない、つまり酸化シリコン（ＳｉＯ2）からなる絶縁膜下にシリコン半導体層３が残置するＰＴＩ構造の素子間分離膜６を形成する領域としてＰＴＩ領域７が設定されている。
本実施例のシリコン半導体層３は、サファイア基板２の素子形成領域４と同じ大きさの領域、つまり素子分離層５を除く領域を掘り込んで形成された凹部８の底面上にシリコンをエピタキシャル成長させて形成されている。
１０は素子分離層であり、素子形成領域４のシリコン半導体層３を囲う素子分離領域５にサファイア基板２に達して形成された、つまりサファイア基板２に形成された凹部８の間のサファイア基板２ａ上に積層された酸化シリコンからなる第２の絶縁層としてのシリコン酸化膜１１とで形成された積層構造の絶縁層であって、隣合う素子形成領域４のシリコン半導体層３の間を電気的に絶縁分離する機能を有している。
１０は素子分離層であり、素子形成領域４のシリコン半導体層３を囲う素子分離領域５にサファイア基板２に達して形成された、つまりサファイア基板２に形成された凹部８の間のサファイア基板２ａ上に積層された酸化シリコンからなる第２の絶縁層としてのシリコン酸化膜１１とで形成された積層構造の絶縁層であって、隣合う素子形成領域４のシリコン半導体層３の間を電気的に絶縁分離する機能を有している。
図３、図４において、１５はマスク部材としてのレジストマスクであり、フォトリソグラフィにより半導体基板２の上面側にスピンコート法等により塗布されたポジ型またはネガ型のレジストを露光および現像処理して形成されたマスクパターンであって、本実施例のエッチング工程やイオン注入工程等におけるマスクとして機能する。
以下に、図３、図４にＰで示す工程に従って、本実施例の素子分離層の製造方法について説明する。
以下に、図３、図４にＰで示す工程に従って、本実施例の素子分離層の製造方法について説明する。
Ｐ１（図３）、素子形成領域４と素子分離領域５、および素子形成領域４内のＰＴＩ領域７とを設定したサファイア基板２を準備し、フォトリソグラフィにより、サファイア基板２上に素子形成領域４のサファイア基板２を露出させた、つまり素子分離領域５を覆うレジストマスク１５を形成し、これをマスクとして、異方性エッチングにより、サファイア基板２をエッチングして、サファイア基板２の上面からの深さがＹ１の凹部８を形成する。
この場合の凹部８の深さＹ１は、図１に示すように、半導体素子を形成するためのシリコン半導体層３の厚さから、ＰＴＩ領域７に形成する素子間分離膜６の厚さＹ２（本実施例では、９０ｎｍ程度）を減じた深さ（本実施例では、１００ｎｍ程度）に設定する。
Ｐ２（図３）、工程Ｐ１で形成したレジストマスク１５を除去し、凹部８内を含むサファイア基板２上にシリコンをエピタキシャル成長させて、第１のエピタキシャル層２１を形成し、ＣＭＰ法により、凹部８の間のサファイア基板２ａの上面と、第１のエピタキシャル層２１の上面との間の第１のエピタキシャル層２１の厚さがＴとなるように第１のエピタキシャル層２１の上面を平坦化する。
Ｐ２（図３）、工程Ｐ１で形成したレジストマスク１５を除去し、凹部８内を含むサファイア基板２上にシリコンをエピタキシャル成長させて、第１のエピタキシャル層２１を形成し、ＣＭＰ法により、凹部８の間のサファイア基板２ａの上面と、第１のエピタキシャル層２１の上面との間の第１のエピタキシャル層２１の厚さがＴとなるように第１のエピタキシャル層２１の上面を平坦化する。
この場合の第１のエピタキシャル層２１の厚さＴは、素子間分離膜６の厚さＹ２の半分（本実施例では、４５ｎｍ程度）になるように設定する。
Ｐ３（図３）、第１のエピタキシャル層２１の平坦化後に、熱酸化法により、厚さＴの間の第１のエピタキシャル層２１の上層を熱酸化して、酸化シリコンからなるシリコン酸化膜１１を形成する。
Ｐ３（図３）、第１のエピタキシャル層２１の平坦化後に、熱酸化法により、厚さＴの間の第１のエピタキシャル層２１の上層を熱酸化して、酸化シリコンからなるシリコン酸化膜１１を形成する。
このとき、第１のエピタキシャル層２１を形成するシリコンが酸化されて、体積が約２倍に成長し、膜厚が素子間分離膜６の厚さＹ２となるシリコン酸化膜１１が形成される。
Ｐ４（図４）、フォトリソグラフィにより、シリコン酸化膜１１上に、素子形成領域４のＰＴＩ領域７を除く領域のシリコン酸化膜１１を露出させた、つまり素子分離領域５とＰＴＩ領域７とを覆うレジストマスク１５を形成し、これをマスクとして、異方性エッチングにより、シリコン酸化膜１１を除去し、第１のエピタキシャル層２１の上面を露出させる。
Ｐ４（図４）、フォトリソグラフィにより、シリコン酸化膜１１上に、素子形成領域４のＰＴＩ領域７を除く領域のシリコン酸化膜１１を露出させた、つまり素子分離領域５とＰＴＩ領域７とを覆うレジストマスク１５を形成し、これをマスクとして、異方性エッチングにより、シリコン酸化膜１１を除去し、第１のエピタキシャル層２１の上面を露出させる。
Ｐ５（図４）、工程Ｐ４で形成したレジストマスク１５を除去し、第１のエピタキシャル層２１を種として、シリコンを選択的にエピタキシャル成長させ、素子分離領域５およびＰＴＩ領域７を除く領域に膜厚Ｙ２の第２のエピタキシャル層２２を形成し、第１および第２のエピタキシャル層２１、２２からなるシリコン半導体層３を形成すると共に、素子分離領域５に凹部８の間のサファイア基板２ａとその上に積層されたシリコン酸化膜１１とからなる積層構造の素子分離層１０、および素子形成領域４のＰＴＩ領域７に厚さＹ２の素子間分離膜６を形成する。
このようにして形成されたＳＯＩ基板１の素子分離層１０に囲まれたシリコン半導体層３には、その後に、フォトリソグラフィを用いた選択的なイオン注入によりＰ型不純物領域やＮ型不純物領域を形成すると共に、ゲート酸化膜やゲート電極等を形成してＭＯＳＦＥＴ等の半導体素子が形成される。
上記のように、本実施例の素子分離層１０は、凹部８の間のサファイア基板２ａとその上に形成された第１のエピタキシャル層２１を熱酸化して形成されたシリコン酸化膜１１を積層して形成されるので、サファイア基板２ａとシリコン酸化膜１１との接続部に隙間が形成されることはなく、後工程の高温工程における素子分離層１０の破壊や、後工程のエッチング工程や成膜工程における予期せぬエッチングや成膜を防止することが可能になり、半導体素子の品質を安定させて半導体素子の歩留りを向上させることができる。
上記のように、本実施例の素子分離層１０は、凹部８の間のサファイア基板２ａとその上に形成された第１のエピタキシャル層２１を熱酸化して形成されたシリコン酸化膜１１を積層して形成されるので、サファイア基板２ａとシリコン酸化膜１１との接続部に隙間が形成されることはなく、後工程の高温工程における素子分離層１０の破壊や、後工程のエッチング工程や成膜工程における予期せぬエッチングや成膜を防止することが可能になり、半導体素子の品質を安定させて半導体素子の歩留りを向上させることができる。
また、ＨＤＰ−ＣＶＤ法の成膜装置等の特別な成膜装置を用いなくても、サファイア基板２ａとシリコン酸化膜１１との接続部の隙間の形成を防止した素子分離層１０を形成することができ、通常のライン設備を用いた半導体素子の製造が可能になり、半導体素子の製造コストを低減することができると共に、特別な成膜装置を保有しない製造ラインにおいても、半導体素子の品質を安定させて半導体素子の歩留りを向上させることができ、本実施例の半導体素子の製造に即座に対応することができる。
本実施例の素子分離層１０の製造方法は、エピタキシャル成長装置が、バッチ式でその成膜コストが比較的安価な場合に適している。
なお、本実施例では、上記工程Ｐ５において、第１のエピタキシャル層２１を種として、シリコンを選択的にエピタキシャル成長させて第２のエピタキシャル層２２を形成するとして説明したが、通常のエピタキシャル成長によりＳＯＩ基板１の全面に第２のエピタキシャル層を形成した後に、ＣＭＰ法により平坦化してシリコン酸化膜１１を露出させるようにしてもよい。この場合に、工程Ｐ２における第１のエピタキシャル層２１の厚さＴは、ＣＭＰ法による膜減りを考慮して、上記で説明した厚さより厚くなるように設定する。
なお、本実施例では、上記工程Ｐ５において、第１のエピタキシャル層２１を種として、シリコンを選択的にエピタキシャル成長させて第２のエピタキシャル層２２を形成するとして説明したが、通常のエピタキシャル成長によりＳＯＩ基板１の全面に第２のエピタキシャル層を形成した後に、ＣＭＰ法により平坦化してシリコン酸化膜１１を露出させるようにしてもよい。この場合に、工程Ｐ２における第１のエピタキシャル層２１の厚さＴは、ＣＭＰ法による膜減りを考慮して、上記で説明した厚さより厚くなるように設定する。
以上説明したように、本実施例では、サファイア基板に素子形成領域と素子分離領域とを設定してサファイア基板の素子分離領域を除く領域に凹部を形成し、凹部内を含むサファイア基板上にシリコンからなる第１のエピタキシャル層を形成し、凹部の間のサファイア基板の上面と第１のエピタキシャル層の上面との間の第１のエピタキシャル層を熱酸化法により酸化してシリコン酸化膜を形成し、素子分離領域を除く領域のシリコン酸化膜を除去して露出した第１のエピタキシャル層上に、シリコンをエピタキシャル成長させて第２のエピタキシャル層を形成し、第１および第２のエピタキシャル層からなるシリコン半導体層を形成して、サファイア基板の素子分離領域を除く領域に形成された凹部と、この凹部の間のサファイア基板とその上に形成されたシリコン酸化膜からなる素子分離層と、素子分離層に囲まれた凹部の底面上に形成されたシリコン半導体層とを備えた半導体素子を形成するようにしたことによって、サファイア基板上に隙間なくシリコン酸化膜を形成した素子分離層を容易に形成することことができ、サファイア基板とシリコン酸化膜との接続部に隙間が形成されることを防止して、後工程における不具合の発生を防止することが可能になり、本実施例の製造方法を用いて形成された半導体素子の品質を安定させて半導体素子の歩留りを向上させることができる。
また、本実施例の半導体素子は、サファイア基板とシリコン酸化膜との接続部に隙間が形成されることを防止することができ、後工程における不具合の発生を防止して、半導体素子の品質を安定させることができるという効果が得られる。
図５、図６は実施例２の素子分離層の製造方法を示す説明図である。
なお、上記実施例１と同様の部分は、同一の符号を付してその説明を省略する。
本実施例のＳＯＩ基板１に形成される素子分離層１０は、図６（ＰＡ５）に示すように実施例１の図１に示したＳＯＩ基板１と同じ積層構造を有しているが、その製造方法が異なる。
なお、上記実施例１と同様の部分は、同一の符号を付してその説明を省略する。
本実施例のＳＯＩ基板１に形成される素子分離層１０は、図６（ＰＡ５）に示すように実施例１の図１に示したＳＯＩ基板１と同じ積層構造を有しているが、その製造方法が異なる。
以下に、図５、図６にＰＡで示す工程に従って、本実施例の素子分離層の製造方法について説明する。
ＰＡ１（図５）、上記実施例１の工程Ｐ１と同様にして、サファイア基板２の素子形成領域４に深さがＹ１の凹部８を形成する。
ＰＡ２（図５）、工程ＰＡ１で形成したレジストマスク１５を除去し、凹部８内を含むサファイア基板２上にシリコンをエピタキシャル成長させて、シリコン半導体層３を形成し、ＣＭＰ法により、シリコン半導体層３の上面を平坦化する。
ＰＡ１（図５）、上記実施例１の工程Ｐ１と同様にして、サファイア基板２の素子形成領域４に深さがＹ１の凹部８を形成する。
ＰＡ２（図５）、工程ＰＡ１で形成したレジストマスク１５を除去し、凹部８内を含むサファイア基板２上にシリコンをエピタキシャル成長させて、シリコン半導体層３を形成し、ＣＭＰ法により、シリコン半導体層３の上面を平坦化する。
そして、熱酸化法により、シリコン半導体層３の上表面を熱酸化して、酸化シリコンからなる膜厚１０ｎｍ程度のパッド酸化膜３１を形成し、そのパッド酸化膜３１上にＣＶＤ法により窒化シリコン（Ｓｉ３Ｎ４）を堆積して、膜厚１００ｎｍ程度のストッパ窒化膜３２を形成する。
この場合に、シリコン半導体層３の平坦化後の、凹部８の間のサファイア基板２ａの上面と、シリコン半導体層３の上面との間のシリコン半導体層３の厚さは、パッド酸化膜３１およびストッパ窒化膜３２の形成後に、その厚さがＹ２（本実施例では、９０ｎｍ）となるように平坦化する。
この場合に、シリコン半導体層３の平坦化後の、凹部８の間のサファイア基板２ａの上面と、シリコン半導体層３の上面との間のシリコン半導体層３の厚さは、パッド酸化膜３１およびストッパ窒化膜３２の形成後に、その厚さがＹ２（本実施例では、９０ｎｍ）となるように平坦化する。
ＰＡ３（図５）、フォトリソグラフィによりストッパ窒化膜３２上に、素子分離領域５および素子形成領域４のＰＴＩ領域７を露出させたレジストマスク１５を形成し、これをマスクとして、異方性エッチングにより、ストッパ窒化膜３２、パッド酸化膜３１およびシリコン半導体層３をエッチングして、凹部８の間のサファイア基板２ａの上面を露出させ、シリコン半導体層３の上面からの深さがＹ２の分離溝３３を形成する。
ＰＡ４（図６）、工程ＰＡ３で形成したレジストマスク１５を除去し、分離溝３３内を含むシリコン半導体層３上に、ＣＶＤ法により、酸化シリコンを堆積してシリコン酸化膜１１を形成する。
ＰＡ５（図６）、シリコン酸化膜１１の形成後に、ストッパ窒化膜３２をストッパとしてＣＭＰ法によりシリコン酸化膜１１を研磨により除去してストッパ窒化膜３２を露出させる。
ＰＡ５（図６）、シリコン酸化膜１１の形成後に、ストッパ窒化膜３２をストッパとしてＣＭＰ法によりシリコン酸化膜１１を研磨により除去してストッパ窒化膜３２を露出させる。
次いで、熱燐酸（Ｈｏｔ−Ｈ2ＰＯ4）によるウェットエッチングにより窒化シリコンを選択的にエッチングしてストッパ窒化膜３２を除去した後に、フッ酸によるウェットエッチングにより酸化シリコンをエッチングしてパッド酸化膜３１を除去し、シリコン半導体層３の上面を露出させて素子形成領域４にシリコン半導体層３を形成すると共に、素子分離領域５に凹部８の間のサファイア基板２ａとその上に積層されたシリコン酸化膜１１とからなる積層構造の素子分離層１０、および素子形成領域４のＰＴＩ領域７に厚さＹ２の素子間分離膜６を形成する。
このようにして形成されたＳＯＩ基板１の素子分離層１０に囲まれたシリコン半導体層３には、その後に、フォトリソグラフィを用いた選択的なイオン注入によりＰ型不純物領域やＮ型不純物領域を形成すると共に、ゲート酸化膜やゲート電極等を形成してＭＯＳＦＥＴ等の半導体素子が形成される。
上記のように、本実施例の素子分離層１０は、凹部８の間のサファイア基板２ａとその上に形成された素子間絶縁膜６の厚さＹ２と同等の比較的浅い分離溝３３にＣＶＤ法によりシリコン酸化膜１１を積層して形成されるので、通常のＣＶＤ法の成膜装置を用いてもサファイア基板２ａとシリコン酸化膜１１との接続部に隙間が形成されることはなく、後工程の高温工程における素子分離層１０の破壊や、後工程のエッチング工程や成膜工程における予期せぬエッチングや成膜を防止することが可能になり、半導体素子の品質を安定させて半導体素子の歩留りを向上させることができる。
上記のように、本実施例の素子分離層１０は、凹部８の間のサファイア基板２ａとその上に形成された素子間絶縁膜６の厚さＹ２と同等の比較的浅い分離溝３３にＣＶＤ法によりシリコン酸化膜１１を積層して形成されるので、通常のＣＶＤ法の成膜装置を用いてもサファイア基板２ａとシリコン酸化膜１１との接続部に隙間が形成されることはなく、後工程の高温工程における素子分離層１０の破壊や、後工程のエッチング工程や成膜工程における予期せぬエッチングや成膜を防止することが可能になり、半導体素子の品質を安定させて半導体素子の歩留りを向上させることができる。
また、ＨＤＰ−ＣＶＤ法の成膜装置等の特別な成膜装置を用いなくても、サファイア基板２ａとシリコン酸化膜１１との接続部の隙間の形成を防止した素子分離層１０を形成することができ、通常のライン設備を用いた半導体素子の製造が可能になり、半導体素子の製造コストを低減することができると共に、特別な成膜装置を保有しない製造ラインにおいても、半導体素子の品質を安定させて半導体素子の歩留りを向上させることができ、本実施例の半導体素子の製造に即座に対応することができる。
本実施例の素子分離層１０の製造方法は、エピタキシャル成長装置が、枚葉式でその成膜コストが比較的高価な場合に適している。
以上説明したように、本実施例では、サファイア基板に素子形成領域と素子分離領域とを設定してサファイア基板の素子分離領域を除く領域に凹部を形成し、凹部内を含むサファイア基板上にシリコンからなるシリコン半導体層を形成し、シリコン半導体層の素子分離領域をエッチングして凹部の間のサファイア基板の上面に達する分離溝を形成し、分離溝内およびシリコン半導体層上に酸化シリコンからなるシリコン酸化膜を形成し、シリコン酸化膜を除去し、シリコン半導体層を露出させて、サファイア基板の素子分離領域を除く領域に形成された凹部と、この凹部の間のサファイア基板とその上に形成されたシリコン酸化膜からなる素子分離層と、素子分離層に囲まれた凹部の底面上に形成されたシリコン半導体層とを備えた半導体素子を形成するようにしたことによって、上記実施例１と同様の効果を得ることができる。
以上説明したように、本実施例では、サファイア基板に素子形成領域と素子分離領域とを設定してサファイア基板の素子分離領域を除く領域に凹部を形成し、凹部内を含むサファイア基板上にシリコンからなるシリコン半導体層を形成し、シリコン半導体層の素子分離領域をエッチングして凹部の間のサファイア基板の上面に達する分離溝を形成し、分離溝内およびシリコン半導体層上に酸化シリコンからなるシリコン酸化膜を形成し、シリコン酸化膜を除去し、シリコン半導体層を露出させて、サファイア基板の素子分離領域を除く領域に形成された凹部と、この凹部の間のサファイア基板とその上に形成されたシリコン酸化膜からなる素子分離層と、素子分離層に囲まれた凹部の底面上に形成されたシリコン半導体層とを備えた半導体素子を形成するようにしたことによって、上記実施例１と同様の効果を得ることができる。
なお、上記各実施例においては、ＳＯＩ基板は、第１の絶縁層としてのサファイア基板上にシリコン半導体層を形成したＳＯＳ基板であるとして説明したが、ＳＯＩ構造の半導体基板は前記に限らず、第１の絶縁層としてのクオーツ基板上にシリコン半導体層を形成したＳＯＱ（Ｓｉｌｉｃｏｎ Ｏｎ Ｑｕａｒｔｚ）基板や、シリコン基板に第１の絶縁層としての埋込み酸化膜を挟んで形成されたシリコン半導体層を有するＳＯＩ構造の半導体基板等のＳＯＩ基板であってもよい。
１ ＳＯＩ基板
２、２ａ サファイア基板
３ シリコン半導体層
４ 素子形成領域
５ 素子分離領域
６ 素子間分離膜
７ ＰＴＩ領域
８ 凹部
１０ 素子分離層
１１ シリコン酸化膜
１５ レジストマスク
２１ 第１のエピタキシャル層
２２ 第２のエピタキシャル層
３１ パッド酸化膜
３２ ストッパ窒化膜
３３ 分離溝
２、２ａ サファイア基板
３ シリコン半導体層
４ 素子形成領域
５ 素子分離領域
６ 素子間分離膜
７ ＰＴＩ領域
８ 凹部
１０ 素子分離層
１１ シリコン酸化膜
１５ レジストマスク
２１ 第１のエピタキシャル層
２２ 第２のエピタキシャル層
３１ パッド酸化膜
３２ ストッパ窒化膜
３３ 分離溝
Claims (2)
- 第１の絶縁層に２以上の素子形成領域と素子分離領域とを設定し、前記第１の絶縁層の素子分離領域を除く領域に凹部を形成する工程と、
前記凹部内を含む前記第１の絶縁層上に、シリコンからなる第１のエピタキシャル層を形成する工程と、
前記凹部内以外の前記第１のエピタキシャル層に、隣接する前記凹部の間の前記第１の絶縁層の上面に接する第２の絶縁層を形成する工程と、
前記素子分離領域を除く領域の前記第２の絶縁層を除去する工程と、
前記第２の絶縁層の間に露出する前記第１のエピタキシャル層上に、シリコンをエピタキシャル成長させて第２のエピタキシャル層を形成し、第１および第２のエピタキシャル層からなるシリコン半導体層を形成する工程と、を備えることを特徴とする半導体素子の製造方法。 - 請求項１に記載の半導体素子の製造方法において、
前記第２の絶縁層は、熱酸化法により形成されることを特徴とする半導体素子の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
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| JP (1) | JP5520435B2 (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59201440A (ja) * | 1983-04-30 | 1984-11-15 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH01270262A (ja) * | 1988-04-22 | 1989-10-27 | Hitachi Ltd | 半導体装置 |
| JPH0472770A (ja) * | 1990-07-13 | 1992-03-06 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JP2006237564A (ja) * | 2005-01-31 | 2006-09-07 | Renesas Technology Corp | 半導体装置及びその製造方法並びに半導体集積回路 |
| JP5353016B2 (ja) * | 2008-01-22 | 2013-11-27 | 株式会社デンソー | 半導体装置 |
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