JP5520435B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法 Download PDFInfo
- Publication number
- JP5520435B2 JP5520435B2 JP2007127425A JP2007127425A JP5520435B2 JP 5520435 B2 JP5520435 B2 JP 5520435B2 JP 2007127425 A JP2007127425 A JP 2007127425A JP 2007127425 A JP2007127425 A JP 2007127425A JP 5520435 B2 JP5520435 B2 JP 5520435B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- silicon
- element isolation
- region
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 81
- 238000004519 manufacturing process Methods 0.000 title claims description 29
- 238000002955 isolation Methods 0.000 claims description 75
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 60
- 229910052710 silicon Inorganic materials 0.000 claims description 60
- 239000010703 silicon Substances 0.000 claims description 60
- 238000000034 method Methods 0.000 claims description 42
- 230000015572 biosynthetic process Effects 0.000 claims description 29
- 230000003647 oxidation Effects 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- 239000000758 substrate Substances 0.000 description 70
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 41
- 229910052594 sapphire Inorganic materials 0.000 description 41
- 239000010980 sapphire Substances 0.000 description 41
- 229910052814 silicon oxide Inorganic materials 0.000 description 39
- 238000005530 etching Methods 0.000 description 13
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- 150000004767 nitrides Chemical class 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 239000012535 impurity Substances 0.000 description 6
- 238000000926 separation method Methods 0.000 description 6
- 238000000151 deposition Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 210000000746 body region Anatomy 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Landscapes
- Element Separation (AREA)
- Thin Film Transistor (AREA)
Description
このボディ領域の電位を制御するために、従来の半導体素子は、シリコン基板に埋込み酸化膜を挟んで薄いシリコン半導体層を形成したSOI基板のシリコン半導体層に、STI(Shallow Trench Isolation)法により埋込み酸化膜に達するFTI(Full Trench Isolation)構造の素子分離層を形成する場合に、シリコン半導体層上に下地酸化膜、ポリシリコン膜、シリコン窒化膜を順に形成し、フォトリソグラフィにより素子分離領域のシリコン窒化膜を除去し、このシリコン窒化膜をマスクとして、ポリシリコン膜、下地酸化膜およびシリコン半導体層をエッチングしてシリコン半導体層に、PTI(Partial Trench Isolation)領域の素子間分離膜と同等の深さの埋込み酸化膜に達しない溝部を形成し、この溝部の内壁を熱酸化法により酸化させて内壁酸化膜を形成し、溝部の底面を埋込み酸化膜に達するまで深くエッチングし、CVD(Chemical Vapor Deposition)法により酸化シリコンを堆積して溝部内およびシリコン窒化膜上にシリコン酸化膜を形成し、シリコン窒化膜をストッパとしてCMP(Chemical Mechanical Polishing)法によりシリコン酸化膜を平坦化し、シリコン窒化膜、ポリシリコン膜、下地酸化膜をエッチングにより除去して素子分離層を形成している。
また、HDP−CVD法の成膜装置を保有しない製造ラインにおいては、新たに成膜装置を導入し、ラインの組み替え等を行うことが必要になり、上記の問題に即座に対応することができないことになる。
図1、図2において、1はSOI基板であり、第1の絶縁層としてのサファイア基板2上に単結晶シリコン(Si)からなる薄いシリコン半導体層3が形成されたSOI構造のSOS(Silicon On Sapphire)基板である。
10は素子分離層であり、素子形成領域4のシリコン半導体層3を囲う素子分離領域5にサファイア基板2に達して形成された、つまりサファイア基板2に形成された凹部8の間のサファイア基板2a上に積層された酸化シリコンからなる第2の絶縁層としてのシリコン酸化膜11とで形成された積層構造の絶縁層であって、隣合う素子形成領域4のシリコン半導体層3の間を電気的に絶縁分離する機能を有している。
以下に、図3、図4にPで示す工程に従って、本実施例の素子分離層の製造方法について説明する。
P2(図3)、工程P1で形成したレジストマスク15を除去し、凹部8内を含むサファイア基板2上にシリコンをエピタキシャル成長させて、第1のエピタキシャル層21を形成し、CMP法により、凹部8の間のサファイア基板2aの上面と、第1のエピタキシャル層21の上面との間の第1のエピタキシャル層21の厚さがTとなるように第1のエピタキシャル層21の上面を平坦化する。
P3(図3)、第1のエピタキシャル層21の平坦化後に、熱酸化法により、厚さTの間の第1のエピタキシャル層21の上層を熱酸化して、酸化シリコンからなるシリコン酸化膜11を形成する。
P4(図4)、フォトリソグラフィにより、シリコン酸化膜11上に、素子形成領域4のPTI領域7を除く領域のシリコン酸化膜11を露出させた、つまり素子分離領域5とPTI領域7とを覆うレジストマスク15を形成し、これをマスクとして、異方性エッチングにより、シリコン酸化膜11を除去し、第1のエピタキシャル層21の上面を露出させる。
上記のように、本実施例の素子分離層10は、凹部8の間のサファイア基板2aとその上に形成された第1のエピタキシャル層21を熱酸化して形成されたシリコン酸化膜11を積層して形成されるので、サファイア基板2aとシリコン酸化膜11との接続部に隙間が形成されることはなく、後工程の高温工程における素子分離層10の破壊や、後工程のエッチング工程や成膜工程における予期せぬエッチングや成膜を防止することが可能になり、半導体素子の品質を安定させて半導体素子の歩留りを向上させることができる。
なお、本実施例では、上記工程P5において、第1のエピタキシャル層21を種として、シリコンを選択的にエピタキシャル成長させて第2のエピタキシャル層22を形成するとして説明したが、通常のエピタキシャル成長によりSOI基板1の全面に第2のエピタキシャル層を形成した後に、CMP法により平坦化してシリコン酸化膜11を露出させるようにしてもよい。この場合に、工程P2における第1のエピタキシャル層21の厚さTは、CMP法による膜減りを考慮して、上記で説明した厚さより厚くなるように設定する。
なお、上記実施例1と同様の部分は、同一の符号を付してその説明を省略する。
本実施例のSOI基板1に形成される素子分離層10は、図6(PA5)に示すように実施例1の図1に示したSOI基板1と同じ積層構造を有しているが、その製造方法が異なる。
PA1(図5)、上記実施例1の工程P1と同様にして、サファイア基板2の素子形成領域4に深さがY1の凹部8を形成する。
PA2(図5)、工程PA1で形成したレジストマスク15を除去し、凹部8内を含むサファイア基板2上にシリコンをエピタキシャル成長させて、シリコン半導体層3を形成し、CMP法により、シリコン半導体層3の上面を平坦化する。
この場合に、シリコン半導体層3の平坦化後の、凹部8の間のサファイア基板2aの上面と、シリコン半導体層3の上面との間のシリコン半導体層3の厚さは、パッド酸化膜31およびストッパ窒化膜32の形成後に、その厚さがY2(本実施例では、90nm)となるように平坦化する。
PA5(図6)、シリコン酸化膜11の形成後に、ストッパ窒化膜32をストッパとしてCMP法によりシリコン酸化膜11を研磨により除去してストッパ窒化膜32を露出させる。
上記のように、本実施例の素子分離層10は、凹部8の間のサファイア基板2aとその上に形成された素子間絶縁膜6の厚さY2と同等の比較的浅い分離溝33にCVD法によりシリコン酸化膜11を積層して形成されるので、通常のCVD法の成膜装置を用いてもサファイア基板2aとシリコン酸化膜11との接続部に隙間が形成されることはなく、後工程の高温工程における素子分離層10の破壊や、後工程のエッチング工程や成膜工程における予期せぬエッチングや成膜を防止することが可能になり、半導体素子の品質を安定させて半導体素子の歩留りを向上させることができる。
以上説明したように、本実施例では、サファイア基板に素子形成領域と素子分離領域とを設定してサファイア基板の素子分離領域を除く領域に凹部を形成し、凹部内を含むサファイア基板上にシリコンからなるシリコン半導体層を形成し、シリコン半導体層の素子分離領域をエッチングして凹部の間のサファイア基板の上面に達する分離溝を形成し、分離溝内およびシリコン半導体層上に酸化シリコンからなるシリコン酸化膜を形成し、シリコン酸化膜を除去し、シリコン半導体層を露出させて、サファイア基板の素子分離領域を除く領域に形成された凹部と、この凹部の間のサファイア基板とその上に形成されたシリコン酸化膜からなる素子分離層と、素子分離層に囲まれた凹部の底面上に形成されたシリコン半導体層とを備えた半導体素子を形成するようにしたことによって、上記実施例1と同様の効果を得ることができる。
2、2a サファイア基板
3 シリコン半導体層
4 素子形成領域
5 素子分離領域
6 素子間分離膜
7 PTI領域
8 凹部
10 素子分離層
11 シリコン酸化膜
15 レジストマスク
21 第1のエピタキシャル層
22 第2のエピタキシャル層
31 パッド酸化膜
32 ストッパ窒化膜
33 分離溝
Claims (2)
- 第1の絶縁層に2以上の素子形成領域と素子分離領域とを設定し、前記第1の絶縁層の素子分離領域を除く領域に凹部を形成する工程と、
前記凹部内を含む前記第1の絶縁層上に、シリコンからなる第1のエピタキシャル層を形成する工程と、
前記凹部内以外の前記第1のエピタキシャル層に、隣接する前記凹部の間の前記第1の絶縁層の上面に接する第2の絶縁層を形成する工程と、
前記素子分離領域を除く領域の前記第2の絶縁層を除去する工程と、
前記第2の絶縁層の間に露出する前記第1のエピタキシャル層上に、シリコンをエピタキシャル成長させて第2のエピタキシャル層を形成し、第1および第2のエピタキシャル層からなるシリコン半導体層を形成する工程と、を備えることを特徴とする半導体素子の製造方法。 - 請求項1に記載の半導体素子の製造方法において、
前記第2の絶縁層は、熱酸化法により形成されることを特徴とする半導体素子の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007127425A JP5520435B2 (ja) | 2007-05-11 | 2007-05-11 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007127425A JP5520435B2 (ja) | 2007-05-11 | 2007-05-11 | 半導体素子の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008283084A JP2008283084A (ja) | 2008-11-20 |
JP5520435B2 true JP5520435B2 (ja) | 2014-06-11 |
Family
ID=40143632
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007127425A Expired - Fee Related JP5520435B2 (ja) | 2007-05-11 | 2007-05-11 | 半導体素子の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5520435B2 (ja) |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59201440A (ja) * | 1983-04-30 | 1984-11-15 | Toshiba Corp | 半導体装置及びその製造方法 |
JPH01270262A (ja) * | 1988-04-22 | 1989-10-27 | Hitachi Ltd | 半導体装置 |
JPH0472770A (ja) * | 1990-07-13 | 1992-03-06 | Matsushita Electron Corp | 半導体装置の製造方法 |
JP2006237564A (ja) * | 2005-01-31 | 2006-09-07 | Renesas Technology Corp | 半導体装置及びその製造方法並びに半導体集積回路 |
JP5353016B2 (ja) * | 2008-01-22 | 2013-11-27 | 株式会社デンソー | 半導体装置 |
-
2007
- 2007-05-11 JP JP2007127425A patent/JP5520435B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2008283084A (ja) | 2008-11-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4592340B2 (ja) | 半導体装置の製造方法 | |
JP4600837B2 (ja) | 半導体装置の製造方法 | |
JP2004311487A (ja) | 半導体装置の製造方法 | |
JP2012109595A (ja) | 半導体装置の製造方法 | |
JP3500820B2 (ja) | 半導体装置の製造方法 | |
JP2002270685A (ja) | 半導体装置の製造方法 | |
US7067387B2 (en) | Method of manufacturing dielectric isolated silicon structure | |
JP2010103242A (ja) | 半導体装置の製造方法および半導体装置 | |
JP2005150522A (ja) | 半導体装置及びその製造方法 | |
JP5520435B2 (ja) | 半導体素子の製造方法 | |
US6764921B2 (en) | Semiconductor device and method for fabricating the same | |
JP2005327867A (ja) | 半導体装置およびその製造方法 | |
JP4036341B2 (ja) | 半導体装置及びその製造方法 | |
JPH1145890A (ja) | 半導体装置の製造方法 | |
JP4416527B2 (ja) | 半導体装置の製造方法 | |
JP2002184854A (ja) | 半導体装置の製造方法 | |
KR100960925B1 (ko) | 반도체 소자의 제조방법 | |
KR100289658B1 (ko) | 반도체 소자 분리방법 | |
JP4349421B2 (ja) | 半導体装置の製造方法 | |
KR100845227B1 (ko) | 소자 분리막 형성 방법 | |
JP5238941B2 (ja) | 半導体装置の製造方法 | |
JP2009283492A (ja) | 半導体装置の製造方法 | |
JP2005333060A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2009146917A (ja) | 半導体装置 | |
JP2007142156A (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20081218 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20090127 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100329 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120810 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121002 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121120 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130702 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20130708 |
|
RD05 | Notification of revocation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7425 Effective date: 20130711 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130823 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140318 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140407 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5520435 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |