JP5520435B2 - Manufacturing method of semiconductor device - Google Patents
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Description
本発明は、ＳＯＩ基板に形成される半導体素子であって、特に絶縁層に達する素子分離層が形成された半導体素子の製造方法に関する。 The present invention is a semiconductor device formed on the SOI substrate, relates particularly manufacturing how a semiconductor element isolation layer is formed to reach the insulating layer.
ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板に形成される半導体素子においては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のチャネルが形成される拡散層、いわゆるボディ領域の電位を制御することが重要である。
このボディ領域の電位を制御するために、従来の半導体素子は、シリコン基板に埋込み酸化膜を挟んで薄いシリコン半導体層を形成したＳＯＩ基板のシリコン半導体層に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により埋込み酸化膜に達するＦＴＩ（Ｆｕｌｌ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離層を形成する場合に、シリコン半導体層上に下地酸化膜、ポリシリコン膜、シリコン窒化膜を順に形成し、フォトリソグラフィにより素子分離領域のシリコン窒化膜を除去し、このシリコン窒化膜をマスクとして、ポリシリコン膜、下地酸化膜およびシリコン半導体層をエッチングしてシリコン半導体層に、ＰＴＩ（Ｐａｒｔｉａｌ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）領域の素子間分離膜と同等の深さの埋込み酸化膜に達しない溝部を形成し、この溝部の内壁を熱酸化法により酸化させて内壁酸化膜を形成し、溝部の底面を埋込み酸化膜に達するまで深くエッチングし、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により酸化シリコンを堆積して溝部内およびシリコン窒化膜上にシリコン酸化膜を形成し、シリコン窒化膜をストッパとしてＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によりシリコン酸化膜を平坦化し、シリコン窒化膜、ポリシリコン膜、下地酸化膜をエッチングにより除去して素子分離層を形成している。
In a semiconductor element formed on an SOI (Silicon On Insulator) substrate, it is important to control a potential of a so-called body region, which is a diffusion layer in which a MOSFET (Metal Oxide Field Effect Transistor) channel is formed.
In order to control the potential of the body region, a conventional semiconductor element is embedded by a STI (Shallow Trench Isolation) method in a silicon semiconductor layer of an SOI substrate in which a thin silicon semiconductor layer is formed with an embedded oxide film sandwiched between silicon substrates. When forming an element isolation layer having an FTI (Full Trench Isolation) structure that reaches the oxide film, a base oxide film, a polysilicon film, and a silicon nitride film are sequentially formed on the silicon semiconductor layer, and silicon in the element isolation region is formed by photolithography. Using the silicon nitride film as a mask, the polysilicon film, the base oxide film, and the silicon semiconductor layer are etched to form a silicon semiconductor layer with a depth equivalent to that of the inter-element isolation film in the PTI (Partial Trench Isolation) region. Sanobu A groove portion that does not reach the oxide film is formed, the inner wall of the groove portion is oxidized by a thermal oxidation method to form an inner wall oxide film, the bottom surface of the groove portion is deeply etched until it reaches the buried oxide film, and CVD (Chemical Vapor Deposition) is performed. A silicon oxide film is deposited by the method, a silicon oxide film is formed in the groove and on the silicon nitride film, and the silicon oxide film is planarized by a CMP (Chemical Mechanical Polishing) method using the silicon nitride film as a stopper to form a silicon nitride film, polysilicon The element isolation layer is formed by removing the film and the base oxide film by etching.
そして、素子分離層の形成後に、フォトリソグラフィを用いた選択的なイオン注入によりＰ型不純物領域、Ｎ型不純物領域を形成し、ＭＯＳＦＥＴのゲート酸化膜やゲート電極等を形成してＳＯＩ基板の素子分離層に囲まれたシリコン半導体層に半導体素子を形成している（例えば、特許文献１参照。）。 Then, after forming the element isolation layer, a P-type impurity region and an N-type impurity region are formed by selective ion implantation using photolithography, and a gate oxide film, a gate electrode, and the like of the MOSFET are formed to form an element on the SOI substrate. A semiconductor element is formed in a silicon semiconductor layer surrounded by a separation layer (see, for example, Patent Document 1).
しかしながら、上述した従来の技術においては、シリコン半導体層に埋込み酸化膜に達する深い溝部を形成し、この溝部の内部にＣＶＤ法により酸化シリコンを堆積してＦＴＩ構造の素子分離層を形成しているため、ＣＶＤ法による溝部への埋込み性が不十分であると素子分離層と埋込み酸化膜（絶縁層）との接続部に隙間が形成され、後工程の高温の熱処理工程等において、隙間に閉じ込められたガスが膨張して素子分離層が破壊される場合や、後工程のエッチング工程や成膜工程において、接続部の隙間にエッチングガスや成膜ガスが充填され、予期せぬエッチングが進行したり、予期せぬ成膜が生じたりする場合があり、半導体素子の品質が安定しなくなって半導体素子の歩留りを低下させるという問題がある。 However, in the above-described conventional technique, a deep trench reaching the buried oxide film is formed in the silicon semiconductor layer, and silicon oxide is deposited inside this trench by CVD to form an element isolation layer having an FTI structure. Therefore, if the CVD method is not sufficiently embedded in the trench, a gap is formed at the connection between the element isolation layer and the buried oxide film (insulating layer), and the gap is confined in a high-temperature heat treatment process or the like in the subsequent process. If you obtained gas isolation layer expands is destroyed, in the etching step and the step of forming the post-process, the etching gas or deposition gas to the gap between the connection portion is filled, unexpected etching proceeds In some cases, unexpected film formation may occur, and the quality of the semiconductor element becomes unstable and the yield of the semiconductor element is lowered.
このため、埋込み性に優れた酸化シリコンの成膜方法、例えばＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）−ＣＶＤ法を用いると、成膜装置の価格が高価であるために半導体素子の製造コストを上昇させることになる。
また、ＨＤＰ−ＣＶＤ法の成膜装置を保有しない製造ラインにおいては、新たに成膜装置を導入し、ラインの組み替え等を行うことが必要になり、上記の問題に即座に対応することができないことになる。
For this reason, if a silicon oxide film forming method having excellent embeddability, for example, HDP (High Density Plasma) -CVD method is used, the cost of the film forming apparatus is high, which increases the manufacturing cost of the semiconductor element. Become.
In addition, in a production line that does not have a HDP-CVD film forming apparatus, it is necessary to newly introduce a film forming apparatus and to rearrange the line and the like, and the above problem cannot be dealt with immediately. It will be.
本発明は、上記の問題点を解決するためになされたもので、ＳＯＩ基板のシリコン半導体層に形成される絶縁層に達する素子分離層の接続部における隙間の形成を防止して、半導体素子の品質を安定させる手段を提供することを目的とする。 The present invention has been made to solve the above-described problems, and prevents the formation of a gap in the connection portion of the element isolation layer reaching the insulating layer formed in the silicon semiconductor layer of the SOI substrate. The object is to provide means for stabilizing the quality.
本発明は、上記課題を解決するために、第１の絶縁層に２以上の素子形成領域と素子分離領域とを設定し、前記第１の絶縁層の素子分離領域を除く領域に凹部を形成する工程と、前記凹部内を含む前記第１の絶縁層上に、シリコンからなる第１のエピタキシャル層を形成する工程と、前記凹部内以外の前記第１のエピタキシャル層に、隣接する前記凹部の間の前記第１の絶縁層の上面に接する第２の絶縁層を形成する工程と、前記素子分離領域を除く領域の前記第２の絶縁層を除去する工程と、前記第２の絶縁層の間に露出する前記第１のエピタキシャル層上に、シリコンをエピタキシャル成長させて第２のエピタキシャル層を形成し、第１および第２のエピタキシャル層からなるシリコン半導体層を形成する工程と、を備えることを特徴とする。 The present invention, in order to solve the above problems, the first insulating layer is set and two or more of the element forming region and the element isolation region, forming a recess in a region excluding the isolation region of the first insulating layer a step of, on the first insulating layer including the recess, forming a first epitaxial layer of silicon, said first epitaxial layer other than said recess, said recess adjacent forming a second insulating layer in contact with the upper surface of the first insulating layer between, and removing the second insulating layer in the region excluding the isolation region, the second insulating layer Forming a second epitaxial layer by epitaxially growing silicon on the first epitaxial layer exposed therebetween, and forming a silicon semiconductor layer composed of the first and second epitaxial layers. Features and That.
これにより、本発明の製造方法においては、第１の絶縁層上に隙間なく第２の絶縁層を形成した素子分離層を容易に形成することができ、第１の絶縁層と第２の絶縁層との接続部に隙間が形成されることを防止して、後工程における不具合の発生を防止することができ、本製造方法を用いて形成された半導体素子の品質を安定させることができるという効果が得られる。 Thus, in the manufacturing method of the present invention, an element isolation layer formed without gaps second insulating layer on the first insulating layer can be easily formed, insulated from the second first insulating layer It is possible to prevent the formation of a gap in the connection portion with the layer , to prevent the occurrence of defects in the subsequent process, and to stabilize the quality of the semiconductor element formed using this manufacturing method. An effect is obtained .
以下に、図面を参照して本発明による半導体素子およびその製造方法の実施例について説明する。 Embodiments of a semiconductor device and a method for manufacturing the same according to the present invention will be described below with reference to the drawings.
図１は実施例１のＳＯＩ基板の断面を示す説明図、図２は実施例１のＳＯＩ基板の上面を示す説明図、図３、図４は実施例１の素子分離層の製造方法を示す説明図である。
図１、図２において、１はＳＯＩ基板であり、第１の絶縁層としてのサファイア基板２上に単結晶シリコン（Ｓｉ）からなる薄いシリコン半導体層３が形成されたＳＯＩ構造のＳＯＳ（Ｓｉｌｉｃｏｎ Ｏｎ Ｓａｐｐｈｉｒｅ）基板である。
1 is an explanatory view showing a cross section of the SOI substrate of Example 1, FIG. 2 is an explanatory view showing the top surface of the SOI substrate of Example 1, and FIGS. 3 and 4 show a method for manufacturing the element isolation layer of Example 1. It is explanatory drawing.
1 and 2, reference numeral 1 denotes an SOI substrate, which is an SOI structure SOS (Silicon On) in which a thin silicon semiconductor layer 3 made of single crystal silicon (Si) is formed on a sapphire substrate 2 as a first insulating layer. Sapphire) substrate.
本実施例のＳＯＩ基板１には、半導体素子を形成する領域として素子形成領域４、および素子形成領域４の周囲を囲う素子分離領域５が設定され、素子形成領域４内にはサファイア基板２に達しない、つまり酸化シリコン（ＳｉＯ2）からなる絶縁膜下にシリコン半導体層３が残置するＰＴＩ構造の素子間分離膜６を形成する領域としてＰＴＩ領域７が設定されている。 In the SOI substrate 1 of this embodiment, an element formation region 4 and an element isolation region 5 surrounding the periphery of the element formation region 4 are set as regions for forming semiconductor elements, and the sapphire substrate 2 is formed in the element formation region 4. A PTI region 7 is set as a region for forming an inter-element isolation film 6 having a PTI structure in which the silicon semiconductor layer 3 remains under the insulating film made of silicon oxide (SiO 2 ).
本実施例のシリコン半導体層３は、サファイア基板２の素子形成領域４と同じ大きさの領域、つまり素子分離層５を除く領域を掘り込んで形成された凹部８の底面上にシリコンをエピタキシャル成長させて形成されている。
１０は素子分離層であり、素子形成領域４のシリコン半導体層３を囲う素子分離領域５にサファイア基板２に達して形成された、つまりサファイア基板２に形成された凹部８の間のサファイア基板２ａ上に積層された酸化シリコンからなる第２の絶縁層としてのシリコン酸化膜１１とで形成された積層構造の絶縁層であって、隣合う素子形成領域４のシリコン半導体層３の間を電気的に絶縁分離する機能を有している。
In the silicon semiconductor layer 3 of this embodiment, silicon is epitaxially grown on the bottom surface of the recess 8 formed by digging a region having the same size as the element formation region 4 of the sapphire substrate 2, that is, a region excluding the element isolation layer 5. Is formed.
10 denotes an element isolation layer, which is formed in the element isolation region 5 surrounding the silicon semiconductor layer 3 in the element formation region 4 so as to reach the sapphire substrate 2, that is, between the recesses 8 formed in the sapphire substrate 2. An insulating layer having a laminated structure formed with a silicon oxide film 11 as a second insulating layer made of silicon oxide laminated thereon, and electrically between the silicon semiconductor layers 3 in the adjacent element forming regions 4 It has a function of insulating and separating.
図３、図４において、１５はマスク部材としてのレジストマスクであり、フォトリソグラフィにより半導体基板２の上面側にスピンコート法等により塗布されたポジ型またはネガ型のレジストを露光および現像処理して形成されたマスクパターンであって、本実施例のエッチング工程やイオン注入工程等におけるマスクとして機能する。
以下に、図３、図４にＰで示す工程に従って、本実施例の素子分離層の製造方法について説明する。
In FIGS. 3 and 4, reference numeral 15 denotes a resist mask as a mask member, which exposes and develops a positive type or negative type resist applied by spin coating or the like on the upper surface side of the semiconductor substrate 2 by photolithography. The formed mask pattern functions as a mask in the etching process and ion implantation process of the present embodiment.
A method for manufacturing the element isolation layer of this example will be described below in accordance with the process indicated by P in FIGS.
Ｐ１（図３）、素子形成領域４と素子分離領域５、および素子形成領域４内のＰＴＩ領域７とを設定したサファイア基板２を準備し、フォトリソグラフィにより、サファイア基板２上に素子形成領域４のサファイア基板２を露出させた、つまり素子分離領域５を覆うレジストマスク１５を形成し、これをマスクとして、異方性エッチングにより、サファイア基板２をエッチングして、サファイア基板２の上面からの深さがＹ１の凹部８を形成する。 A sapphire substrate 2 in which P1 (FIG. 3), element formation region 4, element isolation region 5, and PTI region 7 in the element formation region 4 are set is prepared, and the element formation region 4 is formed on the sapphire substrate 2 by photolithography. A resist mask 15 that exposes the sapphire substrate 2, that is, covers the element isolation region 5, is formed, and the sapphire substrate 2 is etched by anisotropic etching using the resist mask 15 as a mask. A recess 8 having a length of Y1 is formed.
この場合の凹部８の深さＹ１は、図１に示すように、半導体素子を形成するためのシリコン半導体層３の厚さから、ＰＴＩ領域７に形成する素子間分離膜６の厚さＹ２（本実施例では、９０ｎｍ程度）を減じた深さ（本実施例では、１００ｎｍ程度）に設定する。
Ｐ２（図３）、工程Ｐ１で形成したレジストマスク１５を除去し、凹部８内を含むサファイア基板２上にシリコンをエピタキシャル成長させて、第１のエピタキシャル層２１を形成し、ＣＭＰ法により、凹部８の間のサファイア基板２ａの上面と、第１のエピタキシャル層２１の上面との間の第１のエピタキシャル層２１の厚さがＴとなるように第１のエピタキシャル層２１の上面を平坦化する。
As shown in FIG. 1, the depth Y1 of the concave portion 8 in this case is determined from the thickness of the silicon semiconductor layer 3 for forming the semiconductor element to the thickness Y2 of the element isolation film 6 formed in the PTI region 7 ( In this embodiment, the depth is set to a depth obtained by subtracting about 90 nm) (in this embodiment, about 100 nm).
P2 (FIG. 3), the resist mask 15 formed in the step P1 is removed, and silicon is epitaxially grown on the sapphire substrate 2 including the inside of the recess 8 to form the first epitaxial layer 21, and the recess 8 is formed by CMP. The upper surface of the first epitaxial layer 21 is flattened so that the thickness of the first epitaxial layer 21 between the upper surface of the sapphire substrate 2a and the upper surface of the first epitaxial layer 21 is T.
この場合の第１のエピタキシャル層２１の厚さＴは、素子間分離膜６の厚さＹ２の半分（本実施例では、４５ｎｍ程度）になるように設定する。
Ｐ３（図３）、第１のエピタキシャル層２１の平坦化後に、熱酸化法により、厚さＴの間の第１のエピタキシャル層２１の上層を熱酸化して、酸化シリコンからなるシリコン酸化膜１１を形成する。
In this case, the thickness T of the first epitaxial layer 21 is set to be half of the thickness Y2 of the inter-element isolation film 6 (in this embodiment, about 45 nm).
P3 (FIG. 3), after planarization of the first epitaxial layer 21, the upper layer of the first epitaxial layer 21 between the thickness T is thermally oxidized by a thermal oxidation method, and the silicon oxide film 11 made of silicon oxide is obtained. Form.
このとき、第１のエピタキシャル層２１を形成するシリコンが酸化されて、体積が約２倍に成長し、膜厚が素子間分離膜６の厚さＹ２となるシリコン酸化膜１１が形成される。
Ｐ４（図４）、フォトリソグラフィにより、シリコン酸化膜１１上に、素子形成領域４のＰＴＩ領域７を除く領域のシリコン酸化膜１１を露出させた、つまり素子分離領域５とＰＴＩ領域７とを覆うレジストマスク１５を形成し、これをマスクとして、異方性エッチングにより、シリコン酸化膜１１を除去し、第１のエピタキシャル層２１の上面を露出させる。
At this time, the silicon forming the first epitaxial layer 21 is oxidized, the volume grows about twice, and the silicon oxide film 11 whose film thickness becomes the thickness Y2 of the inter-element isolation film 6 is formed.
P4 (FIG. 4), the silicon oxide film 11 in a region excluding the PTI region 7 in the element formation region 4 is exposed on the silicon oxide film 11 by photolithography, that is, the element isolation region 5 and the PTI region 7 are covered. Using the resist mask 15 as a mask, the silicon oxide film 11 is removed by anisotropic etching to expose the upper surface of the first epitaxial layer 21.
Ｐ５（図４）、工程Ｐ４で形成したレジストマスク１５を除去し、第１のエピタキシャル層２１を種として、シリコンを選択的にエピタキシャル成長させ、素子分離領域５およびＰＴＩ領域７を除く領域に膜厚Ｙ２の第２のエピタキシャル層２２を形成し、第１および第２のエピタキシャル層２１、２２からなるシリコン半導体層３を形成すると共に、素子分離領域５に凹部８の間のサファイア基板２ａとその上に積層されたシリコン酸化膜１１とからなる積層構造の素子分離層１０、および素子形成領域４のＰＴＩ領域７に厚さＹ２の素子間分離膜６を形成する。 P5 (FIG. 4), the resist mask 15 formed in the process P4 is removed, the first epitaxial layer 21 is used as a seed, silicon is selectively epitaxially grown, and a film thickness is formed in a region excluding the element isolation region 5 and the PTI region 7. A second epitaxial layer 22 of Y2 is formed, a silicon semiconductor layer 3 composed of the first and second epitaxial layers 21 and 22 is formed, and a sapphire substrate 2a between the recesses 8 is formed in the element isolation region 5 and above An inter-element isolation film 6 having a thickness Y2 is formed in the element isolation layer 10 having a laminated structure composed of the silicon oxide film 11 stacked on the PTI region 7 in the element formation region 4.
このようにして形成されたＳＯＩ基板１の素子分離層１０に囲まれたシリコン半導体層３には、その後に、フォトリソグラフィを用いた選択的なイオン注入によりＰ型不純物領域やＮ型不純物領域を形成すると共に、ゲート酸化膜やゲート電極等を形成してＭＯＳＦＥＴ等の半導体素子が形成される。
上記のように、本実施例の素子分離層１０は、凹部８の間のサファイア基板２ａとその上に形成された第１のエピタキシャル層２１を熱酸化して形成されたシリコン酸化膜１１を積層して形成されるので、サファイア基板２ａとシリコン酸化膜１１との接続部に隙間が形成されることはなく、後工程の高温工程における素子分離層１０の破壊や、後工程のエッチング工程や成膜工程における予期せぬエッチングや成膜を防止することが可能になり、半導体素子の品質を安定させて半導体素子の歩留りを向上させることができる。
In the silicon semiconductor layer 3 surrounded by the element isolation layer 10 of the SOI substrate 1 formed in this way, a P-type impurity region and an N-type impurity region are subsequently formed by selective ion implantation using photolithography. At the same time, a gate oxide film, a gate electrode, and the like are formed to form a semiconductor element such as a MOSFET.
As described above, the element isolation layer 10 of this embodiment is formed by laminating the sapphire substrate 2a between the recesses 8 and the silicon oxide film 11 formed by thermally oxidizing the first epitaxial layer 21 formed thereon. Therefore, no gap is formed in the connection portion between the sapphire substrate 2a and the silicon oxide film 11, and the element isolation layer 10 is destroyed in the high temperature process in the subsequent process, the etching process or the formation process in the post process. It becomes possible to prevent unexpected etching and film formation in the film process, and it is possible to stabilize the quality of the semiconductor element and improve the yield of the semiconductor element.
また、ＨＤＰ−ＣＶＤ法の成膜装置等の特別な成膜装置を用いなくても、サファイア基板２ａとシリコン酸化膜１１との接続部の隙間の形成を防止した素子分離層１０を形成することができ、通常のライン設備を用いた半導体素子の製造が可能になり、半導体素子の製造コストを低減することができると共に、特別な成膜装置を保有しない製造ラインにおいても、半導体素子の品質を安定させて半導体素子の歩留りを向上させることができ、本実施例の半導体素子の製造に即座に対応することができる。 Further, the element isolation layer 10 can be formed without the formation of a gap at the connecting portion between the sapphire substrate 2a and the silicon oxide film 11 without using a special film forming apparatus such as a HDP-CVD film forming apparatus. This makes it possible to manufacture semiconductor elements using ordinary line equipment, reduce the manufacturing cost of semiconductor elements, and improve the quality of semiconductor elements even in production lines that do not have special film deposition equipment. It is possible to stabilize and improve the yield of the semiconductor element, and it is possible to immediately cope with the manufacture of the semiconductor element of this embodiment.
本実施例の素子分離層１０の製造方法は、エピタキシャル成長装置が、バッチ式でその成膜コストが比較的安価な場合に適している。
なお、本実施例では、上記工程Ｐ５において、第１のエピタキシャル層２１を種として、シリコンを選択的にエピタキシャル成長させて第２のエピタキシャル層２２を形成するとして説明したが、通常のエピタキシャル成長によりＳＯＩ基板１の全面に第２のエピタキシャル層を形成した後に、ＣＭＰ法により平坦化してシリコン酸化膜１１を露出させるようにしてもよい。この場合に、工程Ｐ２における第１のエピタキシャル層２１の厚さＴは、ＣＭＰ法による膜減りを考慮して、上記で説明した厚さより厚くなるように設定する。
The manufacturing method of the element isolation layer 10 of this embodiment is suitable when the epitaxial growth apparatus is a batch type and its film formation cost is relatively low.
In the present embodiment, in the above-described step P5, the first epitaxial layer 21 is used as a seed and silicon is selectively epitaxially grown to form the second epitaxial layer 22. However, the SOI substrate is formed by normal epitaxial growth. After the second epitaxial layer is formed on the entire surface of 1, the silicon oxide film 11 may be exposed by flattening by a CMP method. In this case, the thickness T of the first epitaxial layer 21 in the process P2 is set to be thicker than the thickness described above in consideration of film reduction by the CMP method.
以上説明したように、本実施例では、サファイア基板に素子形成領域と素子分離領域とを設定してサファイア基板の素子分離領域を除く領域に凹部を形成し、凹部内を含むサファイア基板上にシリコンからなる第１のエピタキシャル層を形成し、凹部の間のサファイア基板の上面と第１のエピタキシャル層の上面との間の第１のエピタキシャル層を熱酸化法により酸化してシリコン酸化膜を形成し、素子分離領域を除く領域のシリコン酸化膜を除去して露出した第１のエピタキシャル層上に、シリコンをエピタキシャル成長させて第２のエピタキシャル層を形成し、第１および第２のエピタキシャル層からなるシリコン半導体層を形成して、サファイア基板の素子分離領域を除く領域に形成された凹部と、この凹部の間のサファイア基板とその上に形成されたシリコン酸化膜からなる素子分離層と、素子分離層に囲まれた凹部の底面上に形成されたシリコン半導体層とを備えた半導体素子を形成するようにしたことによって、サファイア基板上に隙間なくシリコン酸化膜を形成した素子分離層を容易に形成することことができ、サファイア基板とシリコン酸化膜との接続部に隙間が形成されることを防止して、後工程における不具合の発生を防止することが可能になり、本実施例の製造方法を用いて形成された半導体素子の品質を安定させて半導体素子の歩留りを向上させることができる。 As described above, in this embodiment, the element formation region and the element isolation region are set in the sapphire substrate, the recess is formed in the region excluding the element isolation region of the sapphire substrate, and the silicon is formed on the sapphire substrate including the inside of the recess. And forming a silicon oxide film by oxidizing the first epitaxial layer between the upper surface of the sapphire substrate between the recesses and the upper surface of the first epitaxial layer by a thermal oxidation method. The second epitaxial layer is formed by epitaxially growing silicon on the first epitaxial layer exposed by removing the silicon oxide film in the region excluding the element isolation region, and silicon comprising the first and second epitaxial layers. A semiconductor layer is formed and a recess formed in a region excluding the element isolation region of the sapphire substrate, and the sapphire substrate between the recess and the substrate. A sapphire substrate is formed by forming a semiconductor element including an element isolation layer made of a silicon oxide film formed thereon and a silicon semiconductor layer formed on a bottom surface of a recess surrounded by the element isolation layer. It is possible to easily form an element isolation layer having a silicon oxide film formed on the top without any gap, preventing a gap from being formed at the connection portion between the sapphire substrate and the silicon oxide film, and preventing problems in the subsequent process. Occurrence can be prevented, the quality of the semiconductor element formed by using the manufacturing method of this embodiment can be stabilized, and the yield of the semiconductor element can be improved.
また、本実施例の半導体素子は、サファイア基板とシリコン酸化膜との接続部に隙間が形成されることを防止することができ、後工程における不具合の発生を防止して、半導体素子の品質を安定させることができるという効果が得られる。 In addition, the semiconductor element of this embodiment can prevent a gap from being formed in the connection portion between the sapphire substrate and the silicon oxide film, thereby preventing the occurrence of defects in the subsequent process and improving the quality of the semiconductor element. The effect that it can be stabilized is acquired.
図５、図６は実施例２の素子分離層の製造方法を示す説明図である。
なお、上記実施例１と同様の部分は、同一の符号を付してその説明を省略する。
本実施例のＳＯＩ基板１に形成される素子分離層１０は、図６（ＰＡ５）に示すように実施例１の図１に示したＳＯＩ基板１と同じ積層構造を有しているが、その製造方法が異なる。
5 and 6 are explanatory views showing a method for manufacturing the element isolation layer of Example 2. FIG.
In addition, the same part as the said Example 1 attaches | subjects the same code | symbol, and omits the description.
The element isolation layer 10 formed on the SOI substrate 1 of this example has the same stacked structure as the SOI substrate 1 shown in FIG. 1 of Example 1 as shown in FIG. 6 (PA5). The manufacturing method is different.
以下に、図５、図６にＰＡで示す工程に従って、本実施例の素子分離層の製造方法について説明する。
ＰＡ１（図５）、上記実施例１の工程Ｐ１と同様にして、サファイア基板２の素子形成領域４に深さがＹ１の凹部８を形成する。
ＰＡ２（図５）、工程ＰＡ１で形成したレジストマスク１５を除去し、凹部８内を含むサファイア基板２上にシリコンをエピタキシャル成長させて、シリコン半導体層３を形成し、ＣＭＰ法により、シリコン半導体層３の上面を平坦化する。
A method for manufacturing the element isolation layer of this example will be described below in accordance with the process indicated by PA in FIGS.
A recess 8 having a depth Y1 is formed in the element formation region 4 of the sapphire substrate 2 in the same manner as PA1 (FIG. 5) and step P1 of the first embodiment.
The resist mask 15 formed in PA2 (FIG. 5) and step PA1 is removed, and silicon is epitaxially grown on the sapphire substrate 2 including the inside of the recess 8 to form the silicon semiconductor layer 3, and the silicon semiconductor layer 3 is formed by CMP. The upper surface of the substrate is flattened.
そして、熱酸化法により、シリコン半導体層３の上表面を熱酸化して、酸化シリコンからなる膜厚１０ｎｍ程度のパッド酸化膜３１を形成し、そのパッド酸化膜３１上にＣＶＤ法により窒化シリコン（Ｓｉ３Ｎ４）を堆積して、膜厚１００ｎｍ程度のストッパ窒化膜３２を形成する。
この場合に、シリコン半導体層３の平坦化後の、凹部８の間のサファイア基板２ａの上面と、シリコン半導体層３の上面との間のシリコン半導体層３の厚さは、パッド酸化膜３１およびストッパ窒化膜３２の形成後に、その厚さがＹ２（本実施例では、９０ｎｍ）となるように平坦化する。
Then, the upper surface of the silicon semiconductor layer 3 is thermally oxidized by a thermal oxidation method to form a pad oxide film 31 made of silicon oxide and having a thickness of about 10 nm. A silicon nitride (silicon nitride (CVD) method is formed on the pad oxide film 31. Si 3 N 4 ) is deposited to form a stopper nitride film 32 having a thickness of about 100 nm.
In this case, the thickness of the silicon semiconductor layer 3 between the upper surface of the sapphire substrate 2a between the recesses 8 and the upper surface of the silicon semiconductor layer 3 after the planarization of the silicon semiconductor layer 3 is determined by the pad oxide film 31 and After the stopper nitride film 32 is formed, it is planarized so that its thickness becomes Y2 (90 nm in this embodiment).
ＰＡ３（図５）、フォトリソグラフィによりストッパ窒化膜３２上に、素子分離領域５および素子形成領域４のＰＴＩ領域７を露出させたレジストマスク１５を形成し、これをマスクとして、異方性エッチングにより、ストッパ窒化膜３２、パッド酸化膜３１およびシリコン半導体層３をエッチングして、凹部８の間のサファイア基板２ａの上面を露出させ、シリコン半導体層３の上面からの深さがＹ２の分離溝３３を形成する。 A resist mask 15 exposing the element isolation region 5 and the PTI region 7 of the element formation region 4 is formed on the stopper nitride film 32 by PA3 (FIG. 5) and photolithography, and this is used as a mask to perform anisotropic etching. The stopper nitride film 32, the pad oxide film 31, and the silicon semiconductor layer 3 are etched to expose the upper surface of the sapphire substrate 2a between the recesses 8, and the isolation groove 33 having a depth Y2 from the upper surface of the silicon semiconductor layer 3 is exposed. Form.
ＰＡ４（図６）、工程ＰＡ３で形成したレジストマスク１５を除去し、分離溝３３内を含むシリコン半導体層３上に、ＣＶＤ法により、酸化シリコンを堆積してシリコン酸化膜１１を形成する。
ＰＡ５（図６）、シリコン酸化膜１１の形成後に、ストッパ窒化膜３２をストッパとしてＣＭＰ法によりシリコン酸化膜１１を研磨により除去してストッパ窒化膜３２を露出させる。
The resist mask 15 formed in PA4 (FIG. 6) and step PA3 is removed, and a silicon oxide film 11 is formed by depositing silicon oxide on the silicon semiconductor layer 3 including the inside of the isolation trench 33 by CVD.
After the formation of PA5 (FIG. 6) and the silicon oxide film 11, the stopper nitride film 32 is exposed by polishing the silicon oxide film 11 by CMP using the stopper nitride film 32 as a stopper.
次いで、熱燐酸（Ｈｏｔ−Ｈ2ＰＯ4）によるウェットエッチングにより窒化シリコンを選択的にエッチングしてストッパ窒化膜３２を除去した後に、フッ酸によるウェットエッチングにより酸化シリコンをエッチングしてパッド酸化膜３１を除去し、シリコン半導体層３の上面を露出させて素子形成領域４にシリコン半導体層３を形成すると共に、素子分離領域５に凹部８の間のサファイア基板２ａとその上に積層されたシリコン酸化膜１１とからなる積層構造の素子分離層１０、および素子形成領域４のＰＴＩ領域７に厚さＹ２の素子間分離膜６を形成する。 Next, after the silicon nitride is selectively etched by wet etching with hot phosphoric acid (Hot-H 2 PO 4 ) to remove the stopper nitride film 32, the silicon oxide is etched by wet etching with hydrofluoric acid to pad the pad oxide film 31. removed, exposing the top surface of the silicon semiconductor layer 3 to form a silicon semiconductor layer 3 in the element formation region 4, a silicon oxide laminated thereon a sapphire substrate 2a between the recess 8 in the element isolation region 5 An inter-element isolation film 6 having a thickness Y2 is formed in the element isolation layer 10 having a laminated structure including the film 11 and the PTI region 7 in the element formation region 4.
このようにして形成されたＳＯＩ基板１の素子分離層１０に囲まれたシリコン半導体層３には、その後に、フォトリソグラフィを用いた選択的なイオン注入によりＰ型不純物領域やＮ型不純物領域を形成すると共に、ゲート酸化膜やゲート電極等を形成してＭＯＳＦＥＴ等の半導体素子が形成される。
上記のように、本実施例の素子分離層１０は、凹部８の間のサファイア基板２ａとその上に形成された素子間絶縁膜６の厚さＹ２と同等の比較的浅い分離溝３３にＣＶＤ法によりシリコン酸化膜１１を積層して形成されるので、通常のＣＶＤ法の成膜装置を用いてもサファイア基板２ａとシリコン酸化膜１１との接続部に隙間が形成されることはなく、後工程の高温工程における素子分離層１０の破壊や、後工程のエッチング工程や成膜工程における予期せぬエッチングや成膜を防止することが可能になり、半導体素子の品質を安定させて半導体素子の歩留りを向上させることができる。
In the silicon semiconductor layer 3 surrounded by the element isolation layer 10 of the SOI substrate 1 formed in this way, a P-type impurity region and an N-type impurity region are subsequently formed by selective ion implantation using photolithography. At the same time, a gate oxide film, a gate electrode, and the like are formed to form a semiconductor element such as a MOSFET.
As described above, the element isolation layer 10 of this embodiment is formed by CVD in the relatively shallow isolation groove 33 equivalent to the thickness Y2 of the sapphire substrate 2a between the recesses 8 and the inter-element insulating film 6 formed thereon. Since the silicon oxide film 11 is formed by laminating by the method, a gap is not formed at the connection portion between the sapphire substrate 2a and the silicon oxide film 11 even if a normal CVD film forming apparatus is used. It is possible to prevent the element isolation layer 10 from being destroyed in the high temperature process of the process, and the unexpected etching and film formation in the subsequent etching process and film forming process, and to stabilize the quality of the semiconductor element. Yield can be improved.
また、ＨＤＰ−ＣＶＤ法の成膜装置等の特別な成膜装置を用いなくても、サファイア基板２ａとシリコン酸化膜１１との接続部の隙間の形成を防止した素子分離層１０を形成することができ、通常のライン設備を用いた半導体素子の製造が可能になり、半導体素子の製造コストを低減することができると共に、特別な成膜装置を保有しない製造ラインにおいても、半導体素子の品質を安定させて半導体素子の歩留りを向上させることができ、本実施例の半導体素子の製造に即座に対応することができる。 Further, the element isolation layer 10 can be formed without the formation of a gap at the connecting portion between the sapphire substrate 2a and the silicon oxide film 11 without using a special film forming apparatus such as a HDP-CVD film forming apparatus. This makes it possible to manufacture semiconductor elements using ordinary line equipment, reduce the manufacturing cost of semiconductor elements, and improve the quality of semiconductor elements even in production lines that do not have special film deposition equipment. It is possible to stabilize and improve the yield of the semiconductor element, and it is possible to immediately cope with the manufacture of the semiconductor element of this embodiment.
本実施例の素子分離層１０の製造方法は、エピタキシャル成長装置が、枚葉式でその成膜コストが比較的高価な場合に適している。
以上説明したように、本実施例では、サファイア基板に素子形成領域と素子分離領域とを設定してサファイア基板の素子分離領域を除く領域に凹部を形成し、凹部内を含むサファイア基板上にシリコンからなるシリコン半導体層を形成し、シリコン半導体層の素子分離領域をエッチングして凹部の間のサファイア基板の上面に達する分離溝を形成し、分離溝内およびシリコン半導体層上に酸化シリコンからなるシリコン酸化膜を形成し、シリコン酸化膜を除去し、シリコン半導体層を露出させて、サファイア基板の素子分離領域を除く領域に形成された凹部と、この凹部の間のサファイア基板とその上に形成されたシリコン酸化膜からなる素子分離層と、素子分離層に囲まれた凹部の底面上に形成されたシリコン半導体層とを備えた半導体素子を形成するようにしたことによって、上記実施例１と同様の効果を得ることができる。
The manufacturing method of the element isolation layer 10 of this embodiment is suitable when the epitaxial growth apparatus is a single wafer type and its film formation cost is relatively high.
As described above, in this embodiment, the element formation region and the element isolation region are set in the sapphire substrate, the recess is formed in the region excluding the element isolation region of the sapphire substrate, and silicon is formed on the sapphire substrate including the inside of the recess A silicon semiconductor layer is formed, and an isolation region reaching the upper surface of the sapphire substrate between the recesses is formed by etching the element isolation region of the silicon semiconductor layer, and silicon oxide is formed in the isolation trench and on the silicon semiconductor layer. An oxide film is formed, a silicon oxide film is removed, a silicon semiconductor layer is exposed, a recess formed in a region excluding an element isolation region of the sapphire substrate, a sapphire substrate between the recesses, and a recess formed on the recess. A semiconductor element comprising an element isolation layer made of a silicon oxide film and a silicon semiconductor layer formed on a bottom surface of a recess surrounded by the element isolation layer By which is adapted to form a, it is possible to obtain the same effect as in the first embodiment.
なお、上記各実施例においては、ＳＯＩ基板は、第１の絶縁層としてのサファイア基板上にシリコン半導体層を形成したＳＯＳ基板であるとして説明したが、ＳＯＩ構造の半導体基板は前記に限らず、第１の絶縁層としてのクオーツ基板上にシリコン半導体層を形成したＳＯＱ（Ｓｉｌｉｃｏｎ Ｏｎ Ｑｕａｒｔｚ）基板や、シリコン基板に第１の絶縁層としての埋込み酸化膜を挟んで形成されたシリコン半導体層を有するＳＯＩ構造の半導体基板等のＳＯＩ基板であってもよい。 In each of the above embodiments, the SOI substrate is described as an SOS substrate in which a silicon semiconductor layer is formed on a sapphire substrate as a first insulating layer, but the SOI structure semiconductor substrate is not limited to the above. An SOQ (Silicon On Quartz) substrate in which a silicon semiconductor layer is formed on a quartz substrate as a first insulating layer, or a silicon semiconductor layer formed by sandwiching a buried oxide film as a first insulating layer on the silicon substrate An SOI substrate such as a semiconductor substrate having an SOI structure may be used.
１ ＳＯＩ基板
２、２ａ サファイア基板
３ シリコン半導体層
４ 素子形成領域
５ 素子分離領域
６ 素子間分離膜
７ ＰＴＩ領域
８ 凹部
１０ 素子分離層
１１ シリコン酸化膜
１５ レジストマスク
２１ 第１のエピタキシャル層
２２ 第２のエピタキシャル層
３１ パッド酸化膜
３２ ストッパ窒化膜
３３ 分離溝
DESCRIPTION OF SYMBOLS 1 SOI substrate 2, 2a Sapphire substrate 3 Silicon semiconductor layer 4 Element formation area 5 Element isolation area 6 Interelement isolation film 7 PTI area 8 Recess 10 Element isolation layer 11 Silicon oxide film 15 Resist mask 21 First epitaxial layer 22 Second Epitaxial layer 31 Pad oxide film 32 Stopper nitride film 33 Separation groove
Claims (2)
前記凹部内を含む前記第１の絶縁層上に、シリコンからなる第１のエピタキシャル層を形成する工程と、
前記凹部内以外の前記第１のエピタキシャル層に、隣接する前記凹部の間の前記第１の絶縁層の上面に接する第２の絶縁層を形成する工程と、
前記素子分離領域を除く領域の前記第２の絶縁層を除去する工程と、
前記第２の絶縁層の間に露出する前記第１のエピタキシャル層上に、シリコンをエピタキシャル成長させて第２のエピタキシャル層を形成し、第１および第２のエピタキシャル層からなるシリコン半導体層を形成する工程と、を備えることを特徴とする半導体素子の製造方法。 Setting two or more element formation regions and element isolation regions in the first insulating layer, and forming a recess in a region excluding the element isolation region of the first insulating layer;
Forming a first epitaxial layer made of silicon on the first insulating layer including the inside of the recess;
Forming a second insulating layer in contact with the upper surface of the first insulating layer between the adjacent recesses in the first epitaxial layer other than in the recess;
Removing the second insulating layer in a region excluding the element isolation region;
Silicon is epitaxially grown on the first epitaxial layer exposed between the second insulating layers to form a second epitaxial layer, and a silicon semiconductor layer composed of the first and second epitaxial layers is formed. And a process for producing a semiconductor element.
前記第２の絶縁層は、熱酸化法により形成されることを特徴とする半導体素子の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
The method for manufacturing a semiconductor device, wherein the second insulating layer is formed by a thermal oxidation method.
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