JPH1145890A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1145890A JPH1145890A JP9200142A JP20014297A JPH1145890A JP H1145890 A JPH1145890 A JP H1145890A JP 9200142 A JP9200142 A JP 9200142A JP 20014297 A JP20014297 A JP 20014297A JP H1145890 A JPH1145890 A JP H1145890A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
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Abstract
(57)【要約】
【課題】深さのことなる溝を形成する工程を簡略化する
とともに、深さを独立に設定できるようにする。 【解決手段】Ｐ型シリコン基板１上に形成した酸化シリ
コン膜４をパターニングした後、開口幅の広い素子分離
用溝５−１と狭い埋込み層引き出し用溝６を同時に形成
する。タングステン膜８などの導電膜で埋込み層引き出
し用溝６を充填し素子分離用溝５−１に凹部を形成す
る。素子分離用溝５−１の底面部に半導体を露出させエ
ッチングし埋込み層２を貫通する素子分離用溝５−２を
形成する。
とともに、深さを独立に設定できるようにする。 【解決手段】Ｐ型シリコン基板１上に形成した酸化シリ
コン膜４をパターニングした後、開口幅の広い素子分離
用溝５−１と狭い埋込み層引き出し用溝６を同時に形成
する。タングステン膜８などの導電膜で埋込み層引き出
し用溝６を充填し素子分離用溝５−１に凹部を形成す
る。素子分離用溝５−１の底面部に半導体を露出させエ
ッチングし埋込み層２を貫通する素子分離用溝５−２を
形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関する。
方法に関する。
【０００２】
【従来の技術】半導体装置の高集積化、高速化に伴い、
半導体素子間の電気的分離方法として、誘電体を埋設し
た溝（トレンチ）により素子を囲む手法が用いられてい
る。
半導体素子間の電気的分離方法として、誘電体を埋設し
た溝（トレンチ）により素子を囲む手法が用いられてい
る。
【０００３】また、素子の微細化による寄生抵抗の増加
は素子の高速化を妨げる主要因のーつとなっている。特
にバイポーラトランジスタのコレクタ部に通常、埋込み
層を用いているために引き出し部の抵抗も加わり寄生抵
抗増加の影響が大きい。
は素子の高速化を妨げる主要因のーつとなっている。特
にバイポーラトランジスタのコレクタ部に通常、埋込み
層を用いているために引き出し部の抵抗も加わり寄生抵
抗増加の影響が大きい。
【０００４】そこで、埋込みコレクタ（埋込み層）に達
する溝を設けその溝内に導電膜を充填しプラグ電極を形
成して低抵抗化をはかる構造が用いられている。
する溝を設けその溝内に導電膜を充填しプラグ電極を形
成して低抵抗化をはかる構造が用いられている。
【０００５】図３にこの第１の従来例について説明する
ための工程順断面図を示す。
ための工程順断面図を示す。
【０００６】図３（ａ）に示すように、Ｐ型半導体基体
１にＮ型埋込み層２を形成し、Ｎ型エピタキシャル層３
を成長する。次に酸化シリコン膜４を形成したのち、素
子分離用溝形成領域の酸化シリコン膜４を選択的にエッ
チングして開口５を形成する。次に、この開口５を設け
た酸化シリコン膜４をマスクにしてＮ型埋込み層２を貫
通する素子分離用溝６を形成する。
１にＮ型埋込み層２を形成し、Ｎ型エピタキシャル層３
を成長する。次に酸化シリコン膜４を形成したのち、素
子分離用溝形成領域の酸化シリコン膜４を選択的にエッ
チングして開口５を形成する。次に、この開口５を設け
た酸化シリコン膜４をマスクにしてＮ型埋込み層２を貫
通する素子分離用溝６を形成する。
【０００７】次に、素子分離用溝６内部に酸化シリコン
膜７を形成したのち、ＢＰＳＧ膜８を成長して溝内部を
充填し、表面のＢＰＳＧ膜８を除去する。
膜７を形成したのち、ＢＰＳＧ膜８を成長して溝内部を
充填し、表面のＢＰＳＧ膜８を除去する。
【０００８】次に、図３（ｂ）に示すように、埋込み層
引き出し用溝形成領域の酸化シリコン膜４を選択的にエ
ッチングして開口を形成したのち、酸化シリコン膜４を
マスクにしてＮ型埋込み層２に達する埋込み層引き出し
用溝９を形成する。次に、リンを含む多結晶シリコン膜
１０を成長し埋込み層引き出し用溝９内部を充填し、表
面の多結晶シリコン膜を除去し、埋込み層引き出しプラ
グ電極（１０）を形成する。
引き出し用溝形成領域の酸化シリコン膜４を選択的にエ
ッチングして開口を形成したのち、酸化シリコン膜４を
マスクにしてＮ型埋込み層２に達する埋込み層引き出し
用溝９を形成する。次に、リンを含む多結晶シリコン膜
１０を成長し埋込み層引き出し用溝９内部を充填し、表
面の多結晶シリコン膜を除去し、埋込み層引き出しプラ
グ電極（１０）を形成する。
【０００９】その後、図示は省略するが、素子分離用溝
に囲まれた領域内のＮ型エピタキシャル層３にベース領
域、このベース領域にエミッタ領域を形成することでバ
イポーラトランジスタが形成される。また、多結晶シリ
コン膜１０の代わりにタングステン等の金属膜を充填す
る例もある。
に囲まれた領域内のＮ型エピタキシャル層３にベース領
域、このベース領域にエミッタ領域を形成することでバ
イポーラトランジスタが形成される。また、多結晶シリ
コン膜１０の代わりにタングステン等の金属膜を充填す
る例もある。
【００１０】この第１の従来例では、素子分離領域と埋
込み層引き出し領域において、それぞれ深さの異なる溝
を別々に形成する必要があるため、工程数が増加するこ
とになる。
込み層引き出し領域において、それぞれ深さの異なる溝
を別々に形成する必要があるため、工程数が増加するこ
とになる。
【００１１】そこで、異なる深さの溝を同時に形成し工
程数を削減する手法として特開平５−１２１５３７号公
報に記載されたもの（第２の従来例）がある。この従来
例では、図４に示すように、深い素子分離用溝６Ａと、
浅い埋込み層引き出し用９Ａとを同時に形成している。
この手法は先に説明した第１の従来例と同様に酸化シリ
コン膜４を形成したのち、素子分離用溝形成領域と埋込
み層引き出し用溝形成領域の酸化シリコン膜４を除去す
る。この時、埋込み層引き出し用溝の幅が素子分離用溝
の幅よりもせまくなる様に酸化シリコン膜４をパターニ
ングする。次に、ＳｉＣｌ4 とＳＦ6 との混合ガスを用
いてＥＣＲプラズマエッチングにより、全面を同時にエ
ッチングすると、溝部の幅によりエチングレートが異な
るために、幅の広い素子分離用溝６Ａは幅の狭い埋込み
層引き出し用溝９Ａよりも深く形成される。ＳｉＣｌ4
とＳＦ6 との混合ガスを用いてＥＣＲプラズマエチング
を行って形成した場合の溝部の幅に対する溝部の深さの
変化の一例を図５に示す。
程数を削減する手法として特開平５−１２１５３７号公
報に記載されたもの（第２の従来例）がある。この従来
例では、図４に示すように、深い素子分離用溝６Ａと、
浅い埋込み層引き出し用９Ａとを同時に形成している。
この手法は先に説明した第１の従来例と同様に酸化シリ
コン膜４を形成したのち、素子分離用溝形成領域と埋込
み層引き出し用溝形成領域の酸化シリコン膜４を除去す
る。この時、埋込み層引き出し用溝の幅が素子分離用溝
の幅よりもせまくなる様に酸化シリコン膜４をパターニ
ングする。次に、ＳｉＣｌ4 とＳＦ6 との混合ガスを用
いてＥＣＲプラズマエッチングにより、全面を同時にエ
ッチングすると、溝部の幅によりエチングレートが異な
るために、幅の広い素子分離用溝６Ａは幅の狭い埋込み
層引き出し用溝９Ａよりも深く形成される。ＳｉＣｌ4
とＳＦ6 との混合ガスを用いてＥＣＲプラズマエチング
を行って形成した場合の溝部の幅に対する溝部の深さの
変化の一例を図５に示す。
【００１２】
【発明が解決しようとする課題】上述した第１の従来例
では、素子分離領域と埋込み層引き出し領域において、
それぞれ深さの異なる溝を別々に形成する必要があるた
め、工程数が増加してしまうという問題点がある。さら
に、素子分離領域と埋め込み層引き出し領域を別々にパ
ターニングするため、位置合わせ余裕が必要となり素子
の微細化の妨げとなるという問題点もある。
では、素子分離領域と埋込み層引き出し領域において、
それぞれ深さの異なる溝を別々に形成する必要があるた
め、工程数が増加してしまうという問題点がある。さら
に、素子分離領域と埋め込み層引き出し領域を別々にパ
ターニングするため、位置合わせ余裕が必要となり素子
の微細化の妨げとなるという問題点もある。
【００１３】また、特開平５−１２１５３７号公報に記
載された第２の従来例では、同時に異なる深さの溝を形
成できるものの、図５から分かるように、溝深さを５μ
ｍ以上にしても溝深さの差は溝幅の差とほぼ同等にしか
ならない。したがって、埋込み層引き出し用溝を埋込み
層内に止めて、素子分離用溝を埋込み層を貫通させて充
分な素子分離耐圧を確保するためには、素子分離用溝の
幅を埋込み層引き出し用溝よりも数μｍ以上広げなけれ
ばならず素子の微細化の妨げとなるという問題点があ
る。また溝幅の差を小さくした場合には、十分な深さの
素子分離用溝を形成できないので、分離された埋込み層
間でパンチスルーが生じやすいので、それを防ぐため素
子分離用溝の底部に高濃度のＰ型拡散層（チャンネルス
トッパ層）を形成する必要があり、コレクタの対基板間
容量が増加し、素子の高速化を妨げるという問題点もあ
る。
載された第２の従来例では、同時に異なる深さの溝を形
成できるものの、図５から分かるように、溝深さを５μ
ｍ以上にしても溝深さの差は溝幅の差とほぼ同等にしか
ならない。したがって、埋込み層引き出し用溝を埋込み
層内に止めて、素子分離用溝を埋込み層を貫通させて充
分な素子分離耐圧を確保するためには、素子分離用溝の
幅を埋込み層引き出し用溝よりも数μｍ以上広げなけれ
ばならず素子の微細化の妨げとなるという問題点があ
る。また溝幅の差を小さくした場合には、十分な深さの
素子分離用溝を形成できないので、分離された埋込み層
間でパンチスルーが生じやすいので、それを防ぐため素
子分離用溝の底部に高濃度のＰ型拡散層（チャンネルス
トッパ層）を形成する必要があり、コレクタの対基板間
容量が増加し、素子の高速化を妨げるという問題点もあ
る。
【００１４】本発明の目的は、上記課題を解決するもの
で、高速、高密度のバイポーラトランジスタの形成工程
を短縮させる半導体装置の製造方法を提供することにあ
る。
で、高速、高密度のバイポーラトランジスタの形成工程
を短縮させる半導体装置の製造方法を提供することにあ
る。
【００１５】
【課題を解決するための手段】本発明第１の半導体装置
の製造方法は、半導体基板に少なくとも所定の開口幅の
第１の溝と前記第１の溝より開口幅の大きな第２の溝を
リソグラフィー法により同時に設ける工程と、前記第１
の溝及び第２の溝それぞれの側面のみに第１の絶縁膜を
形成した後導電膜を堆積して前記第１の溝を充填すると
ともに前記第２の溝には凹部を形成する工程と、前記第
２の溝の底面部のみに前記半導体基板を露出させる工程
と、前記第２の溝の底面部に露出した前記半導体基板を
エッチングし、前記第１の溝よりも深い第３の溝を設け
る工程とを含むというものである。
の製造方法は、半導体基板に少なくとも所定の開口幅の
第１の溝と前記第１の溝より開口幅の大きな第２の溝を
リソグラフィー法により同時に設ける工程と、前記第１
の溝及び第２の溝それぞれの側面のみに第１の絶縁膜を
形成した後導電膜を堆積して前記第１の溝を充填すると
ともに前記第２の溝には凹部を形成する工程と、前記第
２の溝の底面部のみに前記半導体基板を露出させる工程
と、前記第２の溝の底面部に露出した前記半導体基板を
エッチングし、前記第１の溝よりも深い第３の溝を設け
る工程とを含むというものである。
【００１６】本発明第２の半導体装置の製造方法は、第
１導電型半導体基体に第２導電型エピタキシャル層を堆
積してなり、前記第１導電型半導体基体と第２導電型エ
ピタキシャル層の界面及びその近傍に高濃度第２導電型
の埋込み層を有する半導体基板を準備する工程と、所定
の開口幅の第１の溝と前記第１の溝より開口幅の大きな
第２の溝をリソグラフィー法によりそれぞれ前記第２導
電型エピタキシャル層の表面から前記埋込み層に達して
同時に設ける工程と、前記第１の溝及び第２の溝それぞ
れの側面のみに第１の絶縁膜を形成した後導電膜を堆積
して前記第１の溝を充填するとともに前記第２の溝には
凹部を形成する工程と、異方性エッチングにより前記第
２の溝の底面部のみに前記埋込み層を露出させる工程
と、選択性エッチングにより前記第２の溝の底面部に露
出した前記埋込み層および第１導電型半導体基体をエッ
チングし、前記第１の溝よりも深い第３の溝を素子分離
用として設ける工程とを含むというものである。
１導電型半導体基体に第２導電型エピタキシャル層を堆
積してなり、前記第１導電型半導体基体と第２導電型エ
ピタキシャル層の界面及びその近傍に高濃度第２導電型
の埋込み層を有する半導体基板を準備する工程と、所定
の開口幅の第１の溝と前記第１の溝より開口幅の大きな
第２の溝をリソグラフィー法によりそれぞれ前記第２導
電型エピタキシャル層の表面から前記埋込み層に達して
同時に設ける工程と、前記第１の溝及び第２の溝それぞ
れの側面のみに第１の絶縁膜を形成した後導電膜を堆積
して前記第１の溝を充填するとともに前記第２の溝には
凹部を形成する工程と、異方性エッチングにより前記第
２の溝の底面部のみに前記埋込み層を露出させる工程
と、選択性エッチングにより前記第２の溝の底面部に露
出した前記埋込み層および第１導電型半導体基体をエッ
チングし、前記第１の溝よりも深い第３の溝を素子分離
用として設ける工程とを含むというものである。
【００１７】この場合、第１導電型半導体基体、第２導
電型エピタキシャル層および埋込み層がいずれもシリコ
ンでなり、導電膜がタングステン膜であってもよい。
電型エピタキシャル層および埋込み層がいずれもシリコ
ンでなり、導電膜がタングステン膜であってもよい。
【００１８】本発明第３の半導体装置の製造方法は、第
１導電型半導体基体に第２導電型エピタキシャル層を堆
積してなり、前記第１導電型半導体基体と第２導電型エ
ピタキシャル層の界面及びその近傍に高濃度第２導電型
の埋込み層を有する半導体基板を準備する工程と、所定
の開口幅の第１の溝と前記第１の溝より開口幅の大きな
第２の溝をリソグラフィー法によりそれぞれ前記第２導
電型エピタキシャル層に同時に設ける工程と、前記第１
の溝及び第２の溝それぞれの側面のみに第２の絶縁膜を
形成した後導電膜として第２導電型にドーピングされた
多結晶シリコン膜を堆積して前記第１の溝を充填すると
ともに前記第２の溝には凹部を形成する工程と、異方性
エッチングにより前記第２の溝の底面部のみに前記埋込
み層を露出させる工程と、熱酸化により前記１の溝側面
および底面の多結晶シリコン膜および埋込み層並びに第
２の溝を埋める多結晶シリコン膜それぞれの表面に熱酸
化膜を形成するとともに前記第１の溝の底面から第１導
電型半導体基体に達する第２導電型拡散層を形成する工
程と、前記第２の溝底面部の熱酸化膜を除去し選択性エ
ッチングにより前記第２の溝の底面部に露出した前記埋
込み層および第１導電型半導体基体をエッチングし、前
記第１の溝よりも深い第３の溝を素子分離用として設け
る工程とを含むというものである。
１導電型半導体基体に第２導電型エピタキシャル層を堆
積してなり、前記第１導電型半導体基体と第２導電型エ
ピタキシャル層の界面及びその近傍に高濃度第２導電型
の埋込み層を有する半導体基板を準備する工程と、所定
の開口幅の第１の溝と前記第１の溝より開口幅の大きな
第２の溝をリソグラフィー法によりそれぞれ前記第２導
電型エピタキシャル層に同時に設ける工程と、前記第１
の溝及び第２の溝それぞれの側面のみに第２の絶縁膜を
形成した後導電膜として第２導電型にドーピングされた
多結晶シリコン膜を堆積して前記第１の溝を充填すると
ともに前記第２の溝には凹部を形成する工程と、異方性
エッチングにより前記第２の溝の底面部のみに前記埋込
み層を露出させる工程と、熱酸化により前記１の溝側面
および底面の多結晶シリコン膜および埋込み層並びに第
２の溝を埋める多結晶シリコン膜それぞれの表面に熱酸
化膜を形成するとともに前記第１の溝の底面から第１導
電型半導体基体に達する第２導電型拡散層を形成する工
程と、前記第２の溝底面部の熱酸化膜を除去し選択性エ
ッチングにより前記第２の溝の底面部に露出した前記埋
込み層および第１導電型半導体基体をエッチングし、前
記第１の溝よりも深い第３の溝を素子分離用として設け
る工程とを含むというものである。
【００１９】この場合、第１導電型半導体基体、第２導
電型エピタキシャル層および埋込み層がいずれもシリコ
ンでなっていてもよい。
電型エピタキシャル層および埋込み層がいずれもシリコ
ンでなっていてもよい。
【００２０】開ロ幅の異なる第１の溝と第２の溝を一回
のリソグラフィー工程で同時に形成するため、溝どうし
の位置合わせ余裕が必要なくなる。また、開口幅の狭い
第１の溝に導電膜を埋め込んだ後、開口幅の広い第２の
溝の底面をエッチングし深い第３の溝を形成するため、
第１，第２の溝と第３の溝の深さを各々任意に設定する
事ができる。
のリソグラフィー工程で同時に形成するため、溝どうし
の位置合わせ余裕が必要なくなる。また、開口幅の狭い
第１の溝に導電膜を埋め込んだ後、開口幅の広い第２の
溝の底面をエッチングし深い第３の溝を形成するため、
第１，第２の溝と第３の溝の深さを各々任意に設定する
事ができる。
【００２１】
【発明の実施の形態】次に、本発明の実施の形態を図面
を参照して説明する。
を参照して説明する。
【００２２】図１は、本発明の第１の実施の形態につい
て説明するための工程順断面図である。
て説明するための工程順断面図である。
【００２３】まず、図１（ａ）に示すように、Ｐ型シリ
コン基体１にＮ型エピタキシャル層３（不純物濃度１×
１０16ｃｍ-3程度、厚さ０．５〜１．５μｍ、例えば
１．０μｍ）を堆積してなり、Ｐ型シリコン基体１とＮ
型エピタキシャル層３の界面及びその近傍にＮ+ 型の埋
込み層２（厚さ１．５〜２．５μｍ例えば２μｍ）を有
する半導体基板を準備する。次に、酸化シリコン膜４を
厚さ０．５μｍ程度に形成した後、素子分離用溝形成領
域と埋込み層引き出し用溝形成領域の酸化シリコン膜４
を選択的に除去して開口５−１，５−２を形成する。こ
の時、素子分離用溝形成領域の幅（開口５−２の幅）は
埋込み層引き出し用溝形成領域の幅（開口５−１の幅）
よりも広くし、好ましくは０．４μｍ程度以上広くなる
ように、例えば素子分離用溝形成領域の幅は１．２μｍ
程度、埋込み層引き出し用溝形成領域の幅は０．６μｍ
程度とする。次に酸化シリコン膜４をマスクにして、Ｈ
ＢｒガスとＨＣｌガスの混合ガスを用いる異方性エッチ
ング（エッチングレートは開口幅にほとんど依存しな
い）により埋込み層２に達する素子分離用溝６Ｂ（厳密
には素子分離用溝の一部。第２の溝）および埋込み層引
き出し用溝９Ｂ（第１の溝）を形成する。
コン基体１にＮ型エピタキシャル層３（不純物濃度１×
１０16ｃｍ-3程度、厚さ０．５〜１．５μｍ、例えば
１．０μｍ）を堆積してなり、Ｐ型シリコン基体１とＮ
型エピタキシャル層３の界面及びその近傍にＮ+ 型の埋
込み層２（厚さ１．５〜２．５μｍ例えば２μｍ）を有
する半導体基板を準備する。次に、酸化シリコン膜４を
厚さ０．５μｍ程度に形成した後、素子分離用溝形成領
域と埋込み層引き出し用溝形成領域の酸化シリコン膜４
を選択的に除去して開口５−１，５−２を形成する。こ
の時、素子分離用溝形成領域の幅（開口５−２の幅）は
埋込み層引き出し用溝形成領域の幅（開口５−１の幅）
よりも広くし、好ましくは０．４μｍ程度以上広くなる
ように、例えば素子分離用溝形成領域の幅は１．２μｍ
程度、埋込み層引き出し用溝形成領域の幅は０．６μｍ
程度とする。次に酸化シリコン膜４をマスクにして、Ｈ
ＢｒガスとＨＣｌガスの混合ガスを用いる異方性エッチ
ング（エッチングレートは開口幅にほとんど依存しな
い）により埋込み層２に達する素子分離用溝６Ｂ（厳密
には素子分離用溝の一部。第２の溝）および埋込み層引
き出し用溝９Ｂ（第１の溝）を形成する。
【００２４】ついで、図１（ｂ）に示すように、素子分
離用溝６Ｂおよび埋込み層引き出し用溝９Ｂの内部に熱
酸化膜７Ａを厚さ２０ｎｍ程度に形成したのち、異方性
エッチングにより素子分離用溝６Ｂおよび埋込み層引き
出し用溝９Ｂの側面に熱酸化膜７Ａを残して各々の溝底
面部に埋込み層２を露出させる。次に、タングステン膜
１１を気相成長法により厚さ０．４μｍ程度で形成する
ことにより、埋込み層引き出し用溝９Ｂ内をタングステ
ン膜１１で充填し、素子分離用溝６Ｂには凹部１２を形
成する。この時、タングステン膜１１の膜厚は、埋込み
層引き出し用溝９Ｂの幅の１／２以上かつ素子分離用溝
６Ｂの幅の１／２未満に設定すればよい。
離用溝６Ｂおよび埋込み層引き出し用溝９Ｂの内部に熱
酸化膜７Ａを厚さ２０ｎｍ程度に形成したのち、異方性
エッチングにより素子分離用溝６Ｂおよび埋込み層引き
出し用溝９Ｂの側面に熱酸化膜７Ａを残して各々の溝底
面部に埋込み層２を露出させる。次に、タングステン膜
１１を気相成長法により厚さ０．４μｍ程度で形成する
ことにより、埋込み層引き出し用溝９Ｂ内をタングステ
ン膜１１で充填し、素子分離用溝６Ｂには凹部１２を形
成する。この時、タングステン膜１１の膜厚は、埋込み
層引き出し用溝９Ｂの幅の１／２以上かつ素子分離用溝
６Ｂの幅の１／２未満に設定すればよい。
【００２５】ついで、図１（ｃ）に示すように、タング
ステン膜１１を異方性エッチングし、素子分離用溝６Ｂ
底面部に埋込み層２を露出させる。次に、酸化シリコン
膜４およびタングステン膜１１をマスクに素子分離用溝
６Ｂの底面部を異方性エッチングして埋込み層２を貫通
する素子分離用溝１３（厳密には素子分離用溝の一部。
素子分離用溝は、６Ｂ，１３で完成する。）を第３の溝
として形成する。次に、酸化シリコン膜１４を全面に厚
さ２０ｎｍ程度形成した後、ＢＰＳＧ膜８Ａを厚さ０．
５μｍ程度成長し素子分離用溝１３を充填する。
ステン膜１１を異方性エッチングし、素子分離用溝６Ｂ
底面部に埋込み層２を露出させる。次に、酸化シリコン
膜４およびタングステン膜１１をマスクに素子分離用溝
６Ｂの底面部を異方性エッチングして埋込み層２を貫通
する素子分離用溝１３（厳密には素子分離用溝の一部。
素子分離用溝は、６Ｂ，１３で完成する。）を第３の溝
として形成する。次に、酸化シリコン膜１４を全面に厚
さ２０ｎｍ程度形成した後、ＢＰＳＧ膜８Ａを厚さ０．
５μｍ程度成長し素子分離用溝１３を充填する。
【００２６】次に、エッチバック法またはＣＭＰ法によ
り、ＢＰＳＧ膜８Ａを除去したのち、イオン注入を利用
して、素子分離用溝６Ｂに囲まれたＮ型エピタキシャル
層３にベース領域を形成し、このベース領域にエミッタ
領域を形成することによりバイポーラトランジスタが形
成される。
り、ＢＰＳＧ膜８Ａを除去したのち、イオン注入を利用
して、素子分離用溝６Ｂに囲まれたＮ型エピタキシャル
層３にベース領域を形成し、このベース領域にエミッタ
領域を形成することによりバイポーラトランジスタが形
成される。
【００２７】開ロ幅の異なる第１の溝（埋込み層引き出
し用溝）と第２の溝（素子分離用溝の一部）を一回のリ
ソグラフィー工程で同時に形成するため、工程数が少な
く、さらに溝どうしの位置合わせ余裕が必要なくなるの
で素子の微細化が可能となる。また、開口幅の狭い第１
の溝に導電膜を埋め込んだ後、開口幅の広い第２の溝の
底面をエッチングし深い第３の溝を形成するため、第
１，第２の溝と第３の溝の深さを各々任意に設定する事
ができ、十分な深さの素子分離用溝を形成できる。従っ
て、微細化、高速化を達成できる。
し用溝）と第２の溝（素子分離用溝の一部）を一回のリ
ソグラフィー工程で同時に形成するため、工程数が少な
く、さらに溝どうしの位置合わせ余裕が必要なくなるの
で素子の微細化が可能となる。また、開口幅の狭い第１
の溝に導電膜を埋め込んだ後、開口幅の広い第２の溝の
底面をエッチングし深い第３の溝を形成するため、第
１，第２の溝と第３の溝の深さを各々任意に設定する事
ができ、十分な深さの素子分離用溝を形成できる。従っ
て、微細化、高速化を達成できる。
【００２８】図２は、本発明の第２の実施の形態につい
て説明するための工程順断面図である。
て説明するための工程順断面図である。
【００２９】まず、図２（ａ）に示すように、第１の実
施の形態と同様に、埋込み層２を有してＰ型シリコン基
体１上にＮ型エピタキシャル層３を堆積した半導体基板
を準備し、酸化シリコン膜４を形成しパターニングし、
素子分離用溝６Ｃおよび埋込み層引き出し用溝９Ｃをそ
れぞれ埋込み層２に達しない程度の深さに同時に形成す
る。素子分離用溝６Ｃおよび埋込み層引き出し用溝９Ｃ
は、第１の実施の形態における素子分離用溝６Ｂおよび
埋込み層引き出し用溝９Ｂと深さ以外は同じでよい。
施の形態と同様に、埋込み層２を有してＰ型シリコン基
体１上にＮ型エピタキシャル層３を堆積した半導体基板
を準備し、酸化シリコン膜４を形成しパターニングし、
素子分離用溝６Ｃおよび埋込み層引き出し用溝９Ｃをそ
れぞれ埋込み層２に達しない程度の深さに同時に形成す
る。素子分離用溝６Ｃおよび埋込み層引き出し用溝９Ｃ
は、第１の実施の形態における素子分離用溝６Ｂおよび
埋込み層引き出し用溝９Ｂと深さ以外は同じでよい。
【００３０】ついで、図２（ｂ）に示すように、素子分
離用溝６Ｃおよび埋込み層引き出し用溝９Ｃの内部に熱
酸化膜７Ｂを厚さ２０ｎｍ程度に形成したのち、異方性
エッチングにより素子分離用溝６Ｃおよび埋込み層引き
出し用溝９Ｃの側面に熱酸化膜７Ｂを残して各々の溝底
面にＮ型エピタキシャル層３を露出させる。次に、Ｎ型
不純物であるリンを含んだ多結晶シリコン膜１０Ａを気
相成長法により厚さ０．４μｍ程度で形成することによ
り、埋込み層引き出し用溝９Ｃ内を多結晶シリコン膜１
０Ａで充填し、素子分離用溝６Ｃには凹部１２Ａを形成
する。この時の多結晶シリコン膜に含まれる不純物濃度
は０．５〜５．０×１０20ｃｍ-3程度とする。また不純
物としてはヒ素、アンチモンを用いることも可能であ
る。
離用溝６Ｃおよび埋込み層引き出し用溝９Ｃの内部に熱
酸化膜７Ｂを厚さ２０ｎｍ程度に形成したのち、異方性
エッチングにより素子分離用溝６Ｃおよび埋込み層引き
出し用溝９Ｃの側面に熱酸化膜７Ｂを残して各々の溝底
面にＮ型エピタキシャル層３を露出させる。次に、Ｎ型
不純物であるリンを含んだ多結晶シリコン膜１０Ａを気
相成長法により厚さ０．４μｍ程度で形成することによ
り、埋込み層引き出し用溝９Ｃ内を多結晶シリコン膜１
０Ａで充填し、素子分離用溝６Ｃには凹部１２Ａを形成
する。この時の多結晶シリコン膜に含まれる不純物濃度
は０．５〜５．０×１０20ｃｍ-3程度とする。また不純
物としてはヒ素、アンチモンを用いることも可能であ
る。
【００３１】ついで、図２（ｃ）に示すように、多結晶
シリコン膜１２Ａを異方性エッチングし、素子分離用溝
６Ｃの底面部にＮ型エピタキシャル層３を露出させる。
次に酸素雰囲気中で９００℃、５０分程度の熱処理をお
こなう。この時、Ｎ型エピタキシャル層３の酸化による
厚さ３０ｎｍ程度の熱酸化膜１５ａと、多結晶シリコン
膜１０Ａの酸化による厚さ１００〜２００ｎｍ程度の熱
酸化膜１５ｂとが形成される。これは各々の膜に含まれ
る不純物濃度の違いによるものである。多結晶シリコン
膜１０Ａと素子分離用溝６Ｃの底面部に露出したＮ型エ
ピタキシャル層３の不純物濃度差としては、後に説明す
るように酸化膜をエッチングして素子分離用溝９Ｃの底
面部にシリコンを露出させるときに多結晶シリコン膜１
０Ａ上に酸化膜が残存する程度の膜厚で多結晶シリコン
膜上に酸化膜が形成されればよく、好ましくは１桁程度
あればよい。このような不純物濃度差があれば、埋込み
層引き出し用溝９Ｃが埋込み層２に達しても問題はな
い。また、この熱処理により埋込み層引き出し用溝９Ｃ
に埋設された多結晶シリコン膜１０Ａに含まれるリンが
Ｎ型エピタキシャル層３に拡散して埋込み層２に達する
Ｎ型拡散領域１６が形成される。更に、素子分離用溝６
Ｃの側面及び埋込み層引き出し用溝９Ｃにはそれぞれ多
結晶シリコン膜１０Ａａ及び１０Ａｂが残る。
シリコン膜１２Ａを異方性エッチングし、素子分離用溝
６Ｃの底面部にＮ型エピタキシャル層３を露出させる。
次に酸素雰囲気中で９００℃、５０分程度の熱処理をお
こなう。この時、Ｎ型エピタキシャル層３の酸化による
厚さ３０ｎｍ程度の熱酸化膜１５ａと、多結晶シリコン
膜１０Ａの酸化による厚さ１００〜２００ｎｍ程度の熱
酸化膜１５ｂとが形成される。これは各々の膜に含まれ
る不純物濃度の違いによるものである。多結晶シリコン
膜１０Ａと素子分離用溝６Ｃの底面部に露出したＮ型エ
ピタキシャル層３の不純物濃度差としては、後に説明す
るように酸化膜をエッチングして素子分離用溝９Ｃの底
面部にシリコンを露出させるときに多結晶シリコン膜１
０Ａ上に酸化膜が残存する程度の膜厚で多結晶シリコン
膜上に酸化膜が形成されればよく、好ましくは１桁程度
あればよい。このような不純物濃度差があれば、埋込み
層引き出し用溝９Ｃが埋込み層２に達しても問題はな
い。また、この熱処理により埋込み層引き出し用溝９Ｃ
に埋設された多結晶シリコン膜１０Ａに含まれるリンが
Ｎ型エピタキシャル層３に拡散して埋込み層２に達する
Ｎ型拡散領域１６が形成される。更に、素子分離用溝６
Ｃの側面及び埋込み層引き出し用溝９Ｃにはそれぞれ多
結晶シリコン膜１０Ａａ及び１０Ａｂが残る。
【００３２】ついで、図２（ｄ）に示すように、熱酸化
膜１５ａ，１５ｂをエッチングして素子分離用溝６Ｃの
底面部にシリコンを露出させる。この時、多結晶シリコ
ン膜１０Ａを酸化して形成した熱酸化膜１５ｂは底面の
熱酸化膜１５ａよりも厚いため残存する。次に、露出し
た底面を酸化シリコン膜４および熱酸化膜１５ｂをマス
クにして異方性エッチングし、埋込み層２を貫通する素
子分離用溝１３Ａを形成して素子分離用溝を完成させ
る。次に、酸化シリコン膜１４を全面に厚さ２０ｎｍ程
度形成した後、ＢＰＳＧ膜８Ａを厚さ０．５μｍ程度成
長し素子分離用溝１３Ａに充填する。
膜１５ａ，１５ｂをエッチングして素子分離用溝６Ｃの
底面部にシリコンを露出させる。この時、多結晶シリコ
ン膜１０Ａを酸化して形成した熱酸化膜１５ｂは底面の
熱酸化膜１５ａよりも厚いため残存する。次に、露出し
た底面を酸化シリコン膜４および熱酸化膜１５ｂをマス
クにして異方性エッチングし、埋込み層２を貫通する素
子分離用溝１３Ａを形成して素子分離用溝を完成させ
る。次に、酸化シリコン膜１４を全面に厚さ２０ｎｍ程
度形成した後、ＢＰＳＧ膜８Ａを厚さ０．５μｍ程度成
長し素子分離用溝１３Ａに充填する。
【００３３】その後、第１の実施の形態と同様にして、
素子分離用溝６Ｃに囲まれた領域内のＮ型エピタキシャ
ル層３にべース領域、エミッタ領域を形成することでバ
イポーラトランジスタが形成される。
素子分離用溝６Ｃに囲まれた領域内のＮ型エピタキシャ
ル層３にべース領域、エミッタ領域を形成することでバ
イポーラトランジスタが形成される。
【００３４】本実施の形態では、埋込み導電膜に多結晶
シリコン膜を用いているため、導電膜形成後の工程にお
いて熱処理温度や金属汚染等に特に配慮する必要がない
ため、高い汎用性を有するという利点がある。
シリコン膜を用いているため、導電膜形成後の工程にお
いて熱処理温度や金属汚染等に特に配慮する必要がない
ため、高い汎用性を有するという利点がある。
【００３５】以上説明した実施の形態において、べ―ス
領域およびエミッタ領域を形成した後に、溝の形成をお
こなうことも可能である。また、溝の形成工程とシリコ
ン基板に導入される不純物の導電型は無関係であり、上
記に示した例の反対導電型の組み合わせも可能である。
領域およびエミッタ領域を形成した後に、溝の形成をお
こなうことも可能である。また、溝の形成工程とシリコ
ン基板に導入される不純物の導電型は無関係であり、上
記に示した例の反対導電型の組み合わせも可能である。
【００３６】
【発明の効果】開口幅の異なる第１の溝と第２の溝を一
回のリソグラフィー工程で形成し、開口幅の大きい第２
の溝の側面に導電膜を形成し、これと自己整合して第２
の溝の底面に第３の溝を形成するので、工程数の増加を
招くことなく２種類の溝の深さを独立に設定できという
効果がある。
回のリソグラフィー工程で形成し、開口幅の大きい第２
の溝の側面に導電膜を形成し、これと自己整合して第２
の溝の底面に第３の溝を形成するので、工程数の増加を
招くことなく２種類の溝の深さを独立に設定できという
効果がある。
【００３７】従って、第１の溝を埋込み層引き出し領
域、第２、第３の溝を素子分離用溝とするときは、微細
化と素子分離耐圧を確保できる。
域、第２、第３の溝を素子分離用溝とするときは、微細
化と素子分離耐圧を確保できる。
【図１】本発明の第１の実施の形態について説明するた
めの（ａ）〜（ｃ）に分図して示す工程順断面図。
めの（ａ）〜（ｃ）に分図して示す工程順断面図。
【図２】本発明の第２の実施の形態について説明するた
めの（ａ）〜（ｄ）に分図して示す工程順断面図。
めの（ａ）〜（ｄ）に分図して示す工程順断面図。
【図３】第１の従来例について説明するための（ａ）、
（ｂ）に分図して示す工程順断面図。
（ｂ）に分図して示す工程順断面図。
【図４】第２の従来例について説明するための断面図。
【図５】第２の従来例においてＳｉＣｌ4 ガスとＳＦ6
ガスの混合ガスを用いてＥＣＲプラズマエッチングで形
成した場合の溝部の幅と溝部の深さの関係を示すグラ
フ。
ガスの混合ガスを用いてＥＣＲプラズマエッチングで形
成した場合の溝部の幅と溝部の深さの関係を示すグラ
フ。
１ Ｐ型シリコン基板 ２ 埋込み層 ３ Ｎ型エピタキシル層 ４ 酸化シリコン膜 ５，５−１，５−２ 開口 ６，６Ａ，６Ｂ，６Ｃ 素子分離用溝 ７ 酸化シリコン膜 ７Ａ 熱酸化膜 ８，８Ａ ＢＰＳＧ膜 ９，９Ａ，９Ｂ，９Ｃ 埋込み層引き出し用溝 １０，１０Ａ，１０Ａａ，１０Ａｂ 多結晶シリコン
膜 １１ タングステン膜 １２，１２Ａ 凹部 １３，１３Ａ 素子分離用溝 １４ 酸化シリコン膜 １５ａ，１５ｂ 熱酸化膜 １６ Ｎ型拡散領域
膜 １１ タングステン膜 １２，１２Ａ 凹部 １３，１３Ａ 素子分離用溝 １４ 酸化シリコン膜 １５ａ，１５ｂ 熱酸化膜 １６ Ｎ型拡散領域
Claims (5)
- 【請求項１】 半導体基板に少なくとも所定の開口幅の
第１の溝と前記第１の溝より開口幅の大きな第２の溝を
リソグラフィー法により同時に設ける工程と、前記第１
の溝及び第２の溝それぞれの側面のみに第１の絶縁膜を
形成した後導電膜を堆積して前記第１の溝を充填すると
ともに前記第２の溝には凹部を形成する工程と、前記第
２の溝の底面部のみに前記半導体基板を露出させる工程
と、前記第２の溝の底面部に露出した前記半導体基板を
エッチングし、前記第１の溝よりも深い第３の溝を設け
る工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項２】 第１導電型半導体基体に第２導電型エピ
タキシャル層を堆積してなり、前記第１導電型半導体基
体と第２導電型エピタキシャル層の界面及びその近傍に
高濃度第２導電型の埋込み層を有する半導体基板を準備
する工程と、所定の開口幅の第１の溝と前記第１の溝よ
り開口幅の大きな第２の溝をリソグラフィー法によりそ
れぞれ前記第２導電型エピタキシャル層の表面から前記
埋込み層に達して同時に設ける工程と、前記第１の溝及
び第２の溝それぞれの側面のみに第１の絶縁膜を形成し
た後導電膜を堆積して前記第１の溝を充填するとともに
前記第２の溝には凹部を形成する工程と、異方性エッチ
ングにより前記第２の溝の底面部のみに前記埋込み層を
露出させる工程と、選択性エッチングにより前記第２の
溝の底面部に露出した前記埋込み層および第１導電型半
導体基体をエッチングし、前記第１の溝よりも深い第３
の溝を素子分離用として設ける工程とを含むことを特徴
とする半導体装置の製造方法。 - 【請求項３】 第１導電型半導体基体、第２導電型エピ
タキシャル層および埋込み層がいずれもシリコンでな
り、導電膜がタングステン膜である請求項２記載の半導
体装置の製造方法。 - 【請求項４】 第１導電型半導体基体に第２導電型エピ
タキシャル層を堆積してなり、前記第１導電型半導体基
体と第２導電型エピタキシャル層の界面及びその近傍に
高濃度第２導電型の埋込み層を有する半導体基板を準備
する工程と、所定の開口幅の第１の溝と前記第１の溝よ
り開口幅の大きな第２の溝をリソグラフィー法によりそ
れぞれ前記第２導電型エピタキシャル層に同時に設ける
工程と、前記第１の溝及び第２の溝それぞれの側面のみ
に第２の絶縁膜を形成した後導電膜として第２導電型に
ドーピングされた多結晶シリコン膜を堆積して前記第１
の溝を充填するとともに前記第２の溝には凹部を形成す
る工程と、異方性エッチングにより前記第２の溝の底面
部のみに前記埋込み層を露出させる工程と、熱酸化によ
り前記１の溝側面および底面の多結晶シリコン膜および
埋込み層並びに第２の溝を埋める多結晶シリコン膜それ
ぞれの表面に熱酸化膜を形成するとともに前記第１の溝
の底面から第１導電型半導体基体に達する第２導電型拡
散層を形成する工程と、前記第２の溝底面部の熱酸化膜
を除去し選択性エッチングにより前記第２の溝の底面部
に露出した前記埋込み層および第１導電型半導体基体を
エッチングし、前記第１の溝よりも深い第３の溝を素子
分離用として設ける工程とを含むことを特徴とする半導
体装置の製造方法。 - 【請求項５】 第１導電型半導体基体、第２導電型エピ
タキシャル層および埋込み層がいずれもシリコンでなる
請求項４記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20014297A JP3173430B2 (ja) | 1997-07-25 | 1997-07-25 | 半導体装置の製造方法 |
| US09/121,900 US6184101B1 (en) | 1997-07-25 | 1998-07-24 | Method of manufacturing semiconductor device requiring less manufacturing stages |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20014297A JP3173430B2 (ja) | 1997-07-25 | 1997-07-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1145890A true JPH1145890A (ja) | 1999-02-16 |
| JP3173430B2 JP3173430B2 (ja) | 2001-06-04 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
| US (1) | US6184101B1 (ja) |
| JP (1) | JP3173430B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9614076B2 (en) | 2013-08-12 | 2017-04-04 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
| JP2017126793A (ja) * | 2017-04-13 | 2017-07-20 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8513087B2 (en) * | 2002-08-14 | 2013-08-20 | Advanced Analogic Technologies, Incorporated | Processes for forming isolation structures for integrated circuit devices |
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