JP5244145B2 - スイッチトキャパシタ回路およびパイプライン型a/dコンバータ - Google Patents
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Description
図10に示すスイッチトキャパシタ回路100は、アナログ信号入力端子Va、アナログ信号出力端子Vb、演算増幅器AM、サンプリング用スイッチング素子S1〜S5、およびサンプリング用コンデンサC1,C2を備えて構成される。
サンプリング用スイッチング素子S1〜S5は、例えば図示しない制御部から出力される制御信号φ1,φ2によって回路の接続状態を切り替えることにより、アナログ入力信号Vinをサンプリング(サンプルおよびホールド)するためのサンプリング用スイッチング素子である。サンプリング用スイッチング素子S1〜S5が、接続状態と切断状態とを交互に繰り返すことによって、連続したサンプリング動作が行われる。
演算増幅器AMは、サンプリング用コンデンサC1,C2でサンプルおよびホールドされたアナログ入力信号Vinを、ゲインAに基づく増幅度と、ループ帰還係数βに基づく帰還量とに基づいて増幅するものである。スイッチング素子S3が接続状態時には、演算増幅器AMの非反転入力(+)端子および反転入力(−)端子にサンプリング用コンデンサC1,C2が接続される。また、サンプリング用スイッチング素子S3が切断状態時には、演算増幅器AMの反転入力端子にサンプリング用コンデンサC1,C2が接続され、非反転入力端子にグランドが接続される。
スイッチトキャパシタ回路100で上記のサンプル動作およびホールド動作を交互に繰り返しながらサンプリング動作を行われることによって、パイプライン型A/DコンバータでA/D変換処理が行われる。
図11に示すスイッチトキャパシタ回路200は、図10に示したスイッチトキャパシタ回路100の回路部分と、さらにレベルシフト用スイッチング素子S6〜S8およびレベルシフト用コンデンサC3とからなるレベルシフト回路部分とを備えて構成される。
レベルシフト用スイッチング素子S6〜S8は、演算増幅器AMとコンデンサC3との接続状態を切り替えるためのものである。
スイッチトキャパシタ回路200において、サンプリング用スイッチング素子S1〜S5は上述したスイッチトキャパシタ回路100と同様の動作をするが、ホールドフェーズがエスティメート(Estimate)フェーズとレベルシフト(Level Shift)フェーズとに2分割されている。
つまり、CLS技術を用いて構成されるスイッチトキャパシタ回路200では、演算増幅器AMのゲインAが小さくても、大きなゲインを得ることができる。さらに、アナログ出力信号Voutが大きくなることから、S/N比特性が向上するという利点を備えている。
そこで、本発明は、上記の課題に鑑み、CLS技術を用いて構成されるスイッチトキャパシタ回路およびパイプライン型A/Dコンバータであって、レベルシフト用コンデンサを接続することによって生じるアナログ出力電圧の急激な変化を抑え、低消費電力で動作することのできるスイッチトキャパシタ回路およびパイプライン型A/Dコンバータを提供することを目的とする。
本発明に係る第1のスイッチトキャパシタ回路は、アナログ信号をサンプルする信号サンプル手段と、前記信号サンプル手段によってサンプルされた前記アナログ信号を増幅する信号増幅手段と、前記信号増幅手段によって増幅された前記アナログ信号をコモン電圧のレベルにレベルシフトする信号レベルシフト手段と、前記アナログ入力信号のサンプル、増幅された前記アナログ信号のエスティメートおよびレベルシフトの各動作が行われるように制御する制御手段と、を備えたスイッチトキャパシタ回路であって、前記信号増幅手段と信号レベルシフト手段との間のノードと、グランドとの間に接続され、電気的接続状態を接続状態または切断状態のいずれか一方に切り替える信号リセット手段を備え、前記制御手段は、前記エスティメート動作を行った後、前記信号リセット手段によって前記信号増幅手段の出力端子と前記グランドとを接続して前記信号増幅手段の出力をコモン電圧のレベルにリセットしてから、前記レベルシフト動作を行うように制御することを特徴とする。
上記のスイッチトキャパシタ回路によれば、制御手段が、エスティメートフェーズの終了後からレベルシフトフェーズが開始するまでの間をリセットフェーズとなるように制御する。これにより、レベルシフトフェーズ開始直後にスイッチトキャパシタ回路のアナログ出力電圧が急激に変動するのをなるべく抑え、収束速度を向上させることができる。それにより、スイッチトキャパシタ回路の消費電力を抑えることが可能となる。
上記のスイッチトキャパシタ回路によれば、制御手段が、エスティメートフェーズの終了後からレベルシフトフェーズの任意の時点までの間をリセットフェーズとなるように制御する。これにより、前記第2のスイッチトキャパシタ回路に比べ、レベルシフトフェーズを速く開始することができる。このため、信号増幅手段に求められる帯域は狭くなるのでスイッチトキャパシタ回路の消費電力を抑えることが可能となる。
また、パイプライン型A/Dコンバータを構成する複数のA/Dコンバータは、上述したスイッチトキャパシタ回路で構成されるため、各段における消費電力が少ない。これにより、複数段でパイプライン型A/Dコンバータを構成しても、パイプライン型A/Dコンバータ装置全体での消費電力を抑えることができる。
(パイプライン型A/Dコンバータ10の回路構成)
まず、図1を参照して、本発明に係るスイッチトキャパシタ回路を適用して構成される装置の一例として、電子機器等の内部に搭載されるパイプライン型A/Dコンバータ10の構成を説明する。図1は、本実施形態に係るパイプライン型A/Dコンバータ10の構成を示すブロック図である。
A/Dコンバータ部11−1〜11−kのそれぞれは、スイッチトキャパシタ回路11a、A/Dコンバータ回路11bおよびD/Aコンバータ回路11cを備えて構成される。
A/Dコンバータ回路11bは、サンプル動作およびホールド動作によりアナログ入力信号Vinを入力してディジタル信号d1〜dkに変換して出力するものである。
記憶部12は、各A/Dコンバータ部11−1〜11−kから出力されたディジタル信号d1〜dkを順次記憶するものである。
演算処理部13は、記憶部12に記憶されたディジタル信号d1〜dkの各ビット値を合成するための演算を行い、アナログ入力信号Vinに対応する所定ビット列のディジタル出力信号Doutを出力するものである。
続いて、図2を参照して、本実施形態に係るパイプライン型A/Dコンバータ10のスイッチトキャパシタ回路11aの回路構成を説明する。図2は、本実施形態に係るパイプライン型A/Dコンバータ10のスイッチトキャパシタ回路11aの回路構成を示す回路図である。
図2に示すスイッチトキャパシタ回路11aは、図11に示したスイッチトキャパシタ回路200と同一の構成要素を備える回路であるが、演算増幅器AMの出力端子とレベルシフト回路部分との間のノードと、グランドとの間に接続されるリセット用スイッチング素子S9を有している点が異なっている。なお、D/A信号入力端子Vcは、D/Aコンバータ回路11cから出力されたアナログ信号Vanを入力するための端子である。
続いて、図3および図4を参照して、本実施形態に係るパイプライン型A/Dコンバータ10の制御部14の回路構成を説明する。図3は、本実施形態に係るパイプライン型A/Dコンバータ10の制御部14の回路構成を示すブロック図である。図4は、制御部14から生成される制御信号φ1〜φ5の出力タイミングを示すタイムチャートである。
マスタクロック生成部14aは、その内部に設定されるマスタクロック周波数で、マスタクロック信号φを生成するものである。
サンプリング動作制御信号生成部14bは、マスタクロック信号φに合わせて、アナログ入力信号Vinをサンプリングするためのサンプリング用スイッチング素子S1〜S3の電気的接続状態を切り替えるための制御信号φ1、およびサンプリング用スイッチング素子S4,S5の電気的接続状態を切り替えるための制御信号φ2を生成するための回路である。
レベルシフト動作制御信号生成部14cは、マスタクロック信号φおよび制御信号φ2入力し、アナログ出力信号Voutをレベルシフトするためのレベルシフト用スイッチング素子S6,S7の電気的接続状態を切り替えるための制御信号φ3、レベルシフト用スイッチング素子S8の電気的接続状態を切り替える制御信号φ4、リセットするためのリセット用スイッチング素子S9の電気的接続状態を切り替えるための制御信号φ5を生成するための回路である。
図4に示すように、まず最初に、制御部14が、制御信号φ1,φ3をHレベルで出力し、制御信号φ2,φ4,φ5をLレベルで出力すると、サンプルフェーズの動作が行われる。
続いて、制御部14が、制御信号φ3をHレベルからLレベルに切り替えて出力し、制御信号φ5をLレベルからHレベルに切り替えて出力すると、リセットフェーズの動作が行われる。リセットフェーズでは、制御信号φ1,φ4はLレベルのままであり、制御信号φ2はHレベルのままである。
再び、制御部14が、制御信号φ1,φ3をHレベルで出力し、制御信号φ2,φ4,φ5をLレベルで出力すると、サンプルフェーズの動作が行われる。
上記の出力タイミングで、サンプルフェーズ、エスティメートフェーズ、リセットフェーズ、レベルシフトフェーズの各フェーズを順番に繰り返す。
続いて、図5および図6を参照して、スイッチトキャパシタ回路11aのサンプルフェーズ、エスティメートフェーズ、リセットフェーズおよびレベルシフトフェーズにおける回路動作について説明する。図5はサンプルフェーズおよびエスティメートフェーズにおけるスイッチトキャパシタ回路11aの等価回路を示す回路図であり、図6はリセットフェーズおよびレベルシフトフェーズにおけるスイッチトキャパシタ回路11aの等価回路を示す回路図である。
そして、演算増幅器AMの出力端子をグランドから、演算増幅器AMよって増幅された信号に対応する電荷を保持し続けているレベルシフト用コンデンサC3に接続する。このとき、直前のリセットフェーズで、演算増幅器AMよって増幅された信号はコモン電圧のレベルにリセットされている。このため、演算増幅器AMとレベルシフト用コンデンサC3とを接続した際、従来のスイッチトキャパシタ回路100,200のようにアナログ出力信号Voutが昇圧されることがない。よって、スイッチトキャパシタ回路11aにおけるアナログ出力信号Voutを滑らかに出力することができる。
続いて、図7および図8を参照して、スイッチトキャパシタ回路11aのアナログ出力信号Voutの出力特性を説明する。図7は従来のCLS技術を用いて構成されるスイッチトキャパシタ回路200のアナログ出力信号Voutの出力特性を示すグラフであり、図8はスイッチトキャパシタ回路11aのアナログ出力信号Voutの出力特性を示すグラフである。
まず、図7に示すように、従来のCLS技術を用いて構成されるスイッチトキャパシタ回路200においては、エスティメートフェーズ終了後すぐにレベルシフトフェーズへと移行する。そして、レベルシフトフェーズで、大きな電荷を保持しているレベルシフト用コンデンサC3が、演算増幅器AMの出力端子とアナログ信号出力端子Vbとの間に接続される。
このため、スイッチトキャパシタ回路11aのアナログ出力信号Voutは、従来回路のように昇圧されることがない。よって、出力信号Voutの変動が極めて少なく、出力信号Voutは滑らかにエスティメートフェーズでのエラー量が抑制された値を出力することができる。
また、上述したスイッチトキャパシタ回路11aにおいては、エスティメートフェーズが終了してからレベルシフトフェーズが開始されるまでの間をリセットフェーズとするものであった。しかしながら、図8に示したように、実際のクロックの波形は傾きを持っているので、リセットフェーズの終了からレベルシフトフェーズの開始までの間で遅延が生じる場合がある。
そこで、スイッチトキャパシタ回路11aを構成する演算増幅器AMのゲインA等によって決定される回路の特性に合わせて、このリセットフェーズを、エスティメートフェーズ終了してから、レベルシフトフェーズが終了するまでの任意の時点までとすることもできる。
図9に示すように、レベルシフトフェーズを速く開始することができるため、出力信号Voutの収束速度を向上させることができる。よって、スイッチトキャパシタ回路11aの消費電力を増加させることなく、低消費電力で動作させることができる。
本実施形態におけるスイッチトキャパシタ回路11aでは、エスティメートフェーズからレベルシフトフェーズに移行する際、演算増幅器AMの出力をコモン電圧のレベルにリセットする。このため、演算増幅器AMの出力端子にレベルシフト用コンデンサC3を接続した際に生じるアナログ出力信号Voutの急激な変動を抑えることができる。よって、消費電力が増加するのを抑えることができる。また、このスイッチトキャパシタ回路11aを用いて構成されるパイプライン型A/Dコンバータ10においても、低消費電力で動作させることができるため、A/D変換に伴う信号処理を高精度に行うことができる。
11−1〜11−k A/Dンバータ部
11a スイッチトキャパシタ回路
11b A/Dコンバータ回路
11c D/Aコンバータ回路
12 記憶部
13 演算処理部
14 制御部
Va 入力端子
Vb 出力端子
Vc D/A信号入力端子
AM 増幅演算器
S1〜S5 サンプリング用スイッチング素子
S6〜S8 レベルシフト用スイッチング素子
S9 リセット用スイッチング素子
C1,C2 サンプリング用コンデンサ
C3 レベルシフト用コンデンサ
Claims (4)
- アナログ信号をサンプルする信号サンプル手段と、前記信号サンプル手段によってサンプルされた前記アナログ信号を増幅する信号増幅手段と、前記信号増幅手段によって増幅された前記アナログ信号をコモン電圧のレベルにレベルシフトする信号レベルシフト手段と、前記アナログ入力信号のサンプル、増幅された前記アナログ信号のエスティメートおよびレベルシフトの各動作が行われるように制御する制御手段と、を備えたスイッチトキャパシタ回路であって、
前記信号増幅手段と信号レベルシフト手段との間のノードと、グランドとの間に接続され、電気的接続状態を接続状態または切断状態のいずれか一方に切り替える信号リセット手段を備え、
前記制御手段は、
前記エスティメート動作を行った後、前記信号リセット手段によって前記信号増幅手段の出力端子と前記グランドとを接続して前記信号増幅手段の出力をコモン電圧のレベルにリセットしてから、前記レベルシフト動作を行うように制御することを特徴とするスイッチトキャパシタ回路。 - 前記制御手段は、
前記アナログ出力信号をレベルシフトする動作が開始される直前まで、前記信号増幅手段の出力がコモン電圧のレベルにリセットされ続けるように制御することを特徴とする請求項1記載のスイッチトキャパシタ回路。 - 前記制御手段は、
前記アナログ出力信号をレベルシフトする動作期間のうちの任意の時点まで、前記信号増幅手段の出力がコモン電圧のレベルにリセットされ続けるように制御することを特徴とする請求項1記載のスイッチトキャパシタ回路。 - 請求項1〜3のいずれか1項に記載されるスイッチトキャパシタ回路と、前記スイッチトキャパシタ回路に入力されたアナログ入力信号をディジタル信号に変換するA/Dコンバータ回路と、前記A/Dコンバータで変換された前記ディジタル信号をアナログ信号に変換するD/Aコンバータ回路と、を備えて構成され、前記アナログ入力信号を入力して前記ディジタル信号に変換して出力すると共に、前記アナログ信号と前記アナログ入力信号によって生成されたアナログ出力信号を後段に出力する、互いに縦列に多段で接続される複数のA/D変換手段と、
前記複数のA/D変換手段によって変換された前記ディジタル信号を記憶する信号記憶手段と、
前記信号記憶手段によって記憶された前記ディジタル信号を合成してビット列のディジタル信号を生成する演算手段と、
を備えることを特徴とするパイプライン型A/Dコンバータ。
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