JP4654998B2 - サンプルホールド回路およびマルチプライングd/aコンバータ - Google Patents
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Description
以下、図1に示すサンプルホールド回路の動作を表す一般式を導出し、その一般式に基づいて本実施形態のサンプルホールド回路を実現するために必要な条件を求める。
(1A)シングルエンド入力、差動出力である。
(1B)サンプリング動作時に少なくとも1つのキャパシタに入力電圧Vinが印加され、ホールド動作時に少なくとも1つのキャパシタに入力電圧Vin+ΔVが印加されている。
(1C)サンプリングした入力電圧Vinを所定ゲイン倍に増幅してホールドする。ホールド電圧(差動出力電圧Vop1−Vom1)は、ホールド動作時における入力電圧Vin+ΔVに依存しない。
(1D)ホールド動作時におけるオペアンプOPの入力電圧Vx1(同相入力電圧)は、サンプリング動作時の入力電圧Vinに依存しない。
[第1要件]
ホールド動作時におけるオペアンプOPの入力電圧Vx1の式に、入力電圧Vinの項が存在しないこと(ΔVが残ることは構わない)。
[第2要件]
ホールド動作時における差動出力電圧Vop1−Vom1の式にΔVの項が存在しないこと。
[第3要件]
ホールド動作時における差動出力電圧Vop1−Vom1の式にVinの項が残ること。
(13)式により表されるホールド動作時におけるオペアンプOPの入力電圧Vx1は、電圧Va〜Vjに依存する第1項、コモン電圧Vcm0である第2項、およびキャパシタの容量比z/(x+y+z)とコモン電圧Vcm1との積である第3項からなる。第1項において、サンプリング動作時に入力される電圧Va、Vb、Vc、Vd、Ve、Vfは全て減算されており、ホールド動作時に入力される電圧Vg、Vh、Vi、Vjは全て加算されている。従って、第1要件を満たすためには、サンプリング動作時に入力電圧Vinが印加されるキャパシタの総容量値とホールド動作時に入力電圧Vin+ΔVが印加されるキャパシタの総容量値とが等しいことが必要となる(第1条件)。
(6)式により表されるホールド動作時における差動出力電圧Vop1−Vom1を表す一般式において、サンプリング動作時に反転側に入力される電圧Va、Vb、Vcとホールド動作時に非反転側に入力される電圧Vi、Vjは加算されており、サンプリング動作時に非反転側に入力される電圧Vd、Ve、Vfとホールド動作時に反転側に入力される電圧Vg、Vhは減算されている。従って、第2要件を満たすためには、ホールド動作時に入力電圧Vin+ΔVが印加される反転側キャパシタの総容量値と非反転側キャパシタの総容量値とが等しいことが必要となる(第2条件)。
(6)式から、サンプリング動作時に入力電圧Vinが印加される反転側キャパシタの総容量値と非反転側キャパシタの総容量値とが異なることが必要となる(第3条件)。
(ケース1)
電圧Vcが入力電圧Vin、電圧Vg、Viが入力電圧Vin+ΔV、z=2xの場合、条件1、2、3を満たす。その結果、差動出力電圧Vop1−Vom1を表す(6)式にVinの項が残る(ゲイン1倍)。また、オペアンプOPの入力電圧Vx1を表す(13)式に(1/(3+y/x))ΔVの項が残る。
電圧Vcが入力電圧Vin、電圧Vg、Vi、Vh、Vjが入力電圧Vin+ΔV、z=2x+2yの場合、条件1、2、3を満たす。その結果、差動出力電圧Vop1−Vom1を表す(6)式にVinの項が残る(ゲイン1倍)。また、オペアンプOPの入力電圧Vx1を表す(13)式に(1/3)ΔVの項が残る。
電圧Vaが入力電圧Vin、電圧Vh、Vjが入力電圧Vin+ΔV、x=2yの場合、条件1、2、3を満たす。その結果、差動出力電圧Vop1−Vom1を表す(6)式に(x/z)Vinの項が残る(ゲインx/z倍)。また、オペアンプOPの入力電圧Vx1を表す(13)式に(1/(3+z/y))ΔVの項が残る。
電圧Va、Vbが入力電圧Vin、電圧Vg、Vjが入力電圧Vin+ΔV、x=yの場合、条件1、2、3を満たす。その結果、差動出力電圧Vop1−Vom1を表す(6)式に(2x/z)Vinの項が残る(ゲイン2x/z倍)。また、オペアンプOPの入力電圧Vx1を表す(13)式に(1/(2+z/x))ΔVの項が残る。
電圧Va、Vdが入力電圧Vin、電圧Vg、Viが入力電圧Vin+ΔVの場合、条件3を満たさない。その結果、差動出力電圧Vop1−Vom1を表す(6)式からVinの項が消えてしまう。従って、本ケースの設定は不適切となる。
電圧Va、Vcが入力電圧Vin、電圧Vh、Vjが入力電圧Vin+ΔV、x+z=2yの場合、条件1、2、3を満たす。その結果、差動出力電圧Vop1−Vom1を表す(6)式に(1+x/z)Vinの項が残る(ゲイン(1+x/z)倍)。また、オペアンプOPの入力電圧Vx1を表す(13)式に(1/3)ΔVの項が残る。
電圧Vc、Vdが入力電圧Vin、電圧Vh、Vjが入力電圧Vin+ΔV、x+z=2yの場合、条件1、2、3を満たす。その結果、差動出力電圧Vop1−Vom1を表す(6)式に(1−x/z)Vinの項が残る(ゲイン(1−x/z)倍)。また、オペアンプOPの入力電圧Vx1を表す(13)式に(1/3)ΔVの項が残る。
電圧Va、Vc、Vdが入力電圧Vin、電圧Vh、Vjが入力電圧Vin+ΔV、2x+z=2yの場合、条件1、2、3を満たす。その結果、差動出力電圧Vop1−Vom1を表す(6)式にVinの項が残る(ゲイン1倍)。また、オペアンプOPの入力電圧Vx1を表す(13)式に(1/(3−x/y))ΔVの項が残る。
電圧Va、Vc、Vdが入力電圧Vin、電圧Vg、Vi、Vh、Vjが入力電圧Vin+ΔV、z=2yの場合、条件1、2、3を満たす。その結果、差動出力電圧Vop1−Vom1を表す(6)式にVinの項が残る(ゲイン1倍)。また、オペアンプOPの入力電圧Vx1を表す(13)式に(1/(1+2/(1+x/y)))ΔVの項が残る。
[第1条件]
サンプリング動作時に入力電圧Vinが印加されるキャパシタの総容量値とホールド動作時に入力電圧Vin+ΔVが印加されるキャパシタの総容量値とが等しいこと。
[第2条件]
ホールド動作時に入力電圧Vin+ΔVが印加される反転側キャパシタの総容量値と非反転側キャパシタの総容量値とが等しいこと。
[第3条件]
サンプリング動作時に入力電圧Vinが印加される反転側キャパシタの総容量値と非反転側キャパシタの総容量値とが異なること。
サンプリング動作時に入力電圧Vinを印加する反転側キャパシタの総容量値=αC
サンプリング動作時に入力電圧Vinを印加する非反転側キャパシタの総容量値=βC
ホールド動作時に入力電圧Vin+ΔVを印加する反転側キャパシタの総容量値=γC
ホールド動作時に入力電圧Vin+ΔVを印加する非反転側キャパシタの総容量値=ηC
とすれば、第1条件、第2条件、第3条件は、それぞれ以下の(14)式、(15)式、(16)式によっても表せる。
α+β=γ+η …(14)
[第2条件]
γ=η …(15)
[第3条件]
α≠β …(16)
第2の実施形態のサンプルホールド回路も、第1の実施形態のサンプルホールド回路と同様の回路形態を備えている。ただし、入力電圧Vin、Vin+ΔVの与え方およびキャパシタの容量値の設定が異なる。
(2A)シングルエンド入力、差動出力である。
(2B)サンプリング動作時に少なくとも1つのキャパシタに入力電圧Vinが印加され、ホールド動作時に少なくとも1つのキャパシタに入力電圧Vin+ΔVが印加されている。
(2C)サンプリングした入力電圧Vinを所定ゲイン倍に増幅してホールドする。ただし、ホールド電圧(差動出力電圧Vop1−Vom1)は、ホールド動作時における入力電圧Vinの変化分ΔVに依存する。
(2D)ホールド動作時におけるオペアンプOPの入力電圧Vx1は、サンプリング動作時の入力電圧Vinに依存しない。
[第1要件]
ホールド動作時におけるオペアンプOPの入力電圧Vx1の式に、入力電圧Vinの項が存在しないこと(ΔVが残ることは構わない)。
[第4要件]
ホールド動作時における差動出力電圧Vop1−Vom1の式にVinの項とΔVの項が残ること。
(ケース10)
電圧Vcが入力電圧Vin、電圧Vi、Vjが入力電圧Vin+ΔV、z=x+yの場合、条件1、4を満たす。その結果、差動出力電圧Vop1−Vom1を表す(6)式に2(Vin+ΔV/2)の項が残る(ゲイン2倍)。また、オペアンプOPの入力電圧Vx1を表す(13)式に(1/4)ΔVの項が残る。
電圧Vcが入力電圧Vin、電圧Viが入力電圧Vin+ΔV、z=xの場合、条件1、4を満たす。その結果、差動出力電圧Vop1−Vom1を表す(6)式に2(Vin+ΔV/2)の項が残る(ゲイン2倍)。また、オペアンプOPの入力電圧Vx1を表す(13)式に(1/(2(2+y/x)))ΔVの項が残る。
電圧Vaが入力電圧Vin、電圧Viが入力電圧Vin+ΔVの場合、条件1、4を満たす。その結果、差動出力電圧Vop1−Vom1を表す(6)式に(x/z)(Vin+ΔV)の項が残る(ゲインx/z倍)。また、オペアンプOPの入力電圧Vx1を表す(13)式に(x/(2(x+y+z)))ΔVの項が残る。
電圧Va、Vbが入力電圧Vin、電圧Vi、Vjが入力電圧Vin+ΔVの場合、条件1、4を満たす。その結果、差動出力電圧Vop1−Vom1を表す(6)式に(2(x+y)/z)(Vin+ΔV/2)の項が残る(ゲイン2(x+y)/z倍)。また、オペアンプOPの入力電圧Vx1を表す(13)式に(1/(2(1+z/(x+y)))ΔVの項が残る。
電圧Va、Vbが入力電圧Vin、電圧Vi、Vhが入力電圧Vin+ΔVの場合、条件1、4を満たす。その結果、差動出力電圧Vop1−Vom1を表す(6)式に(2x/z)(Vin+((x−y)/2x)ΔV)の項が残る(ゲイン2x/z倍)。また、オペアンプOPの入力電圧Vx1を表す(13)式に(1/(2(1+z/(x+y)))ΔVの項が残る。
電圧Va、Vdが入力電圧Vin、電圧Vjが入力電圧Vin+ΔV、2x=yの場合、条件1、4を満たす。その結果、差動出力電圧Vop1−Vom1を表す(6)式に(2x/z)(Vin+ΔV)の項が残る(ゲイン2x/z倍)。また、オペアンプOPの入力電圧Vx1を表す(13)式に(1/(3+z/x))ΔVの項が残る。
電圧Va、Vcが入力電圧Vin、電圧Vjが入力電圧Vin+ΔV、x+z=yの場合、条件1、4を満たす。その結果、差動出力電圧Vop1−Vom1を表す(6)式に(2y/z)(Vin+ΔV/2)の項が残る(ゲイン2y/z倍)。また、オペアンプOPの入力電圧Vx1を表す(13)式に(1/4)ΔVの項が残る。
電圧Vc、Vdが入力電圧Vin、電圧Vjが入力電圧Vin+ΔV、x+z=yの場合、条件1、4を満たす。その結果、差動出力電圧Vop1−Vom1を表す(6)式に2(Vin+(y/2z)ΔV)の項が残る(ゲイン2倍)。また、オペアンプOPの入力電圧Vx1を表す(13)式に(1/4)ΔVの項が残る。
[第1条件]
サンプリング動作時に入力電圧Vinが印加されるキャパシタの総容量値とホールド動作時に入力電圧Vin+ΔVが印加されるキャパシタの総容量値とが等しいこと。
[第4条件]
サンプリング動作時に入力電圧Vinが印加される反転側キャパシタの総容量値とホールド動作時に入力電圧Vin+ΔVが印加される非反転側キャパシタの総容量値との加算値と、サンプリング動作時に入力電圧Vinが印加される非反転側キャパシタの総容量値とホールド動作時に入力電圧Vin+ΔVが印加される反転側キャパシタの総容量値との加算値とが異なること。
[第1条件]
α+β=γ+η …(14)
[第4条件]
α+η≠β+γ …(17)
α≠γ …(18)
β≠η …(19)
[第4条件]
サンプリング動作時に入力電圧Vinが印加される反転側キャパシタの総容量値とホールド動作時に入力電圧Vin+ΔVが印加される反転側キャパシタの総容量値とが異なるとともに、サンプリング動作時に入力電圧Vinが印加される非反転側キャパシタの総容量値とホールド動作時に入力電圧Vin+ΔVが印加される非反転側キャパシタの総容量値とが異なること。
図3は、反転側と非反転側にそれぞれ4個のキャパシタを備え、そのうち2個のキャパシタをフィードバックキャパシタとして用いたサンプルホールド回路の構成図である。本実施形態のサンプルホールド回路で実現したい特性は、第1の実施形態または第2の実施形態で説明した特性と同じである。
次に、図1に示すサンプルホールド回路に差動入力電圧を印加する第4の実施形態について説明する。
(4A)差動入力、差動出力である。
(4B)サンプリング動作時にそれぞれ少なくとも1つのキャパシタに反転入力電圧Vinmと非反転入力電圧Vinpが印加され、ホールド動作時にそれぞれ少なくとも1つのキャパシタに反転入力電圧Vinm'と非反転入力電圧Vinp'が印加されている。
(4C)サンプリングした差動入力電圧(Vinp−Vinm)を所定ゲイン倍に増幅してホールドする。ホールド電圧(差動出力電圧Vop1−Vom1)は、ホールド動作時における反転入力電圧Vinm'と非反転入力電圧Vinp'(差動分電圧Vin+ΔVと同相分電圧Vref+ΔVref)に依存しない。
(4D)ホールド動作時におけるオペアンプOPの入力電圧Vx1は、サンプリング動作時の反転入力電圧Vinmと非反転入力電圧Vinp(差動分電圧Vinと同相分電圧Vref)に依存しない。
サンプリング動作時に、非反転入力電圧Vinpが印加される反転側キャパシタの総容量値から非反転入力電圧Vinpが印加される非反転側キャパシタの総容量値を減算した値と、反転入力電圧Vinmが印加される非反転側キャパシタの総容量値から反転入力電圧Vinmが印加される反転側キャパシタの総容量値を減算した値とが等しいこと。
(ケース18)
電圧Vfが反転入力電圧Vinm、電圧Vcが非反転入力電圧Vinp、電圧Vgが反転入力電圧Vinm'、電圧Viが非反転入力電圧Vinp'、x=zの場合、条件2を満たさない。その結果、差動出力電圧Vop1−Vom1を表す(6)式に2(Vinp−Vinm)+(ΔVin−ΔVref)の項が残る(ゲイン2倍)。また、入力電圧Vx1を表す(13)式に−(1/(2+y/x))ΔVinの項が残る。
電圧Vfが反転入力電圧Vinm、電圧Vcが非反転入力電圧Vinp、電圧Vg、Viが反転入力電圧Vinm'、電圧Vh、Vjが非反転入力電圧Vinp'、2x=2y=zの場合、条件2を満たす。その結果、差動出力電圧Vop1−Vom1を表す(6)式に2(Vinp−Vinm)の項が残る(ゲイン2倍)。また、入力電圧Vx1を表す(13)式に(1/2)ΔVinの項が残る。
電圧Vdが反転入力電圧Vinm、電圧Vaが非反転入力電圧Vinp、電圧Vhが反転入力電圧Vinm'、電圧Vjが非反転入力電圧Vinp'、x=yの場合、条件2を満たさない。その結果、差動出力電圧Vop1−Vom1を表す(6)式に(x/z)(2((Vinp−Vinm)+(ΔV−ΔVref))の項が残る(ゲイン2x/z倍)。また、入力電圧Vx1を表す(13)式に(1/(2+z/y))ΔVinの項が残る。
次に、具体的な回路例である第5の実施形態について、図4ないし図6を参照しながら説明する。
Vxm1=2.5V−5mV+ΔV/3
Vxp1=2.5V+5mV+ΔV/3
次に、シングルエンド入力のサンプルホールド回路をマルチプライングD/Aコンバータ(以下、MDACと称す)に適用した第6の実施形態について、図7ないし図9を参照しながら説明する。
+1…Vda0=0、Vda1=Vref
0…Vda0=Vref、Vda1=Vref
−1…Vda0=Vref、Vda1=2Vref
+1…Vxm1=3.125V−5mV+ΔV/2
0…Vxm1=2.5V−5mV+ΔV/2
−1…Vxm1=3.125V−5mV+ΔV/2
次に、差動入力のサンプルホールド回路をマルチプライングD/Aコンバータ(MDAC)に適用した第7の実施形態について、図10ないし図12を参照しながら説明する。
+1…Vda0=0、Vda1=Vref
0…Vda0=Vda1=0またはVda0=Vda1=Vref
−1…Vda0=Vref、Vda1=0
+1…Vx1=3.125V+ΔVin(com)/4
0…Vx1=2.5V+ΔVin(com)/4
−1…Vx1=3.125V+ΔVin(com)/4
次に、第1の実施形態に類似する構成を備えた第8の実施形態について、図13を参照しながら説明する。
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
各実施形態および各ケースに示すように、条件1ないし条件5のうち必要な条件を満たす限りにおいて、入力電圧Vinの入力数と入力位置、全キャパシタの数、フィードバックキャパシタの数、キャパシタの静電容量値等を適宜設定可能である。
上述したサンプルホールド回路は、A/Dコンバータへの適用に限定されない。
Claims (6)
- ホールドした電圧を差動出力するオペアンプと、
このオペアンプの反転入力端子に接続された複数の反転側キャパシタと、
前記オペアンプの非反転入力端子に接続されそれぞれ対をなす前記各反転側キャパシタと同じ容量値を持つ複数の非反転側キャパシタと、
入力電圧のサンプリング動作時において、前記反転側キャパシタと非反転側キャパシタのうち少なくとも1つのキャパシタに入力電圧を印加するとともに残るキャパシタに所定の電荷を設定し、ホールド動作時において、少なくとも一対の反転側キャパシタと非反転側キャパシタをそれぞれ前記オペアンプの非反転出力端子と反転出力端子に接続するとともに残る前記反転側キャパシタと非反転側キャパシタのうち少なくとも1つのキャパシタに入力電圧を印加するように制御する制御回路とを備え、
サンプリング動作時に入力電圧が印加されるキャパシタの総容量値とホールド動作時に入力電圧が印加されるキャパシタの総容量値とが等しく設定され、
ホールド動作時に入力電圧が印加される反転側キャパシタの総容量値と非反転側キャパシタの総容量値とが等しく設定され、
サンプリング動作時に入力電圧が印加される反転側キャパシタの総容量値と非反転側キャパシタの総容量値とが異なるように設定されていることを特徴とするサンプルホールド回路。 - 前記入力電圧が反転入力電圧と非反転入力電圧とからなる差動入力電圧の場合、
当該反転入力電圧と非反転入力電圧のそれぞれについて前記各設定条件が満たされるとともに、
サンプリング動作時に非反転入力電圧が印加される反転側キャパシタの総容量値から非反転入力電圧が印加される非反転側キャパシタの総容量値を減算した値と、反転入力電圧が印加される非反転側キャパシタの総容量値から反転入力電圧が印加される反転側キャパシタの総容量値を減算した値とが等しく設定されていることを特徴とする請求項1記載のサンプルホールド回路。 - 帯域が制限された入力電圧のサンプルホールド回路であって、
ホールドした電圧を差動出力するオペアンプと、
このオペアンプの反転入力端子に接続された複数の反転側キャパシタと、
前記オペアンプの非反転入力端子に接続されそれぞれ対をなす前記各反転側キャパシタと同じ容量値を持つ複数の非反転側キャパシタと、
入力電圧のサンプリング動作時において、前記反転側キャパシタと非反転側キャパシタのうち少なくとも1つのキャパシタに入力電圧を印加するとともに残るキャパシタに所定の電荷を設定し、ホールド動作時において、少なくとも一対の反転側キャパシタと非反転側キャパシタをそれぞれ前記オペアンプの非反転出力端子と反転出力端子に接続するとともに残る前記反転側キャパシタと非反転側キャパシタのうち少なくとも1つのキャパシタに入力電圧を印加するように制御する制御回路とを備え、
サンプリング動作時に入力電圧が印加されるキャパシタの総容量値とホールド動作時に入力電圧が印加されるキャパシタの総容量値とが等しく設定され、
サンプリング動作時に入力電圧が印加される反転側キャパシタの総容量値とホールド動作時に入力電圧が印加される非反転側キャパシタの総容量値との加算値と、サンプリング動作時に入力電圧が印加される非反転側キャパシタの総容量値とホールド動作時に入力電圧が印加される反転側キャパシタの総容量値との加算値とが異なるように設定されていることを特徴とするサンプルホールド回路。 - 帯域が制限された入力電圧のサンプルホールド回路であって、
ホールドした電圧を差動出力するオペアンプと、
このオペアンプの反転入力端子に接続された複数の反転側キャパシタと、
前記オペアンプの非反転入力端子に接続されそれぞれ対をなす前記各反転側キャパシタと同じ容量値を持つ複数の非反転側キャパシタと、
入力電圧のサンプリング動作時において、前記反転側キャパシタと非反転側キャパシタのうち少なくとも1つのキャパシタに入力電圧を印加するとともに残るキャパシタに所定の電荷を設定し、ホールド動作時において、少なくとも一対の反転側キャパシタと非反転側キャパシタをそれぞれ前記オペアンプの非反転出力端子と反転出力端子に接続するとともに残る前記反転側キャパシタと非反転側キャパシタのうち少なくとも1つのキャパシタに入力電圧を印加するように制御する制御回路とを備え、
サンプリング動作時に入力電圧が印加されるキャパシタの総容量値とホールド動作時に入力電圧が印加されるキャパシタの総容量値とが等しく設定され、
サンプリング動作時に入力電圧が印加される反転側キャパシタの総容量値とホールド動作時に入力電圧が印加される反転側キャパシタの総容量値とが異なるように設定され、
サンプリング動作時に入力電圧が印加される非反転側キャパシタの総容量値とホールド動作時に入力電圧が印加される非反転側キャパシタの総容量値とが異なるように設定されていることを特徴とするサンプルホールド回路。 - 入力電圧のサンプリング動作時において、前記オペアンプをボルテージフォロアとして動作させることにより、前記オペアンプの反転入力端子と非反転入力端子を所定電圧にバイアスすることを特徴とする請求項1ないし4の何れかに記載のサンプルホールド回路。
- 請求項1ないし5の何れかに記載のサンプルホールド回路を備え、当該サンプルホールド回路が有する制御回路は、サンプリング動作時において、反転側キャパシタと非反転側キャパシタのうち少なくとも1つのキャパシタに入力電圧を印加するとともに、他の少なくとも1つのキャパシタに入力デジタル値に応じて設定されるDAC電圧を印加するように制御することを特徴とするマルチプライングD/Aコンバータ。
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