JP5507406B2 - Switched capacitor circuit, sample and hold circuit, and A / D converter - Google Patents
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Description
本発明は、スイッチトキャパシタ回路、サンプル・ホールド回路、および、A/D変換装置に関し、特に、適用する演算増幅器の動作速度に関する所要水準を抑制しつつ比較的振幅の大きい入力信号にも対応可能なスイッチトキャパシタ回路、サンプル・ホールド回路、および、A/D変換装置に関する。 The present invention relates to a switched capacitor circuit, a sample-and-hold circuit, and an A / D converter, and in particular, can cope with an input signal having a relatively large amplitude while suppressing a required level relating to an operation speed of an operational amplifier to be applied. The present invention relates to a switched capacitor circuit, a sample and hold circuit, and an A / D converter.
各種の画像センサの駆動回路や画像処理回路等において、1クロックで複数の信号処理を行うため、複数のステージを互いに縦列に多段で接続してアナログ信号をデジタル信号に変換するパイプライン型A/D変換装置が知られている。
このパイプライン型A/D変換装置における各ステージはスイッチトキャパシタ回路やA/Dコンバータ等から構成され、アナログ入力信号に応じた所定ビットのデジタル信号を出力する。
In order to perform a plurality of signal processing in one clock in a drive circuit, an image processing circuit, etc. of various image sensors, a pipeline type A / C that converts an analog signal into a digital signal by connecting a plurality of stages to each other in multiple stages. A D converter is known.
Each stage in the pipeline type A / D converter is composed of a switched capacitor circuit, an A / D converter, and the like, and outputs a digital signal of a predetermined bit corresponding to an analog input signal.
図5(a)は、これら各ステージにおけるA/Dコンバータを表す図である。
入力端Va1へのアナログ入力信号Vin1がA/Dコンバータ510によってデジタル出力信号Do1に変換され、出力端子Vb1から出力される。そして、これら各ステージから出力されたデジタル信号を合成することによって、アナログ信号に対応するデジタル信号を生成する。
FIG. 5A shows an A / D converter in each of these stages.
An analog input signal Vin1 to the input terminal Va1 is converted into a digital output signal Do1 by the A /
周知の如く、信号帯域が高くなるにつれ、外部の信号を直接A/Dコンバータに入力することは次第に困難になる傾向を呈する。このため、外部からのアナログ入力信号をA/Dコンバータに供給するインターフェースとして、アナログ入力信号をサンプルした後その信号を一定に保持(ホールド)するサンプル・ホールド回路を用いる図5(b)に示すようなる回路構成を採る場合がある。 As is well known, it becomes increasingly difficult to input an external signal directly to the A / D converter as the signal band becomes higher. For this reason, as an interface for supplying an analog input signal from the outside to the A / D converter, a sample and hold circuit that samples the analog input signal and holds the signal at a constant level is shown in FIG. 5B. There is a case where such a circuit configuration is adopted.
図5(b)の回路では、入力端Vb1へのアナログ入力信号Vin2がA/Dコンバータ520に供給される経路にサンプル・ホールド回路530を介挿している。アナログ入力信号Vin2はこのサンプル・ホールド回路530でサンプル・ホールドされて信号Vin3となり、この信号Vin3がA/Dコンバータ520によってデジタル出力信号Do2に変換されて、出力端子Vb2から出力される。
In the circuit of FIG. 5B, a sample and
また、高速処理に対応するために複数のA/Dコンバータを並列に並べて時分割する図6(a)に示す方法がある。この方法では、入力端Va1へのアナログ入力信号Vin1が2系統のA/Dコンバータ611および612によって順次交互に時分割でデジタル出力信号Do(a)1およびDo(b)1に変換され、出力端子Vb11およびVb12から出力される。
In addition, there is a method shown in FIG. 6A in which a plurality of A / D converters are arranged in parallel and time-shared in order to support high-speed processing. In this method, an analog input signal Vin1 to the input terminal Va1 is converted into digital output signals Do (a) 1 and Do (b) 1 alternately and time-divisionally by two systems of A /
より実際的には、各A/Dコンバータのサンプル誤差を防ぐために、図6(b)に示すようにインターフェースにサンプル・ホールド回路を用いることが一般的である。
即ち、入力端Va1へのアナログ入力信号Vin1が2系統のA/Dコンバータ611および612に供給されるよりも前段の位置にサンプル・ホールド回路630が設けられる。アナログ入力信号Vin2はこのサンプル・ホールド回路630でサンプル・ホールドされて信号Vin3となり、この信号Vin3が2系統のA/Dコンバータ611および612によって順次交互に時分割でデジタル出力信号Do(a)2およびDo(b)2に変換され、出力端子Vb21およびVb22から出力される。
More practically, in order to prevent the sample error of each A / D converter, it is common to use a sample and hold circuit in the interface as shown in FIG.
That is, the sample and
次に、図7を参照して、従来における、演算増幅器を用いた代表的なサンプル・ホールド回路の回路構成について説明する。
図7は、従来における、演算増幅器を用いた代表的なサンプル・ホールド回路の構成を示す回路構成図である。ここでは簡単のためシングルエンドで表記するが、実回路では差動回路として扱うことが多い。
このようなサンプル・ホールド回路は、例えば図7に示すようにスイッチトキャパシタ回路700で構成される。
図7に示すスイッチトキャパシタ回路700は、入力端子Va、出力端子Vb、演算増幅器710、スイッチSW701〜SW703およびコンデンサC1を備えて構成される。
Next, a typical circuit configuration of a typical sample and hold circuit using an operational amplifier will be described with reference to FIG.
FIG. 7 is a circuit configuration diagram showing the configuration of a typical sample and hold circuit using an operational amplifier in the prior art. Here, for simplicity, it is described as single-ended, but in actual circuits it is often handled as a differential circuit.
Such a sample and hold circuit is composed of a switched
A switched
入力端子Vaは、アナログ入力信号Vinを入力する端子である。出力端子Vbは、入力端子Vaから入力されたアナログ入力信号Vinが保持され、アナログ出力信号Voutとして出力される端子である。
スイッチSW701〜SW703は、例えば図示しない制御部から出力される制御信号によって回路の接続状態を切り替えることにより、アナログ入力信号Vinをサンプリング(サンプルおよびホールド)するためのサンプリング用スイッチである。
The input terminal Va is a terminal for inputting an analog input signal Vin. The output terminal Vb is a terminal that holds the analog input signal Vin input from the input terminal Va and outputs the analog output signal Vout.
The switches SW701 to SW703 are sampling switches for sampling (sampling and holding) the analog input signal Vin, for example, by switching the circuit connection state by a control signal output from a control unit (not shown).
コンデンサC1は、SW701〜SW703と図示の如くそれぞれ接続され、これらのオン・オフの状態を切り替えることによって、アナログ入力信号Vinに対応する電荷を蓄積・保持し、入力端子Vaから入力されたアナログ入力信号をサンプルおよびホールドするためのサンプリング用コンデンサである。
演算増幅器710は、コンデンサC1でサンプルおよびホールドされたアナログ入力信号Vinを、ゲインAおよびループ帰還係数βで増幅する。スイッチSW703がオンであるときには、演算増幅器710の反転入力(−)端子および出力端子VbにコンデンサC1が接続される。また、スイッチSW703がオフであるときには、コンデンサC1がグランドに接続される。
Capacitor C1 is connected to SW701 to SW703 as shown in the figure, and by switching on / off states thereof, the electric charge corresponding to analog input signal Vin is accumulated and held, and the analog input inputted from input terminal Va A sampling capacitor for sampling and holding a signal.
The
スイッチトキャパシタ回路700において、先ずサンプル動作期間(フェーズ)で、スイッチSW701、SW702がオンになると共に、スイッチSW703がオフとなる。すると、コンデンサC1にアナログ入力信号Vinに対応する電荷が蓄積され、アナログ入力信号Vinがサンプルされる。
次に、ホールドフェーズで、スイッチSW701、SW702がオフとなると共に、スイッチSW703がオンとなる。コンデンサC1に蓄積された電荷が保持されるため、演算増幅器710によってアナログ入力信号Vinを保持したアナログ出力信号Voutが出力端子Vbから出力される。
In the switched
Next, in the hold phase, the switches SW701 and SW702 are turned off and the switch SW703 is turned on. Since the charge accumulated in the capacitor C1 is held, the analog output signal Vout holding the analog input signal Vin is output from the output terminal Vb by the
上述のようなサンプル動作およびホールド動作を交互に繰り返すことによって信号処理が行われる。
しかしながら、このスイッチトキャパシタ回路700の出力精度は、演算増幅器710の有限ゲインAとホールド時のループ帰還係数βとに依存し、また、エラー量は、およそ1/(β・A)に比例する。このため、演算増幅器710のゲインAが十分大きくないときには、十分な出力精度を得られなくなる場合があった。さらに、演算増幅器710のアナログ出力信号Voutの振れ幅が大きくなると、演算増幅器710のゲインAが減少する可能性があり、そのため出力の振れ幅が制限されてしまう場合があった。
Signal processing is performed by alternately repeating the sample operation and the hold operation as described above.
However, the output accuracy of the switched
以上の問題を解決するべく、非特許文献1に開示されるようなCLS(Correlated Level Shift)技術が提案されている。
ここで、図8を参照して、CLS技術を用いて構成されるスイッチトキャパシタ回路の回路構成について説明する。
図8は、CLS技術を用いて構成される従来のスイッチトキャパシタ回路の構成を示す回路構成図である。
図8に示すスイッチトキャパシタ回路800は、図7に示したスイッチトキャパシタ回路700が備える演算増幅器710に相当する演算増幅器810、スイッチSW701〜SW703に相当するスイッチSW801〜SW803、および、コンデンサC1を含む構成に、さらに、スイッチSW804〜SW806およびコンデンサCclsを備えて構成される。
In order to solve the above problems, a CLS (Correlated Level Shift) technique as disclosed in
Here, with reference to FIG. 8, a circuit configuration of a switched capacitor circuit configured using the CLS technique will be described.
FIG. 8 is a circuit configuration diagram showing a configuration of a conventional switched capacitor circuit configured using the CLS technique.
A switched
コンデンサCclsは、演算増幅器810から出力される、入力信号と同電位のアナログ信号をサンプルし、アナログ出力信号Voutにレベルシフトするレベルシフト用コンデンサとして機能する。
スイッチSW804〜SW806は、演算増幅器810とコンデンサCclsとの接続状態を切り替えるレベルシフト用スイッチとして機能する。
図8に示すスイッチトキャパシタ回路800において、スイッチSW801〜SW803は図7を参照して上述したスイッチトキャパシタ回路700におけるスイッチSW701〜SW703と同様の動作をするが、図8スイッチトキャパシタ回路800では、ホールドフェーズがエスティメート(Estimate)フェーズとレベルシフト(Level Shift)フェーズとの2つのフェーズに分割されている。
The capacitor Ccls functions as a level shift capacitor that samples an analog signal output from the
The switches SW804 to SW806 function as level shift switches for switching the connection state between the
In the switched
先ず、エスティメートフェーズで、スイッチSW804,SW806がオンとなると共に、スイッチSW805がオフとなる。すると、コンデンサCclsは、演算増幅器810の出力端子(従って、出力端子Vb)とグランドとの間に接続され、演算増幅器810で保持されたアナログ入力信号をコンデンサCclsにサンプルする。
その後、レベルシフトフェーズで、スイッチSW804,SW806がオフとなると共に、スイッチSW805がオンとなる。すると、コンデンサCclsは、スイッチSW805を介して演算増幅器810の出力端子と出力端子Vbとの間に介挿されることになり、演算増幅器810の出力をコモンにレベルシフトする。
First, in the estimate phase, the switches SW804 and SW806 are turned on and the switch SW805 is turned off. Then, the capacitor Ccls is connected between the output terminal (and hence the output terminal Vb) of the
Thereafter, in the level shift phase, the switches SW804 and SW806 are turned off and the switch SW805 is turned on. Then, the capacitor Ccls is inserted between the output terminal of the
回路全体の実効的なループゲインは、演算増幅器810の出力信号がコモン電圧にレベルシフトされるため、エスティメートフェーズ時のループゲイン(β・A)に、ゲイン帰還係数βと演算増幅器810のゲインAとの積(=β・A)を加算した値になる。
また、レベルシフトフェーズ時の演算増幅器810のゲインAは、演算増幅器810の出力動作点がコモンである時のゲインとなる。このため、演算増幅器810は出力の振れ幅が制限されること無く、ほぼレイル・ツー・レイルでの高精度な出力動作が可能となる。
即ち、CLS技術を用いて構成されるスイッチトキャパシタ回路800では、演算増幅器810のゲインAが小さくても、回路全体としては大きなゲインを得ることができる。さらに、アナログ出力信号Voutのノイズ成分よりも信号成分の方が大きくなることから、S/N比特性が向上するという利点を備えている。
The effective loop gain of the entire circuit is that the output signal of the
In addition, the gain A of the
That is, in the switched
しかしながら、CLS技術を用いて構成されるスイッチトキャパシタ回路では、上述したような優位性が見出せる一方で、信号処理期間(ホールドフェーズ)を分割する必要が生じ、この回路に適用される演算増幅器に要求される動作速度は通常動作の倍となる。このため、演算増幅器の帯域を上げるべく回路に供給する電力を増やす必要が生じる場合があった。
本発明は上述したような状況に鑑みてなされたものであり、CLS技術を用いたスイッチトキャパシタ回路に適用する演算増幅器の動作速度に関する所要水準を抑制しつつ比較的振幅の大きい入力信号にも適合するという優位性を維持したスイッチトキャパシタ回路、サンプル・ホールド回路、および、A/D変換装置を提供することを目的とする。
However, in the switched capacitor circuit configured using the CLS technique, the above-described advantages can be found, but it is necessary to divide the signal processing period (hold phase), which is required for the operational amplifier applied to this circuit. The operating speed is double that of normal operation. For this reason, it may be necessary to increase the power supplied to the circuit in order to increase the bandwidth of the operational amplifier.
The present invention has been made in view of the situation as described above, and is suitable for an input signal having a relatively large amplitude while suppressing a required level of operation speed of an operational amplifier applied to a switched capacitor circuit using the CLS technique. It is an object of the present invention to provide a switched capacitor circuit, a sample-and-hold circuit, and an A / D converter that maintain the superiority of the above.
上記目的を達成するべく、本願では次に列記するようなスイッチトキャパシタ回路を提案する。
(1) アナログ入力信号が入力されるアナログ信号入力端子と、
前記アナログ信号入力端子に入力されたアナログ入力信号をサンプリングフェーズでサンプルしホールドフェーズでホールドするサンプリング用コンデンサと、
前記サンプリング用コンデンサによりサンプルおよびホールドされたアナログ入力信号を出力する演算増幅器と、
既定のタイミングでオン・オフすることによって前記サンプリング用コンデンサにおけるサンプル動作およびホールド動作を切替える複数のスイッチと、
前記アナログ信号入力端子に入力されたアナログ入力信号をサンプリングフェーズでサンプルしレベルシフトフェーズでレベルシフトするレベルシフト用コンデンサ、および、前記レベルシフト用コンデンサと前記演算増幅器との接続関係を前記サンプリングフェーズおよびレベルシフトフェーズに順次対応する既定の状態となるように切り替える複数のスイッチを含んで構成されるCLS(Correlated Level Shift)回路と、
前記CLS回路でレベルシフトされたアナログ信号を出力するアナログ信号出力端子と、
を備えたスイッチトキャパシタ回路において、
前記レベルシフト用コンデンサを、前記サンプリングフェーズで、前記アナログ信号入力端子に入力されたアナログ入力信号で充電されるように接続し、前記レベルシフトフェーズで、前記アナログ信号出力端子と前記演算増幅器の出力端子との間に介挿されるように接続関係を切替える切替え回路を更に備えたことを特徴とするスイッチトキャパシタ回路。
In order to achieve the above object, the present application proposes switched capacitor circuits as listed below.
(1) an analog signal input terminal to which an analog input signal is input;
A sampling capacitor that samples the analog input signal input to the analog signal input terminal in the sampling phase and holds it in the hold phase;
An operational amplifier that outputs an analog input signal sampled and held by the sampling capacitor;
A plurality of switches for switching between a sample operation and a hold operation in the sampling capacitor by turning on and off at a predetermined timing;
A level shift capacitor that samples an analog input signal input to the analog signal input terminal in a sampling phase and level shifts in a level shift phase, and a connection relationship between the level shift capacitor and the operational amplifier is the sampling phase and A CLS (Correlated Level Shift) circuit configured to include a plurality of switches that switch to a predetermined state corresponding sequentially to the level shift phase;
An analog signal output terminal for outputting an analog signal level-shifted by the CLS circuit;
In a switched capacitor circuit comprising:
The level shift capacitor is connected to be charged by an analog input signal input to the analog signal input terminal in the sampling phase, and the analog signal output terminal and the output of the operational amplifier are output in the level shift phase. A switched capacitor circuit, further comprising a switching circuit for switching a connection relationship so as to be inserted between the terminals.
上記(1)のスイッチトキャパシタ回路では、上記レベルシフト用コンデンサが、サンプリングフェーズにおいてアナログ入力信号を直接取り込むことにより、余計な期間(エスティメートフェーズ)を必要とせずにレベルシフトフェーズに遷移できる。即ち、通常のCLS動作に必要なエスティメートフェーズを必要としないため、所要の信号処理速度を増やすことなくCLS効果が奏される。従って、信号処理速度を増大させる場合に生じる演算増幅器の負担増を低減させ、スイッチトキャパシタ回路での消費電力の増加を大幅に抑制することが可能となる。 In the switched capacitor circuit of (1), the level shift capacitor can directly transition to the level shift phase without requiring an extra period (estimate phase) by directly taking in the analog input signal in the sampling phase. That is, since the estimator phase necessary for normal CLS operation is not required, the CLS effect can be achieved without increasing the required signal processing speed. Therefore, it is possible to reduce an increase in the burden on the operational amplifier that occurs when the signal processing speed is increased, and to greatly suppress an increase in power consumption in the switched capacitor circuit.
(2)前記切替え回路は、前記アナログ信号入力端子と前記レベルシフト用コンデンサの前記アナログ信号出力端子側の端部との間にバッファとスイッチとが直列に介挿された導体によって構成されていることを特徴とする(1)のスイッチトキャパシタ回路。
上記(2)のスイッチトキャパシタ回路では、(1)のスイッチトキャパシタ回路において特に、上記バッファの介挿によって、外部から見た所要の負荷駆動電力が低減されたスイッチトキャパシタ回路が実現される。従って、このスイッチトキャパシタ回路によるサンプル・ホールド回路の電力増加を抑えられるのみならず、この回路を駆動する前段のバッファの負荷が軽減し、システム全体の増加を大幅に低減することが可能となる。
(2) The switching circuit is constituted by a conductor in which a buffer and a switch are inserted in series between the analog signal input terminal and an end of the level shift capacitor on the analog signal output terminal side. (1) The switched capacitor circuit characterized by the above-mentioned.
In the switched capacitor circuit of (2), a switched capacitor circuit in which the required load driving power viewed from the outside is reduced by the insertion of the buffer, particularly in the switched capacitor circuit of (1). Therefore, it is possible not only to suppress an increase in power of the sample and hold circuit due to the switched capacitor circuit, but also to reduce the load on the buffer in the previous stage for driving this circuit, and to greatly reduce the increase in the entire system.
(3)前記アナログ信号出力端子は、時分割でサンプル状態およびホールド状態が切り替わるように制御される複数のA/Dコンバータが並列に接続されていることを特徴とする(1)のスイッチトキャパシタ回路。
上記(3)のスイッチトキャパシタ回路では、(1)のスイッチトキャパシタ回路において特に、各A/Dコンバータの処理速度は半分となり、全体の消費電力が大幅に抑えられる可能性があるのみならず、サンプル・ホールド回路においても消費電力の増加を大幅に低減することが可能となる。
(3) The switched capacitor circuit according to (1), wherein the analog signal output terminal is connected in parallel with a plurality of A / D converters controlled so as to switch between a sample state and a hold state in a time division manner. .
In the switched capacitor circuit of (3) above, especially in the switched capacitor circuit of (1), the processing speed of each A / D converter is halved, and not only the overall power consumption may be significantly suppressed, but also the sample・ Even in the hold circuit, the increase in power consumption can be significantly reduced.
(4)前記複数の各A/Dコンバータはサンプリングキャパシタを有し、前記サンプリングフェーズで前記A/Dコンバータのサンプリングキャパシタを前記アナログ信号入力端子に接続することによって前記サンプリングキャパシタに前記アナログ信号入力端子に入力された前記アナログ入力信号をホールドさせるサンプリングキャパシタ接続回路を更に備えたことを特徴とする(3)のスイッチトキャパシタ回路。
上記(4)のスイッチトキャパシタ回路では、(3)のスイッチトキャパシタ回路において特に、のスイッチトキャパシタ回路によるサンプル・ホールド回路が入力信号をサンプルする際に、次段のA/Dコンバータのコンデンサ(サンプリングキャパシタ)にも同時に入力信号をサンプルすることによって、サンプル・ホールド回路がホールドフェーズになったときに、演算増幅器の出力がコモンにレベルシフトされ、次段のA/Dコンバータに出力する信号のエラーが減少する。
(4) Each of the plurality of A / D converters has a sampling capacitor, and the analog signal input terminal is connected to the sampling capacitor by connecting the sampling capacitor of the A / D converter to the analog signal input terminal in the sampling phase. The switched capacitor circuit according to (3), further comprising a sampling capacitor connection circuit for holding the analog input signal input to.
In the switched capacitor circuit of (4), particularly when the sample and hold circuit by the switched capacitor circuit samples the input signal in the switched capacitor circuit of (3), the capacitor (sampling capacitor) of the next stage A / D converter In addition, by sampling the input signal at the same time, when the sample and hold circuit enters the hold phase, the output of the operational amplifier is level-shifted to the common, and an error in the signal output to the next stage A / D converter is detected. Decrease.
(5)上記(1)のスイッチトキャパシタ回路における前記アナログ信号出力端子に、時分割でサンプル状態およびホールド状態が切り替わるように制御される複数のA/Dコンバータが並列に接続されていることを特徴とするA/D変換装置。
上記(5)のA/D変換装置では、その各A/Dコンバータの処理速度は半分となり、全体の消費電力が大幅に抑えられる可能性があるのみならず、サンプル・ホールド回路においても消費電力の増加を大幅に低減することが可能となる。
(5) A plurality of A / D converters controlled in such a manner that a sample state and a hold state are switched in a time division manner are connected in parallel to the analog signal output terminal in the switched capacitor circuit of (1). A / D conversion device.
In the A / D converter of (5) above, the processing speed of each A / D converter is halved, and not only the overall power consumption may be significantly suppressed, but also the power consumption in the sample and hold circuit. It is possible to greatly reduce the increase in.
(6)前記複数の各A/Dコンバータはサンプリングキャパシタを有し、前記サンプリングフェーズで前記A/Dコンバータのサンプリングキャパシタを前記アナログ信号入力端子に接続することによって前記サンプリングキャパシタに前記アナログ信号入力端子に入力された前記アナログ入力信号をホールドさせるサンプリングキャパシタ接続回路を更に備えたことを特徴とする(5)のA/D変換装置。
上記(6)のA/D変換装置では、(5)のA/D変換装置において特に、上述のスイッチトキャパシタ回路によるサンプル・ホールド回路が入力信号をサンプルする際に、次段のA/Dコンバータのコンデンサ(サンプリングキャパシタ)にも同時に入力信号をサンプルすることによって、サンプル・ホールド回路がホールドフェーズになったときに、演算増幅器の出力がコモンにレベルシフトされ、次段のA/Dコンバータに出力する信号のエラーが減少する。
(6) Each of the plurality of A / D converters has a sampling capacitor, and the sampling capacitor of the A / D converter is connected to the analog signal input terminal in the sampling phase, whereby the analog signal input terminal is connected to the sampling capacitor. The A / D conversion device according to (5), further comprising a sampling capacitor connection circuit for holding the analog input signal input to.
In the A / D converter of (6) above, particularly in the A / D converter of (5), when the sample / hold circuit by the above-mentioned switched capacitor circuit samples the input signal, the A / D converter of the next stage By simultaneously sampling the input signal to the capacitor (sampling capacitor), when the sample and hold circuit enters the hold phase, the output of the operational amplifier is level-shifted to the common and output to the A / D converter in the next stage Signal error is reduced.
(7)上記(1)〜(4)の何れか一のスイッチトキャパシタ回路により構成されることを特徴とするサンプル・ホールド回路。
上記(7)のサンプル・ホールド回路では、上記(1)〜(4)の何れか一のスイッチトキャパシタ回路を備えて構成され、これにより、パイプライン型A/D変換装置を駆動するサンプル・ホールド回路おいて、演算増幅器の負荷を低減させ、スイッチトキャパシタ回路での電力の増加を大幅に低減できる。
(8)上記(7)のサンプル・ホールド回路の出力が複数の各A/Dコンバータの入力端に供給されるように構成されていることを特徴とするA/D変換装置。
上記(8)のA/D変換装置では、電力の増加を大幅に低減できる。
(7) A sample and hold circuit comprising the switched capacitor circuit according to any one of (1) to (4) above.
The sample and hold circuit of (7) is configured to include the switched capacitor circuit according to any one of (1) to (4), thereby driving the pipeline type A / D converter. In the circuit, the load on the operational amplifier can be reduced, and the increase in power in the switched capacitor circuit can be greatly reduced.
(8) An A / D converter characterized in that the output of the sample and hold circuit of (7) is supplied to the input terminals of a plurality of A / D converters.
In the A / D conversion device of (8), the increase in power can be greatly reduced.
本発明によれば、レベルシフト用コンデンサをサンプリングフェーズにおいて直接入力信号に接続することによってホールドフェーズをエスティメートフェーズとレベルシフトフェーズとの2つのフェーズに分割する必要がなくなる。即ち、信号処理時間を分割することなくCLS効果を奏するため、演算増幅器の動作速度に関する所要水準を抑制することができる。従って、スイッチトキャパシタ回路での電力の増加を大幅に低減して、低電力で回路を動作させることができる。
また、演算増幅器のゲインを大きくする必要がないので、低電力であっても、高精度な大きなアナログ出力信号を得ることができる。さらに、演算増幅器の動作速度に関する所要水準が低減されるために、回路全体のサイズを小さくしたり、生産コストを安価にしたりすることができる。
According to the present invention, it is not necessary to divide the hold phase into two phases of the estimate phase and the level shift phase by connecting the level shift capacitor directly to the input signal in the sampling phase. That is, since the CLS effect is achieved without dividing the signal processing time, the required level regarding the operation speed of the operational amplifier can be suppressed. Therefore, the increase in power in the switched capacitor circuit can be greatly reduced, and the circuit can be operated with low power.
In addition, since it is not necessary to increase the gain of the operational amplifier, a large analog output signal with high accuracy can be obtained even with low power. Furthermore, since the required level regarding the operation speed of the operational amplifier is reduced, the size of the entire circuit can be reduced, and the production cost can be reduced.
以下、図面を参照して本発明の実施の形態につき詳述することによって本発明を明らかにする。
(第1実施形態に係るスイッチトキャパシタ回路)
先ず、図1を参照して、本発明の第1実施形態に係るスイッチトキャパシタ回路について説明する。
図1は、本発明の第1実施形態に係るスイッチトキャパシタ回路の構成を示す回路構成図である。
図1に示すスイッチトキャパシタ回路100は、入力端子Va、出力端子Vb、演算増幅器110、スイッチSW101〜SW107およびコンデンサC1ならびにコンデンサCclsを図示のように備えて構成される。
Hereinafter, the present invention will be clarified by describing embodiments of the present invention in detail with reference to the drawings.
(Switched capacitor circuit according to the first embodiment)
First, a switched capacitor circuit according to a first embodiment of the present invention will be described with reference to FIG.
FIG. 1 is a circuit configuration diagram showing the configuration of the switched capacitor circuit according to the first embodiment of the present invention.
The switched
即ち、入力端子Vaと演算増幅器110の反転入力端子(−)間にスイッチSW101およびコンデンサC1がこの順に介挿されている。また、演算増幅器110の非反転入力端子(+)は接地され、且つ、演算増幅器110の非反転入力端子(+)と反転入力端子(−)間にスイッチSW102が設けられている。さらに、出力端子VbからスイッチSW101とコンデンサC1との接続中点への信号伝送経路にスイッチSW103が介挿されている。
That is, the switch SW101 and the capacitor C1 are inserted in this order between the input terminal Va and the inverting input terminal (−) of the
一方、演算増幅器110の出力端子と出力端子Vbとの間には、スイッチSW105、コンデンサCcls、および、スイッチSW106が、この順に介挿されている。さらに、スイッチSW105とコンデンサCclsの接続中点がスイッチSW104を介して接地されている。さらにまた、入力端子VaからコンデンサCcls(出力端子Vb側、即ちスイッチSW106側の端部)への充電経路にスイッチSW107が介挿されている。
On the other hand, between the output terminal of the
上述の構成において、コンデンサCclsは、図8を参照して説明したスイッチトキャパシタ回路800のコンデンサCclsと実質的に同様に機能するレベルシフト用コンデンサである。そして、コンデンサCclsおよびスイッチSW104、SW105、SW106を含んでCLS(Correlated Level Shift)回路120が構成されている。
ただし、図8を参照して説明した通常のCLS動作では、ホールドフェーズを2期間に分割したうちのエスティメートフェーズにおいて出力信号をコンデンサCclsに溜めて、レベルシフトフェーズにおいて演算増幅器の出力端子をコモンにレベルシフトするのに対し、図1の回路では、サンプリングフェーズにおいてスイッチSW107をオンにすることにより、アナログ入力信号を直接コンデンサCclsに蓄積する。
In the above configuration, the capacitor Ccls is a level shift capacitor that functions in substantially the same manner as the capacitor Ccls of the switched
However, in the normal CLS operation described with reference to FIG. 8, the output signal is accumulated in the capacitor Ccls in the estimator phase, which is divided into two periods, and the output terminal of the operational amplifier is shared in the level shift phase. On the other hand, in the circuit of FIG. 1, the analog input signal is directly stored in the capacitor Ccls by turning on the switch SW107 in the sampling phase.
即ち、スイッチSW107が介挿された導体部、および、SW104、SW105、SW106は、レベルシフト用コンデンサCclsを、サンプリングフェーズで、アナログ入力信号Vinで充電されるように接続し、レベルシフトフェーズで、アナログ信号出力端子Vbと演算増幅器110の出力端子との間に介挿されるように接続関係を切替える切替え回路130を構成している。
That is, the conductor portion in which the switch SW107 is inserted, and the SW104, SW105, and SW106 connect the level shift capacitor Ccls to be charged with the analog input signal Vin in the sampling phase, and in the level shift phase, A switching
具体的には、サンプリングフェーズにおいて図1のスイッチSW101およびSW102がオンとなりコンデンサC1に入力信号Vinがサンプルされると同時に、スイッチSW104およびSW107がオンとなりコンデンサCclsにも入力信号Vinがサンプルされる。一方、このときスイッチSW103、SW105、SW106はオフとなっている。 Specifically, in the sampling phase, the switches SW101 and SW102 in FIG. 1 are turned on and the input signal Vin is sampled in the capacitor C1, and at the same time, the switches SW104 and SW107 are turned on and the input signal Vin is also sampled in the capacitor Ccls. On the other hand, at this time, the switches SW103, SW105, and SW106 are off.
その後ホールドフェーズにおいてスイッチSW101、SW102、SW104、SW107がオフになると同時に、スイッチSW103およびSW105およびSW106がオンとなり、出力端子Vbには出力信号VoutとしてサンプリングフェーズにおいてサンプルしたVinと同じ電圧が出力される。即ち、図1のスイッチトキャパシタ回路100は、サンプル・ホールド回路として機能する
電荷保存則を用いて出力結果を計算すると、演算増幅器110のゲインをA、コンデンサC1の容量をC1、コンデンサCclsの容量をCclsとおくと、通常のサンプル・ホールド回路が約1/Aのエラーを持つのに対して、図1のサンプル・ホールド回路におけるエラーは約C1/Ccls/(A+1)となる。これは、CclsがC1に対して無限大に大きい場合にエラーが0になることを示している。
Thereafter, in the hold phase, the switches SW101, SW102, SW104, and SW107 are turned off. At the same time, the switches SW103, SW105, and SW106 are turned on, and the output terminal Vb outputs the same voltage as Vin sampled in the sampling phase as the output signal Vout. . That is, the switched
そして、本実施形態のサンプル・ホールド回路100では、CLS技術を用いているため、演算増幅器110の出力はコンデンサCclsによりコモンにレベルシフトされる。従って、演算増幅器110のゲインAが小さくても、大きなゲインを得ることができる。さらに、アナログ出力信号Voutのノイズ成分よりも信号成分の方が大きくなることから、S/N比特性が向上するという利点を備えている。
さらにまた、サンプリングフェーズにおいて、レベルシフト用のコンデンサCclsに入力信号を直接取り込むため、既述のようなエスティメートフェーズを経ずしてレベルシフトフェーズに遷移できるため、応答性に優れる。従って、演算増幅器110の信号処理速度に関する所要水準はCLS技術を用いない回路方式と同等程度に抑制される。
Since the sample and hold
Furthermore, since the input signal is directly taken into the level shift capacitor Ccls in the sampling phase, the transition to the level shift phase can be made without passing through the estimate phase as described above, so that the responsiveness is excellent. Therefore, the required level regarding the signal processing speed of the
(第2実施形態に係るスイッチトキャパシタ回路)
続いて、図2を参照して、本発明の第2実施形態に係るスイッチトキャパシタ回路について説明する。
図2は、本発明の第2実施形態に係るスイッチトキャパシタ回路の構成を示す回路図である。
図2に示すスイッチトキャパシタ回路200は、図1を参照して上述した第1実施形態に係るスイッチトキャパシタ回路100と多くの点で共通する回路構成である。
即ち、図2におけるスイッチトキャパシタ回路200を構成する各スイッチSW201〜SW207は図1のスイッチトキャパシタ回路100における各スイッチSW101〜SW107にこの順に対応し、それらの作用も、各対応するスイッチ毎に相似的であり、且つ、双方の回路200,100においてコンデンサC1ならびにコンデンサCclsの作用も相似的である。
(Switched capacitor circuit according to the second embodiment)
Subsequently, a switched capacitor circuit according to a second embodiment of the present invention will be described with reference to FIG.
FIG. 2 is a circuit diagram showing a configuration of a switched capacitor circuit according to the second embodiment of the present invention.
The switched
That is, the switches SW201 to SW207 constituting the switched
そして、図2におけるスイッチトキャパシタ回路200では、スイッチSW207の片端子と入力信号Vinを受ける入力端子Vaとの間にゲイン1倍のバッファ240が挿入されている点が特徴である。
このバッファ240自体はレプリカのスイッチトキャパシタ回路として構成され得る。また、図7に示したようなサンプル・ホールド回路であってもよく、また、単にソースフォロアの様なバッファであってもよい。
The switched
The
また、バッファ240以外の部分については、既述のとおり、図1のスイッチトキャパシタ回路100におけると同様であり、コンデンサCclsおよびスイッチSW204、SW205、SW206を含んでCLS回路220が構成されている。
また、スイッチSW207が介挿された導体部、および、SW204、SW205、SW206は、レベルシフト用コンデンサCclsを、サンプリングフェーズで、アナログ入力信号Vinで充電されるように接続し、レベルシフトフェーズで、アナログ信号出力端子Vbと演算増幅器110の出力端子との間に介挿されるように接続関係を切替える切替え回路230を構成している。
Further, the portions other than the
In addition, the conductor portion in which the switch SW207 is inserted, and the SW204, SW205, and SW206 connect the level shift capacitor Ccls so as to be charged with the analog input signal Vin in the sampling phase, and in the level shift phase, A switching
図2のスイッチトキャパシタ回路200においても図1の回路におけるように、サンプル・ホールド回路として機能する。
そして、図2におけるスイッチトキャパシタ回路200では、図1の実施形態との共通部分では、同等の作用、効果を奏し、さらに、バッファ240を有するため、サンプリングフェーズにおいてこのスイッチトキャパシタ回路200に入力信号を供給するべく入力端子Vaに接続される外付け回路(図示せず)が、コンデンサCclsを直接駆動する必要が無くなり、負荷(即ち、上述の外付け回路における出力の所要の駆動能力)が小さくて済む。
The switched
The switched
(第3実施形態に係るスイッチトキャパシタ回路)
続いて、図3を参照して、本発明の第3実施形態に係るスイッチトキャパシタ回路について説明する。
図3(a)は、第3実施形態に係るスイッチトキャパシタ回路の構成を示す回路図であり、図3(b)は、図3(a)のスイッチトキャパシタ回路の動作における各フェーズのタイミング関係を表すタイムチャートである。
図3に示すスイッチトキャパシタ回路300は、図1を参照して上述した第1実施形態に係るスイッチトキャパシタ回路100と多くの点で共通する回路構成である。
(Switched capacitor circuit according to the third embodiment)
Subsequently, a switched capacitor circuit according to a third embodiment of the present invention will be described with reference to FIG.
FIG. 3A is a circuit diagram showing the configuration of the switched capacitor circuit according to the third embodiment, and FIG. 3B shows the timing relationship of each phase in the operation of the switched capacitor circuit of FIG. It is a time chart showing.
The switched
即ち、図3におけるスイッチトキャパシタ回路300を構成する各スイッチSW301〜SW307は図1のスイッチトキャパシタ回路100における各スイッチSW101〜SW107にこの順に対応し、それらの作用も、各対応するスイッチ毎に相似的である。
また、図3および図1の各スイッチトキャパシタ回路300および100においてコンデンサC1ならびにコンデンサCclsの接続および作用も相似的である。
即ち、図3のスイッチトキャパシタ回路300もサンプル・ホールド回路として機能する。
そして、図3におけるスイッチトキャパシタ回路300では、出力信号Voutを出力する出力端子Vbに複数のA/Dコンバータ320−1、320−2、…が並列に接続されていることが特徴である。
That is, the switches SW301 to SW307 constituting the switched
In addition, in each of the switched
That is, the switched
3 is characterized in that a plurality of A / D converters 320-1, 320-2,... Are connected in parallel to an output terminal Vb that outputs an output signal Vout.
従って、図3に表されている回路は、全体として、スイッチトキャパシタ回路300の出力端子Vbに複数のA/Dコンバータ320−1、320−2、…が並列に接続されてA/D変換装置を構成している。
スイッチトキャパシタ回路300に着目すれば、上述のようなA/Dコンバータ320−1、320−2、…が並列に接続されている点以外は、既述のとおり、図1のスイッチトキャパシタ回路100におけると同様であり、コンデンサCclsおよびスイッチSW304、SW305、SW306を含んでCLS回路320が構成されている。
Therefore, the circuit shown in FIG. 3 is generally an A / D converter in which a plurality of A / D converters 320-1, 320-2,... Are connected in parallel to the output terminal Vb of the switched
Focusing on the switched
また、スイッチSW307が介挿された導体部、および、SW304、SW305、SW306は、レベルシフト用コンデンサCclsを、サンプリングフェーズで、アナログ入力信号Vinで充電されるように接続し、レベルシフトフェーズで、アナログ信号出力端子Vbと演算増幅器310の出力端子との間に介挿されるように接続関係を切替える切替え回路330を構成している。
ここでは説明の便宜上、図中ADC(A)と表記のA/Dコンバータ320−1と図中ADC(B)と表記のA/Dコンバータ320−2との2チャンネルのA/Dコンバータを並列に接続した場合を例にする。
In addition, the conductor portion in which the switch SW307 is inserted, and the SW304, SW305, and SW306 connect the level shift capacitor Ccls so as to be charged with the analog input signal Vin in the sampling phase, and in the level shift phase, A switching
Here, for convenience of explanation, an A / D converter 320-1 represented by ADC (A) in the figure and an A / D converter 320-2 represented by ADC (B) in the figure are paralleled. Take the case of connecting to.
また、図3の表記では、複数のA/Dコンバータ320−1、320−2について、注目すべき現象の説明を簡素化するために、それらのサンプル回路部分のみを示している。
図示のとおり、A/Dコンバータ320−1は、一端が出力端子Vbに接続されたスイッチSW301aと、一端がこのスイッチSW301aの他端に接続され他端がスイッチSW303aの一端に接続されたコンデンサClaと、一端がコンデンサ(サンプリングキャパシタ)Claに接続され他端が接地されたスイッチSW303aとを含んで構成されている。
Further, in the notation of FIG. 3, only the sample circuit portions of the plurality of A / D converters 320-1 and 320-2 are shown in order to simplify the description of the phenomenon to be noted.
As illustrated, the A / D converter 320-1 includes a switch SW301a having one end connected to the output terminal Vb, and a capacitor Cla having one end connected to the other end of the switch SW301a and the other end connected to one end of the switch SW303a. And a switch SW303a having one end connected to a capacitor (sampling capacitor) Cla and the other end grounded.
同様に、A/Dコンバータ320−2は、一端が出力端子Vbに接続されたスイッチSW301bと、一端がこのスイッチSW301bの他端に接続され他端がスイッチSW303bの一端に接続されたコンデンサ(サンプリングキャパシタ)Clbと、一端がコンデンサClbに接続され他端が接地されたスイッチSW303bとを含んで構成されている。
次に、図3(a)のスイッチトキャパシタ回路300の動作を図3(b)を参照して説明する。図3(b)はスイッチトキャパシタ回路300おける各フェーズのタイミング関係を表すタイムチャートである。
Similarly, the A / D converter 320-2 includes a switch SW301b having one end connected to the output terminal Vb, and a capacitor (sampling) having one end connected to the other end of the switch SW301b and the other end connected to one end of the switch SW303b. (Capacitor) Clb and a switch SW303b having one end connected to the capacitor Clb and the other end grounded.
Next, the operation of the switched
フェーズ・1(φ1)のとき、スイッチSW301、SW302、SW304、SW307がオンとなり、スイッチSW303、SW305、SW306がオフとなることにより、コンデンサC1およびCclsに入力信号Vinがサンプルされる。また、A/Dコンバータ320−1のスイッチSW301aはオフになっている。またスイッチSW303aはオンでもオフでもどちらでも良い。また、A/Dコンバータ320−2はホールド状態であり、信号処理をしながら次段にアナログ信号を送出している。 In phase 1 (φ1), the switches SW301, SW302, SW304, and SW307 are turned on, and the switches SW303, SW305, and SW306 are turned off, so that the input signal Vin is sampled in the capacitors C1 and Ccls. Further, the switch SW301a of the A / D converter 320-1 is turned off. The switch SW303a may be either on or off. The A / D converter 320-2 is in a hold state, and sends an analog signal to the next stage while performing signal processing.
次にフェーズ・2(φ2)のとき、スイッチSW303、SW305、SW306がオンとなり、スイッチSW301、SW302、SW304、SW307がオフとなることにより、出力信号Voutを出力する出力端子VbにはサンプリングフェーズでサンプルしたVinと同じ電圧が出力される。また、A/Dコンバータ320−1はサンプル状態となり、スイッチSW301a、SW303aがオンになり、サンプル・ホールド回路から出力される信号をコンデンサClaにサンプルする。この時、A/Dコンバータ320−2はホールド状態のままである。 Next, in phase 2 (φ2), the switches SW303, SW305, and SW306 are turned on and the switches SW301, SW302, SW304, and SW307 are turned off, so that the output terminal Vb that outputs the output signal Vout is in the sampling phase. The same voltage as the sampled Vin is output. In addition, the A / D converter 320-1 enters the sample state, the switches SW301a and SW303a are turned on, and the signal output from the sample / hold circuit is sampled in the capacitor Cla. At this time, the A / D converter 320-2 remains in the hold state.
次にフェーズ・3(φ3)の時、スイッチSW301、SW302、SW304、SW307がオンとなり、スイッチSW303、SW305、SW306がオフとなることにより、コンデンサC1およびCclsに入力信号Vinがサンプルされる。また、A/Dコンバータ320−1はホールド状態となり、スイッチSW301aがオフになり、フェーズ・2(φ2)の期間にサンプルした信号を処理しながら次段にアナログ信号を送る。
また、A/Dコンバータ320−2のスイッチSW301bはオフとなり、スイッチSW303bはオンでもオフでもどちらでも良い。
Next, in phase 3 (φ3), the switches SW301, SW302, SW304, and SW307 are turned on and the switches SW303, SW305, and SW306 are turned off, whereby the input signal Vin is sampled in the capacitors C1 and Ccls. In addition, the A / D converter 320-1 enters the hold state, the switch SW301a is turned off, and an analog signal is sent to the next stage while processing the signal sampled during the period of phase 2 (φ2).
Further, the switch SW301b of the A / D converter 320-2 is turned off, and the switch SW303b may be either on or off.
次にフェーズ・4(φ4)の時、スイッチSW303、SW305、SW306がオンとなり、スイッチSW301、SW302、SW304、SW307がオフとなることにより、出力信号Voutを出力する出力端子VbにはサンプリングフェーズでサンプルしたVinと同じ電圧が出力される。
また、A/Dコンバータ320−2はサンプル状態となり、スイッチSW301b、SWb303bがオンとなり、サンプル・ホールド回路から出力される信号をコンデンサClbにサンプルする。一方、このフェーズ・4(φ4)の期間では、A/Dコンバータ320−1はホールド状態のままである。
そして、上記の動作を交互に繰り返すことによって信号処理が行われる。
Next, in phase 4 (φ4), the switches SW303, SW305, and SW306 are turned on and the switches SW301, SW302, SW304, and SW307 are turned off, so that the output terminal Vb that outputs the output signal Vout is in the sampling phase. The same voltage as the sampled Vin is output.
Also, the A / D converter 320-2 enters the sample state, the switches SW301b and SWb303b are turned on, and the signal output from the sample / hold circuit is sampled in the capacitor Clb. On the other hand, in the period of phase 4 (φ4), A / D converter 320-1 remains in the hold state.
Then, signal processing is performed by alternately repeating the above operation.
図3の実施形態におけるスイッチトキャパシタ回路300では、図1の実施形態との共通部分では、同等の作用、効果を奏し、さらに、上述のような態様の複数の時分割で作動するA/Dコンバータ320−1、320−2を有するため、各個のA/Dコンバータでの所要の処理速度は単一の場合に比し半分となる。従って、スイッチトキャパシタ回路300全体として、応答速度を向上させつつ、消費電力が大幅に低減される。
In the switched
(第4実施形態に係るスイッチトキャパシタ回路)
続いて、図4を参照して、本発明の第4実施形態に係るスイッチトキャパシタ回路について説明する。
図4(a)は、第4実施形態に係るスイッチトキャパシタ回路の構成を示す回路図であり、図4(b)は、図4(a)のスイッチトキャパシタ回路の動作における各フェーズのタイミング関係を表すタイムチャートである。
図4に示すスイッチトキャパシタ回路400は、図3を参照して上述した第3実施形態に係るスイッチトキャパシタ回路300と多くの点で共通する回路構成である。
(Switched capacitor circuit according to the fourth embodiment)
Subsequently, a switched capacitor circuit according to a fourth embodiment of the present invention will be described with reference to FIG.
FIG. 4A is a circuit diagram showing the configuration of the switched capacitor circuit according to the fourth embodiment, and FIG. 4B shows the timing relationship of each phase in the operation of the switched capacitor circuit of FIG. It is a time chart showing.
The switched
即ち、図4におけるスイッチトキャパシタ回路400を構成する各スイッチSW401〜SW407は図3のスイッチトキャパシタ回路300における各スイッチSW301〜SW307にこの順に対応し、それらの作用も、各対応するスイッチ毎に相似的である。また、図4および図3の各スイッチトキャパシタ回路400および300においてコンデンサC1ならびにコンデンサCclsの接続関係および作用も相似的である。
That is, the switches SW401 to SW407 constituting the switched
従って、コンデンサCclsおよびスイッチSW404、SW405、SW406を含んでCLS回路420が構成されている。
また、スイッチSW407が介挿された導体部、および、SW404、SW405、SW606は、レベルシフト用コンデンサCclsを、サンプリングフェーズで、アナログ入力信号Vinで充電されるように接続し、レベルシフトフェーズで、アナログ信号出力端子Vbと演算増幅器410の出力端子との間に介挿されるように接続関係を切替える切替え回路430を構成している。
そして、図4のスイッチトキャパシタ回路400もサンプル・ホールド回路として機能する。
Therefore, the
Further, the conductor portion in which the switch SW407 is inserted, and SW404, SW405, and SW606 connect the level shift capacitor Ccls so that it is charged with the analog input signal Vin in the sampling phase, and in the level shift phase, A switching
The switched
更に、図4におけるスイッチトキャパシタ回路400における出力信号Voutを出力する出力端子Vbに複数のA/Dコンバータ420−1、420−2、…が並列に接続されている構成も、図3のスイッチトキャパシタ回路300において複数のA/Dコンバータ320−1、320−2、…が並列に設けられている構成と相似的である。図4の表記においても、複数のA/Dコンバータ420−1、420−2について、注目すべき現象の説明を簡素化するために、それらのサンプル回路部分のみを示している。
Further, a configuration in which a plurality of A / D converters 420-1, 420-2,... Are connected in parallel to an output terminal Vb that outputs an output signal Vout in the switched
図示のように、A/Dコンバータ420−1は、一端が出力端子Vbに接続されたスイッチSW401aと、一端がこのスイッチSW401aの他端に接続され他端がスイッチSW403aの一端に接続されたコンデンサ(サンプリングキャパシタ)Claと、一端がコンデンサClaに接続され他端が接地されたスイッチSW403aとを含み、更に、スイッチSW402aを含んで構成されている。
同様に、A/Dコンバータ420−2は、一端が出力端子Vbに接続されたスイッチSW401bと、一端がこのスイッチSW401bの他端に接続され他端がスイッチSW403bの一端に接続されたコンデンサ(サンプリングキャパシタ)Clbと、一端がコンデンサClbに接続され他端が接地されたスイッチSW403bとを含み、更に、スイッチSW402bを含んで構成されている。
As shown in the figure, the A / D converter 420-1 includes a switch SW401a having one end connected to the output terminal Vb, and a capacitor having one end connected to the other end of the switch SW401a and the other end connected to one end of the switch SW403a. (Sampling capacitor) Cla and switch SW403a having one end connected to capacitor Cla and the other end grounded, and further including switch SW402a.
Similarly, the A / D converter 420-2 includes a switch SW401b having one end connected to the output terminal Vb, and a capacitor (sampling) having one end connected to the other end of the switch SW401b and the other end connected to one end of the switch SW403b. (Capacitor) Clb, switch SW403b having one end connected to capacitor Clb and the other end grounded, and further including switch SW402b.
即ち、図4に示すスイッチトキャパシタ回路400では、特に、A/Dコンバータ420−1およびA/Dコンバータ420−2のサンプリングキャパシタClaおよびClbの各一端側(各対応するスイッチSW401a、SW401bへの接続端部)と、入力端子Vaとの間にスイッチSW402aおよびSW402bが挿入されている。
次に、図4(a)のスイッチトキャパシタ回路400の動作を図4(b)を参照して説明する。図4(b)はスイッチトキャパシタ回路400おける各フェーズのタイミング関係を表すタイムチャートである。
That is, in the switched
Next, the operation of the switched
フェーズ・1(φ1)のとき、スイッチSW401、SW402、SW404、SW407がオンとなり、スイッチSW403、SW405、SW406がオフとなることにより、コンデンサC1およびCclsに入力信号Vinがサンプルされる。さらに、A/Dコンバータ420−1のスイッチSW402a、SW403aがオンとなり、スイッチSW401aがオフとなることにより、コンデンサClaにも入力信号Vinがサンプルされる。このとき、スイッチSW401b、SW402bはオフとなり、A/Dコンバータ420−2はホールド状態で、信号処理をしながら次段にアナログ信号を送出している。 In the phase 1 (φ1), the switches SW401, SW402, SW404, and SW407 are turned on, and the switches SW403, SW405, and SW406 are turned off, so that the input signal Vin is sampled in the capacitors C1 and Ccls. Further, when the switches SW402a and SW403a of the A / D converter 420-1 are turned on and the switch SW401a is turned off, the input signal Vin is also sampled in the capacitor Cla. At this time, the switches SW401b and SW402b are turned off, and the A / D converter 420-2 is in the hold state and sends an analog signal to the next stage while performing signal processing.
次にフェーズ・2(φ2)のとき、スイッチSW403、SW405、SW406がオンとなり、スイッチSW401、SW402、SW404、SW407がオフとなることにより、出力端子VbにはサンプリングフェーズでサンプルしたVinと同じ電圧がVoutとして出力される。また、A/Dコンバータ420−1はサンプル状態となり、スイッチSW401a、SW403aがオンとなり、スイッチSW402aがオフとなることにより、サンプル・ホールド回路から出力される信号をコンデンサClaにサンプルする。このとき、A/Dコンバータ420−2はホールド状態のままである。 Next, in phase 2 (φ2), the switches SW403, SW405, and SW406 are turned on, and the switches SW401, SW402, SW404, and SW407 are turned off, so that the output terminal Vb has the same voltage as Vin sampled in the sampling phase. Is output as Vout. Further, the A / D converter 420-1 is in the sample state, the switches SW401a and SW403a are turned on, and the switch SW402a is turned off, so that the signal output from the sample and hold circuit is sampled in the capacitor Cla. At this time, the A / D converter 420-2 remains in the hold state.
次にフェーズ・3(φ3)のとき、スイッチSW401、SW402、SW404、SW407がオンとなり、スイッチSW403、SW405、SW406がオフとなることにより、コンデンサC1およびCclsに入力信号Vinがサンプルされる。また、A/Dコンバータ420−2のスイッチSW401bおよびSW403bがオンとなり、SWb1がオフとなることにより、コンデンサClbにも入力信号Vinがサンプルされる。
このとき、A/Dコンバータ420−1はホールド状態となり、スイッチSW401a、SW402aはオフとなり、フェーズ・2(φ2)の期間にサンプルした信号を処理しながら次段にアナログ信号を送る。
Next, in phase 3 (φ3), the switches SW401, SW402, SW404, and SW407 are turned on, and the switches SW403, SW405, and SW406 are turned off, whereby the input signal Vin is sampled in the capacitors C1 and Ccls. Further, when the switches SW401b and SW403b of the A / D converter 420-2 are turned on and SWb1 is turned off, the input signal Vin is also sampled in the capacitor Clb.
At this time, the A / D converter 420-1 is in the hold state, the switches SW401a and SW402a are turned off, and an analog signal is sent to the next stage while processing the signal sampled during the period of phase 2 (φ2).
次にフェーズ・4(φ4)のとき、スイッチSW403、SW405、SW406がオンとなり、スイッチSW401、SW402、SW404、SW407がオフとなることにより、出力ノードVoutにはサンプリングフェーズでサンプルしたVinと同じ電圧が出力される。また、A/Dコンバータ420−2はサンプル状態となり、スイッチSWb1、SWb3がオンとなりスイッチSW402bがオフとなることにより、サンプル・ホールド回路から出力される信号をコンデンサClbにサンプルする。このとき、A/Dコンバータ420−1はホールド状態のままである。 Next, in phase 4 (φ4), the switches SW403, SW405, and SW406 are turned on and the switches SW401, SW402, SW404, and SW407 are turned off, so that the output node Vout has the same voltage as Vin sampled in the sampling phase. Is output. Further, the A / D converter 420-2 is in a sample state, and the switches SWb1 and SWb3 are turned on and the switch SW402b is turned off, so that the signal output from the sample / hold circuit is sampled in the capacitor Clb. At this time, the A / D converter 420-1 remains in the hold state.
上記の動作を交互に繰り返すことによって信号処理が行われる。
従って、図4に表されている回路は、全体として、スイッチトキャパシタ回路400の出力端子Vbに複数のA/Dコンバータ420−1、420−2、…が並列に接続されてA/D変換装置を構成している。
そして、スイッチトキャパシタ回路400に着目すれば、図3におけるスイッチトキャパシタ回路300と異なり、サンプル・ホールド回路が入力信号Vinをサンプルする際に、次段のA/Dコンバータのコンデンサ(サンプリングキャパシタ)にも同時に入力信号Vinをサンプルすることによって、サンプル・ホールド回路がホールドフェーズになったときに、演算増幅器410の出力がコモンにレベルシフトされ、次段のA/Dコンバータに出力する信号のエラーが減少する。
Signal processing is performed by repeating the above operations alternately.
Therefore, the circuit shown in FIG. 4 is generally an A / D converter in which a plurality of A / D converters 420-1, 420-2,... Are connected in parallel to the output terminal Vb of the switched
Focusing on the switched
以上の各実施形態で説明されたサンプル・ホールド回路は、パイプライン型A/D変換装置で例示したものであるが、パイプライン型A/D変換装置のみならず、FLASH型A/D変換装置や逐次比較型A/D変換装置等、信号を離散値化してデジタルに変換する全ての方式に有用である。また、スイッチトキャパシタ回路の構成、各コンデンサの接続位置等については本発明を説明するために例示したものである。従って本発明は、説明された実施形態に限定されるものではなく、スイッチトキャパシタ回路およびサンプル・ホールド回路を構成する演算増幅器等の設計仕様に適合するように、前掲の「課題を解決するための手段」における技術的思想の範囲を逸脱しない態様で種々変形ないし変更することができる。 The sample-and-hold circuit described in each of the above embodiments is exemplified by the pipeline type A / D converter, but not only the pipeline type A / D converter but also the FLASH type A / D converter. This is useful for all systems that convert a signal into a discrete value and convert it to digital, such as a successive approximation type A / D converter. The configuration of the switched capacitor circuit, the connection position of each capacitor, and the like are illustrated for explaining the present invention. Therefore, the present invention is not limited to the described embodiment, and the above-described “Solving Problems” is applied so as to meet the design specifications of operational amplifiers and the like constituting the switched capacitor circuit and the sample-and-hold circuit. Various modifications or changes can be made without departing from the scope of the technical idea of the “means”.
CMOSイメージセンサ等を構成するパイプライン型A/D変換装置などのスイッチトキャパシタ構成のA/Dを駆動するサンプル・ホールド回路として利用される。 It is used as a sample and hold circuit for driving an A / D having a switched capacitor configuration such as a pipeline type A / D converter constituting a CMOS image sensor or the like.
100,200,300,400,500,600 スイッチトキャパシタ回路
Va,Va′,Va1,Va2 入力端子
Vb,Vb1,Vb2,Vb11,Vb12,Vb21,Vb22 出力端子
110,210,310,410,510,610,710,810 増幅演算器
100, 200, 300, 400, 500, 600 Switched capacitor circuit Va, Va ′, Va1, Va2 Input terminals Vb, Vb1, Vb2, Vb11, Vb12, Vb21,
Claims (8)
前記アナログ信号入力端子に入力されたアナログ入力信号をサンプリングフェーズでサンプルしホールドフェーズでホールドするサンプリング用コンデンサと、
前記サンプリング用コンデンサによりサンプルおよびホールドされたアナログ入力信号を出力する演算増幅器と、
既定のタイミングでオン・オフすることによって前記サンプリング用コンデンサにおけるサンプル動作およびホールド動作を切替える複数のスイッチと、
前記アナログ信号入力端子に入力されたアナログ入力信号をサンプリングフェーズでサンプルしレベルシフトフェーズでレベルシフトするレベルシフト用コンデンサ、および、前記レベルシフト用コンデンサと前記演算増幅器との接続関係を前記サンプリングフェーズおよびレベルシフトフェーズに順次対応する既定の状態となるように切り替える複数のスイッチを含んで構成されるCLS(Correlated Level Shift)回路と、
前記CLS回路でレベルシフトされたアナログ信号を出力するアナログ信号出力端子と、
を備えたスイッチトキャパシタ回路において、
前記レベルシフト用コンデンサを、前記サンプリングフェーズで、前記アナログ信号入力端子に入力されたアナログ入力信号で充電されるように接続し、前記レベルシフトフェーズで、前記アナログ信号出力端子と前記演算増幅器の出力端子との間に介挿されるように接続関係を切替える切替え回路を更に備えたことを特徴とするスイッチトキャパシタ回路。 An analog signal input terminal to which an analog input signal is input;
A sampling capacitor that samples the analog input signal input to the analog signal input terminal in the sampling phase and holds it in the hold phase;
An operational amplifier that outputs an analog input signal sampled and held by the sampling capacitor;
A plurality of switches for switching between a sample operation and a hold operation in the sampling capacitor by turning on and off at a predetermined timing;
A level shift capacitor that samples an analog input signal input to the analog signal input terminal in a sampling phase and level shifts in a level shift phase, and a connection relationship between the level shift capacitor and the operational amplifier is the sampling phase and A CLS (Correlated Level Shift) circuit configured to include a plurality of switches that switch to a predetermined state corresponding sequentially to the level shift phase;
An analog signal output terminal for outputting an analog signal level-shifted by the CLS circuit;
In a switched capacitor circuit comprising:
The level shift capacitor is connected to be charged by an analog input signal input to the analog signal input terminal in the sampling phase, and the analog signal output terminal and the output of the operational amplifier are output in the level shift phase. A switched capacitor circuit, further comprising a switching circuit for switching a connection relationship so as to be inserted between the terminals.
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