JP5507406B2

JP5507406B2 - Switched capacitor circuit, sample and hold circuit, and A / D converter

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Publication number: JP5507406B2
Application number: JP2010230259A
Authority: JP
Inventors: 光洋佐野
Original assignee: Asahi Kasei EMD Corp
Current assignee: Asahi Kasei EMD Corp
Priority date: 2010-10-13
Filing date: 2010-10-13
Publication date: 2014-05-28
Anticipated expiration: 2030-10-13
Also published as: JP2012085133A

Description

本発明は、スイッチトキャパシタ回路、サンプル・ホールド回路、および、Ａ／Ｄ変換装置に関し、特に、適用する演算増幅器の動作速度に関する所要水準を抑制しつつ比較的振幅の大きい入力信号にも対応可能なスイッチトキャパシタ回路、サンプル・ホールド回路、および、Ａ／Ｄ変換装置に関する。 The present invention relates to a switched capacitor circuit, a sample-and-hold circuit, and an A / D converter, and in particular, can cope with an input signal having a relatively large amplitude while suppressing a required level relating to an operation speed of an operational amplifier to be applied. The present invention relates to a switched capacitor circuit, a sample and hold circuit, and an A / D converter.

各種の画像センサの駆動回路や画像処理回路等において、１クロックで複数の信号処理を行うため、複数のステージを互いに縦列に多段で接続してアナログ信号をデジタル信号に変換するパイプライン型Ａ／Ｄ変換装置が知られている。
このパイプライン型Ａ／Ｄ変換装置における各ステージはスイッチトキャパシタ回路やＡ／Ｄコンバータ等から構成され、アナログ入力信号に応じた所定ビットのデジタル信号を出力する。 In order to perform a plurality of signal processing in one clock in a drive circuit, an image processing circuit, etc. of various image sensors, a pipeline type A / C that converts an analog signal into a digital signal by connecting a plurality of stages to each other in multiple stages. A D converter is known.
Each stage in the pipeline type A / D converter is composed of a switched capacitor circuit, an A / D converter, and the like, and outputs a digital signal of a predetermined bit corresponding to an analog input signal.

図５（ａ）は、これら各ステージにおけるＡ／Ｄコンバータを表す図である。
入力端Ｖａ１へのアナログ入力信号Ｖｉｎ１がＡ／Ｄコンバータ５１０によってデジタル出力信号Ｄｏ１に変換され、出力端子Ｖｂ１から出力される。そして、これら各ステージから出力されたデジタル信号を合成することによって、アナログ信号に対応するデジタル信号を生成する。 FIG. 5A shows an A / D converter in each of these stages.
An analog input signal Vin1 to the input terminal Va1 is converted into a digital output signal Do1 by the A / D converter 510 and output from the output terminal Vb1. Then, by synthesizing the digital signals output from these stages, a digital signal corresponding to the analog signal is generated.

周知の如く、信号帯域が高くなるにつれ、外部の信号を直接Ａ／Ｄコンバータに入力することは次第に困難になる傾向を呈する。このため、外部からのアナログ入力信号をＡ／Ｄコンバータに供給するインターフェースとして、アナログ入力信号をサンプルした後その信号を一定に保持（ホールド）するサンプル・ホールド回路を用いる図５（ｂ）に示すようなる回路構成を採る場合がある。 As is well known, it becomes increasingly difficult to input an external signal directly to the A / D converter as the signal band becomes higher. For this reason, as an interface for supplying an analog input signal from the outside to the A / D converter, a sample and hold circuit that samples the analog input signal and holds the signal at a constant level is shown in FIG. 5B. There is a case where such a circuit configuration is adopted.

図５（ｂ）の回路では、入力端Ｖｂ１へのアナログ入力信号Ｖｉｎ２がＡ／Ｄコンバータ５２０に供給される経路にサンプル・ホールド回路５３０を介挿している。アナログ入力信号Ｖｉｎ２はこのサンプル・ホールド回路５３０でサンプル・ホールドされて信号Ｖｉｎ３となり、この信号Ｖｉｎ３がＡ／Ｄコンバータ５２０によってデジタル出力信号Ｄｏ２に変換されて、出力端子Ｖｂ２から出力される。 In the circuit of FIG. 5B, a sample and hold circuit 530 is inserted in a path through which the analog input signal Vin2 to the input terminal Vb1 is supplied to the A / D converter 520. The analog input signal Vin2 is sampled and held by the sample and hold circuit 530 to become a signal Vin3. The signal Vin3 is converted into a digital output signal Do2 by the A / D converter 520 and output from the output terminal Vb2.

また、高速処理に対応するために複数のＡ／Ｄコンバータを並列に並べて時分割する図６（ａ）に示す方法がある。この方法では、入力端Ｖａ１へのアナログ入力信号Ｖｉｎ１が２系統のＡ／Ｄコンバータ６１１および６１２によって順次交互に時分割でデジタル出力信号Ｄｏ（ａ）１およびＤｏ（ｂ）１に変換され、出力端子Ｖｂ１１およびＶｂ１２から出力される。 In addition, there is a method shown in FIG. 6A in which a plurality of A / D converters are arranged in parallel and time-shared in order to support high-speed processing. In this method, an analog input signal Vin1 to the input terminal Va1 is converted into digital output signals Do (a) 1 and Do (b) 1 alternately and time-divisionally by two systems of A / D converters 611 and 612 for output. Output from terminals Vb11 and Vb12.

より実際的には、各Ａ／Ｄコンバータのサンプル誤差を防ぐために、図６（ｂ）に示すようにインターフェースにサンプル・ホールド回路を用いることが一般的である。
即ち、入力端Ｖａ１へのアナログ入力信号Ｖｉｎ１が２系統のＡ／Ｄコンバータ６１１および６１２に供給されるよりも前段の位置にサンプル・ホールド回路６３０が設けられる。アナログ入力信号Ｖｉｎ２はこのサンプル・ホールド回路６３０でサンプル・ホールドされて信号Ｖｉｎ３となり、この信号Ｖｉｎ３が２系統のＡ／Ｄコンバータ６１１および６１２によって順次交互に時分割でデジタル出力信号Ｄｏ（ａ）２およびＤｏ（ｂ）２に変換され、出力端子Ｖｂ２１およびＶｂ２２から出力される。 More practically, in order to prevent the sample error of each A / D converter, it is common to use a sample and hold circuit in the interface as shown in FIG.
That is, the sample and hold circuit 630 is provided at a position before the analog input signal Vin1 to the input terminal Va1 is supplied to the two A / D converters 611 and 612. The analog input signal Vin2 is sampled and held by the sample-and-hold circuit 630 to become a signal Vin3. This signal Vin3 is digitally output by the two A / D converters 611 and 612 in turn in a time-sharing manner. And Do (b) 2 and output from the output terminals Vb21 and Vb22.

次に、図７を参照して、従来における、演算増幅器を用いた代表的なサンプル・ホールド回路の回路構成について説明する。
図７は、従来における、演算増幅器を用いた代表的なサンプル・ホールド回路の構成を示す回路構成図である。ここでは簡単のためシングルエンドで表記するが、実回路では差動回路として扱うことが多い。
このようなサンプル・ホールド回路は、例えば図７に示すようにスイッチトキャパシタ回路７００で構成される。
図７に示すスイッチトキャパシタ回路７００は、入力端子Ｖａ、出力端子Ｖｂ、演算増幅器７１０、スイッチＳＷ７０１〜ＳＷ７０３およびコンデンサＣ１を備えて構成される。 Next, a typical circuit configuration of a typical sample and hold circuit using an operational amplifier will be described with reference to FIG.
FIG. 7 is a circuit configuration diagram showing the configuration of a typical sample and hold circuit using an operational amplifier in the prior art. Here, for simplicity, it is described as single-ended, but in actual circuits it is often handled as a differential circuit.
Such a sample and hold circuit is composed of a switched capacitor circuit 700 as shown in FIG.
A switched capacitor circuit 700 shown in FIG. 7 includes an input terminal Va, an output terminal Vb, an operational amplifier 710, switches SW701 to SW703, and a capacitor C1.

入力端子Ｖａは、アナログ入力信号Ｖｉｎを入力する端子である。出力端子Ｖｂは、入力端子Ｖａから入力されたアナログ入力信号Ｖｉｎが保持され、アナログ出力信号Ｖｏｕｔとして出力される端子である。
スイッチＳＷ７０１〜ＳＷ７０３は、例えば図示しない制御部から出力される制御信号によって回路の接続状態を切り替えることにより、アナログ入力信号Ｖｉｎをサンプリング（サンプルおよびホールド）するためのサンプリング用スイッチである。 The input terminal Va is a terminal for inputting an analog input signal Vin. The output terminal Vb is a terminal that holds the analog input signal Vin input from the input terminal Va and outputs the analog output signal Vout.
The switches SW701 to SW703 are sampling switches for sampling (sampling and holding) the analog input signal Vin, for example, by switching the circuit connection state by a control signal output from a control unit (not shown).

コンデンサＣ１は、ＳＷ７０１〜ＳＷ７０３と図示の如くそれぞれ接続され、これらのオン・オフの状態を切り替えることによって、アナログ入力信号Ｖｉｎに対応する電荷を蓄積・保持し、入力端子Ｖａから入力されたアナログ入力信号をサンプルおよびホールドするためのサンプリング用コンデンサである。
演算増幅器７１０は、コンデンサＣ１でサンプルおよびホールドされたアナログ入力信号Ｖｉｎを、ゲインＡおよびループ帰還係数βで増幅する。スイッチＳＷ７０３がオンであるときには、演算増幅器７１０の反転入力（−）端子および出力端子ＶｂにコンデンサＣ１が接続される。また、スイッチＳＷ７０３がオフであるときには、コンデンサＣ１がグランドに接続される。 Capacitor C1 is connected to SW701 to SW703 as shown in the figure, and by switching on / off states thereof, the electric charge corresponding to analog input signal Vin is accumulated and held, and the analog input inputted from input terminal Va A sampling capacitor for sampling and holding a signal.
The operational amplifier 710 amplifies the analog input signal Vin sampled and held by the capacitor C1 with a gain A and a loop feedback coefficient β. When the switch SW703 is on, the capacitor C1 is connected to the inverting input (−) terminal and the output terminal Vb of the operational amplifier 710. When the switch SW703 is off, the capacitor C1 is connected to the ground.

スイッチトキャパシタ回路７００において、先ずサンプル動作期間（フェーズ）で、スイッチＳＷ７０１、ＳＷ７０２がオンになると共に、スイッチＳＷ７０３がオフとなる。すると、コンデンサＣ１にアナログ入力信号Ｖｉｎに対応する電荷が蓄積され、アナログ入力信号Ｖｉｎがサンプルされる。
次に、ホールドフェーズで、スイッチＳＷ７０１、ＳＷ７０２がオフとなると共に、スイッチＳＷ７０３がオンとなる。コンデンサＣ１に蓄積された電荷が保持されるため、演算増幅器７１０によってアナログ入力信号Ｖｉｎを保持したアナログ出力信号Ｖｏｕｔが出力端子Ｖｂから出力される。 In the switched capacitor circuit 700, first, in the sample operation period (phase), the switches SW701 and SW702 are turned on and the switch SW703 is turned off. Then, a charge corresponding to the analog input signal Vin is accumulated in the capacitor C1, and the analog input signal Vin is sampled.
Next, in the hold phase, the switches SW701 and SW702 are turned off and the switch SW703 is turned on. Since the charge accumulated in the capacitor C1 is held, the analog output signal Vout holding the analog input signal Vin is output from the output terminal Vb by the operational amplifier 710.

上述のようなサンプル動作およびホールド動作を交互に繰り返すことによって信号処理が行われる。
しかしながら、このスイッチトキャパシタ回路７００の出力精度は、演算増幅器７１０の有限ゲインＡとホールド時のループ帰還係数βとに依存し、また、エラー量は、およそ１／（β・Ａ）に比例する。このため、演算増幅器７１０のゲインＡが十分大きくないときには、十分な出力精度を得られなくなる場合があった。さらに、演算増幅器７１０のアナログ出力信号Ｖｏｕｔの振れ幅が大きくなると、演算増幅器７１０のゲインＡが減少する可能性があり、そのため出力の振れ幅が制限されてしまう場合があった。 Signal processing is performed by alternately repeating the sample operation and the hold operation as described above.
However, the output accuracy of the switched capacitor circuit 700 depends on the finite gain A of the operational amplifier 710 and the loop feedback coefficient β during holding, and the error amount is approximately proportional to 1 / (β · A). For this reason, when the gain A of the operational amplifier 710 is not sufficiently large, sufficient output accuracy may not be obtained. Furthermore, when the amplitude of the analog output signal Vout of the operational amplifier 710 increases, the gain A of the operational amplifier 710 may decrease, and thus the output amplitude may be limited.

以上の問題を解決するべく、非特許文献１に開示されるようなＣＬＳ（Correlated Level Shift）技術が提案されている。
ここで、図８を参照して、ＣＬＳ技術を用いて構成されるスイッチトキャパシタ回路の回路構成について説明する。
図８は、ＣＬＳ技術を用いて構成される従来のスイッチトキャパシタ回路の構成を示す回路構成図である。
図８に示すスイッチトキャパシタ回路８００は、図７に示したスイッチトキャパシタ回路７００が備える演算増幅器７１０に相当する演算増幅器８１０、スイッチＳＷ７０１〜ＳＷ７０３に相当するスイッチＳＷ８０１〜ＳＷ８０３、および、コンデンサＣ１を含む構成に、さらに、スイッチＳＷ８０４〜ＳＷ８０６およびコンデンサＣｃｌｓを備えて構成される。 In order to solve the above problems, a CLS (Correlated Level Shift) technique as disclosed in Non-Patent Document 1 has been proposed.
Here, with reference to FIG. 8, a circuit configuration of a switched capacitor circuit configured using the CLS technique will be described.
FIG. 8 is a circuit configuration diagram showing a configuration of a conventional switched capacitor circuit configured using the CLS technique.
A switched capacitor circuit 800 illustrated in FIG. 8 includes an operational amplifier 810 corresponding to the operational amplifier 710 included in the switched capacitor circuit 700 illustrated in FIG. 7, switches SW801 to SW803 corresponding to the switches SW701 to SW703, and a capacitor C1. In addition, switches SW804 to SW806 and a capacitor Ccls are provided.

コンデンサＣｃｌｓは、演算増幅器８１０から出力される、入力信号と同電位のアナログ信号をサンプルし、アナログ出力信号Ｖｏｕｔにレベルシフトするレベルシフト用コンデンサとして機能する。
スイッチＳＷ８０４〜ＳＷ８０６は、演算増幅器８１０とコンデンサＣｃｌｓとの接続状態を切り替えるレベルシフト用スイッチとして機能する。
図８に示すスイッチトキャパシタ回路８００において、スイッチＳＷ８０１〜ＳＷ８０３は図７を参照して上述したスイッチトキャパシタ回路７００におけるスイッチＳＷ７０１〜ＳＷ７０３と同様の動作をするが、図８スイッチトキャパシタ回路８００では、ホールドフェーズがエスティメート（Estimate）フェーズとレベルシフト（Level Shift）フェーズとの２つのフェーズに分割されている。 The capacitor Ccls functions as a level shift capacitor that samples an analog signal output from the operational amplifier 810 and has the same potential as the input signal and shifts the level to the analog output signal Vout.
The switches SW804 to SW806 function as level shift switches for switching the connection state between the operational amplifier 810 and the capacitor Ccls.
In the switched capacitor circuit 800 shown in FIG. 8, the switches SW801 to SW803 operate in the same manner as the switches SW701 to SW703 in the switched capacitor circuit 700 described above with reference to FIG. Is divided into two phases, an Estimate phase and a Level Shift phase.

先ず、エスティメートフェーズで、スイッチＳＷ８０４，ＳＷ８０６がオンとなると共に、スイッチＳＷ８０５がオフとなる。すると、コンデンサＣｃｌｓは、演算増幅器８１０の出力端子（従って、出力端子Ｖｂ）とグランドとの間に接続され、演算増幅器８１０で保持されたアナログ入力信号をコンデンサＣｃｌｓにサンプルする。
その後、レベルシフトフェーズで、スイッチＳＷ８０４，ＳＷ８０６がオフとなると共に、スイッチＳＷ８０５がオンとなる。すると、コンデンサＣｃｌｓは、スイッチＳＷ８０５を介して演算増幅器８１０の出力端子と出力端子Ｖｂとの間に介挿されることになり、演算増幅器８１０の出力をコモンにレベルシフトする。 First, in the estimate phase, the switches SW804 and SW806 are turned on and the switch SW805 is turned off. Then, the capacitor Ccls is connected between the output terminal (and hence the output terminal Vb) of the operational amplifier 810 and the ground, and samples the analog input signal held by the operational amplifier 810 into the capacitor Ccls.
Thereafter, in the level shift phase, the switches SW804 and SW806 are turned off and the switch SW805 is turned on. Then, the capacitor Ccls is inserted between the output terminal of the operational amplifier 810 and the output terminal Vb via the switch SW805, and the output of the operational amplifier 810 is level-shifted to the common.

回路全体の実効的なループゲインは、演算増幅器８１０の出力信号がコモン電圧にレベルシフトされるため、エスティメートフェーズ時のループゲイン（β・Ａ）に、ゲイン帰還係数βと演算増幅器８１０のゲインＡとの積（＝β・Ａ）を加算した値になる。
また、レベルシフトフェーズ時の演算増幅器８１０のゲインＡは、演算増幅器８１０の出力動作点がコモンである時のゲインとなる。このため、演算増幅器８１０は出力の振れ幅が制限されること無く、ほぼレイル・ツー・レイルでの高精度な出力動作が可能となる。
即ち、ＣＬＳ技術を用いて構成されるスイッチトキャパシタ回路８００では、演算増幅器８１０のゲインＡが小さくても、回路全体としては大きなゲインを得ることができる。さらに、アナログ出力信号Ｖｏｕｔのノイズ成分よりも信号成分の方が大きくなることから、Ｓ／Ｎ比特性が向上するという利点を備えている。 The effective loop gain of the entire circuit is that the output signal of the operational amplifier 810 is level-shifted to the common voltage, so that the gain feedback coefficient β and the gain of the operational amplifier 810 are added to the loop gain (β · A) in the estimator phase. This is a value obtained by adding the product of A (= β · A).
In addition, the gain A of the operational amplifier 810 during the level shift phase is a gain when the output operating point of the operational amplifier 810 is common. Therefore, the operational amplifier 810 can perform a highly accurate output operation almost on a rail-to-rail basis without limiting the output amplitude.
That is, in the switched capacitor circuit 800 configured using the CLS technique, even if the gain A of the operational amplifier 810 is small, a large gain can be obtained as a whole circuit. Further, since the signal component is larger than the noise component of the analog output signal Vout, there is an advantage that the S / N ratio characteristic is improved.

B.Rpbert Gregoire, Un-Ku Moon著「An Over-60dB True Rail-to-Rail Performance Using Correlated Level Shifting and an Opamp with 30dB Loop Gain」IEEE ISSCC 2008 Conference 2008年2月6日 p540B. Rpbert Gregoire, Un-Ku Moon "An Over-60dB True Rail-to-Rail Performance Using Correlated Level Shifting and an Opamp with 30dB Loop Gain" IEEE ISSCC 2008 Conference February 6, 2008 p540

しかしながら、ＣＬＳ技術を用いて構成されるスイッチトキャパシタ回路では、上述したような優位性が見出せる一方で、信号処理期間（ホールドフェーズ）を分割する必要が生じ、この回路に適用される演算増幅器に要求される動作速度は通常動作の倍となる。このため、演算増幅器の帯域を上げるべく回路に供給する電力を増やす必要が生じる場合があった。
本発明は上述したような状況に鑑みてなされたものであり、ＣＬＳ技術を用いたスイッチトキャパシタ回路に適用する演算増幅器の動作速度に関する所要水準を抑制しつつ比較的振幅の大きい入力信号にも適合するという優位性を維持したスイッチトキャパシタ回路、サンプル・ホールド回路、および、Ａ／Ｄ変換装置を提供することを目的とする。 However, in the switched capacitor circuit configured using the CLS technique, the above-described advantages can be found, but it is necessary to divide the signal processing period (hold phase), which is required for the operational amplifier applied to this circuit. The operating speed is double that of normal operation. For this reason, it may be necessary to increase the power supplied to the circuit in order to increase the bandwidth of the operational amplifier.
The present invention has been made in view of the situation as described above, and is suitable for an input signal having a relatively large amplitude while suppressing a required level of operation speed of an operational amplifier applied to a switched capacitor circuit using the CLS technique. It is an object of the present invention to provide a switched capacitor circuit, a sample-and-hold circuit, and an A / D converter that maintain the superiority of the above.

上記目的を達成するべく、本願では次に列記するようなスイッチトキャパシタ回路を提案する。
（１）アナログ入力信号が入力されるアナログ信号入力端子と、
前記アナログ信号入力端子に入力されたアナログ入力信号をサンプリングフェーズでサンプルしホールドフェーズでホールドするサンプリング用コンデンサと、
前記サンプリング用コンデンサによりサンプルおよびホールドされたアナログ入力信号を出力する演算増幅器と、
既定のタイミングでオン・オフすることによって前記サンプリング用コンデンサにおけるサンプル動作およびホールド動作を切替える複数のスイッチと、
前記アナログ信号入力端子に入力されたアナログ入力信号をサンプリングフェーズでサンプルしレベルシフトフェーズでレベルシフトするレベルシフト用コンデンサ、および、前記レベルシフト用コンデンサと前記演算増幅器との接続関係を前記サンプリングフェーズおよびレベルシフトフェーズに順次対応する既定の状態となるように切り替える複数のスイッチを含んで構成されるＣＬＳ（Correlated Level Shift）回路と、
前記ＣＬＳ回路でレベルシフトされたアナログ信号を出力するアナログ信号出力端子と、
を備えたスイッチトキャパシタ回路において、
前記レベルシフト用コンデンサを、前記サンプリングフェーズで、前記アナログ信号入力端子に入力されたアナログ入力信号で充電されるように接続し、前記レベルシフトフェーズで、前記アナログ信号出力端子と前記演算増幅器の出力端子との間に介挿されるように接続関係を切替える切替え回路を更に備えたことを特徴とするスイッチトキャパシタ回路。 In order to achieve the above object, the present application proposes switched capacitor circuits as listed below.
(1) an analog signal input terminal to which an analog input signal is input;
A sampling capacitor that samples the analog input signal input to the analog signal input terminal in the sampling phase and holds it in the hold phase;
An operational amplifier that outputs an analog input signal sampled and held by the sampling capacitor;
A plurality of switches for switching between a sample operation and a hold operation in the sampling capacitor by turning on and off at a predetermined timing;
A level shift capacitor that samples an analog input signal input to the analog signal input terminal in a sampling phase and level shifts in a level shift phase, and a connection relationship between the level shift capacitor and the operational amplifier is the sampling phase and A CLS (Correlated Level Shift) circuit configured to include a plurality of switches that switch to a predetermined state corresponding sequentially to the level shift phase;
An analog signal output terminal for outputting an analog signal level-shifted by the CLS circuit;
In a switched capacitor circuit comprising:
The level shift capacitor is connected to be charged by an analog input signal input to the analog signal input terminal in the sampling phase, and the analog signal output terminal and the output of the operational amplifier are output in the level shift phase. A switched capacitor circuit, further comprising a switching circuit for switching a connection relationship so as to be inserted between the terminals.

上記（１）のスイッチトキャパシタ回路では、上記レベルシフト用コンデンサが、サンプリングフェーズにおいてアナログ入力信号を直接取り込むことにより、余計な期間（エスティメートフェーズ）を必要とせずにレベルシフトフェーズに遷移できる。即ち、通常のＣＬＳ動作に必要なエスティメートフェーズを必要としないため、所要の信号処理速度を増やすことなくＣＬＳ効果が奏される。従って、信号処理速度を増大させる場合に生じる演算増幅器の負担増を低減させ、スイッチトキャパシタ回路での消費電力の増加を大幅に抑制することが可能となる。 In the switched capacitor circuit of (1), the level shift capacitor can directly transition to the level shift phase without requiring an extra period (estimate phase) by directly taking in the analog input signal in the sampling phase. That is, since the estimator phase necessary for normal CLS operation is not required, the CLS effect can be achieved without increasing the required signal processing speed. Therefore, it is possible to reduce an increase in the burden on the operational amplifier that occurs when the signal processing speed is increased, and to greatly suppress an increase in power consumption in the switched capacitor circuit.

（２）前記切替え回路は、前記アナログ信号入力端子と前記レベルシフト用コンデンサの前記アナログ信号出力端子側の端部との間にバッファとスイッチとが直列に介挿された導体によって構成されていることを特徴とする（１）のスイッチトキャパシタ回路。
上記（２）のスイッチトキャパシタ回路では、（１）のスイッチトキャパシタ回路において特に、上記バッファの介挿によって、外部から見た所要の負荷駆動電力が低減されたスイッチトキャパシタ回路が実現される。従って、このスイッチトキャパシタ回路によるサンプル・ホールド回路の電力増加を抑えられるのみならず、この回路を駆動する前段のバッファの負荷が軽減し、システム全体の増加を大幅に低減することが可能となる。 (2) The switching circuit is constituted by a conductor in which a buffer and a switch are inserted in series between the analog signal input terminal and an end of the level shift capacitor on the analog signal output terminal side. (1) The switched capacitor circuit characterized by the above-mentioned.
In the switched capacitor circuit of (2), a switched capacitor circuit in which the required load driving power viewed from the outside is reduced by the insertion of the buffer, particularly in the switched capacitor circuit of (1). Therefore, it is possible not only to suppress an increase in power of the sample and hold circuit due to the switched capacitor circuit, but also to reduce the load on the buffer in the previous stage for driving this circuit, and to greatly reduce the increase in the entire system.

（３）前記アナログ信号出力端子は、時分割でサンプル状態およびホールド状態が切り替わるように制御される複数のＡ／Ｄコンバータが並列に接続されていることを特徴とする（１）のスイッチトキャパシタ回路。
上記（３）のスイッチトキャパシタ回路では、（１）のスイッチトキャパシタ回路において特に、各Ａ／Ｄコンバータの処理速度は半分となり、全体の消費電力が大幅に抑えられる可能性があるのみならず、サンプル・ホールド回路においても消費電力の増加を大幅に低減することが可能となる。 (3) The switched capacitor circuit according to (1), wherein the analog signal output terminal is connected in parallel with a plurality of A / D converters controlled so as to switch between a sample state and a hold state in a time division manner. .
In the switched capacitor circuit of (3) above, especially in the switched capacitor circuit of (1), the processing speed of each A / D converter is halved, and not only the overall power consumption may be significantly suppressed, but also the sample・ Even in the hold circuit, the increase in power consumption can be significantly reduced.

（４）前記複数の各Ａ／Ｄコンバータはサンプリングキャパシタを有し、前記サンプリングフェーズで前記Ａ／Ｄコンバータのサンプリングキャパシタを前記アナログ信号入力端子に接続することによって前記サンプリングキャパシタに前記アナログ信号入力端子に入力された前記アナログ入力信号をホールドさせるサンプリングキャパシタ接続回路を更に備えたことを特徴とする（３）のスイッチトキャパシタ回路。
上記（４）のスイッチトキャパシタ回路では、（３）のスイッチトキャパシタ回路において特に、のスイッチトキャパシタ回路によるサンプル・ホールド回路が入力信号をサンプルする際に、次段のＡ／Ｄコンバータのコンデンサ（サンプリングキャパシタ）にも同時に入力信号をサンプルすることによって、サンプル・ホールド回路がホールドフェーズになったときに、演算増幅器の出力がコモンにレベルシフトされ、次段のＡ／Ｄコンバータに出力する信号のエラーが減少する。 (4) Each of the plurality of A / D converters has a sampling capacitor, and the analog signal input terminal is connected to the sampling capacitor by connecting the sampling capacitor of the A / D converter to the analog signal input terminal in the sampling phase. The switched capacitor circuit according to (3), further comprising a sampling capacitor connection circuit for holding the analog input signal input to.
In the switched capacitor circuit of (4), particularly when the sample and hold circuit by the switched capacitor circuit samples the input signal in the switched capacitor circuit of (3), the capacitor (sampling capacitor) of the next stage A / D converter In addition, by sampling the input signal at the same time, when the sample and hold circuit enters the hold phase, the output of the operational amplifier is level-shifted to the common, and an error in the signal output to the next stage A / D converter is detected. Decrease.

（５）上記（１）のスイッチトキャパシタ回路における前記アナログ信号出力端子に、時分割でサンプル状態およびホールド状態が切り替わるように制御される複数のＡ／Ｄコンバータが並列に接続されていることを特徴とするＡ／Ｄ変換装置。
上記（５）のＡ／Ｄ変換装置では、その各Ａ／Ｄコンバータの処理速度は半分となり、全体の消費電力が大幅に抑えられる可能性があるのみならず、サンプル・ホールド回路においても消費電力の増加を大幅に低減することが可能となる。 (5) A plurality of A / D converters controlled in such a manner that a sample state and a hold state are switched in a time division manner are connected in parallel to the analog signal output terminal in the switched capacitor circuit of (1). A / D conversion device.
In the A / D converter of (5) above, the processing speed of each A / D converter is halved, and not only the overall power consumption may be significantly suppressed, but also the power consumption in the sample and hold circuit. It is possible to greatly reduce the increase in.

（６）前記複数の各Ａ／Ｄコンバータはサンプリングキャパシタを有し、前記サンプリングフェーズで前記Ａ／Ｄコンバータのサンプリングキャパシタを前記アナログ信号入力端子に接続することによって前記サンプリングキャパシタに前記アナログ信号入力端子に入力された前記アナログ入力信号をホールドさせるサンプリングキャパシタ接続回路を更に備えたことを特徴とする（５）のＡ／Ｄ変換装置。
上記（６）のＡ／Ｄ変換装置では、（５）のＡ／Ｄ変換装置において特に、上述のスイッチトキャパシタ回路によるサンプル・ホールド回路が入力信号をサンプルする際に、次段のＡ／Ｄコンバータのコンデンサ（サンプリングキャパシタ）にも同時に入力信号をサンプルすることによって、サンプル・ホールド回路がホールドフェーズになったときに、演算増幅器の出力がコモンにレベルシフトされ、次段のＡ／Ｄコンバータに出力する信号のエラーが減少する。 (6) Each of the plurality of A / D converters has a sampling capacitor, and the sampling capacitor of the A / D converter is connected to the analog signal input terminal in the sampling phase, whereby the analog signal input terminal is connected to the sampling capacitor. The A / D conversion device according to (5), further comprising a sampling capacitor connection circuit for holding the analog input signal input to.
In the A / D converter of (6) above, particularly in the A / D converter of (5), when the sample / hold circuit by the above-mentioned switched capacitor circuit samples the input signal, the A / D converter of the next stage By simultaneously sampling the input signal to the capacitor (sampling capacitor), when the sample and hold circuit enters the hold phase, the output of the operational amplifier is level-shifted to the common and output to the A / D converter in the next stage Signal error is reduced.

（７）上記（１）〜（４）の何れか一のスイッチトキャパシタ回路により構成されることを特徴とするサンプル・ホールド回路。
上記（７）のサンプル・ホールド回路では、上記（１）〜（４）の何れか一のスイッチトキャパシタ回路を備えて構成され、これにより、パイプライン型Ａ／Ｄ変換装置を駆動するサンプル・ホールド回路おいて、演算増幅器の負荷を低減させ、スイッチトキャパシタ回路での電力の増加を大幅に低減できる。
（８）上記（７）のサンプル・ホールド回路の出力が複数の各Ａ／Ｄコンバータの入力端に供給されるように構成されていることを特徴とするＡ／Ｄ変換装置。
上記（８）のＡ／Ｄ変換装置では、電力の増加を大幅に低減できる。 (7) A sample and hold circuit comprising the switched capacitor circuit according to any one of (1) to (4) above.
The sample and hold circuit of (7) is configured to include the switched capacitor circuit according to any one of (1) to (4), thereby driving the pipeline type A / D converter. In the circuit, the load on the operational amplifier can be reduced, and the increase in power in the switched capacitor circuit can be greatly reduced.
(8) An A / D converter characterized in that the output of the sample and hold circuit of (7) is supplied to the input terminals of a plurality of A / D converters.
In the A / D conversion device of (8), the increase in power can be greatly reduced.

本発明によれば、レベルシフト用コンデンサをサンプリングフェーズにおいて直接入力信号に接続することによってホールドフェーズをエスティメートフェーズとレベルシフトフェーズとの２つのフェーズに分割する必要がなくなる。即ち、信号処理時間を分割することなくＣＬＳ効果を奏するため、演算増幅器の動作速度に関する所要水準を抑制することができる。従って、スイッチトキャパシタ回路での電力の増加を大幅に低減して、低電力で回路を動作させることができる。
また、演算増幅器のゲインを大きくする必要がないので、低電力であっても、高精度な大きなアナログ出力信号を得ることができる。さらに、演算増幅器の動作速度に関する所要水準が低減されるために、回路全体のサイズを小さくしたり、生産コストを安価にしたりすることができる。 According to the present invention, it is not necessary to divide the hold phase into two phases of the estimate phase and the level shift phase by connecting the level shift capacitor directly to the input signal in the sampling phase. That is, since the CLS effect is achieved without dividing the signal processing time, the required level regarding the operation speed of the operational amplifier can be suppressed. Therefore, the increase in power in the switched capacitor circuit can be greatly reduced, and the circuit can be operated with low power.
In addition, since it is not necessary to increase the gain of the operational amplifier, a large analog output signal with high accuracy can be obtained even with low power. Furthermore, since the required level regarding the operation speed of the operational amplifier is reduced, the size of the entire circuit can be reduced, and the production cost can be reduced.

本発明の第１実施形態に係るスイッチトキャパシタ回路の構成を示す回路構成図である。It is a circuit block diagram which shows the structure of the switched capacitor circuit which concerns on 1st Embodiment of this invention. 本発明の第２実施形態に係るスイッチトキャパシタ回路の構成を示す回路構成図である。It is a circuit block diagram which shows the structure of the switched capacitor circuit which concerns on 2nd Embodiment of this invention. 本発明の第３実施形態に係るスイッチトキャパシタ回路の構成を示す回路構成図である。It is a circuit block diagram which shows the structure of the switched capacitor circuit which concerns on 3rd Embodiment of this invention. 本発明の第４実施形態に係るスイッチトキャパシタ回路の構成を示す回路構成図である。It is a circuit block diagram which shows the structure of the switched capacitor circuit which concerns on 4th Embodiment of this invention. 従来のパイプライン型Ａ／Ｄ変換装置における各ステージにおけるＡ／Ｄコンバータおよびサンプル・ホールド回路を表す図である。It is a figure showing the A / D converter and sample hold circuit in each stage in the conventional pipeline type A / D converter. 複数のＡ／Ｄコンバータを並列に並べて時分割する従来の回路構成を表す図およびこの回路構成にサンプル・ホールド回路を付加した従来の回路構成を表す図である。FIG. 2 is a diagram illustrating a conventional circuit configuration in which a plurality of A / D converters are arranged in parallel and time-division and a conventional circuit configuration in which a sample and hold circuit is added to the circuit configuration. 従来における、演算増幅器を用いた代表的なサンプル・ホールド回路の構成を示す回路構成図である。It is a circuit block diagram which shows the structure of the typical sample hold circuit which used the operational amplifier in the past. ＣＬＳ技術を用いて構成される従来のスイッチトキャパシタ回路の構成を示す回路構成図である。It is a circuit block diagram which shows the structure of the conventional switched capacitor circuit comprised using CLS technique.

以下、図面を参照して本発明の実施の形態につき詳述することによって本発明を明らかにする。
（第１実施形態に係るスイッチトキャパシタ回路）
先ず、図１を参照して、本発明の第１実施形態に係るスイッチトキャパシタ回路について説明する。
図１は、本発明の第１実施形態に係るスイッチトキャパシタ回路の構成を示す回路構成図である。
図１に示すスイッチトキャパシタ回路１００は、入力端子Ｖａ、出力端子Ｖｂ、演算増幅器１１０、スイッチＳＷ１０１〜ＳＷ１０７およびコンデンサＣ１ならびにコンデンサＣｃｌｓを図示のように備えて構成される。 Hereinafter, the present invention will be clarified by describing embodiments of the present invention in detail with reference to the drawings.
(Switched capacitor circuit according to the first embodiment)
First, a switched capacitor circuit according to a first embodiment of the present invention will be described with reference to FIG.
FIG. 1 is a circuit configuration diagram showing the configuration of the switched capacitor circuit according to the first embodiment of the present invention.
The switched capacitor circuit 100 shown in FIG. 1 includes an input terminal Va, an output terminal Vb, an operational amplifier 110, switches SW101 to SW107, a capacitor C1, and a capacitor Ccls as illustrated.

即ち、入力端子Ｖａと演算増幅器１１０の反転入力端子（−）間にスイッチＳＷ１０１およびコンデンサＣ１がこの順に介挿されている。また、演算増幅器１１０の非反転入力端子（＋）は接地され、且つ、演算増幅器１１０の非反転入力端子（＋）と反転入力端子（−）間にスイッチＳＷ１０２が設けられている。さらに、出力端子ＶｂからスイッチＳＷ１０１とコンデンサＣ１との接続中点への信号伝送経路にスイッチＳＷ１０３が介挿されている。 That is, the switch SW101 and the capacitor C1 are inserted in this order between the input terminal Va and the inverting input terminal (−) of the operational amplifier 110. The non-inverting input terminal (+) of the operational amplifier 110 is grounded, and the switch SW102 is provided between the non-inverting input terminal (+) and the inverting input terminal (−) of the operational amplifier 110. Further, the switch SW103 is inserted in the signal transmission path from the output terminal Vb to the midpoint of connection between the switch SW101 and the capacitor C1.

一方、演算増幅器１１０の出力端子と出力端子Ｖｂとの間には、スイッチＳＷ１０５、コンデンサＣｃｌｓ、および、スイッチＳＷ１０６が、この順に介挿されている。さらに、スイッチＳＷ１０５とコンデンサＣｃｌｓの接続中点がスイッチＳＷ１０４を介して接地されている。さらにまた、入力端子ＶａからコンデンサＣｃｌｓ（出力端子Ｖｂ側、即ちスイッチＳＷ１０６側の端部）への充電経路にスイッチＳＷ１０７が介挿されている。 On the other hand, between the output terminal of the operational amplifier 110 and the output terminal Vb, a switch SW105, a capacitor Ccls, and a switch SW106 are inserted in this order. Further, the midpoint of connection between the switch SW105 and the capacitor Ccls is grounded via the switch SW104. Furthermore, a switch SW107 is inserted in a charging path from the input terminal Va to the capacitor Ccls (the end on the output terminal Vb side, that is, the switch SW106 side).

上述の構成において、コンデンサＣｃｌｓは、図８を参照して説明したスイッチトキャパシタ回路８００のコンデンサＣｃｌｓと実質的に同様に機能するレベルシフト用コンデンサである。そして、コンデンサＣｃｌｓおよびスイッチＳＷ１０４、ＳＷ１０５、ＳＷ１０６を含んでＣＬＳ（Correlated Level Shift）回路１２０が構成されている。
ただし、図８を参照して説明した通常のＣＬＳ動作では、ホールドフェーズを２期間に分割したうちのエスティメートフェーズにおいて出力信号をコンデンサＣｃｌｓに溜めて、レベルシフトフェーズにおいて演算増幅器の出力端子をコモンにレベルシフトするのに対し、図１の回路では、サンプリングフェーズにおいてスイッチＳＷ１０７をオンにすることにより、アナログ入力信号を直接コンデンサＣｃｌｓに蓄積する。 In the above configuration, the capacitor Ccls is a level shift capacitor that functions in substantially the same manner as the capacitor Ccls of the switched capacitor circuit 800 described with reference to FIG. A CLS (Correlated Level Shift) circuit 120 is configured including the capacitor Ccls and the switches SW104, SW105, and SW106.
However, in the normal CLS operation described with reference to FIG. 8, the output signal is accumulated in the capacitor Ccls in the estimator phase, which is divided into two periods, and the output terminal of the operational amplifier is shared in the level shift phase. On the other hand, in the circuit of FIG. 1, the analog input signal is directly stored in the capacitor Ccls by turning on the switch SW107 in the sampling phase.

即ち、スイッチＳＷ１０７が介挿された導体部、および、ＳＷ１０４、ＳＷ１０５、ＳＷ１０６は、レベルシフト用コンデンサＣｃｌｓを、サンプリングフェーズで、アナログ入力信号Ｖｉｎで充電されるように接続し、レベルシフトフェーズで、アナログ信号出力端子Ｖｂと演算増幅器１１０の出力端子との間に介挿されるように接続関係を切替える切替え回路１３０を構成している。 That is, the conductor portion in which the switch SW107 is inserted, and the SW104, SW105, and SW106 connect the level shift capacitor Ccls to be charged with the analog input signal Vin in the sampling phase, and in the level shift phase, A switching circuit 130 is configured to switch the connection relationship so as to be inserted between the analog signal output terminal Vb and the output terminal of the operational amplifier 110.

具体的には、サンプリングフェーズにおいて図１のスイッチＳＷ１０１およびＳＷ１０２がオンとなりコンデンサＣ１に入力信号Ｖｉｎがサンプルされると同時に、スイッチＳＷ１０４およびＳＷ１０７がオンとなりコンデンサＣｃｌｓにも入力信号Ｖｉｎがサンプルされる。一方、このときスイッチＳＷ１０３、ＳＷ１０５、ＳＷ１０６はオフとなっている。 Specifically, in the sampling phase, the switches SW101 and SW102 in FIG. 1 are turned on and the input signal Vin is sampled in the capacitor C1, and at the same time, the switches SW104 and SW107 are turned on and the input signal Vin is also sampled in the capacitor Ccls. On the other hand, at this time, the switches SW103, SW105, and SW106 are off.

その後ホールドフェーズにおいてスイッチＳＷ１０１、ＳＷ１０２、ＳＷ１０４、ＳＷ１０７がオフになると同時に、スイッチＳＷ１０３およびＳＷ１０５およびＳＷ１０６がオンとなり、出力端子Ｖｂには出力信号ＶｏｕｔとしてサンプリングフェーズにおいてサンプルしたＶｉｎと同じ電圧が出力される。即ち、図１のスイッチトキャパシタ回路１００は、サンプル・ホールド回路として機能する
電荷保存則を用いて出力結果を計算すると、演算増幅器１１０のゲインをＡ、コンデンサＣ１の容量をＣ１、コンデンサＣｃｌｓの容量をＣｃｌｓとおくと、通常のサンプル・ホールド回路が約１／Ａのエラーを持つのに対して、図１のサンプル・ホールド回路におけるエラーは約Ｃ１／Ｃｃｌｓ／（Ａ＋１）となる。これは、ＣｃｌｓがＣ１に対して無限大に大きい場合にエラーが０になることを示している。 Thereafter, in the hold phase, the switches SW101, SW102, SW104, and SW107 are turned off. At the same time, the switches SW103, SW105, and SW106 are turned on, and the output terminal Vb outputs the same voltage as Vin sampled in the sampling phase as the output signal Vout. . That is, the switched capacitor circuit 100 of FIG. 1 calculates the output result using the charge conservation law that functions as a sample and hold circuit, and the gain of the operational amplifier 110 is A, the capacitance of the capacitor C1 is C1, and the capacitance of the capacitor Ccls is When Ccls is set, a normal sample / hold circuit has an error of about 1 / A, whereas an error in the sample / hold circuit of FIG. 1 is about C1 / Ccls / (A + 1). This indicates that the error becomes 0 when Ccls is infinitely larger than C1.

そして、本実施形態のサンプル・ホールド回路１００では、ＣＬＳ技術を用いているため、演算増幅器１１０の出力はコンデンサＣｃｌｓによりコモンにレベルシフトされる。従って、演算増幅器１１０のゲインＡが小さくても、大きなゲインを得ることができる。さらに、アナログ出力信号Ｖｏｕｔのノイズ成分よりも信号成分の方が大きくなることから、Ｓ／Ｎ比特性が向上するという利点を備えている。
さらにまた、サンプリングフェーズにおいて、レベルシフト用のコンデンサＣｃｌｓに入力信号を直接取り込むため、既述のようなエスティメートフェーズを経ずしてレベルシフトフェーズに遷移できるため、応答性に優れる。従って、演算増幅器１１０の信号処理速度に関する所要水準はＣＬＳ技術を用いない回路方式と同等程度に抑制される。 Since the sample and hold circuit 100 of the present embodiment uses the CLS technique, the output of the operational amplifier 110 is level-shifted to the common by the capacitor Ccls. Therefore, even if the gain A of the operational amplifier 110 is small, a large gain can be obtained. Further, since the signal component is larger than the noise component of the analog output signal Vout, there is an advantage that the S / N ratio characteristic is improved.
Furthermore, since the input signal is directly taken into the level shift capacitor Ccls in the sampling phase, the transition to the level shift phase can be made without passing through the estimate phase as described above, so that the responsiveness is excellent. Therefore, the required level regarding the signal processing speed of the operational amplifier 110 is suppressed to the same level as that of the circuit system not using the CLS technique.

（第２実施形態に係るスイッチトキャパシタ回路）
続いて、図２を参照して、本発明の第２実施形態に係るスイッチトキャパシタ回路について説明する。
図２は、本発明の第２実施形態に係るスイッチトキャパシタ回路の構成を示す回路図である。
図２に示すスイッチトキャパシタ回路２００は、図１を参照して上述した第１実施形態に係るスイッチトキャパシタ回路１００と多くの点で共通する回路構成である。
即ち、図２におけるスイッチトキャパシタ回路２００を構成する各スイッチＳＷ２０１〜ＳＷ２０７は図１のスイッチトキャパシタ回路１００における各スイッチＳＷ１０１〜ＳＷ１０７にこの順に対応し、それらの作用も、各対応するスイッチ毎に相似的であり、且つ、双方の回路２００，１００においてコンデンサＣ１ならびにコンデンサＣｃｌｓの作用も相似的である。 (Switched capacitor circuit according to the second embodiment)
Subsequently, a switched capacitor circuit according to a second embodiment of the present invention will be described with reference to FIG.
FIG. 2 is a circuit diagram showing a configuration of a switched capacitor circuit according to the second embodiment of the present invention.
The switched capacitor circuit 200 shown in FIG. 2 has a circuit configuration common in many respects to the switched capacitor circuit 100 according to the first embodiment described above with reference to FIG.
That is, the switches SW201 to SW207 constituting the switched capacitor circuit 200 in FIG. 2 correspond to the switches SW101 to SW107 in the switched capacitor circuit 100 in FIG. 1 in this order, and their actions are similar for each corresponding switch. In addition, the operation of the capacitor C1 and the capacitor Ccls is similar in both circuits 200 and 100.

そして、図２におけるスイッチトキャパシタ回路２００では、スイッチＳＷ２０７の片端子と入力信号Ｖｉｎを受ける入力端子Ｖａとの間にゲイン１倍のバッファ２４０が挿入されている点が特徴である。
このバッファ２４０自体はレプリカのスイッチトキャパシタ回路として構成され得る。また、図７に示したようなサンプル・ホールド回路であってもよく、また、単にソースフォロアの様なバッファであってもよい。 The switched capacitor circuit 200 in FIG. 2 is characterized in that a buffer 240 having a gain of 1 is inserted between one terminal of the switch SW207 and the input terminal Va receiving the input signal Vin.
The buffer 240 itself can be configured as a replica switched capacitor circuit. Further, it may be a sample and hold circuit as shown in FIG. 7, or may simply be a buffer such as a source follower.

また、バッファ２４０以外の部分については、既述のとおり、図１のスイッチトキャパシタ回路１００におけると同様であり、コンデンサＣｃｌｓおよびスイッチＳＷ２０４、ＳＷ２０５、ＳＷ２０６を含んでＣＬＳ回路２２０が構成されている。
また、スイッチＳＷ２０７が介挿された導体部、および、ＳＷ２０４、ＳＷ２０５、ＳＷ２０６は、レベルシフト用コンデンサＣｃｌｓを、サンプリングフェーズで、アナログ入力信号Ｖｉｎで充電されるように接続し、レベルシフトフェーズで、アナログ信号出力端子Ｖｂと演算増幅器１１０の出力端子との間に介挿されるように接続関係を切替える切替え回路２３０を構成している。 Further, the portions other than the buffer 240 are the same as those in the switched capacitor circuit 100 of FIG. 1 as described above, and the CLS circuit 220 includes the capacitor Ccls and the switches SW204, SW205, and SW206.
In addition, the conductor portion in which the switch SW207 is inserted, and the SW204, SW205, and SW206 connect the level shift capacitor Ccls so as to be charged with the analog input signal Vin in the sampling phase, and in the level shift phase, A switching circuit 230 is configured to switch the connection relationship so as to be interposed between the analog signal output terminal Vb and the output terminal of the operational amplifier 110.

図２のスイッチトキャパシタ回路２００においても図１の回路におけるように、サンプル・ホールド回路として機能する。
そして、図２におけるスイッチトキャパシタ回路２００では、図１の実施形態との共通部分では、同等の作用、効果を奏し、さらに、バッファ２４０を有するため、サンプリングフェーズにおいてこのスイッチトキャパシタ回路２００に入力信号を供給するべく入力端子Ｖａに接続される外付け回路（図示せず）が、コンデンサＣｃｌｓを直接駆動する必要が無くなり、負荷（即ち、上述の外付け回路における出力の所要の駆動能力）が小さくて済む。 The switched capacitor circuit 200 of FIG. 2 also functions as a sample and hold circuit as in the circuit of FIG.
The switched capacitor circuit 200 shown in FIG. 2 has the same operation and effect as those common to the embodiment shown in FIG. 1, and further has a buffer 240. Therefore, an input signal is input to the switched capacitor circuit 200 in the sampling phase. An external circuit (not shown) connected to the input terminal Va to supply does not need to directly drive the capacitor Ccls, and the load (that is, the required drive capability of the output in the above external circuit) is small. That's it.

（第３実施形態に係るスイッチトキャパシタ回路）
続いて、図３を参照して、本発明の第３実施形態に係るスイッチトキャパシタ回路について説明する。
図３（ａ）は、第３実施形態に係るスイッチトキャパシタ回路の構成を示す回路図であり、図３（ｂ）は、図３（ａ）のスイッチトキャパシタ回路の動作における各フェーズのタイミング関係を表すタイムチャートである。
図３に示すスイッチトキャパシタ回路３００は、図１を参照して上述した第１実施形態に係るスイッチトキャパシタ回路１００と多くの点で共通する回路構成である。 (Switched capacitor circuit according to the third embodiment)
Subsequently, a switched capacitor circuit according to a third embodiment of the present invention will be described with reference to FIG.
FIG. 3A is a circuit diagram showing the configuration of the switched capacitor circuit according to the third embodiment, and FIG. 3B shows the timing relationship of each phase in the operation of the switched capacitor circuit of FIG. It is a time chart showing.
The switched capacitor circuit 300 shown in FIG. 3 has a circuit configuration common in many respects to the switched capacitor circuit 100 according to the first embodiment described above with reference to FIG.

即ち、図３におけるスイッチトキャパシタ回路３００を構成する各スイッチＳＷ３０１〜ＳＷ３０７は図１のスイッチトキャパシタ回路１００における各スイッチＳＷ１０１〜ＳＷ１０７にこの順に対応し、それらの作用も、各対応するスイッチ毎に相似的である。
また、図３および図１の各スイッチトキャパシタ回路３００および１００においてコンデンサＣ１ならびにコンデンサＣｃｌｓの接続および作用も相似的である。
即ち、図３のスイッチトキャパシタ回路３００もサンプル・ホールド回路として機能する。
そして、図３におけるスイッチトキャパシタ回路３００では、出力信号Ｖｏｕｔを出力する出力端子Ｖｂに複数のＡ／Ｄコンバータ３２０−１、３２０−２、…が並列に接続されていることが特徴である。 That is, the switches SW301 to SW307 constituting the switched capacitor circuit 300 in FIG. 3 correspond to the switches SW101 to SW107 in the switched capacitor circuit 100 in FIG. 1 in this order, and their actions are similar for each corresponding switch. It is.
In addition, in each of the switched capacitor circuits 300 and 100 of FIGS. 3 and 1, the connection and operation of the capacitor C1 and the capacitor Ccls are similar.
That is, the switched capacitor circuit 300 of FIG. 3 also functions as a sample and hold circuit.
3 is characterized in that a plurality of A / D converters 320-1, 320-2,... Are connected in parallel to an output terminal Vb that outputs an output signal Vout.

従って、図３に表されている回路は、全体として、スイッチトキャパシタ回路３００の出力端子Ｖｂに複数のＡ／Ｄコンバータ３２０−１、３２０−２、…が並列に接続されてＡ／Ｄ変換装置を構成している。
スイッチトキャパシタ回路３００に着目すれば、上述のようなＡ／Ｄコンバータ３２０−１、３２０−２、…が並列に接続されている点以外は、既述のとおり、図１のスイッチトキャパシタ回路１００におけると同様であり、コンデンサＣｃｌｓおよびスイッチＳＷ３０４、ＳＷ３０５、ＳＷ３０６を含んでＣＬＳ回路３２０が構成されている。 Therefore, the circuit shown in FIG. 3 is generally an A / D converter in which a plurality of A / D converters 320-1, 320-2,... Are connected in parallel to the output terminal Vb of the switched capacitor circuit 300. Is configured.
Focusing on the switched capacitor circuit 300, the A / D converters 320-1, 320-2,... As described above are connected in parallel as described above in the switched capacitor circuit 100 of FIG. The CLS circuit 320 includes the capacitor Ccls and the switches SW304, SW305, and SW306.

また、スイッチＳＷ３０７が介挿された導体部、および、ＳＷ３０４、ＳＷ３０５、ＳＷ３０６は、レベルシフト用コンデンサＣｃｌｓを、サンプリングフェーズで、アナログ入力信号Ｖｉｎで充電されるように接続し、レベルシフトフェーズで、アナログ信号出力端子Ｖｂと演算増幅器３１０の出力端子との間に介挿されるように接続関係を切替える切替え回路３３０を構成している。
ここでは説明の便宜上、図中ＡＤＣ（Ａ）と表記のＡ／Ｄコンバータ３２０−１と図中ＡＤＣ（Ｂ）と表記のＡ／Ｄコンバータ３２０−２との２チャンネルのＡ／Ｄコンバータを並列に接続した場合を例にする。 In addition, the conductor portion in which the switch SW307 is inserted, and the SW304, SW305, and SW306 connect the level shift capacitor Ccls so as to be charged with the analog input signal Vin in the sampling phase, and in the level shift phase, A switching circuit 330 is configured to switch the connection relationship so as to be inserted between the analog signal output terminal Vb and the output terminal of the operational amplifier 310.
Here, for convenience of explanation, an A / D converter 320-1 represented by ADC (A) in the figure and an A / D converter 320-2 represented by ADC (B) in the figure are paralleled. Take the case of connecting to.

また、図３の表記では、複数のＡ／Ｄコンバータ３２０−１、３２０−２について、注目すべき現象の説明を簡素化するために、それらのサンプル回路部分のみを示している。
図示のとおり、Ａ／Ｄコンバータ３２０−１は、一端が出力端子Ｖｂに接続されたスイッチＳＷ３０１ａと、一端がこのスイッチＳＷ３０１ａの他端に接続され他端がスイッチＳＷ３０３ａの一端に接続されたコンデンサＣｌａと、一端がコンデンサ（サンプリングキャパシタ）Ｃｌａに接続され他端が接地されたスイッチＳＷ３０３ａとを含んで構成されている。 Further, in the notation of FIG. 3, only the sample circuit portions of the plurality of A / D converters 320-1 and 320-2 are shown in order to simplify the description of the phenomenon to be noted.
As illustrated, the A / D converter 320-1 includes a switch SW301a having one end connected to the output terminal Vb, and a capacitor Cla having one end connected to the other end of the switch SW301a and the other end connected to one end of the switch SW303a. And a switch SW303a having one end connected to a capacitor (sampling capacitor) Cla and the other end grounded.

同様に、Ａ／Ｄコンバータ３２０−２は、一端が出力端子Ｖｂに接続されたスイッチＳＷ３０１ｂと、一端がこのスイッチＳＷ３０１ｂの他端に接続され他端がスイッチＳＷ３０３ｂの一端に接続されたコンデンサ（サンプリングキャパシタ）Ｃｌｂと、一端がコンデンサＣｌｂに接続され他端が接地されたスイッチＳＷ３０３ｂとを含んで構成されている。
次に、図３（ａ）のスイッチトキャパシタ回路３００の動作を図３（ｂ）を参照して説明する。図３（ｂ）はスイッチトキャパシタ回路３００おける各フェーズのタイミング関係を表すタイムチャートである。 Similarly, the A / D converter 320-2 includes a switch SW301b having one end connected to the output terminal Vb, and a capacitor (sampling) having one end connected to the other end of the switch SW301b and the other end connected to one end of the switch SW303b. (Capacitor) Clb and a switch SW303b having one end connected to the capacitor Clb and the other end grounded.
Next, the operation of the switched capacitor circuit 300 in FIG. 3A will be described with reference to FIG. FIG. 3B is a time chart showing the timing relationship of each phase in the switched capacitor circuit 300.

フェーズ・１（φ１）のとき、スイッチＳＷ３０1、ＳＷ３０２、ＳＷ３０４、ＳＷ３０７がオンとなり、スイッチＳＷ３０３、ＳＷ３０５、ＳＷ３０６がオフとなることにより、コンデンサＣ１およびＣｃｌｓに入力信号Ｖｉｎがサンプルされる。また、Ａ／Ｄコンバータ３２０−１のスイッチＳＷ３０１ａはオフになっている。またスイッチＳＷ３０３ａはオンでもオフでもどちらでも良い。また、Ａ／Ｄコンバータ３２０−２はホールド状態であり、信号処理をしながら次段にアナログ信号を送出している。 In phase 1 (φ1), the switches SW301, SW302, SW304, and SW307 are turned on, and the switches SW303, SW305, and SW306 are turned off, so that the input signal Vin is sampled in the capacitors C1 and Ccls. Further, the switch SW301a of the A / D converter 320-1 is turned off. The switch SW303a may be either on or off. The A / D converter 320-2 is in a hold state, and sends an analog signal to the next stage while performing signal processing.

次にフェーズ・２（φ２）のとき、スイッチＳＷ３０３、ＳＷ３０５、ＳＷ３０６がオンとなり、スイッチＳＷ３０1、ＳＷ３０２、ＳＷ３０４、ＳＷ３０７がオフとなることにより、出力信号Ｖｏｕｔを出力する出力端子ＶｂにはサンプリングフェーズでサンプルしたＶｉｎと同じ電圧が出力される。また、Ａ／Ｄコンバータ３２０−１はサンプル状態となり、スイッチＳＷ３０1ａ、ＳＷ３０３ａがオンになり、サンプル・ホールド回路から出力される信号をコンデンサＣｌａにサンプルする。この時、Ａ／Ｄコンバータ３２０−２はホールド状態のままである。 Next, in phase 2 (φ2), the switches SW303, SW305, and SW306 are turned on and the switches SW301, SW302, SW304, and SW307 are turned off, so that the output terminal Vb that outputs the output signal Vout is in the sampling phase. The same voltage as the sampled Vin is output. In addition, the A / D converter 320-1 enters the sample state, the switches SW301a and SW303a are turned on, and the signal output from the sample / hold circuit is sampled in the capacitor Cla. At this time, the A / D converter 320-2 remains in the hold state.

次にフェーズ・３（φ３）の時、スイッチＳＷ３０1、ＳＷ３０２、ＳＷ３０４、ＳＷ３０７がオンとなり、スイッチＳＷ３０３、ＳＷ３０５、ＳＷ３０６がオフとなることにより、コンデンサＣ１およびＣｃｌｓに入力信号Ｖｉｎがサンプルされる。また、Ａ／Ｄコンバータ３２０−１はホールド状態となり、スイッチＳＷ３０1ａがオフになり、フェーズ・２（φ２）の期間にサンプルした信号を処理しながら次段にアナログ信号を送る。
また、Ａ／Ｄコンバータ３２０−２のスイッチＳＷ３０1ｂはオフとなり、スイッチＳＷ３０３ｂはオンでもオフでもどちらでも良い。 Next, in phase 3 (φ3), the switches SW301, SW302, SW304, and SW307 are turned on and the switches SW303, SW305, and SW306 are turned off, whereby the input signal Vin is sampled in the capacitors C1 and Ccls. In addition, the A / D converter 320-1 enters the hold state, the switch SW301a is turned off, and an analog signal is sent to the next stage while processing the signal sampled during the period of phase 2 (φ2).
Further, the switch SW301b of the A / D converter 320-2 is turned off, and the switch SW303b may be either on or off.

次にフェーズ・４（φ４）の時、スイッチＳＷ３０３、ＳＷ３０５、ＳＷ３０６がオンとなり、スイッチＳＷ３０1、ＳＷ３０２、ＳＷ３０４、ＳＷ３０７がオフとなることにより、出力信号Ｖｏｕｔを出力する出力端子ＶｂにはサンプリングフェーズでサンプルしたＶｉｎと同じ電圧が出力される。
また、Ａ／Ｄコンバータ３２０−２はサンプル状態となり、スイッチＳＷ３０1ｂ、ＳＷｂ３０３ｂがオンとなり、サンプル・ホールド回路から出力される信号をコンデンサＣｌｂにサンプルする。一方、このフェーズ・４（φ４）の期間では、Ａ／Ｄコンバータ３２０−１はホールド状態のままである。
そして、上記の動作を交互に繰り返すことによって信号処理が行われる。 Next, in phase 4 (φ4), the switches SW303, SW305, and SW306 are turned on and the switches SW301, SW302, SW304, and SW307 are turned off, so that the output terminal Vb that outputs the output signal Vout is in the sampling phase. The same voltage as the sampled Vin is output.
Also, the A / D converter 320-2 enters the sample state, the switches SW301b and SWb303b are turned on, and the signal output from the sample / hold circuit is sampled in the capacitor Clb. On the other hand, in the period of phase 4 (φ4), A / D converter 320-1 remains in the hold state.
Then, signal processing is performed by alternately repeating the above operation.

図３の実施形態におけるスイッチトキャパシタ回路３００では、図１の実施形態との共通部分では、同等の作用、効果を奏し、さらに、上述のような態様の複数の時分割で作動するＡ／Ｄコンバータ３２０−１、３２０−２を有するため、各個のＡ／Ｄコンバータでの所要の処理速度は単一の場合に比し半分となる。従って、スイッチトキャパシタ回路３００全体として、応答速度を向上させつつ、消費電力が大幅に低減される。 In the switched capacitor circuit 300 in the embodiment of FIG. 3, an A / D converter operating in a plurality of time divisions having the same operation and effect as those in the embodiment shown in FIG. Since 320-1 and 320-2 are included, the required processing speed of each A / D converter is half that of a single case. Therefore, the overall power consumption of the switched capacitor circuit 300 is greatly reduced while improving the response speed.

（第４実施形態に係るスイッチトキャパシタ回路）
続いて、図４を参照して、本発明の第４実施形態に係るスイッチトキャパシタ回路について説明する。
図４（ａ）は、第４実施形態に係るスイッチトキャパシタ回路の構成を示す回路図であり、図４（ｂ）は、図４（ａ）のスイッチトキャパシタ回路の動作における各フェーズのタイミング関係を表すタイムチャートである。
図４に示すスイッチトキャパシタ回路４００は、図３を参照して上述した第３実施形態に係るスイッチトキャパシタ回路３００と多くの点で共通する回路構成である。 (Switched capacitor circuit according to the fourth embodiment)
Subsequently, a switched capacitor circuit according to a fourth embodiment of the present invention will be described with reference to FIG.
FIG. 4A is a circuit diagram showing the configuration of the switched capacitor circuit according to the fourth embodiment, and FIG. 4B shows the timing relationship of each phase in the operation of the switched capacitor circuit of FIG. It is a time chart showing.
The switched capacitor circuit 400 shown in FIG. 4 has a circuit configuration common in many respects to the switched capacitor circuit 300 according to the third embodiment described above with reference to FIG.

即ち、図４におけるスイッチトキャパシタ回路４００を構成する各スイッチＳＷ４０１〜ＳＷ４０７は図３のスイッチトキャパシタ回路３００における各スイッチＳＷ３０１〜ＳＷ３０７にこの順に対応し、それらの作用も、各対応するスイッチ毎に相似的である。また、図４および図３の各スイッチトキャパシタ回路４００および３００においてコンデンサＣ１ならびにコンデンサＣｃｌｓの接続関係および作用も相似的である。 That is, the switches SW401 to SW407 constituting the switched capacitor circuit 400 in FIG. 4 correspond to the switches SW301 to SW307 in the switched capacitor circuit 300 in FIG. 3 in this order, and their actions are similar for each corresponding switch. It is. Further, in each of the switched capacitor circuits 400 and 300 shown in FIGS. 4 and 3, the connection relationship and operation of the capacitor C1 and the capacitor Ccls are similar.

従って、コンデンサＣｃｌｓおよびスイッチＳＷ４０４、ＳＷ４０５、ＳＷ４０６を含んでＣＬＳ回路４２０が構成されている。
また、スイッチＳＷ４０７が介挿された導体部、および、ＳＷ４０４、ＳＷ４０５、ＳＷ６０６は、レベルシフト用コンデンサＣｃｌｓを、サンプリングフェーズで、アナログ入力信号Ｖｉｎで充電されるように接続し、レベルシフトフェーズで、アナログ信号出力端子Ｖｂと演算増幅器４１０の出力端子との間に介挿されるように接続関係を切替える切替え回路４３０を構成している。
そして、図４のスイッチトキャパシタ回路４００もサンプル・ホールド回路として機能する。 Therefore, the CLS circuit 420 is configured including the capacitor Ccls and the switches SW404, SW405, and SW406.
Further, the conductor portion in which the switch SW407 is inserted, and SW404, SW405, and SW606 connect the level shift capacitor Ccls so that it is charged with the analog input signal Vin in the sampling phase, and in the level shift phase, A switching circuit 430 is configured to switch the connection relationship so as to be inserted between the analog signal output terminal Vb and the output terminal of the operational amplifier 410.
The switched capacitor circuit 400 of FIG. 4 also functions as a sample and hold circuit.

更に、図４におけるスイッチトキャパシタ回路４００における出力信号Ｖｏｕｔを出力する出力端子Ｖｂに複数のＡ／Ｄコンバータ４２０−１、４２０−２、…が並列に接続されている構成も、図３のスイッチトキャパシタ回路３００において複数のＡ／Ｄコンバータ３２０−１、３２０−２、…が並列に設けられている構成と相似的である。図４の表記においても、複数のＡ／Ｄコンバータ４２０−１、４２０−２について、注目すべき現象の説明を簡素化するために、それらのサンプル回路部分のみを示している。 Further, a configuration in which a plurality of A / D converters 420-1, 420-2,... Are connected in parallel to an output terminal Vb that outputs an output signal Vout in the switched capacitor circuit 400 in FIG. In the circuit 300, a plurality of A / D converters 320-1, 320-2,... Are similar to the configuration provided in parallel. Also in the notation of FIG. 4, only the sample circuit portions of the plurality of A / D converters 420-1 and 420-2 are shown in order to simplify the explanation of the phenomenon to be noted.

図示のように、Ａ／Ｄコンバータ４２０−１は、一端が出力端子Ｖｂに接続されたスイッチＳＷ４０１ａと、一端がこのスイッチＳＷ４０１ａの他端に接続され他端がスイッチＳＷ４０３ａの一端に接続されたコンデンサ（サンプリングキャパシタ）Ｃｌａと、一端がコンデンサＣｌａに接続され他端が接地されたスイッチＳＷ４０３ａとを含み、更に、スイッチＳＷ４０２ａを含んで構成されている。
同様に、Ａ／Ｄコンバータ４２０−２は、一端が出力端子Ｖｂに接続されたスイッチＳＷ４０１ｂと、一端がこのスイッチＳＷ４０１ｂの他端に接続され他端がスイッチＳＷ４０３ｂの一端に接続されたコンデンサ（サンプリングキャパシタ）Ｃｌｂと、一端がコンデンサＣｌｂに接続され他端が接地されたスイッチＳＷ４０３ｂとを含み、更に、スイッチＳＷ４０２ｂを含んで構成されている。 As shown in the figure, the A / D converter 420-1 includes a switch SW401a having one end connected to the output terminal Vb, and a capacitor having one end connected to the other end of the switch SW401a and the other end connected to one end of the switch SW403a. (Sampling capacitor) Cla and switch SW403a having one end connected to capacitor Cla and the other end grounded, and further including switch SW402a.
Similarly, the A / D converter 420-2 includes a switch SW401b having one end connected to the output terminal Vb, and a capacitor (sampling) having one end connected to the other end of the switch SW401b and the other end connected to one end of the switch SW403b. (Capacitor) Clb, switch SW403b having one end connected to capacitor Clb and the other end grounded, and further including switch SW402b.

即ち、図４に示すスイッチトキャパシタ回路４００では、特に、Ａ／Ｄコンバータ４２０−１およびＡ／Ｄコンバータ４２０−２のサンプリングキャパシタＣｌａおよびＣｌｂの各一端側（各対応するスイッチＳＷ４０１ａ、ＳＷ４０１ｂへの接続端部）と、入力端子Ｖａとの間にスイッチＳＷ４０２ａおよびＳＷ４０２ｂが挿入されている。
次に、図４（ａ）のスイッチトキャパシタ回路４００の動作を図４（ｂ）を参照して説明する。図４（ｂ）はスイッチトキャパシタ回路４００おける各フェーズのタイミング関係を表すタイムチャートである。 That is, in the switched capacitor circuit 400 shown in FIG. 4, in particular, one end sides of the sampling capacitors Cla and Clb of the A / D converter 420-1 and the A / D converter 420-2 (connections to the corresponding switches SW401a and SW401b). Switches SW402a and SW402b are inserted between the input terminal Va and the input terminal Va.
Next, the operation of the switched capacitor circuit 400 of FIG. 4A will be described with reference to FIG. FIG. 4B is a time chart showing the timing relationship of each phase in the switched capacitor circuit 400.

フェーズ・１（φ１）のとき、スイッチＳＷ４０1、ＳＷ４０２、ＳＷ４０４、ＳＷ４０７がオンとなり、スイッチＳＷ４０３、ＳＷ４０５、ＳＷ４０６がオフとなることにより、コンデンサＣ１およびＣｃｌｓに入力信号Ｖｉｎがサンプルされる。さらに、Ａ／Ｄコンバータ４２０−１のスイッチＳＷ４０２ａ、ＳＷ４０３ａがオンとなり、スイッチＳＷ４０１ａがオフとなることにより、コンデンサＣｌａにも入力信号Ｖｉｎがサンプルされる。このとき、スイッチＳＷ４０１ｂ、ＳＷ４０２ｂはオフとなり、Ａ／Ｄコンバータ４２０−２はホールド状態で、信号処理をしながら次段にアナログ信号を送出している。 In the phase 1 (φ1), the switches SW401, SW402, SW404, and SW407 are turned on, and the switches SW403, SW405, and SW406 are turned off, so that the input signal Vin is sampled in the capacitors C1 and Ccls. Further, when the switches SW402a and SW403a of the A / D converter 420-1 are turned on and the switch SW401a is turned off, the input signal Vin is also sampled in the capacitor Cla. At this time, the switches SW401b and SW402b are turned off, and the A / D converter 420-2 is in the hold state and sends an analog signal to the next stage while performing signal processing.

次にフェーズ・２（φ２）のとき、スイッチＳＷ４０３、ＳＷ４０５、ＳＷ４０６がオンとなり、スイッチＳＷ４０1、ＳＷ４０２、ＳＷ４０４、ＳＷ４０７がオフとなることにより、出力端子ＶｂにはサンプリングフェーズでサンプルしたＶｉｎと同じ電圧がＶｏｕｔとして出力される。また、Ａ／Ｄコンバータ４２０−１はサンプル状態となり、スイッチＳＷ４０1ａ、ＳＷ４０３ａがオンとなり、スイッチＳＷ４０２ａがオフとなることにより、サンプル・ホールド回路から出力される信号をコンデンサＣｌａにサンプルする。このとき、Ａ／Ｄコンバータ４２０−２はホールド状態のままである。 Next, in phase 2 (φ2), the switches SW403, SW405, and SW406 are turned on, and the switches SW401, SW402, SW404, and SW407 are turned off, so that the output terminal Vb has the same voltage as Vin sampled in the sampling phase. Is output as Vout. Further, the A / D converter 420-1 is in the sample state, the switches SW401a and SW403a are turned on, and the switch SW402a is turned off, so that the signal output from the sample and hold circuit is sampled in the capacitor Cla. At this time, the A / D converter 420-2 remains in the hold state.

次にフェーズ・３（φ３）のとき、スイッチＳＷ４０1、ＳＷ４０２、ＳＷ４０４、ＳＷ４０７がオンとなり、スイッチＳＷ４０３、ＳＷ４０５、ＳＷ４０６がオフとなることにより、コンデンサＣ１およびＣｃｌｓに入力信号Ｖｉｎがサンプルされる。また、Ａ／Ｄコンバータ４２０−２のスイッチＳＷ４０１ｂおよびＳＷ４０３ｂがオンとなり、ＳＷｂ１がオフとなることにより、コンデンサＣｌｂにも入力信号Ｖｉｎがサンプルされる。
このとき、Ａ／Ｄコンバータ４２０−１はホールド状態となり、スイッチＳＷ４０１ａ、ＳＷ４０２ａはオフとなり、フェーズ・２（φ２）の期間にサンプルした信号を処理しながら次段にアナログ信号を送る。 Next, in phase 3 (φ3), the switches SW401, SW402, SW404, and SW407 are turned on, and the switches SW403, SW405, and SW406 are turned off, whereby the input signal Vin is sampled in the capacitors C1 and Ccls. Further, when the switches SW401b and SW403b of the A / D converter 420-2 are turned on and SWb1 is turned off, the input signal Vin is also sampled in the capacitor Clb.
At this time, the A / D converter 420-1 is in the hold state, the switches SW401a and SW402a are turned off, and an analog signal is sent to the next stage while processing the signal sampled during the period of phase 2 (φ2).

次にフェーズ・４（φ４）のとき、スイッチＳＷ４０３、ＳＷ４０５、ＳＷ４０６がオンとなり、スイッチＳＷ４０1、ＳＷ４０２、ＳＷ４０４、ＳＷ４０７がオフとなることにより、出力ノードＶｏｕｔにはサンプリングフェーズでサンプルしたＶｉｎと同じ電圧が出力される。また、Ａ／Ｄコンバータ４２０−２はサンプル状態となり、スイッチＳＷｂ１、ＳＷｂ３がオンとなりスイッチＳＷ４０２ｂがオフとなることにより、サンプル・ホールド回路から出力される信号をコンデンサＣｌｂにサンプルする。このとき、Ａ／Ｄコンバータ４２０−１はホールド状態のままである。 Next, in phase 4 (φ4), the switches SW403, SW405, and SW406 are turned on and the switches SW401, SW402, SW404, and SW407 are turned off, so that the output node Vout has the same voltage as Vin sampled in the sampling phase. Is output. Further, the A / D converter 420-2 is in a sample state, and the switches SWb1 and SWb3 are turned on and the switch SW402b is turned off, so that the signal output from the sample / hold circuit is sampled in the capacitor Clb. At this time, the A / D converter 420-1 remains in the hold state.

上記の動作を交互に繰り返すことによって信号処理が行われる。
従って、図４に表されている回路は、全体として、スイッチトキャパシタ回路４００の出力端子Ｖｂに複数のＡ／Ｄコンバータ４２０−１、４２０−２、…が並列に接続されてＡ／Ｄ変換装置を構成している。
そして、スイッチトキャパシタ回路４００に着目すれば、図３におけるスイッチトキャパシタ回路３００と異なり、サンプル・ホールド回路が入力信号Ｖｉｎをサンプルする際に、次段のＡ／Ｄコンバータのコンデンサ（サンプリングキャパシタ）にも同時に入力信号Ｖｉｎをサンプルすることによって、サンプル・ホールド回路がホールドフェーズになったときに、演算増幅器４１０の出力がコモンにレベルシフトされ、次段のＡ／Ｄコンバータに出力する信号のエラーが減少する。 Signal processing is performed by repeating the above operations alternately.
Therefore, the circuit shown in FIG. 4 is generally an A / D converter in which a plurality of A / D converters 420-1, 420-2,... Are connected in parallel to the output terminal Vb of the switched capacitor circuit 400. Is configured.
Focusing on the switched capacitor circuit 400, unlike the switched capacitor circuit 300 in FIG. 3, when the sample and hold circuit samples the input signal Vin, the capacitor (sampling capacitor) of the A / D converter in the next stage is also used. By simultaneously sampling the input signal Vin, when the sample and hold circuit enters the hold phase, the output of the operational amplifier 410 is level-shifted to the common, and the error of the signal output to the next stage A / D converter is reduced. To do.

以上の各実施形態で説明されたサンプル・ホールド回路は、パイプライン型Ａ／Ｄ変換装置で例示したものであるが、パイプライン型Ａ／Ｄ変換装置のみならず、ＦＬＡＳＨ型Ａ／Ｄ変換装置や逐次比較型Ａ／Ｄ変換装置等、信号を離散値化してデジタルに変換する全ての方式に有用である。また、スイッチトキャパシタ回路の構成、各コンデンサの接続位置等については本発明を説明するために例示したものである。従って本発明は、説明された実施形態に限定されるものではなく、スイッチトキャパシタ回路およびサンプル・ホールド回路を構成する演算増幅器等の設計仕様に適合するように、前掲の「課題を解決するための手段」における技術的思想の範囲を逸脱しない態様で種々変形ないし変更することができる。 The sample-and-hold circuit described in each of the above embodiments is exemplified by the pipeline type A / D converter, but not only the pipeline type A / D converter but also the FLASH type A / D converter. This is useful for all systems that convert a signal into a discrete value and convert it to digital, such as a successive approximation type A / D converter. The configuration of the switched capacitor circuit, the connection position of each capacitor, and the like are illustrated for explaining the present invention. Therefore, the present invention is not limited to the described embodiment, and the above-described “Solving Problems” is applied so as to meet the design specifications of operational amplifiers and the like constituting the switched capacitor circuit and the sample-and-hold circuit. Various modifications or changes can be made without departing from the scope of the technical idea of the “means”.

ＣＭＯＳイメージセンサ等を構成するパイプライン型Ａ／Ｄ変換装置などのスイッチトキャパシタ構成のＡ／Ｄを駆動するサンプル・ホールド回路として利用される。 It is used as a sample and hold circuit for driving an A / D having a switched capacitor configuration such as a pipeline type A / D converter constituting a CMOS image sensor or the like.

１００，２００，３００，４００，５００，６００スイッチトキャパシタ回路
Ｖａ，Ｖａ′，Ｖａ１，Ｖａ２入力端子
Ｖｂ，Ｖｂ１，Ｖｂ２，Ｖｂ１１，Ｖｂ１２，Ｖｂ２１，Ｖｂ２２出力端子
１１０，２１０，３１０，４１０，５１０，６１０，７１０，８１０増幅演算器 100, 200, 300, 400, 500, 600 Switched capacitor circuit Va, Va ′, Va1, Va2 Input terminals Vb, Vb1, Vb2, Vb11, Vb12, Vb21, Vb22 Output terminals 110, 210, 310, 410, 510, 610 , 710, 810 Amplification calculator

Claims

アナログ入力信号が入力されるアナログ信号入力端子と、
前記アナログ信号入力端子に入力されたアナログ入力信号をサンプリングフェーズでサンプルしホールドフェーズでホールドするサンプリング用コンデンサと、
前記サンプリング用コンデンサによりサンプルおよびホールドされたアナログ入力信号を出力する演算増幅器と、
既定のタイミングでオン・オフすることによって前記サンプリング用コンデンサにおけるサンプル動作およびホールド動作を切替える複数のスイッチと、
前記アナログ信号入力端子に入力されたアナログ入力信号をサンプリングフェーズでサンプルしレベルシフトフェーズでレベルシフトするレベルシフト用コンデンサ、および、前記レベルシフト用コンデンサと前記演算増幅器との接続関係を前記サンプリングフェーズおよびレベルシフトフェーズに順次対応する既定の状態となるように切り替える複数のスイッチを含んで構成されるＣＬＳ（Correlated Level Shift）回路と、
前記ＣＬＳ回路でレベルシフトされたアナログ信号を出力するアナログ信号出力端子と、
を備えたスイッチトキャパシタ回路において、
前記レベルシフト用コンデンサを、前記サンプリングフェーズで、前記アナログ信号入力端子に入力されたアナログ入力信号で充電されるように接続し、前記レベルシフトフェーズで、前記アナログ信号出力端子と前記演算増幅器の出力端子との間に介挿されるように接続関係を切替える切替え回路を更に備えたことを特徴とするスイッチトキャパシタ回路。 An analog signal input terminal to which an analog input signal is input;
A sampling capacitor that samples the analog input signal input to the analog signal input terminal in the sampling phase and holds it in the hold phase;
An operational amplifier that outputs an analog input signal sampled and held by the sampling capacitor;
A plurality of switches for switching between a sample operation and a hold operation in the sampling capacitor by turning on and off at a predetermined timing;
A level shift capacitor that samples an analog input signal input to the analog signal input terminal in a sampling phase and level shifts in a level shift phase, and a connection relationship between the level shift capacitor and the operational amplifier is the sampling phase and A CLS (Correlated Level Shift) circuit configured to include a plurality of switches that switch to a predetermined state corresponding sequentially to the level shift phase;
An analog signal output terminal for outputting an analog signal level-shifted by the CLS circuit;
In a switched capacitor circuit comprising:
The level shift capacitor is connected to be charged by an analog input signal input to the analog signal input terminal in the sampling phase, and the analog signal output terminal and the output of the operational amplifier are output in the level shift phase. A switched capacitor circuit, further comprising a switching circuit for switching a connection relationship so as to be inserted between the terminals.

前記切替え回路は、前記アナログ信号入力端子と前記レベルシフト用コンデンサの前記アナログ信号出力端子側の端部との間にバッファとスイッチとが直列に介挿された導体によって構成されていることを特徴とする請求項１に記載のスイッチトキャパシタ回路。 The switching circuit is configured by a conductor in which a buffer and a switch are inserted in series between the analog signal input terminal and an end of the level shift capacitor on the analog signal output terminal side. The switched capacitor circuit according to claim 1.

前記アナログ信号出力端子は、時分割でサンプル状態およびホールド状態が切り替わるように制御される複数のＡ／Ｄコンバータが並列に接続されていることを特徴とする請求項１に記載のスイッチトキャパシタ回路。 2. The switched capacitor circuit according to claim 1, wherein the analog signal output terminal is connected in parallel with a plurality of A / D converters controlled so as to switch between a sample state and a hold state in a time division manner.

前記複数の各Ａ／Ｄコンバータはサンプリングキャパシタを有し、前記サンプリングフェーズで前記Ａ／Ｄコンバータのサンプリングキャパシタを前記アナログ信号入力端子に接続することによって前記サンプリングキャパシタに前記アナログ信号入力端子に入力された前記アナログ入力信号をホールドさせるサンプリングキャパシタ接続回路を更に備えたことを特徴とする請求項３に記載のスイッチトキャパシタ回路。 Each of the plurality of A / D converters has a sampling capacitor, and the sampling capacitor of the A / D converter is connected to the analog signal input terminal in the sampling phase, and is input to the analog signal input terminal to the sampling capacitor. 4. The switched capacitor circuit according to claim 3, further comprising a sampling capacitor connection circuit for holding the analog input signal.

請求項１に記載のスイッチトキャパシタ回路における前記アナログ信号出力端子に、時分割でサンプル状態およびホールド状態が切り替わるように制御される複数のＡ／Ｄコンバータが並列に接続されていることを特徴とするＡ／Ｄ変換装置。 A plurality of A / D converters controlled in such a manner that a sample state and a hold state are switched in a time division manner are connected in parallel to the analog signal output terminal of the switched capacitor circuit according to claim 1. A / D converter.

前記複数の各Ａ／Ｄコンバータはサンプリングキャパシタを有し、前記サンプリングフェーズで前記Ａ／Ｄコンバータのサンプリングキャパシタを前記アナログ信号入力端子に接続することによって前記サンプリングキャパシタに前記アナログ信号入力端子に入力された前記アナログ入力信号をホールドさせるサンプリングキャパシタ接続回路を更に備えたことを特徴とする請求項５に記載のＡ／Ｄ変換装置。 Each of the plurality of A / D converters has a sampling capacitor, and the sampling capacitor of the A / D converter is connected to the analog signal input terminal in the sampling phase, and is input to the analog signal input terminal to the sampling capacitor. 6. The A / D converter according to claim 5, further comprising a sampling capacitor connection circuit for holding the analog input signal.

請求項１〜４のいずれか１項に記載されたスイッチトキャパシタ回路により構成されることを特徴とするサンプル・ホールド回路。 A sample and hold circuit comprising the switched capacitor circuit according to any one of claims 1 to 4.

請求項７に記載されたサンプル・ホールド回路の出力が複数の各Ａ／Ｄコンバータの入力端に供給されるように構成されていることを特徴とするＡ／Ｄ変換装置。 8. An A / D converter characterized in that the output of the sample and hold circuit according to claim 7 is supplied to input terminals of a plurality of A / D converters.