CN102934226B - 堆叠式双电感结构 - Google Patents

堆叠式双电感结构 Download PDF

Info

Publication number
CN102934226B
CN102934226B CN201080065408.7A CN201080065408A CN102934226B CN 102934226 B CN102934226 B CN 102934226B CN 201080065408 A CN201080065408 A CN 201080065408A CN 102934226 B CN102934226 B CN 102934226B
Authority
CN
China
Prior art keywords
coil
inductor
conductive layer
terminal
inductance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201080065408.7A
Other languages
English (en)
Other versions
CN102934226A (zh
Inventor
梵希利·奇里弗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xilinx Inc
Original Assignee
Xilinx Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xilinx Inc filed Critical Xilinx Inc
Publication of CN102934226A publication Critical patent/CN102934226A/zh
Application granted granted Critical
Publication of CN102934226B publication Critical patent/CN102934226B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Coils Or Transformers For Communication (AREA)
  • Amplifiers (AREA)

Abstract

双电感结构（100）可包括第一电感器（110），其包括第一多个线圈（205-220）。第一多个线圈中的各个线圈可被配置在多个导电层（105、255-260）中的不同层内。第一多个线圈中的线圈可被垂直堆叠且与垂直轴为同中心。双电感结构可还包括第二电感器（115），其包括第二多个线圈（405-420）。第二多个线圈中的各个线圈可被配置在多个导电层中的不同层内。第二多个线圈中的线圈可被垂直堆叠且与垂直轴为同中心。在各个导电层内，第二多个线圈中的一个线圈可被配置在第一多个线圈中的一个线圈的内围之内。

Description

堆叠式双电感结构
技术领域
在此说明书内所揭示的实施例关于半导体集成电路(IC,integrated circuit)。更特别而言，实施例关于实施在IC内的双电感结构。
背景技术
提供到半导体集成电路(IC)的输入讯号的频率是已经与时俱进而稳定地提高。由于IC输入讯号达到具有频率为大约千兆赫或更大的射频(RF,radiofrequency)范围，在IC输入节点的复阻抗变大。IC输入节点的复阻抗会在输入讯号源与IC输入节点之间引起阻抗匹配问题。在输入讯号源与IC输入节点之间的阻抗不匹配会造成部分的输入讯号功率为从输入节点反射回到输入讯号源。输入讯号功率的反射引起输入讯号功率之无效率的递送到输入节点。
复阻抗是关联于耦接到IC输入节点的装置的多个小电容与电感的函数。此等小电容与电感可包括闸极电容、关联于互连线的电感与电容、封装接合线电感、关联于输入垫的电容、关联于静电放电结构的电容、等等。由于形成复阻抗的小电容与电感是在较高频时而变得较大，阻抗不匹配倾向在较高频时而增大。此等阻抗不匹配导致在输入节点频宽的降低。
为了避免讯号功率损失，RF***是在各个RF输入与RF输出努力呈现为纯电阻性的阻抗，典型为50欧姆。为了抵消在IC输入节点的复阻抗，具有删除复阻抗的意图作用的匹配网路可被实施在各个IC输入节点。一个此类的匹配网路是T型线圈网路。概括而言，T型线圈网路包括其电气串联耦接的二个电感器且输入负载是在该二个电感器之间的耦接点而电气耦接到T型线圈网路。T型线圈网路可降低或删除其关联于在IC输入节点的电容负载的复阻抗。在IC输入节点的T型线圈网路之实施可增大该输入节点的频宽。此外，举例来说，T型线圈网路可藉由降低回流损失、减小位元误差率、提高功率增益、等等而改良在输入节点的RF***性能。
发明内容
在此说明书内所揭示的实施例关于半导体集成电路(IC)，且更特别关于实施在IC内的双电感(DI,dual inductor)结构。该种DI结构可包括第一电感器，其包括第一多个线圈。第一多个线圈中的各个线圈可被配置在多个导电层中的不同层内。第一多个线圈可被垂直堆叠且与垂直轴为同中心。该种DI结构可还包括第二电感器，其包括第二多个线圈。第二多个线圈中的各个线圈可被配置在多个导电层中的不同层内。第二多个线圈可被垂直堆叠且与垂直轴为同中心。在各个导电层内，第二多个线圈中的一个线圈可被配置在第一多个线圈中的一个线圈的内围之内。
第一多个线圈中的各个线圈可具有单匝以及如同第一多个线圈中的各个其他线圈的相同线宽。第二多个线圈中的各个线圈可具有至少一匝以及如同第二多个线圈中的各个其他线圈的相同匝数与相同线宽。
在一个观点中，该种DI结构可包括：第一电感器的第一端子，其耦接到IC的输入垫；及，第二电感器的第一端子，其耦接到IC的内部节点。第一电感器的第一端子与第二电感器的第一端子可被配置在多个导电层中最远离IC基板的导电层。该种DI结构可还包括第二端子，其耦接到第一电感器与第二电感器。第二端子可被配置在多个导电层中最接近基板的导电层。第二端子可电气串联耦接第一电感器与第二电感器。
在另一个观点中，该种DI结构可包括：第一电感器的第一端子，其耦接到IC的输入垫；及，第二电感器的第一端子，其耦接到IC的内部节点。第一电感器的第一端子与第二电感器的第一端子可被配置在多个导电层中最接近IC基板的导电层。该种DI结构可还包括第二端子，其耦接到第一电感器与第二电感器。第二端子可被配置在多个导电层中最远离基板的导电层。第二端子可电气串联耦接第一电感器与第二电感器。
在相同导电层内，第一多个线圈中的一个线圈与第二多个线圈中的一个线圈可被构成以相同方向流通电流。在另一个观点中，第一多个线圈的线宽可为大于第二多个线圈的线宽。在此情形，第二多个线圈中的各个线圈可包括大于第一多个线圈中的各个线圈的每线圈匝数以对于第一电感器与第二电感器产生大约相同的电感值。
第一电感器的第一多个线圈可与至少一个通孔为串联耦接。第二电感器的第二多个线圈亦可与至少一个通孔为串联耦接。第一电感器的电感值可为大约等于第二电感器的电感值。
另一个实施例可包括其实施在IC内的一种DI结构。该种DI结构可包括第一导电层，其包括第一电感器的第一线圈与第二电感器的第一线圈，其中第二电感器的第一线圈可被配置在第一电感器的第一线圈内。该种DI结构可还包括第二导电层，其包括第一电感器的第二线圈与第二电感器的第二线圈。第一电感器的第二线圈可具有如同第一电感器的第一线圈的相同线宽且可为直接垂直堆叠在第一电感器的第一线圈下方。第二电感器的第二线圈可具有如同第二电感器的第一线圈的相同线宽且可为直接垂直堆叠在第二电感器的第一线圈下方。
该种DI结构可包括第三导电层，其包括第一电感器的第三线圈与第二电感器的第三线圈。第一电感器的第三线圈可具有如同第一电感器的第二线圈的相同线宽且可为直接垂直堆叠在第一电感器的第二线圈下方。第二电感器的第三线圈可具有如同第二电感器的第二线圈的相同线宽且可为直接垂直堆叠在第二电感器的第二线圈下方。
第一电感器的各个线圈可被实施为包括单匝的线圈。第二电感器的各个线圈可被实施为包含至少一匝的线圈。再者，第二电感器的各个线圈可具有相同匝数。在另一个观点中，在相同导电层内，第一电感器的一个线圈与第二电感器的一个线圈可被构成以相同方向流通电流。
在一个观点中，该种DI结构可包括：第一电感器的第一端子，其耦接到IC的输入垫；及，第二电感器的第一端子，其耦接到IC的内部节点。第一电感器的第一端子与第二电感器的第一端子可被配置在多个导电层中最远离IC基板的导电层。该种DI结构可还包括第二端子，其耦接到第一电感器与第二电感器。第二端子可被配置在多个导电层中最接近基板的导电层。第二端子可电气串联耦接第一电感器与第二电感器。
在另一个观点中，该种DI结构可包括：第一电感器的第一端子，其耦接到IC的输入垫；及，第二电感器的第一端子，其耦接到IC的内部节点。第一电感器的第一端子与第二电感器的第一端子可被配置在多个导电层中最接近IC基板的导电层。该种DI结构可还包括第二端子，其耦接到第一电感器与第二电感器。第二端子可被配置在多个导电层中最远离基板的导电层。第二端子可电气串联耦接第一电感器与第二电感器。
第一电感器的线圈可与至少一个通孔为串联耦接。第二电感器的线圈亦可与至少一个通孔为串联耦接。
亦揭示在半导体集成电路（IC）内实施双电感架构之方法。根据此方法，配置有第一导电层，该第一导电层包含第一电感之第一线圈及第二电感之第一线圈。该第二电感之第一线圈系配置于该第一电感之第一线圈内。然后第一绝缘层配置于该第一导电层上，且第二导电层配置于该第一绝缘层上。该第二导电层包含第一电感之第二线圈及第二电感之第二线圈。该第一及第二导电层系经由第一通孔电气耦合，该第一通孔形成通过该第一绝缘层之垂直通道。该第一电感之第一及第二线圈系垂直堆叠且同心于该垂直轴。于该第一及第二导电层之每个内，该第二多个线圈之一线圈系配置于该第一多个线圈之一线圈的内周内。
该第一电感之第二线圈可以具有与该第一电感之第一线圈同样的线宽。该第二电感之第二线圈可以具有与该第二电感之第一线圈同样的线宽。
此方法亦可包含配置第二绝缘层于该第二导电层上，并且配置第三导电层于该第二绝缘层上。该第三导电层包含该第一电感之第三线圈及第二电感之第三线圈。该第二及第三导电层系经由第二通孔电气耦合，该第二通孔形成通过该第二绝缘层之垂直通道。该第一电感之第三线圈可以具有与该第一电感之第二线圈同样的线宽，且系直接垂直堆叠于该第一电感之第二线圈下。该第二电感之第三线圈具有与该第二电感之第二线圈同样的线宽，且系直接垂直堆叠于该第二电感之第二线圈下。
配置该第一导电层可包含配置该第一电感之第一线圈为一圈且该第二电感之第一线圈为至少一圈。配置该第二导电层可包含配置该第一电感之第二线圈为一圈且该第二电感之第二线圈为至少一单匝。该第二电感之第一及第二线圈可各具有相同的匝数。
在相同导电层中，该第一电感的线圈及该第二电感的线圈系配置以在一相同方向流通电流。
另一个实施例可包括其实施在IC内的一种T型线圈网路电路。该种T型线圈网路电路可包括第一电感器，其包括耦接到IC的输入垫的第一端子与耦接到IC的输入装置的第二端子。第一电感器可包括配置在多个导电层内的多个垂直堆叠线圈。该种T型线圈网路电路还可包括第二电感器，其具有第一端子与第二端子。第二电感器的第二端子可被耦接到第一电感器的第二端子。第二电感器可包括多个垂直堆叠线圈，其中第二电感器的各个线圈包括至少一匝且具有相同的匝数。再者，多个导电层中的各个导电层可包括第二电感器的单一线圈，其配置在第一电感器的单一线圈内。该种T型线圈网路电路还可包括终端电阻器，其包含第一端子与第二端子。终端电阻器的第一端子可被耦接到第二电感器的第一端子。终端电阻器的第二端子可被耦接到在IC内的预定电压电位。
在一个观点中，第一电感器的多个线圈与第二电感器的多个线圈可与垂直轴为同中心。第一电感器的线宽可为大于第二电感器的线宽。在此情形，第二电感器的各个线圈可包括大于第一电感器的各个线圈的匝数以对于第一电感器与第二电感器产生大约相同的电感值。
附图说明
图1是说明用于半导体集成电路(IC)内的双电感结构的第一拓扑图。
图2是说明图1的双电感结构的侧视图。
图3是说明图1的双电感结构的第二拓扑图。
图4是说明图1的双电感结构的三维立体图。
图5是说明包括T型线圈网路的电路的电路图。
具体实施方式
尽管此说明书是以界定其被视为新颖的本发明实施例特征的申请专利范围而结束，相信从连同图式的描述考量将较佳了解本发明实施例。如所需求，本文揭示本发明的详细实施例；然而，要了解的是，揭示的实施例仅是其能以种种形式所实施的创新配置的范例。因此，本文揭示的特定结构与作用细节并不是被解读为限制性质，而是仅作为对于申请专利范围的基础且作为用于教导熟悉此技术人士以实质任何适当详细结构而多方面运用该等创新配置的代表基础。再者，本文使用的术语与片语是无意为限制性质，而是为了提供本发明实施例之可了解的描述。
在此说明书内所揭示的实施例关于半导体集成电路(IC)。更特别而言，实施例关于用在IC内的双电感结构。该种双电感结构可用其跨于IC制程可用的二或多个导电层所构成的二个电感器而实施。该种双电感结构的第一电感器与第二电感器各个的线圈可在某种程度上为垂直堆叠，其降低各个电感器的绕组间电容且其迫使在高频时的电流为流动在各个电感器的线圈内部内。
当实施在例如T型线圈网路之内，该种双电感结构的低绕组间电容可提高由T型线圈网路所提供的频宽改良，当T型线圈网路是定位在其构成以接收射频(RF)讯号的IC输入节点。此外，当第一电感器是被定位为沿着通过T型线圈网路的静电放电(ESD,electrostatic discharge)路径，垂直堆叠的双电感结构允许在具有第一电感器的电感值最小变化情况而改变第一电感器的线圈线宽。举例来说，将第一电感器的线圈加宽可提高第一电感器在ESD事件期间的ESD性能。
图1是说明根据一个实施例之用于实施在IC内的双电感结构100的第一拓扑图。图1说明双电感结构(DI结构)100的第一导电层105。包括DI结构100的IC可包括其堆叠在IC基板(未显示)上方的多个导电层。由于DI结构100可被实施在IC的二或多个导电层内，层105可为DI结构100位在IC基板上方最高处的导电层。
在层105之内，预定尺度的导电材料区域可被配置在例如二氧化硅的种种绝缘材料中的任一个内且由该种绝缘材料所围绕。在层105内的导电材料可包括现代IC制程所典型纳入的讯号路由互连金属以及RF装置制造材料。诸如铜、铝、钨的金属或硅化金属层可被使用以实施层105的导电材料。层105可包括电感器110的一部分与电感器115的一部分。
参考图1，电感器110的第一线圈是被配置在层105之内。电感器110的第一线圈可包括通孔120与节点125。节点125是电感器110的第一端子。节点125可将使用以实施或路由在层105内的电感器110的第一线圈的导电材料电气耦接到DI结构100被实施在其中的IC的其他构件。举例来说，节点125可被电气耦接到IC的输入垫。在层105之上的电感器110的第一线圈可被实施为具有单匝的线圈。如将在此说明书内所更详细描述，电感器110的各个其他线圈亦可被实施为具有单匝。
如在此说明书内所使用，片语“线宽”是指其用以实施电感器110与115各个线圈的路由导电材料的宽度。举例来说，线宽140描述其使用以路由在层105之上的电感器110的单匝线圈的导电材料宽度。在一个实施例中，线宽140可在用以实施电感器110各个线圈的导电材料整个长度为固定或实质固定。在其他实施例中，线宽是随着导电材料的长度而变化。
通孔120可代表IC制程内所典型使用的一或多个通孔结构，其电气耦接IC内的不同(例如：相异)导电层。由于此等不同导电层可为由诸如例如场氧化物的绝缘层所垂直分离，通孔120可穿过绝缘层而产生垂直导电途径，其将层105电气耦接到在层105下方的导电层。通孔120可为耦接二个相邻导电层的单一通孔、或是垂直堆叠以电气耦接非相邻导电层的二或多个通孔。
如在此说明书内所使用，片语“非相邻导电层”可指其为由一或多个附加导电层所分离的第一导电层与第二导电层。举例来说，IC制程可包括四个金属互连层，其中第一金属层是在IC基板上方的最低导电层且因此为最接近IC基板的金属层。第四个金属层可为在IC基板上方的最高导电层，例如：在此实例为最远离IC基板的金属层。是以，第一金属层与第二金属层为相邻且可用其垂直耦接第一金属层与第二金属层的单一通孔所电气耦接。然而，第四个金属层与第二金属层是非相邻导电层，归因于第三金属层被配置在第二金属层与第四个金属层之间。其为非相邻导电层的第二金属层与第四个金属层需要堆叠的二或多个通孔来作电气耦接。
电感器115的第一线圈可包括通孔130与节点135。节点135是电感器115的第一端子，其可将使用以实施或路由电感器115的第一线圈的导电材料电气耦接到DI结构100被实施在其中的IC的其他电路构件。在层105之上的电感器115的第一线圈可被实施为具有至少一匝的线圈。此外，电感器115的各个其他线圈可被实施为具有至少一匝。如将在此说明书内所更详细描述，电感器115的各个线圈可包括相同或相等的匝数，不论是分数或整数的匝数。如同电感器110，用以实施电感器115的导电材料的线宽可在电感器115各个线圈中为固定。
如同通孔120，通孔130可代表IC制程内所典型使用的一或多个通孔结构以电气耦接IC制程内的种种导电层。通孔130可为电气耦接二个相邻金属层的单一通孔、或电气耦接二个非相邻导电层的二或多个垂直堆叠通孔。
电感器115的第一线圈是被配置在电感器110的第一线圈的内围之内。电感器110与电感器115的第一线圈为同中心。间隔145代表在电感器110与电感器115的导电材料之间的距离。间隔145可为由种种因素所确定，包括：对于电感器110与115的期望电感值、在电感器110与115之间的需求磁耦接、对于DI结构100实施所提供的晶片面积、或对于实施DI结构100的制程的最小金属间距规则。间隔145可在电感器115的外边缘与电感器110的内边缘的整个长度为固定或实质固定。
电感器110与115的电感值、以及在电感器110与115之间的磁耦接可藉由改变电感器110与115各个的线圈外周直径而改变。改变线圈的直径可藉由增大在线圈内围内的“中空”或空的面积、及/或藉由增大在线圈诸匝之间的间距而达成。改变直径造成其用以形成电感器110与电感器115的金属线迹的整体长度变化。附加或替代而言，电感器110与115的电感值可藉由改变其用以实施电感器110与115的导电层数目、且因此为匝数而改变。举例来说，电感器110与115的电感值可藉由在较低的导电层将附加的线圈耦接到电感器110与115各个而增大。以此方式，电感器110与115的电感值可用大的离散量作调整，例如：藉由其为附加到一种二线圈式电感器的第三线圈。附加或替代而言，用以实施电感器110与115的各个导电层内的线圈外周直径可被增大以增大电感器110与115的电感值。以此方式，电感器110与115的电感值可分别在连续范围为逐渐调整。同理，电感器110与115的电感值可为藉由移除导电层或藉由减小各个导电层的线圈外周直径而减小。
应被指明的是：电感器110与115的线圈的路由方向必须使得当电流是以在节点125与节点135之间的任一个方向流动时，在电感器110与115的线圈内的电流是相同方向。以此方式来路由电感器110与115的线圈是在操作期间产生DI结构100内的电感器110与115之间的磁耦接。
图2是说明根据另一个实施例之图1的DI结构100的侧视图。图2说明在DI结构100内的电感器110与115的多层式组成。就其本身而论，同样的参考编号将用以指出在此整个说明书的相同项目。虽然在图2中是实施为具有四个导电层，可用任何数目的二或多个导电层来实施DI结构100。就其本身而论，图2是仅为了明确与描述目的而提出，且为无意以限制在此说明书内所揭示的实施例。
DI结构100可包括线圈205、210、215、与220、以及通孔120、130、235、240、245、与250。如于图2所示，仅有电感器110的线圈为可见，由于电感器115的线圈是同中心式位在电感器110的内围之内。就其本身而论，线圈205-220每个代表电感器110的一个线圈。线圈205-220每个是位在IC内的不同相邻导电层上。举例来说，线圈205是配置在层105之内。线圈210是配置在层255之内。线圈215是配置在层260之内。线圈220是配置在层265之内。
线圈205-220各自与相邻线圈、或基板275为由绝缘层270所垂直分离。各个绝缘层270可由现代IC制程可用的种种绝缘材料中任一个所形成，例如：二氧化硅。线圈205-220各自可与垂直轴为同中心，如电感器115的线圈所可为的。在一个实施例中，电感器110及/或电感器115的二或多个线圈可位在非相邻的导电层上。更特别而言，不包括电感器110或电感器115的线圈的一或多个导电层可被配置在其包括电感器110与115每个的至少一个线圈的二个导电层之间。
通孔120、130、与235-250是穿过绝缘层270而电气耦接电感器110与115各自的线圈。绝缘层270是将用以实施DI结构100的四个导电层电气隔离。通孔120将线圈205电气耦接到线圈210。通孔235将线圈210电气耦接到线圈215。通孔245将线圈215电气耦接到线圈220。以此方式，通孔120、235、与245产生其包含电感器110的线圈205-220的连续导电途径。因此，电感器110是借着电气耦接其用以实施电感器110的诸层105、255、260、265的通孔120、235、与245而延伸通过绝缘层270。
同理，通孔130、240、与250将电感器115的线圈(未显示)电气耦接在一起以产生其延伸通过绝缘层270的连续导电途径。通孔130、240、与250各自的水平位置可取决于用以实施电感器115的线圈的匝数。如在图2所示，通孔120、130、与235-250的位置是仅为了描述目的而显示且为无意以限制在此说明书内所揭示的实施例。
典型而言，随着流通在电感器内的电流的频率提高到RF阶层，集肤效应开始影响在其用以实施电感器的导体内的电流分布。集肤效应是交流电流将其本身分布在导体内而使得靠近导体表面的电流密度为大于在电感器核心处之倾向。电流是倾向流动在导体的“表层”或表面，即：在称为集肤深度的平均深度处。集肤效应致使导体的有效电阻为随着电流的频率而增大，由于导体的较小横截面积支援电流。
因此，在高频时，导体的电感阻抗是大的，从而随着电流开始为多半流动通过导体表面而使得导体的电感值为最小。在DI结构100内的线圈(例如：线圈205-220及/或线圈405-420)的垂直堆叠可造成在相邻导电层上的DI结构100线圈之间的强磁耦接，即：其中K是大约等于1。结果，可在垂直堆叠于相邻导电层上的线圈之间产生强的磁场，其迫使电流为沿着用以实施各个线圈的导电材料的内部或内缘而流动。换言之，在各个线圈内，在垂直堆叠的线圈之间所产生的磁场迫使电流为沿着最接近线圈空心的导电材料部分而流动。藉由垂直堆叠在DI结构100内的线圈所产生的磁耦接是在中度RF频率而开始，例如：超过大约5千兆赫(GHz)的频率。由于在各个垂直堆叠线圈内的电流被迫使到线圈的内部，以堆叠线圈所实施的电感器的电感值变得比较无关于线圈的线宽。
当DI结构100是纳入在IC内的T型线圈网路，电感器110是典型为电气耦接到IC的输入垫。结果，发生在IC输入垫的ESD事件会造成ESD电流为流通过电感器110。虽为相当高速的事件，关联于ESD事件的频率典型为小于RF频率的数个量级。由于ESD事件典型为次RF频率事件，集肤效应不会显著影响在ESD事件期间的电感器110内的电流。
由于以堆叠线圈所实施的电感器的电感值为比较无关于线圈的线宽，电感器110线圈的线宽可在没有显著改变电感器110的电感值以及线圈间的耦接系数的情况下而增大。归因于磁场效应，电感器110线圈的线宽可在具有电感器110的电感值最小变化的情况下而增大以改良电感器110的ESD电流处置能力。相同的磁场效应亦允许电感器115以相较于电感器110为较窄的线宽所实施而提供如同电感器110的相同电感值。
此外，如同DI结构100内所实施的堆叠式电感结构之使用是相较于单层电感器而提供较低的绕组间电容(CBI)。堆叠式电感结构的分析所揭露的是，关联于堆叠式电感器的寄生电容是受到跨于用以实施堆叠式电感器的不同导电层内的各个线圈所出现的电压变化而大为影响。结果，由线圈对于CBI的作用是随着用以产生堆叠式电感器的各个下降的导电层而减小。当分析堆叠式电感器，估计其对于二层堆叠式电感器的CBI值的方程式可写为：CBI=1/12(4C1+C2)，其中，C1代表其关联于电感器的顶部线圈的电容且C2代表其关联于堆叠式电感器的底部线圈的电容。对于二层堆叠式电感器的CBI的方程式所揭露的是，于CBI之C1的影响是相较于C2的影响为较大许多。
对于n层堆叠式电感器的CBI的通用方程式可写为：
C BI = 1 / 3 n 2 ( Σ i = 1 n - 1 Ci + Cn ) .
对于CBI的上式说明的是：增大其用以实施堆叠式电感器的导电层数目显著减小该种堆叠式电感器的绕组间电容。鉴于习用双电感器IC结构对于典型1毫微亨利(nH)IC电感器而达成数十毫微微法拉(fF)范围的CBI值，双电感结构100可对于1nH IC电感器而达成如同6fF一般低的CBI值。由DI结构100所提供的CBI降低将提高在DI结构100之内的电感器110与115各个的自共振频率。降低CBI在T型线圈网路性能的影响的进一步详情是在此说明书内的图5描述被提供。
此外，典型IC制程内的电感器110与115的线圈垂直堆叠允许在没有消耗额外水平晶片面积的情况下而达成在电感器110与115的线圈之间的增大间距。藉由将电感器110与115各个的线圈垂直堆叠在不同导电层所提供的增大间距进一步降低对于电感器110与115的CBI值。
图3是说明根据另一个实施例之图1的DI结构100的拓扑图。更特别而言，图3说明DI结构100的另一个导电层，即：层265。层265可为用以实施DI结构100的二或多个导电层中的一个导电层，其为在IC基板上方的最低层。因此，在用以形成DI结构100的所有层中，层265为最接近IC基板。
参考图3，电感器110的第四个线圈(即：线圈220)是显示在层265之内。电感器110的线圈220可包括通孔245与节点305。节点305是在电感器110与电感器115之间的共同端子，其电气串联连接电感器110与电感器115。举例来说，在T型线圈网路之内，节点305可为输出端子，其电气耦接到T型线圈网路为实施针对其的输入装置。如同电感器110的其他线圈，在层265中的电感器110的线圈220是被实施为具有单匝的线圈。
通孔245可将在层265中的电感器110的单匝线圈220电气耦接到下个最高相邻层内的电感器110的单匝线圈，即：线圈215。通孔245可为耦接二个相邻导电层的单一通孔、或是垂直堆叠以电气耦接如所描述的非相邻导电层的二或多个通孔。
电感器115的第四个线圈可包括通孔250。配置在层265中的电感器115的第四个线圈可实施为具有至少一匝的线圈。如所指出，电感器115的各个线圈可包括如同电感器115的各个其他线圈的相同匝数。如同通孔245，通孔250可为耦接二个相邻导电层的单一通孔、或是垂直堆叠以电气耦接非相邻导电层的二或多个通孔。电感器115的第四个线圈是配置在电感器110的第四个线圈的内围之内且与电感器110的第四个线圈为同中心。
图4是说明根据另一个实施例之图1的DI结构100的三维(3D)立体图。图4是以3D来说明DI结构100的多层式组成。虽然在图4中是以四个导电层来实施，可使用任何数目的二或多个导电层来实施DI结构100。就其本身而论，图4中所示的实施例是仅为了明确与描述目的而提出，且为无意以限制在此说明书内所揭示的实施例。DI结构100可包括电感器110与115。
如图所示，电感器110包括线圈205、210、215、与220。节点125是电感器110的第一端子。线圈205-220每个是由单匝所形成。电感器115包括线圈405、410、415、与420。节点135是电感器115的第一端子。在描绘实例中，线圈405-420每个是以一又半个匝所实施。电感器115的线圈405-420每个是分别配置在线圈205-220的内围之内，且更分别位在如同线圈205-220每个的相同导电层内。
线圈205-220及405-420每个是对于DI结构100中的各个其他线圈而相关于垂直轴为同中心。线圈205-220是被垂直堆叠，且线圈205-220每个具有相同的外周直径、相同的固定线宽、与单匝。线圈405-420是被垂直堆叠，且线圈405-420每个具有相同的外周直径、相同的固定线宽、与相同的匝数。电感器110与115可被实施为具有相同的电感值。虽然在图4中的线圈205-220各个及线圈405-420各个被实施为具有相同的外周直径、相同的固定线宽、与相同的匝数，对于线圈205-220及线圈405-420中的各个线圈的外周直径、线宽、与匝数可根据对于DI结构100的设计需求而变化。就其本身而论，图4中所示的实施例是仅为了明确与描述目的而提出，且为无意以限制在此说明书内所揭示的实施例。
虽然电感器110与115具有相同电感值，线圈205-220各个的线宽是大于线圈405-420各个的线宽，藉以提供电感器110具有大于电感器115的ESD电流处置能力。由各个电感器110与115的线圈垂直堆叠所部分造成的磁场可在未对于电感器110与115维持相同线宽的情况下而允许对于电感器110与115实施相同电感值。电感器115的线圈可被实施为具有一或多个匝，藉以达到对于电感器115的电感值为大约等于对于电感器110的电感值。
如所描述，通孔120、130、以及235-250、或可相比的层间互连结构耦接电感器110与115各个的线圈。节点305对于电感器110与115二者为共同的第二端子，其电气串联耦接电感器110与电感器115。在各个导电层内，电感器110的一个线圈与电感器115的一个线圈是以相反环形方向所路由。当电感器110与115的路由是以此种方式所构成，在节点125与节点135之间以任一个方向所流通的电流是在各个导电层内以相同方向流通过电感器110与115的线圈。
在一个实施例中，如图4所示的DI结构100可被倒转。在此情形中，线圈205与405可位在其为最接近IC基板之用以实施DI结构100的导电层上。线圈210与410可位在其为在线圈205与405上方之用以实施DI结构100的次高导电层上。再者，线圈215与415可位在其为在线圈210与410上方之用以实施DI结构100的下个导电层上。线圈220与420可位在其为最远离IC基板之用以实施DI结构100的导电层上。是以，节点125与节点135可位在其为最接近IC基板之用以实施DI结构100的导电层上。节点305可位在其为最远离IC基板之用以实施DI结构100的导电层上。。
图5是说明根据另一个实施例之包括T型线圈网路的电路500的电路图。电路500说明IC的输入节点。如图所示，T型线圈网路已经实施在输入节点以改良在输入节点的阻抗与其将输入讯号提供到输入节点的源的输出的阻抗之间的匹配。电路500可包括DI结构100，其包括电感器110与115。
电路500可包括输入装置505、输入垫510、ESD装置515与520、及T型线圈网路525。输入装置505可为在IC内的任何输入装置，其为构成以接收作为输入讯号的外部高频讯号。在图5内，金属氧化物场效电晶体(MOSFET,metal oxide field effect transistor)代表输入装置505。由于输入装置505可实施为IC制程内可用的种种装置的任一个，使用MOSFET来代表输入装置505是无意以限制在此说明书内所揭示的实施例。输入装置505可被电气耦接到IC内的附加输入电路530。附加输入电路530可代表其可被电气耦接到输入装置505以处理经由输入垫510所接收输入讯号的附加装置或电路。
如图所示，源580是经由IC的输入接脚(未显示)而被电气耦接到输入垫510。源580可包括讯号产生器590。当往源580的输出595里面看，源580的阻抗是由R源585所代表。源580可透过输出595将输入讯号提供到输入垫510。输入讯号可为RF输入讯号。
输入垫510可为在IC制程可用的任何垫结构，其允许IC外部的讯号被提供到IC内部电路。输入垫510是在T型线圈输入节点(输入节点)535被电气耦接到T型线圈网路525。输入垫510可为其将输入讯号耦接到输入装置505的讯号路径的部分。
ESD装置515与520是被电气耦接到T型线圈输出节点(输出节点)540。输出节点540将讯号提供到输入装置505。在图5中，ESD装置515与520可为在IC制程可用的种种装置或电路的任一个，其为能够提供保护以免受到对于输入装置505的ESD事件。
T型线圈网路525可包括DI结构100、以及其标示为RTM 560的终端电阻器，DI结构100包含电感器110与115。T型线圈网路525可包括种种寄生电容。虽然并非为实际的电路元件，在图5中，一个此类的寄生电容是如同CL545所代表。CL545代表在输出节点540且因此在输入装置505的输入节点所出现的寄生电容的总和。是以，CL545代表由T型线圈网路525所看到的负载电容。CL545可包括其关联于电气耦接到输出节点540的装置的种种寄生电容。举例来说，CL545可包括关联于输入装置505的闸极电容、关联于将装置耦接到输出节点540的互连线的电容、关联于ESD装置515与520的电容、等等。CL545、连同关联于IC与IC封装的种种寄生电感与电容可对于源580提出复阻抗。
CBI 565代表关联于电感器110与115的绕组间电容。如在此说明书内所使用，“绕组间电容”是指在电感器的紧密间隔绕组之间的电容耦接所引起的寄生电容。典型而言，绕组间电容是随着电感器绕组的线宽增大而增大。同理，绕组间电容是随着绕组的线宽减小而减小。由于电感器110与115每个是垂直堆叠式的电感器，线宽在绕组间电容上的影响是显著减小。代表寄生电容且非为在电路500内的实际电容器的CBI 565之值不会随着电感器110与115每个的绕组的线宽增大或减小而增大或减小。此外，不包括线宽变化的效应，对于垂直堆叠式电感器110与115的CBI 565之值是藉由将电感器110与115的线圈分布为遍及在其用以实施电感器110与115的二或多个导电层而大为降低。
当在输入节点实施时，T型线圈网路525可消除其关联于输入装置505的复阻抗且对于源580提出主要为电阻性的阻抗，源580产生高频的输入讯号以驱动输入装置505。典型而言，RF***的输入与输出节点是经设计为具有50欧姆的匹配特性阻抗。是以，R源585与RTM 560每个可被实施为具有约50欧姆的特性阻抗。当适当实施时，T型线圈网路525可具有删除由源580的输出595所看出的复阻抗的效应，使得IC输入节点是由源580所看出为纯电阻性且R源585为大约等于RTM 560。应为理解的是，关于图5所用的诸值是仅为说明目的且为无意以限制在本文所揭示的实施例。
由于垂直堆叠电感器110与115的CBI 565降低可降低其关联于T型线圈网路525、以及IC输入节点的复阻抗，且允许IC输入节点将达到对于T型线圈网路为可能的最大理论频宽扩大。本文揭示的DI结构之使用在T型线圈网路525可造成频宽增大，其为不具有T型线圈网路的相同输入节点者的大约2.7倍。举例来说，鉴于不具有T型线圈网路的习用IC接收器电路达成大约12.7GHz的最大输入频宽，实施为具有三个导电层DI结构的T型线圈网路的相同IC接收器电路可达成大约30GHz的输入频宽。在此实例中，T型线圈网路以大约2.4的乘数而将频宽增大。典型而言，利用IC的习用电感结构的T型线圈网路达成其大于不具有T型线圈网路的输入节点为仅约1.6倍的频宽。
参考图5，电感器110是在节点535为电气耦接到输入垫510且在节点540为电气耦接到输入装置505以及ESD装置515与520。在ESD事件期间，电感器110是串联于其从输入垫510通过ESD装置515及/或ESD装置520的ESD电流路径。在此情形，用其来实施电感器110的导电材料必须能够处置在ESD事件期间而流通过电感器110的尖峰电流位准。由于用以实施电感器110的堆叠式电感结构的线宽具有关于电感器110的电感值的可忽略影响，电感器110的线宽可在未显著增大电感器110的电感值的情况下而增大以改良电感器110的ESD电流处置能力。是以，可显著改良T型线圈网路525的ESD性能。
本文使用的术语“一个”是定义为一个或超过一个。本文使用的术语“多个”是定义为二个或超过二个。本文使用的术语“另一个”是定义为至少第二或多个。本文使用的术语“包括”及/或“具有”是定义为包含，即：开放式语言。除非另为指明，本文使用的术语“耦接”是定义为连接，无论是直接为不具有任何中间元件或间接为具有一或多个中间元件。二个元件亦可为机械式、电气式耦接、或是透过通讯通道、途径、网路、或***而通连式连结。
本文揭示的实施例可在没有脱离其精神或本质特性的情况下为以其他形式所实施。是以，应参考随附申请专利范围而非不是前述说明书来指出本发明的范畴。

Claims (13)

1.一种实施在一半导体集成电路IC内的双电感结构，该双电感结构包含：
一第一电感器，其包含第一多个线圈；
其中该第一多个线圈中的各个线圈配置在多个导电层中的一不同层内，其中该第一多个线圈是一个直接在另一个底下地垂直堆叠且与一垂直轴为同中心；
一第二电感器，其包含第二多个线圈，其中该第二多个线圈中的各个线圈是配置在该多个导电层中的一不同层内；
其中该第二多个线圈是一个直接在另一个底下地垂直堆叠且与该垂直轴为同中心；
其中该第一多个线圈的线宽大于该第二多个线圈的线宽；
其中该第一电感器的该第一多个线圈与至少一个通孔串联耦接且该第二电感器的该第二多个线圈与至少一个通孔串联耦接；且
其中，在各个导电层内，该第二多个线圈中的一个线圈是配置在该第一多个线圈中的一个线圈的一内围之内。
2.如权利要求1所述的双电感结构，其中该第一多个线圈中的各个线圈是包含一单匝以及一如同该第一多个线圈中的各个其他线圈的相同线宽。
3.如权利要求1所述的双电感结构，其中该第二多个线圈中的各个线圈包含至少一匝以及如同该第二多个线圈中的各个其他线圈的一相同线宽与一相同匝数。
4.如权利要求1所述的双电感结构，其还包含：
该第一电感器的一第一端子，其耦接到该IC的一输入垫；
该第二电感器的一第一端子，其耦接到该IC的一内部节点；
其中该第一电感器的该第一端子与该第二电感器的该第一端子配置在该多个导电层中最远离该IC的一基板的导电层；
一第二端子，其耦接到该第一电感器与该第二电感器；
其中该第二端子配置在该多个导电层中最接近该基板的导电层；且
其中该第二端子是电气串联耦接该第一电感器与该第二电感器。
5.如权利要求1所述的双电感结构，其还包含：
该第一电感器的一第一端子，其耦接到该IC的一输入垫；
该第二电感器的一第一端子，其耦接到该IC的一内部节点；
其中该第一电感器的该第一端子与该第二电感器的该第一端子配置在该多个导电层中最接近该IC的一基板的导电层；
一第二端子，其耦接到该第一电感器与该第二电感器；
其中该第二端子配置在该多个导电层中最远离该基板的导电层；且
其中该第二端子是电气串联耦接该第一电感器与该第二电感器。
6.如权利要求1所述的双电感结构，其中该第一多个线圈中的一个线圈与该第二多个线圈中的一个线圈，在一相同导电层内，是配置以在一相同方向流通电流。
7.如权利要求1所述的双电感结构，其中该第二多个线圈中的各个线圈包含一大于该第一多个线圈中的各个线圈的匝数以产生一相同的电感值予该第一电感器与该第二电感器。
8.如权利要求1至7中任一项所述的双电感结构，其中该第一电感器的电感值等于该第二电感器的电感值。
9.一种在一半导体集成电路IC内实施双电感结构的方法，该方法包含：
配置一第一导电层，其包含一第一电感器的一第一线圈与一第二电感器的一第一线圈；
其中该第二电感器的该第一线圈配置在该第一电感器的该第一线圈内；
配置一第一绝缘层于该第一导电层上，且
配置一第二导电层于该第一绝缘层上，该第二导电层包含该第一电感器的一第二线圈与该第二电感器的一第二线圈；
其中该第一及第二导电层是经由第一通孔电气耦合，该第一通孔形成通过该第一绝缘层的垂直导电通道；
其中该第一电感器的该第一及第二线圈是一个直接在另一个底下地垂直堆叠，串联耦接，且同心于该垂直轴；
其中该第二电感器的该第一及第二线圈是一个直接在另一个底下地垂直堆叠，串联耦接，且同心于该垂直轴；且
其中该第一电感器的该各个线圈的线宽大于该第二电感器的各个线圈的线宽；
其中，于该第一及第二导电层的每个内，该第二多个线圈的一线圈中，该第二多个线圈的一线圈配置于该第一多个线圈的一线圈的内周内。
10.如权利要求9所述的方法，其中
该第一电感器的该第二线圈具有与该第一电感器的该第一线圈相同的线宽；且
该第二电感器的该第二线圈具有与该第二电感器的该第一线圈相同的线宽。
11.如权利要求9所述的方法，其还包含：
配置一第二绝缘层于该第二导电层上；且
配置一第三导电层于该第二绝缘层上，该第三导电层包含该第一电感器的一第三线圈与该第二电感器的一第三线圈；
其中该第二及第三导电层经由第二通孔电气耦合，该第二通孔形成通过该第二绝缘层的垂直导电通道；
其中该第一电感器的该第三线圈具有与该第一电感器的该第二线圈相同的线宽；且
其中该第二电感器的该第三线圈具有与该第二电感器的该第二线圈相同的线宽。
12.如权利要求9所述的方法，其中：
配置该第一导电层包含配置该第一电感器的该第一线圈为一单匝且该第二电感器的该第一线圈为至少一匝；
配置该第二导电层包含配置该第一电感器的该第二线圈为一单匝且该第二电感器的该第二线圈为至少一匝；且
其中该第二电感器的第一及第二线圈各自具有相同的匝数。
13.如权利要求9至12中任一项所述的方法，其中该第一电感器的一个线圈与该第二电感器的一个线圈，在一相同导电层内，是配置以在一相同方向流通电流。
CN201080065408.7A 2010-04-07 2010-11-08 堆叠式双电感结构 Active CN102934226B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/755,781 2010-04-07
US12/755,781 US8143987B2 (en) 2010-04-07 2010-04-07 Stacked dual inductor structure
PCT/US2010/055787 WO2011126516A1 (en) 2010-04-07 2010-11-08 Stacked dual inductor structure

Publications (2)

Publication Number Publication Date
CN102934226A CN102934226A (zh) 2013-02-13
CN102934226B true CN102934226B (zh) 2015-09-23

Family

ID=43385155

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201080065408.7A Active CN102934226B (zh) 2010-04-07 2010-11-08 堆叠式双电感结构

Country Status (7)

Country Link
US (1) US8143987B2 (zh)
EP (1) EP2556535B1 (zh)
JP (1) JP5503028B2 (zh)
KR (1) KR101449822B1 (zh)
CN (1) CN102934226B (zh)
TW (1) TWI408707B (zh)
WO (1) WO2011126516A1 (zh)

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5442358B2 (ja) * 2009-08-25 2014-03-12 ルネサスエレクトロニクス株式会社 半導体装置
US9095359B2 (en) 2009-09-18 2015-08-04 Covidien Lp Tissue ablation system with energy distribution
US9111675B1 (en) 2010-04-07 2015-08-18 Xilinx, Inc. Stacked inductor structure
US8384507B2 (en) * 2010-06-01 2013-02-26 Qualcomm Incorporated Through via inductor or transformer in a high-resistance substrate with programmability
CN102376693B (zh) * 2010-08-23 2016-05-11 香港科技大学 单片磁感应器件
JP5463580B2 (ja) * 2010-09-17 2014-04-09 日本電信電話株式会社 インダクタ
CN103975398B (zh) 2011-08-18 2017-07-04 温彻斯特技术有限责任公司 具有大电感可调谐性的静电可调谐磁电电感器
US9087838B2 (en) * 2011-10-25 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a high-K transformer with capacitive coupling
GB2513725B (en) * 2012-02-29 2016-01-13 Murata Manufacturing Co Multilayer inductor and power supply circuit module
US9049067B2 (en) * 2012-07-16 2015-06-02 Fujitsu Limited Receiver interface
US8860180B2 (en) 2012-10-26 2014-10-14 Xilinx, Inc. Inductor structure with a current return encompassing a coil
US9203185B1 (en) * 2013-02-05 2015-12-01 Paige Electric Company, Lp Security loop cable
US9048017B2 (en) * 2013-03-14 2015-06-02 Xilinx, Inc. Circuits for and methods of implementing a gain stage in an integrated circuit
CN205303100U (zh) * 2013-07-11 2016-06-08 株式会社村田制作所 电子元器件
JP5907124B2 (ja) * 2013-07-24 2016-04-20 株式会社村田製作所 高周波部品およびフィルタ部品
US10051741B2 (en) * 2013-11-06 2018-08-14 Qualcomm Incorporated Embedded layered inductor
US9502168B1 (en) * 2013-11-15 2016-11-22 Altera Corporation Interleaved T-coil structure and a method of manufacturing the T-coil structure
CN103681539B (zh) * 2013-12-18 2016-06-08 江阴长电先进封装有限公司 一种集成共模电感的封装结构及其封装方法
EP3007224A1 (en) * 2014-10-08 2016-04-13 Nxp B.V. Metallisation for semiconductor device
US9356556B1 (en) 2015-08-06 2016-05-31 Xilinx, Inc. Circuits for and methods of implementing a dual-mode oscillator
US10985465B2 (en) * 2015-08-19 2021-04-20 Nucurrent, Inc. Multi-mode wireless antenna configurations
TWI541842B (zh) * 2015-10-23 2016-07-11 瑞昱半導體股份有限公司 螺旋狀堆疊式積體變壓器及電感
TWI619128B (zh) * 2015-12-08 2018-03-21 瑞昱半導體股份有限公司 螺旋狀堆疊式積體電感及變壓器
US20170287623A1 (en) * 2016-04-01 2017-10-05 Xytech Electronic Technology (Shanghai) Co., Ltd. Inductor winding and method for preparing a layout of a Multi-Layer Spiral Inductor winding
US10026546B2 (en) * 2016-05-20 2018-07-17 Qualcomm Incorported Apparatus with 3D wirewound inductor integrated within a substrate
TWI658567B (zh) * 2017-01-13 2019-05-01 矽品精密工業股份有限公司 電子封裝件及其基板結構
US10601222B2 (en) 2017-09-01 2020-03-24 Qualcomm Incorporated Stacked symmetric T-coil with intrinsic bridge capacitance
US10498139B2 (en) 2017-09-01 2019-12-03 Qualcomm Incorporated T-coil design with optimized magnetic coupling coefficient for improving bandwidth extension
US10529480B2 (en) 2017-09-01 2020-01-07 Qualcomm Incorporated Asymmetrical T-coil design for high-speed transmitter IO ESD circuit applications
WO2019059898A1 (en) * 2017-09-20 2019-03-28 Intel Corporation PERIPHERAL INDUCERS
US10447226B2 (en) * 2017-12-21 2019-10-15 Qualcomm Incorporated Three dimensional inductor-capacitor apparatus and method of fabricating
CN108511174A (zh) * 2017-12-25 2018-09-07 宁波微鹅电子科技有限公司 一种线圈模组、无线电能发射电路及接收电路
US10742026B2 (en) * 2018-02-07 2020-08-11 International Business Machines Corporation Electrostatic protection device
WO2019202774A1 (ja) * 2018-04-16 2019-10-24 株式会社村田製作所 Ｅｓｄ保護素子
JP6536768B1 (ja) 2018-04-16 2019-07-03 株式会社村田製作所 Ｅｓｄ保護素子
US10943729B2 (en) * 2018-10-31 2021-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Entangled inductor structures
JP7183709B2 (ja) * 2018-11-02 2022-12-06 日本電信電話株式会社 トランスインピーダンスアンプ
US10862521B1 (en) * 2019-01-30 2020-12-08 Inphi Corporation Techniques for programmable gain attenuation in wideband matching networks with enhanced bandwidth
US11651884B2 (en) * 2019-03-26 2023-05-16 Globalfoundries U.S. Inc. Peaking inductor embedded within a T-coil
US10944397B1 (en) * 2020-01-31 2021-03-09 Cadence Design Systems, Inc. Compact four-terminal TCOIL
US11715722B2 (en) * 2020-04-30 2023-08-01 Wolfspeed, Inc. Wirebond-constructed inductors
US11626236B2 (en) * 2021-03-08 2023-04-11 Qualcomm Incorporated Stacked inductor having a discrete metal-stack pattern
US11418026B1 (en) * 2021-03-22 2022-08-16 International Business Machines Corporation Electrostatic protection device
US20220328237A1 (en) * 2021-04-09 2022-10-13 Qualcomm Incorporated Three dimensional (3d) vertical spiral inductor and transformer
CN113871136B (zh) * 2021-08-24 2022-07-26 锐石创芯(深圳)科技股份有限公司 耦合器及射频前端模组
KR20240038433A (ko) * 2022-09-16 2024-03-25 주식회사 모다이노칩 전자 부품

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5610433A (en) * 1995-03-13 1997-03-11 National Semiconductor Corporation Multi-turn, multi-level IC inductor with crossovers

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5017902A (en) * 1989-05-30 1991-05-21 General Electric Company Conductive film magnetic components
JPH0786851A (ja) * 1993-09-10 1995-03-31 Mitsubishi Electric Corp 高周波集積回路
JPH08116031A (ja) * 1994-10-17 1996-05-07 Hitachi Ltd 半導体装置
JPH08130115A (ja) * 1994-10-31 1996-05-21 Fuji Elelctrochem Co Ltd 電子チップ部品
JPH09306770A (ja) * 1996-05-20 1997-11-28 Fuji Elelctrochem Co Ltd 積層型チップトランスの製造方法
JP3444226B2 (ja) * 1998-11-18 2003-09-08 エフ・ディ−・ケイ株式会社 積層インダクタ
JP2002246231A (ja) * 2001-02-14 2002-08-30 Murata Mfg Co Ltd 積層型インダクタ
JP2005333004A (ja) 2004-05-20 2005-12-02 Nec Electronics Corp 半導体装置
JP2006086211A (ja) * 2004-09-14 2006-03-30 Denso Corp 半導体装置
US7265433B2 (en) * 2005-01-13 2007-09-04 International Business Machines Corporation On-pad broadband matching network
WO2007019280A2 (en) * 2005-08-04 2007-02-15 The Regents Of The University Of California Interleaved three-dimensional on-chip differential inductors and transformers
US7486167B2 (en) 2005-08-24 2009-02-03 Avago Technologies General Ip (Singapore) Pte. Ltd. Cross-coupled inductor pair formed in an integrated circuit
US7761078B2 (en) 2006-07-28 2010-07-20 Qualcomm Incorporated Dual inductor circuit for multi-band wireless communication device
TWI336922B (en) * 2007-01-12 2011-02-01 Via Tech Inc Spiral inductor with multi-trace structure
TWI337363B (en) * 2007-03-16 2011-02-11 United Microelectronics Corp Three dimensional transformer
TWI397930B (zh) 2007-11-06 2013-06-01 Via Tech Inc 螺旋電感元件
JP2009272360A (ja) * 2008-05-01 2009-11-19 Panasonic Corp インダクタおよびその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5610433A (en) * 1995-03-13 1997-03-11 National Semiconductor Corporation Multi-turn, multi-level IC inductor with crossovers

Also Published As

Publication number Publication date
EP2556535A1 (en) 2013-02-13
TW201145322A (en) 2011-12-16
CN102934226A (zh) 2013-02-13
US8143987B2 (en) 2012-03-27
WO2011126516A1 (en) 2011-10-13
KR101449822B1 (ko) 2014-10-13
EP2556535B1 (en) 2016-08-10
JP5503028B2 (ja) 2014-05-28
KR20120125669A (ko) 2012-11-16
US20110248811A1 (en) 2011-10-13
TWI408707B (zh) 2013-09-11
JP2013522955A (ja) 2013-06-13

Similar Documents

Publication Publication Date Title
CN102934226B (zh) 堆叠式双电感结构
CN109860146B (zh) 一种基于硅通孔互连的高密度三维集成螺旋电感器
US8198970B2 (en) Transformers, balanced-unbalanced transformers (baluns) and integrated circuits including the same
JP3777159B2 (ja) 高ｑインダクタ
JP5937166B2 (ja) ３次元インダクタ及び変圧器
US9209130B2 (en) Semiconductor device having ground shield structure and fabrication method thereof
US20120314328A1 (en) Esd protection device
EP3758030B1 (en) High current integrated circuit-based transformer
US9865392B2 (en) Solenoidal series stacked multipath inductor
US6455915B1 (en) Integrated inductive circuits
US6970064B2 (en) Center-tap transformers in integrated circuits
US6753591B2 (en) Low substrate loss inductor
CN105551777A (zh) 具有两种变压比的变压器
US20240212926A1 (en) Transformer structure
US11651884B2 (en) Peaking inductor embedded within a T-coil
CN109981067B (zh) 一种基于同轴硅通孔的三维集成无源滤波器
Namoune et al. Simulation analysis of geometrical parameters of monolithic on-chip transformers on silicon substrates
CN110098817A (zh) 共模滤波器
US20040113737A1 (en) Inductors and transformers in integrated circuits
CN101127271B (zh) 电感结构
JP2023183405A (ja) モノリシック又はマルチダイ集積回路変圧器
CN118098790A (zh) 一种片上电感结构和集成电路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant