JP5498047B2

JP5498047B2 - 半導体集積回路

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Publication number: JP5498047B2
Application number: JP2009089367A
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Inventors: 千尋石井
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Priority date: 2009-04-01
Filing date: 2009-04-01
Publication date: 2014-05-21
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Description

本発明は、半導体集積回路に関するものである。

半導体集積回路における低電圧・低温時の動作では、遅延特性が、常温時に比べて非常に大きくなる現象が発生する。この現象は低温ワースト（Worst）と呼ばれ、半導体集積回路の微細化と電源電圧の低電圧化とに伴い顕著に発生する。低温ワーストは、「低温動作時の遅延特性は、常温に比べて小さくなる」と言う既知の現象とは全く反対の特性であり、これまでの常識であった高温ワーストの概念が通用しないことを意味している。

半導体集積回路の設計では、最大となる遅延特性でのタイミング設計と、最小となる遅延特性でのタイミング設計とを行い、半導体集積回路の動作保証を行っている。半導体集積回路の遅延特性は、低電圧時には大きくなり、高電圧時には小さくなる特性がある。そのため、高温ワーストの概念が通用していたこれまでの設計では、最大となる遅延特性でのタイミング設計は低電圧・高温時にて行い、最小となる遅延特性でのタイミング設計は高電圧・低温時にて行っている。これに加えて、シミュレーションにより低温ワーストが発生していると判明した低電圧動作の半導体集積回路の設計では、低電圧・低温時の遅延特性にてタイミング検証も行い、半導体集積回路の動作保証を行っている。そのため。半導体集積回路の動作可能な最大周波数は、常温に比べて非常に大きな遅延特性となる低電圧・低温時の遅延特性により決定されていた。

しかし、半導体集積回路を構成するトランジスタのジャンクション温度は、極端な低温環境においても、動作を開始すると、自己発熱により速やかに上昇する。つまり、従来では、半導体集積回路のジャンクション温度が上昇するまでの極めて短い時間の動作保証を行うために、過剰とも言えるタイミング設計を行っていたことになる。

高温ワーストの概念が通用していたこれまでの設計では、低温時のタイミング設計は、常温に比べて小さな遅延特性にて半導体集積回路の動作を保証していたために、遅延回路の挿入による回路規模の増大や設計の困難化による設計ターンアラウンドタイムの増大などの問題がある。

これに加えて、低温ワーストが発生している低電圧動作の半導体集積回路の設計では、常温に比べて非常に大きな遅延特性にて期待する最大周波数での動作を保証していたために、駆動力の大きなセルの使用による回路規模の増大や、回路閾値の低いセルを使用することによるリーク電流の増大、設計の困難化による更なる設計ターンアラウンドタイムの増大などの問題がある。

これらの問題について対策を施した半導体集積回路が、例えば、特許文献１や特許文献２に開示されている。特許文献１，２に開示された半導体集積回路は、設定した基準温度よりも低い場合に発熱回路を動作させ、半導体集積回路の温度を上昇させることで、低温動作時の正常動作を保証する構成となっている。

すなわち、特許文献１（図１）に開示された半導体集積回路は、発熱回路にリングオシレータを利用し、温度検出に正の温度係数を持つ抵抗体と温度係数を持たない抵抗体とを利用し、コンパレータにて抵抗体による電圧変化と基準電圧との比較を行うことで温度による発熱回路の制御を可能とし、半導体集積回路の温度を所定の温度に制御する構成となっている。

しかし、特許文献１に記載の半導体集積回路では、「低温動作時の遅延特性が常温に比べて小さくなる」高温ワーストの概念が通用する高電圧ではもちろんのこと、「低温動作時の遅延特性が常温に比べて大きくなる」低温ワーストが発生する低電圧でも、それらの電圧と無関係に、設定した基準温度よりも低い場合は、発熱回路が動作するので、低電圧、もしくは高電圧で期待した効果は得られず、正常動作を保証することはできない。

また、特許文献１では、発熱回路をチップ表面に配置すると限定し、チップ内部に組み込まない構成とし、このような構成がコスト削減やチップ内部に組み込む技術を必要としない効果を述べている。しかし、この構成では、複数のチップを一つのパッケージに組み込むためのコストが必要であるので、コスト的には同一チップとして組み込む方が有効である。そして、様々な機能のチップを一つのチップに組み込んだシステムＬＳＩは今日では普通の技術であり、チップ内部に組み込む技術は難しいものではない。

発熱回路をチップ内部に組み込む方法を採用すれば、低電圧・低温時での遅延特性が問題となる範囲に、あるいは、特に問題となる箇所の近傍に発熱回路を配置することや、チップ内部の既存の回路を一時的に発熱回路として利用するなどのメリットがある。既存の回路を一時的に発熱回路として利用する場合には、発熱回路を改めて追加する必要がなく面積的なメリットもある。チップ表面に配置する場合には、そのような細かな配置やチップ内部の既存の回路を利用することは困難である。

次に、特許文献２（図１）に開示された半導体集積回路は、発熱回路にペルチェ素子、メモリ回路、インバータなどのループ回路を利用し、温度検出にリングオシレータの発振周波数を利用し、周波数比較器により基準周波数との比較を行って発熱回路を制御することで、半導体集積回路の温度を所定の温度に制御する構成となっている。

しかし、特許文献２では、リングオシレータの発振周波数など温度の上昇により低下する測定値にて温度制御を行う構成は、「低温動作時の遅延特性は、常温に比べて小さくなる」という高温ワーストの概念を前提としていると明確に述べているので、常温に比べて小さな遅延特性にて半導体集積回路の動作を保証するための回路構成であることは明らかである。

加えて、特許文献２に記載の技術では、低温ワーストが発生するような低電圧時には、低温時に動作を開始した発熱回路は、半導体集積回路の温度が上昇してもリングオシレータの発振周波数などの測定値が、低温に比べてさらに大きくなるため、所定の温度に達しても動作を停止することはできない。よって、低温動作時の正常動作を保証することはできない。また、温度による発熱回路の制御に加えて、電圧による発熱回路の制御を行っていないので、低温ワーストが発生するような低電圧時にこのような不具合が発生することも回避することはできない。

特開平８−７８６１２号公報特開２００７−２５８２１６号公報

本発明は、上記に鑑みてなされたものであり、低温ワーストが発生する状況である場合の遅延特性を補償する機能を備えた半導体集積回路を提供することを目的とする。

本願発明の一態様によれば、自己動作により熱を発生し半導体集積回路を加熱する発熱回路と、ジャンクション温度を測定する温度センサと、電源電圧を測定する電圧モニタ
と、前記温度センサおよび前記電圧モニタからの信号に基づき、前記ジャンクション温度が基準温度に達しているか否か、前記電源電圧が基準電圧よりも低いか否かをそれぞれ判断し、前記電源電圧が基準電圧よりも高い場合は前記発熱回路を動作させず、前記ジャンクション温度が基準温度に達していない場合で、かつ前記電源電圧が基準電圧よりも低い場合に前記発熱回路を動作させ、前記ジャンクション温度が基準温度に到達すると、前記発熱回路の動作を停止させる制御回路とで構成される遅延特性補償回路を、チップの内部と表面を含むロジックエリアに設けた半導体集積回路が提供される。

本発明によれば、低温ワーストが発生する状況である場合の遅延特性を補償する機能を備えた半導体集積回路を提供できるという効果を奏する。

図１は、半導体集積回路における遅延特性の温度依存特性と電圧依存特性とを説明する特性図である。図２は、半導体集積回路のジャンクション温度が上昇する様子を説明する概念図である。図３は、本発明の第１の実施の形態として、本発明による遅延特性補償回路の構成を示すブロック図および該遅延特性補償回路を組み込む半導体集積回路のレイアウトを示す平面図である。図４は、本発明の第２の実施の形態として、図３に示す遅延特性補償回路の構成例（その１）を示す回路図である。図５は、本発明の第３の実施の形態として、図３に示す遅延特性補償回路の構成例（その２）を示す回路図である。図６は、本発明の第４の実施の形態として、図３に示す遅延特性補償回路の配置例（その１）を示す回路図である。図７は、本発明の第５の実施の形態として、図３に示す遅延特性補償回路の配置例（その２）を示す回路図である。図８は、本発明の第６の実施の形態として、図３に示す遅延特性補償回路の配置例（その３）を示す回路図である。

まず、本発明の理解を容易にするため、図１と図２を参照して、半導体集積回路における遅延特性とジャンクション温度の上昇による半導体集積回路の温度上昇とについて説明する。なお、図１は、半導体集積回路における遅延特性の温度依存特性と電圧依存特性とを説明する特性図である。図２は、半導体集積回路のジャンクション温度が上昇する様子を説明する概念図である。

図１において、横軸は、半導体集積回路の外気温度（−４０℃〜＋１２５℃）であり、縦軸は、伝搬遅延時間［ｐｓ］である。半導体集積回路に供給される電源電圧については、半導体集積回路の正常な論理動作を保証する動作電圧範囲(基準電圧、高電圧、低電圧)を定めている。そのため、半導体集積回路での遅延特性は、電源電圧が基準電圧である場合と、高電圧である場合と、低電圧である場合とで規定される。また、動作電圧範囲は、標準動作の場合と、低電圧動作の場合で規定される。動作電圧範囲は、例えば、標準動作の場合、基準電圧は１．２Ｖ、高電圧は１．３Ｖ、低電圧は１．１Ｖ、低電圧動作の場合、基準電圧は１．０Ｖ、高電圧は１．１Ｖ、低電圧は０．９Ｖである。これらの電源電圧は、半導体集積回路に供給される電源電圧であって、半導体集積回路内部では、電源の供給経路における配線抵抗や電流消費により電源電圧はさらに低下するが、局所的な配線抵抗や電流消費の大小等で電圧低下量は半導体集積回路内部でも異なっている。図１では電源電圧が異なる３つの遅延特性（１）（２）（３）が示されている。

図１において、遅延特性（１）は、電源電圧が１．０Ｖである場合の遅延特性であり、外気温度（−４０℃〜＋１２５℃）の範囲内において、遅延時間は僅かに右肩上がりの遅くなる傾向を示すが、ほぼ一定と見なせる変化を示している。また、遅延特性（１）よりも短い遅延時間を示す遅延特性（２）は、電源電圧が１．２Ｖである場合の遅延特性であり、外気温度が２５℃を超えると若干大きくなる傾向を示すが、遅延特性（１）よりも大きくなることはない。一方、遅延特性（１）よりも大幅に遅れた遅延時間を示す遅延特性（３）は、電源電圧が０．８Ｖである場合の遅延特性であり、温度が低温度に向かうほどに遅延時間が大幅に大きくなっている。この遅延特性（３）に示す現象が低温ワーストである。

次に、図２において、横軸は、時間［ｓｅｃ］であり、縦軸は、ジャンクション温度［℃］である。図２に示すように、半導体集積回路を構成するトランジスタは、外気温度が−４０℃などの低温度においても、電源が投入され動作を開始すると、ジャンクション温度は、自己発熱により低温から速やかに上昇し、短い時間ｔ＝Ｔ内に常温に到達し、さらに、高温に向かって上昇する特性を示す。

以下に添付図面を参照して、本発明の実施の形態による半導体集積回路を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。

（第１の実施の形態）
図３は、本発明の第１の実施の形態として、本発明による遅延特性補償回路の構成を示すブロック図および該遅延特性補償回路を組み込む半導体集積回路のレイアウトを示す平面図である。

図３において、半導体集積回路１は、設計を要するロジック回路が形成されるロジックエリア２と、設計不要なメモリやＡＤＣなどのＩＰ（一般には知的財産であるが、ここでは検証済みの再利用可能な回路）を配置するＩＰエリア３とが混在する形で設計される。図３では、理解を容易にするため、ロジックエリア２がＩＰエリア３で囲まれているとしている。本発明による遅延特性補償回路４は、このような半導体集積回路１のチップの表面と内部も含めたロジックエリア２に設けられる。

遅延特性補償回路４は、発熱回路１０と、温度センサ１１と、電圧モニタ１２と、制御回路１３とを備えている。発熱回路１０は、制御回路１３から動作開始指示が入力されると、動作停止指示が入力されるまでの間、自己動作を行って熱を発生し、配置箇所周辺の半導体集積回路１を加熱する。温度センサ１１は、半導体集積回路１が動作を開始すると、図２に示したように上昇するジャンクション温度を測定し、制御回路１３に出力する。電圧モニタ１２は、配置箇所の電源電圧を測定し制御回路１３に出力する。

制御回路１３は、温度センサ１１および電圧モニタ１２からの信号に基づき、前記ジャンクション温度が基準温度に達しているか否か、前記電源電圧が基準電圧よりも低いか否かをそれぞれ判断し、前記電源電圧が基準電圧よりも高い場合は、発熱回路１０を動作させず、前記ジャンクション温度が基準温度に達していない場合で、かつ前記電源電圧が基準電圧よりも低い場合に、発熱回路１０を動作させ、前記ジャンクション温度が基準温度に到達すると、発熱回路１０の動作を停止させる。

これによって、低電圧・低温時での動作時のみでの遅延特性を補償することができ、遅延の温度特性が反対となる高電圧時に、期待と反対の補償を行う不具合を回避できる半導体集積回路を実現することができる。

以下、実施の形態として、遅延特性補償回路４の各要素の構成例と、遅延特性補償回路４の配置例とを説明する。

（第２の実施の形態）
図４は、本発明の第２の実施の形態として、図３に示す遅延特性補償回路の構成例（その１）を示す回路図である。図４において、図３に示す制御回路１３は、例えば２入力のＮＯＲゲート１３ａで構成することができる。ＮＯＲゲート１３ａの一方の入力端子には温度センサ１１の出力が入力され、他方の入力端子には電圧モニタ１２の出力が入力されている。ＮＯＲゲート１３ａの出力端子は発熱回路１０の制御ポートに接続されている。

図３に示す発熱回路１０は、例えば、複数の２入力ＮＡＮＤゲートをリング状に接続したリングオシレータにより構成することができる。複数の２入力ＮＡＮＤゲートのうち、１つの２入力ＮＡＮＤゲート１０ａの一方の入力端子が上記制御ポートになっていて、制御回路１３の出力が入力され、他方の入力端子に前段の２入力ＮＡＮＤゲートの出力が入力されている。残りの２入力ＮＡＮＤゲートは、一方の入力端子に前段の２入力ＮＡＮＤゲートの出力が入力され、他方の入力端子は電源に接続されている。

このように構成される発熱回路１０は、制御回路１３の出力が低レベル（以降「“Ｌ”レベル」と表記する）である場合は動作しないが、高レベル（以降「“Ｈ”レベル」と表記する）になると自己動作して発振動作を開始し、“Ｈ”レベルである期間内継続する。この自己動作の期間内、発熱し、配置箇所周辺の半導体集積回路１を加熱する。

図３に示す温度センサ１１は、例えば、電源と回路グランドとの間に、トランジスタ１１ａと容量素子１１ｂとを直列に配置した回路で構成することができる。トランジスタ１１ａと容量素子１１ｂとの直列接続端が出力端子として制御回路１３であるＮＯＲゲート１３ａの一方の入力端子に接続されている。トランジスタ１１ａは、ゲートが電源に接続されて常時オフ状態にあり、オフリーク電流が流れている。このリーク電流は、低温では少なく、温度が上昇すると増加する。このように温度依存性を有したリーク電流が容量素子１１ｂにて電圧変換され、制御回路１３であるＮＯＲゲート１３ａの一方の入力端子に出力される。つまり容量素子１１ｂの端子電圧は、ジャンクション温度に対応している。

ここで、制御回路１３での判定基準である基準温度は、ＮＯＲゲート１３ａが“Ｈ”レベルとして取り込む閾値電圧のレベルである。本実施の形態では、この基準温度は、容量素子１１ｂの容量値を適宜に選択することで、２５℃程度の常温や、それよりも低い温度または高い温度など、任意に設定することができる。

図３に示す電圧モニタ１２は、例えば、電圧比較器１２ａにて、基準電圧源１２ｂの基準電圧Ｖ_Ｒｅｆと電源電圧との大小比較を行う構成とすることができる。電圧比較器１２ａの出力端子が制御回路１３であるＮＯＲゲート１３ａの他方の入力端子に接続されている。基準電圧Ｖ_Ｒｅｆは、低温ワーストが発生し始める最大の電圧に設定されている。電圧比較器１２ａは、電源電圧が基準電圧Ｖ_Ｒｅｆよりも低い場合は出力を“Ｌ”レベルにし、基準電圧Ｖ_Ｒｅｆよりも高い場合は出力を“Ｈ”レベルにする。

次に、動作について説明する。電源電圧が基準電圧Ｖ_ｒｅｆよりも高い場合は、電圧モニタ１２の出力は“Ｈ”レベルであるので、制御回路１３は、温度センサ１１の出力状態とは無関係に、出力を“Ｌ”レベルにする。発熱回路１０は動作せず停止状態を維持する。

一方、電源電圧が基準電圧Ｖ_ｒｅｆよりも低い場合、電圧モニタ１２は出力を“Ｌ”レベルにしている。この状況において、外気温度が基準温度よりも相当に低い低温時では、温度センサ１１では、トランジスタ１１ａのリーク電流は少なく、容量素子１１ｂの端子電圧は、ＮＯＲゲート１３ａの閾値電圧以下のレベルであるので、制御回路１３は、出力を“Ｈ”レベルにする。これによって、発熱回路１０が自己動作（発振動作）を開始して発熱し、配置箇所周辺の半導体集積回路１を加熱する。

発熱回路１０による加熱によって半導体集積回路１を構成するトランジスタのジャンクション温度が上昇すると、温度センサ１１では、トランジスタ１１ａのリーク電流が増加していき、容量素子１１ｂの端子電圧がＮＯＲゲート１３ａの閾値電圧に向かって上昇する。容量素子１１ｂの端子電圧がＮＯＲゲート１３ａの閾値電圧を超えると、制御回路１３は、出力を“Ｌ”レベルにする。これによって、発熱回路１０は、自己動作（発振動作）を停止し、半導体集積回路１の加熱を停止する。

低電圧・低温度動作時におけるリングオシレータで構成した発熱回路１０による温度上昇は、次のようになる。リングオシレータを構成する２入力ＮＡＮＤゲート１セルの消費電力を５ｎＷ／ＭＨｚ、遅延時間を２０ｐｓ、負荷容量を１０ｆＦとすると、１００１段のリングオシレータで構成した発熱回路１０は、約５０ＭＨｚで発振動作を行う。このときの発熱回路１０の消費電力は、０．８７ｍＷとなる。この発熱回路１０を１０００個程度チップ内に配置すると、チップ全体での発熱回路の消費電力は、０．９７Ｗとなる。そうすると、パッケージの熱抵抗が５０℃／Ｗ、外気温度が−４０℃であるとすれば、チップ全体での発熱回路の消費電力０．９７Ｗでは、外気温度との差が４８．５℃となり、半導体集積回路１の温度は、８．５℃まで上昇する。

なお、発熱回路１０、温度センサ１１、制御回路１３による面積増加のデメリットが問題になる。しかし、１セルの面積を１．１μｍ^２、負荷容量の面積を３．６μｍ^２とすると、１００１段のリングオシレータで構成した発熱回路１０の面積は、約４７００μｍ^２となる。この発熱回路１０を１０００個程度チップ内に配置すると、その面積は約０．２１ｍｍ^２となる。５ミリ角に１０００個程度の発熱回路１０が配置されると、発熱回路全体の面積増加は、０．８％程度となり、面積増加の影響は小さい。

ここで、低温ワースト現象は、半導体集積回路を構成するトランジスタの閾値電圧が高い場合に特に発生し易い。プロセスの変動によりトランジスタの閾値電圧が高くなると、温度センサ１１でのリーク電流はより少なくなる。この特性を利用すれば、温度センサ１１をプロセス変動モニタとして利用することができる。この場合、低温ワーストがより発生し易い状態を検知して発熱回路１０を動作させることもできる。

（第３の実施の形態）
図５は、本発明の第３の実施の形態として、図３に示す遅延特性補償回路の構成例（その２）を示す回路図である。図５（１）に示すように、本第３の実施の形態では、図３に示す発熱回路１０として、故障検出の目的で既に配置されているＳＣＡＮテスト回路１６を利用する場合を示す。そのため、セレクタ１７ａ，１７ｂと、クロック発生回路１８と、データ発生回路１９とを追加してある。温度センサ１１、電圧モニタ１２および制御回路１３は、図４に示した構成である。

セレクタ１７ａ，１７ｂは、外部から入力される制御信号が「テスト」を示すときは、外部から入力されるテストクロック、テストデータを選択してＳＣＡＮテスト回路１６内に取り込む。また、セレクタ１７ａ，１７ｂは、外部から入力される制御信号が「非テスト」を示すときは、クロック発生回路１８、データ発生回路１９からのクロック、データを選択してＳＣＡＮテスト回路１６内に取り込む。

クロック発生回路１８は、例えば、図５（２）に示すように、図４に示したリングオシレータの構成であり、制御回路１３の出力が“Ｈ”レベルであるときに発振動作を行って所定周波数のクロックを発生する。発生するクロックは、セレクタ１７ａを介してＳＣＡＮテスト回路１６に入力され、また、データ発生回路１９に入力される。

データ発生回路１９は、例えば、図５（３）に示すように、複数のフリップフロップ（図５（３）では、３個を示す）が、クロック発生回路１８からのクロックに従って順にデータセットの動作を行い、それぞれのＱ端子からデータ（Ｄ１，Ｄ２，Ｄ３）が出力される。このデータ（Ｄ１，Ｄ２，Ｄ３）はセレクタ１７ｂを介してＳＣＡＮテスト回路１６に入力される。

なお、クロック発生回路１８とデータ発生回路１９は、それぞれ、外部から入力される制御信号が「テスト」を示すときは動作せず、該制御信号が「非テスト」を示すときに動作禁止が解除され、制御回路１３の指示に従って動作するようになっている。

次に、動作について説明する。外部から入力される制御信号が「非テスト」を示している場合において、電源電圧が基準電圧よりも高い場合は、図４にて説明したように、制御回路１３は、出力を“Ｌ”レベルにするので、クロック発生回路１８は動作せず、したがって、データ発生回路１９も動作しない。ＳＣＡＮテスト回路１６は、従前の通りに休止している。

一方、電源電圧が基準電圧よりも低い状況において、外気温度が基準温度よりも相当に低い低温時では、図４にて説明したように、制御回路１３は、出力を“Ｈ”レベルにするので、クロック発生回路１８は発振動作を行って所定周波数のクロックを出力し、データ発生回路１９もデータ（Ｄ１，Ｄ２，Ｄ３）を出力する。これによって、ＳＣＡＮテスト回路１６は、故障検出時と同様の動作を行い、発熱回路となり、配置箇所周辺の半導体集積回路１を加熱する。

半導体集積回路１の温度が上昇し、ジャンクション温度が基準温度を超えると、制御回路１３は、出力を“Ｌ”レベルにするので、クロック発生回路１８は発振動作を停止し、データ発生回路１９も動作を停止し、ＳＣＡＮテスト回路１６は、従前の休止状態に移行する。

ＳＣＡＮテスト回路１６の消費電力は、１Ｗ以上あるので、発熱回路１０にＳＣＡＮテスト回路１６を利用した場合は、リングオシレータで構成した発熱回路１０と同等以上の温度上昇が期待できる。

このように、本実施の形態によれば、図３に示す遅延特性補償回路４をチップ内部に組見込むことができるので、既存の回路（例えば、ＳＣＡＮテスト回路）を発熱回路して一時的に利用することが可能になり、発熱回路１０を改めて追加する必要がなく、面積的なメリットが得られる。なお、自己動作により熱を発生する発熱回路１０としては、以上に示した２つの例の他に、例えば抵抗体を利用しても構成することができる。

（第４の実施の形態）
図６は、本発明の第４の実施の形態として、図３に示す遅延特性補償回路の配置例（その１）を示す回路図である。本第４の実施の形態では、図６に示すように、図３に示す遅延特性補償回路４を、温度センサ１１と電圧モニタ１２と制御回路１３との組と、発熱回路１０とに分けて、温度センサ１１と電圧モニタ１２と制御回路１３とをまとめて配置した回路ブロック２１をロジックエリア２のチップ内の任意の一箇所に配置し、発熱回路１０を配置した回路ブロック２３をロジックエリア２内に均一に複数個配置し、回路ブロック２１に設けた制御端子２２と各回路ブロック２３に設けた制御端子２４とを接続する構成としてある。

（第５の実施の形態）
図７は、本発明の第５の実施の形態として、図３に示す遅延特性補償回路の配置例（その２）を示す回路図である。本第５の実施の形態では、図７に示すように、図３に示す遅延特性補償回路４を構成する発熱回路１０と温度センサ１１と電圧モニタ１２と制御回路１３との全体をまとめて回路ブロック２６に配置し、回路ブロック２６をロジックエリア２内に均一に複数個配置する構成としてある。

（第６の実施の形態）
図８は、本発明の第６の実施の形態として、図３に示す遅延特性補償回路の配置例（その３）を示す回路図である。本第６の実施の形態では、図８に示すように、ロジックエリア２の或る箇所において、クロックＣＬＫが共通のバッファ２８から供給されるフリップフロップ２９，３０の間に、クロックＣＬＫとのタイミングがクリティカルなデータパス３１が存在する場合に、このクリティカルなデータパス３１の近傍に、図３に示す遅延特性補償回路４を構成する発熱回路１０と温度センサ１１と電圧モニタ１２と制御回路１３とを適宜に配置し、クリティカルなデータパス３１近傍を加熱して遅延特性を補償・調節できる構成としてある。

以上の第４〜第６の実施の形態に示すように、図３に示す遅延特性補償回路４をチップ内部に組み込むことができるので、低電圧・低温時の遅延特性が問題となる範囲に発熱回路を配置することができる。特に、問題となる箇所の近傍に有効的に発熱回路を配置することができ、低温ワーストの発生し易い状況下において遅延特性の効果的な補償が可能になる。また、従来例のようにチップ表面に配置する場合と比較してコスト的な効果も得られる。

従来においては、例えば、設計マージンが１．００で５００ＭＨｚ達成可能な回路について、基準温度の遅延特性での設計マージンとして１．１５が必要であるとすると、達成可能な周波数は４３４ＭＨｚとなる。しかしながら、低温の遅延特性での設計マージンとして１．２５が必要であるとすると、達成可能な周波数は４００ＭＨｚまで低下する。このように、低温ワースト現象が発生した場合に、基準温度に比べて非常に大きな遅延特性にてタイミング検証を行うには、基準温度でのタイミング検証に対して大きな設計マージンが必要となり、所望の動作周波数を達成できない可能性がある。達成できても、基準温度でのタイミング検証に対して面積的な増加や、リークの増加、設計ターンアラウンドタイムが増加する。

それに対して、本発明では、シミュレーションにより低電圧・低温動作時に低温ワースト現象が発生した場合には、常温に比べて非常に大きな遅延特性にてタイミング設計を行うことを回避できる。したがって、スペックが厳しい製品では所望の動作周波数を容易に達成できる効果、より小さな駆動力のセルで所望の動作周波数が達成できるので面積的な効果、回路閾値の高いセルで所望の動作周波数が達成できるのでリーク電流を低減できる効果、タイミング集約が容易になるので設計ターンアラウンドタイムを短縮できる効果など各種の効果が期待できる。

１半導体集積回路、２ロジックエリア、３ＩＰ（検証済みの再利用可能な回路）、４遅延特性補償回路、１０発熱回路、１１温度センサ、１２電圧モニタ、１３制御回路、１６ＳＣＡＮテスト回路、１７ａ，１７ｂセレクタ、１８クロック発生回路、１９データ発生回路、２１，２３，２６回路ブロック。

Claims

電源電圧が基準電圧より低く、且つジャンクション温度が基準温度に達していない場合に、低温度になるほど遅延時間が大きくなる半導体集積回路であって、
チップの内部と表面を含むロジックエリアに遅延特性補償回路を備え、
前記遅延特性補償回路は、
自己動作により熱を発生し半導体集積回路を加熱する発熱回路と、
前記ジャンクション温度を測定する温度センサと、
前記電源電圧を測定する電圧モニタと、
前記温度センサおよび前記電圧モニタからの信号に基づき、前記ジャンクション温度が前記基準温度に達しているか否かと前記電源電圧が前記基準電圧よりも低いか否かとの組み合わせを判定し、前記電源電圧が前記基準電圧よりも高い場合は前記発熱回路を動作させず、前記ジャンクション温度が前記基準温度に達していない場合で、かつ前記電源電圧が前記基準電圧よりも低い場合に前記発熱回路を動作させ、前記ジャンクション温度が前記基準温度に到達すると、前記発熱回路の動作を停止させる制御回路と、を含む
ことを特徴とする半導体集積回路。
前記温度センサと前記電圧モニタと前記制御回路とをまとめて配置した回路ブロックが前記ロジックエリアにおけるチップ内の任意の一箇所に配置され、前記発熱回路が前記ロジックエリア内に均一に複数個配置されていることを特徴とする請求項１に記載の半導体集積回路。
前記発熱回路と前記温度センサと前記電圧モニタと前記制御回路とをまとめて配置した回路ブロックが前記ロジックエリア内に均一に複数個配置されていることを特徴とする請求項１に記載の半導体集積回路。
前記発熱回路と前記温度センサと前記電圧モニタと前記制御回路とが、クロックとのタイミングがクリティカルなデータパス近傍に配置されていることを特徴とする請求項１に記載の半導体集積回路。
前記発熱回路は、故障検出の目的で既に配置されているＳＣＡＮテスト回路であり、前記制御回路は、前記電源電圧が前記基準電圧よりも高い場合には前記ＳＣＡＮテスト回路にクロックとデータとを入力させず、前記ジャンクション温度が前記基準温度に達していない場合で、かつ前記電源電圧が前記基準電圧よりも低い場合に、前記ＳＣＡＮテスト回路にクロックとデータとを入力させて動作させ、前記ジャンクション温度が前記基準温度に到達すると、前記ＳＣＡＮテスト回路へのクロックとデータの入力を中止させることを特徴とする請求項１に記載の半導体集積回路。
前記制御回路は、第１信号および第２信号を入力信号としてＮＯＲ演算をして高レベルまたは低レベルを出力するＮＯＲゲートを備え、前記ＮＯＲゲートが高レベルを出力する場合は前記発熱回路を動作させ、前記ＮＯＲゲートが低レベルを出力する場合は前記発熱回路を動作させず、
前記温度センサは、前記ジャンクション温度が前記基準温度よりも高い場合は前記ＮＯＲゲートが高レベルと判定する前記第１信号を出力し、前記ジャンクション温度が前記基準温度よりも低い場合は前記ＮＯＲゲートが低レベルと判定する前記第１信号を出力し、
前記電圧モニタは、前記電源電圧が前記基準電圧よりも高い場合は前記ＮＯＲゲートが高レベルと判定する前記第２信号を出力し、前記電源電圧が前記基準電圧よりも低い場合は前記ＮＯＲゲートが低レベルと判定する前記第２信号を出力する
ことを特徴とする請求項１〜５のいずれか１項に記載の半導体集積回路。