JP5490961B2 - 不揮発性記憶素子の駆動方法及び不揮発性記憶装置 - Google Patents
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Description
[抵抗変化素子の構成]
まず、実施の形態1に係る不揮発性記憶素子が具備する抵抗変化素子の構成について説明する。
次に、抵抗変化素子10の製造方法の一例について説明する。
次に、上述したように構成された本実施の形態に係る抵抗変化素子10の特性について説明する。
図3(a)は、本実施の形態に係る1トランジスタ/1抵抗変化素子(1T1R)で構成される不揮発性記憶素子30の構成を示す回路図である。不揮発性記憶素子30は、抵抗変化素子10とスイッチング素子(電界効果トランジスタ)20を備える。なお、WLがワード線を、SLがソース線を、BLがビット線をそれぞれ示している。
次に、上述したように構成された不揮発性記憶素子30の駆動方法について説明する。なお、以下では、抵抗変化素子10の抵抗値が所定の高い値(例えば、20000Ω)にある場合を高抵抗状態といい、同じく所定の低い値(例えば、700Ω)にある場合を低抵抗状態という。また、本明細書中では、抵抗変化素子10(または抵抗変化層3)が高抵抗状態から低抵抗状態へ変化することを低抵抗化と呼び、低抵抗状態から高抵抗状態へ変化することを高抵抗化と呼ぶことがある。
本実施の形態に係る不揮発性記憶素子30は、書き込みステップにおいて、第1の入出力端子21がソース端子となるように接続されている。言い換えると、書き込みステップにおいて、電界効果トランジスタ20の端子のうち、抵抗変化素子10と接続されている側の端子が、ソース端子となっている。
上述の基板バイアス効果を利用して安定的な抵抗変化を発現させたい場合、不揮発性記憶素子30は、書き込みステップにおいて、第1の入出力端子21がソース端子となるように接続(いわゆるソースフォロワ接続)されていればよく、図3及び図4の構成に限らない。以下に、その他の接続例について説明する。
本実施の形態では、書き込み電圧パルスのパルス幅をPWLRとし、消去電圧パルスのパルス幅をPWHRとした場合に、それらパルス幅がPWLR<PWHRを満たすようにする。これにより、消去時における抵抗変化層3の高抵抗状態を、よりリーク電流の少ない緻密な高抵抗状態にすることができるため、書き込み時に、基板バイアス効果によって書き込み電流値が制限されたとしても、抵抗変化層3には低抵抗化のための実効電圧を十分印加することができる。その結果、良好なエンデュランス特性を実現できる。言い換えると、基板バイアス効果によって低抵抗変化状態の抵抗値を一定値に留め、かつ、抵抗変化のために十分な実効電圧を印加することができる。
実施の形態2は、実施の形態1において説明した不揮発性記憶素子30を備える、1トランジスタ/1抵抗変化素子(1T1R)で構成される不揮発性記憶装置である。以下、この不揮発性記憶装置の構成及び動作について説明する。
図20は、本実施の形態に係る不揮発性記憶装置100の構成の一例を示すブロック図である。図20に破線で示すように、不揮発性記憶装置100は、メモリアレイ101と、電圧印加ユニット102とを備える。メモリアレイ101は、実施の形態1で示した不揮発性記憶素子がアレイ状に複数配置されており、各不揮発性記憶素子がそれぞれメモリセルを構成する。電圧印加ユニット102は、アドレス入力回路103と、制御回路104と、書き込み用電源部105と、メモリ駆動回路106とを備える。
上記のとおり、本実施の形態に係る不揮発性記憶装置の場合、書き込みモードにおいて、実施の形態1において説明した「書き込みステップ」及び「消去ステップ」を実行する。そして、「書き込みステップ」において各メモリセルに対して印加する書き込み電圧パルスのパルス幅PWLRと、「消去ステップ」において同じく印加する消去電圧パルスのパルス幅PWHRとが、PWLR<PWHRを満たすように制御される。これにより、不揮発性記憶装置100は、良好なエンデュランス特性を実現できる。
図21は、本実施の形態に係る不揮発性記憶装置の構成の変形例を示すブロック図である。図21の不揮発性記憶装置200は、上述の不揮発性記憶装置100とメモリ本体部207の構造が一部異なる。具体的には、メモリアレイ201の構成が異なり、それに伴って、メモリ駆動回路206を含む電圧印加ユニット202が異なる。なお、不揮発性記憶装置100と構成が同じ部分については、同じ参照番号を付して、説明を省略する。
2,1002 下部電極
3,1003 抵抗変化層
3a 第1の遷移金属酸化物層(第1タンタル酸化物層)
3b 第2の遷移金属酸化物層(第2タンタル酸化物層)
4,1004 上部電極
10 抵抗変化素子
20,1020 電界効果トランジスタ(トランジスタ、MISFET)
24,1024 半導体基板
30,1030 不揮発性記憶素子
100,200 不揮発性記憶装置
101,201 メモリアレイ
102,202 電圧印加ユニット
103 アドレス入力回路
104 制御回路
105 書き込み用電源部
106,206 メモリ駆動回路
107,207 メモリ本体部
108 行選択回路
109,209 行ドライバ
110 データ入出力回路
111 書き込み回路
112 列選択回路
113 列ドライバ
114 読み出し回路
115 パルス幅設定回路
116 LR化用電源
117 HR化用電源
1010 不揮発性記憶部
1029 電極配線
Claims (21)
- 不揮発性記憶素子の駆動方法であって、
前記不揮発性記憶素子は、
第1の端子と、第2の端子と、前記第1の端子と前記第2の端子との間に設けられ前記第1の端子と前記第2の端子との間に印加される電圧パルスに応じて可逆的に抵抗値が変化する抵抗変化層と、を具備する抵抗変化素子と、
前記第2の端子に接続された第1の入出力端子と、第2の入出力端子と、前記第1の入出力端子と前記第2の入出力端子間の導通を制御するゲート端子と、を具備する電界効果トランジスタと、
を備え、
前記不揮発性記憶素子の駆動方法は、
前記第1の端子と前記第2の入出力端子間に第1の極性の書き込み電圧パルスを印加することにより、前記抵抗変化層を高抵抗状態から低抵抗状態へ変化させる書き込みステップと、
前記第1の端子と前記第2の入出力端子間に前記第1の極性とは異なる第2の極性の消去電圧パルスを印加することにより、前記抵抗変化層を低抵抗状態から高抵抗状態へ変化させる消去ステップと、
を含み、
前記書き込みステップにおいて、前記第1の入出力端子はソース端子であり、
前記書き込み電圧パルスのパルス幅をPWLRとし、前記消去電圧パルスのパルス幅をPWHRとした場合に、PWLR及びPWHRはPWLR<PWHRの関係を満たす、
不揮発性記憶素子の駆動方法。 - 前記書き込み電圧パルスの電圧値をVLRとし、前記消去電圧パルスの電圧値をVHRとした場合に、VLR及びVHRの絶対値は|VLR|=|VHR|の関係を満たす、
請求項1に記載の不揮発性記憶素子の駆動方法。 - 前記書き込み電圧パルスの電圧値をVLRとし、前記消去電圧パルスの電圧値をVHRとした場合に、VLR及びVHRの絶対値は|VLR|>|VHR|の関係を満たす、
請求項1に記載の不揮発性記憶素子の駆動方法。 - 前記抵抗変化層がタンタル酸化物を含んで構成され、
VLR及びVHRの絶対値は、さらに|VLR|>|VHR|+0.3Vの関係を満たす、
請求項3に記載の不揮発性記憶素子の駆動方法。 - 前記電界効果トランジスタはN型MISFETであり、
前記第1の極性は、前記第2の入出力端子の電位が前記第1の端子の電位よりも高くなる極性である、
請求項1〜4のいずれか1項に記載の不揮発性記憶素子の駆動方法。 - 前記電界効果トランジスタはP型MISFETであり、
前記第1の極性は、前記第2の入出力端子の電位が前記第1の端子の電位よりも低くなる極性である、
請求項1〜4のいずれか1項に記載の不揮発性記憶素子の駆動方法。 - 前記抵抗変化層がタンタル酸化物を含んで構成される、
請求項1〜6のいずれか1項に記載の不揮発性記憶素子の駆動方法。 - 前記抵抗変化層は、TaOxで表される組成を有する酸素不足型のタンタル酸化物を含む第1の領域と、
TaOy(但し、x<y)で表される組成を有する第2のタンタル酸化物を含む第2の領域とを備える、
請求項7に記載の不揮発性記憶素子の駆動方法。 - 第1の端子と、第2の端子と、前記第1の端子と前記第2の端子との間に設けられ前記第1の端子と前記第2の端子との間に印加される電圧パルスに応じて可逆的に抵抗値が変化する抵抗変化層とを具備する抵抗変化素子と、
前記第2の端子に接続された第1の入出力端子と、第2の入出力端子と、前記第1の入出力端子と前記第2の入出力端子間の導通を制御するゲート端子とを具備する電界効果トランジスタと、
を備える不揮発性記憶素子と、
前記第1の端子と前記第2の入出力端子間に第1の極性の書き込み電圧パルスを印加することにより、前記抵抗変化層を高抵抗状態から低抵抗状態へ変化させる書き込みステップと、前記第1の端子と前記第2の入出力端子間に前記第1の極性とは異なる第2の極性の消去電圧パルスを印加することにより、前記抵抗変化層を低抵抗状態から高抵抗状態へ変化させる消去ステップとを実行する電圧印加ユニットと、
を備え、
前記第1の入出力端子は、前記書き込みステップにおいてソース端子であり、
前記電圧印加ユニットは、前記書き込み電圧パルスのパルス幅をPWLRとし、前記消去電圧パルスのパルス幅をPWHRとした場合に、PWLR及びPWHRがPWLR<PWHRの関係を満たすように、前記不揮発性記憶素子に前記書き込み電圧及び前記消去電圧を印加する、
不揮発性記憶装置。 - 前記書き込み電圧パルスの電圧値をVLRとし、前記消去電圧パルスの電圧値をVHRとした場合に、
前記電圧印加ユニットは、VLR及びVHRの絶対値が|VLR|=|VHR|の関係を満たすように、前記不揮発性記憶素子に前記書き込み電圧及び前記消去電圧を印加する、
請求項9に記載の不揮発性記憶装置。 - 前記電圧印加ユニットは、前記書き込み電圧パルスの電圧値をVLRとし、前記消去電圧パルスの電圧値をVHRとした場合に、VLR及びVHRの絶対値が|VLR|>|VHR|の関係を満たすように、前記不揮発性記憶素子に前記書き込み電圧及び前記消去電圧を印加する、
請求項9に記載の不揮発性記憶装置。 - 前記抵抗変化層は、タンタル酸化物を含んで構成され、
前記電圧印加ユニットは、VLR及びVHRの絶対値が|VLR|>|VHR|+0.3Vの関係を満たすように、前記不揮発性記憶素子に前記書き込み電圧及び前記消去電圧を印加する、
請求項11に記載の不揮発性記憶装置。 - 前記電界効果トランジスタはN型MISFETであり、
前記電圧印加ユニットは、書き込みステップにおいて、前記第2の入出力端子の電位が前記第1の端子の電位よりも高くなる極性の電圧を印加する、
請求項9〜12のいずれか1項に記載の不揮発性記憶装置。 - 前記電界効果トランジスタはP型MISFETであり、
前記電圧印加ユニットは、消去ステップにおいて、前記第2の入出力端子の電位が前記第1の端子の電位よりも低くなる極性の電圧を印加する、
請求項9〜12のいずれか1項に記載の不揮発性記憶装置。 - 前記抵抗変化層は、遷移金属酸化物を含んで構成されている、
請求項9〜14のいずれか1項に記載の不揮発性記憶装置。 - 前記遷移金属酸化物は、タンタル酸化物、ジルコニウム酸化物およびハフニウム酸化物からなる群より選択される、
請求項15に記載の不揮発性記憶装置。 - 前記遷移金属酸化物は、
MOxで表される組成を有する酸素不足型の遷移金属酸化物を含む第1の領域と、
MOy(但し、x<y)で表される組成を有する遷移金属酸化物を含む第2の領域とを有している、
請求項15に記載の不揮発性記憶装置。 - 前記第1の領域及び前記第2の領域において、前記遷移金属酸化物の遷移金属元素Mが、タンタル、ジルコニウムおよびハフニウムからなる群より選択される、
請求項17に記載の不揮発性記憶装置。 - 前記遷移金属酸化物は、
第1の遷移金属をMと表した場合に、MOxで表される組成を有する酸素不足型の遷移金属酸化物を含む第1の領域と、
前記第1の遷移金属と異なる第2の遷移金属をNと表した場合に、NOyで表される組成を有する遷移金属酸化物を含む第2の領域とを有し、
前記NOyの酸素不足度は、前記MOxの酸素不足度より小さい、
請求項15に記載の不揮発性記憶装置。 - 前記第2の遷移金属Nの標準電極電位は、前記第1の遷移金属Mの標準電極電位より低い、
請求項19に記載の不揮発性記憶装置。 - 前記抵抗変化素子の抵抗値は、前記書き込みステップ及び前記消去ステップによって、2値の間で変化する、
請求項1〜8に記載の不揮発性記憶素子の駆動方法。
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