JP5490961B2 - 不揮発性記憶素子の駆動方法及び不揮発性記憶装置 - Google Patents

不揮発性記憶素子の駆動方法及び不揮発性記憶装置 Download PDF

Info

Publication number
JP5490961B2
JP5490961B2 JP2013504563A JP2013504563A JP5490961B2 JP 5490961 B2 JP5490961 B2 JP 5490961B2 JP 2013504563 A JP2013504563 A JP 2013504563A JP 2013504563 A JP2013504563 A JP 2013504563A JP 5490961 B2 JP5490961 B2 JP 5490961B2
Authority
JP
Japan
Prior art keywords
terminal
nonvolatile memory
voltage
resistance change
vlr
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013504563A
Other languages
English (en)
Other versions
JPWO2012124314A1 (ja
Inventor
俊作 村岡
覚 三谷
剛 高木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2013504563A priority Critical patent/JP5490961B2/ja
Application granted granted Critical
Publication of JP5490961B2 publication Critical patent/JP5490961B2/ja
Publication of JPWO2012124314A1 publication Critical patent/JPWO2012124314A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0073—Write using bi-directional cell biasing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0092—Write characterized by the shape, e.g. form, length, amplitude of the write pulse
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/32—Material having simple binary metal oxide structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Description

本発明は、不揮発性記憶素子の駆動方法、及びその方法を実施する不揮発性記憶装置に関する。
近年、デジタル技術の進展に伴って、携帯情報機器や情報家電等の電子機器がより一層高機能化している。これらの電子機器の高機能化に伴い、使用される半導体素子の微細化及び高速化が急速に進んでいる。その中でも、フラッシュメモリに代表されるような大容量の不揮発性記憶装置の用途が急速に拡大している。さらに、このフラッシュメモリに置き換わる次世代の不揮発性記憶装置として、電気的信号によって抵抗値が可逆的に変化する性質を有する抵抗変化型の不揮発性記憶素子を備えた不揮発性記憶装置の研究開発が進んでいる。
図２２は、このような不揮発性記憶素子の従来例（例えば、特許文献１及び非特許文献１を参照。）の構成を示す断面図である。この不揮発性記憶素子１０３０は、図２２に示すように、半導体基板１０２４の主面にトランジスタ１０２０と不揮発性記憶部１０１０が形成されている。トランジスタ１０２０は不揮発性記憶部１０１０のビット線への導通を制御する回路を構成するもので、ソース領域１０２５ｂ、ドレイン領域１０２５ａ、ゲート絶縁膜１０２６及びゲート電極１０２７で構成されている。不揮発性記憶部１０１０は、ドレイン領域１０２５ａに接続された下部電極１００２と、電圧パルス又は電流パルスによって抵抗が可逆的に変化する抵抗変化層１００３と、上部電極１００４とを備えている。さらに、半導体基板１０２４上に形成されたトランジスタ１０２０及び不揮発性記憶部１０１０は層間絶縁膜１０２８により覆われ、上部電極１００４は電極配線１０２９に接続されている。
特許文献１では、抵抗変化層１００３を構成する物質として、ニッケル酸化物（ＮｉＯ）、バナジウム酸化物（Ｖ２Ｏ５）、亜鉛酸化物（ＺｎＯ）、ニオブ酸化物（Ｎｂ２Ｏ５）、チタン酸化物（ＴｉＯ２）、タングステン酸化物（ＷＯ３）、又はコバルト酸化物（ＣｏＯ）等が用いられている。このような遷移金属酸化物は閾値以上の電圧又は電流が印加されたときに特定の抵抗値を示し、その抵抗値は新たに電圧又は電流が印加されるまでは、その抵抗値を維持しつづけることが知られている。また、非特許文献１では、抵抗変化層１００３を構成する物質として、ＰＣＭＯ（Ｐｒ１−ｘＣａｘＭｎＯ３）が用いられている。ペロブスカイト型金属酸化物も、上記のような抵抗変化特性を示すことが知られている。
特開２００４−３６３６０４号公報
W.W.Zhuang et al., "Novell Colossal Magnetoresistive Thin Film Nonvolatile Resistance RandomAccess Memory(RRAM)", IEDM Technical Digest,pp.193-196, December 2002
ところで、抵抗変化型の不揮発性記憶素子の場合、エンデュランス特性(繰り返し書き込み耐性)が問題になることがある。すなわち、所定回数書き込みを繰り返した場合に抵抗変化層の抵抗値の変化が不安定になるため、書き込みエラーが生じ易くなるという問題である。
本発明は斯かる事情に鑑みてなされたものであり、その主たる目的は、エンデュランス特性の向上を図ることができる不揮発性記憶素子の駆動方法及びその方法を実施する不揮発性記憶装置を提供することにある。
上述した課題を解決するために、本発明の一の態様の不揮発性記憶素子の駆動方法は、前記不揮発性記憶素子は、第１の端子と、第２の端子と、前記第１の端子と前記第２の端子との間に設けられ前記第１の端子と前記第２の端子との間に印加される電圧パルスに応じて可逆的に抵抗値が変化する抵抗変化層と、を具備する抵抗変化素子と、前記第２の端子に接続された第１の入出力端子と、第２の入出力端子と、前記第１の入出力端子と前記第２の入出力端子間の導通を制御するゲート端子と、を具備する電界効果トランジスタと、を備え、前記不揮発性記憶素子の駆動方法は、前記第１の端子と前記第２の入出力端子間に第１の極性の書き込み電圧パルスを印加することにより、前記抵抗変化層を高抵抗状態から低抵抗状態へ変化させる書き込みステップと、前記第１の端子と前記第２の入出力端子間に前記第１の極性とは異なる第２の極性の消去電圧パルスを印加することにより、前記抵抗変化層を低抵抗状態から高抵抗状態へ変化させる消去ステップと、を含み、前記書き込みステップにおいて、前記第１の入出力端子はソース端子であり、前記書き込み電圧パルスのパルス幅をＰＷＬＲとし、前記消去電圧パルスのパルス幅をＰＷＨＲとした場合に、ＰＷＬＲ及びＰＷＨＲはＰＷＬＲ＜ＰＷＨＲの関係を満たす。
本発明に係る不揮発性記憶素子の駆動方法によれば、安定した記憶動作を実現できる。また、この駆動方法を実施する本発明に係る不揮発性記憶装置によれば、良好なエンデュランス特性を有する記憶装置を実現できる。
図１は、本発明の実施の形態１に係る不揮発性記憶素子が具備する抵抗変化素子の構成を示す断面図である。 図２は、本発明の実施の形態１に係る不揮発性記憶素子が具備する抵抗変化素子の電流−電圧特性を示す図である。 図３は、本発明の実施の形態１に係る不揮発性記憶素子の構成の一例を示す回路図であり、（ａ）は不揮発性記憶素子の等価回路図、（ｂ）は不揮発性記憶素子が具備する抵抗変化素子の回路図、（ｃ）は不揮発性記憶素子が具備する電界効果トランジスタの回路図である。 図４は、本発明の実施の形態１に係る不揮発性記憶素子の構成を示す断面図である。 図５は、本発明の実施の形態１に係る不揮発性記憶素子の電流−電圧特性を示す図である。 図６は、本発明の実施の形態１に係る不揮発性記憶素子の構成例を示す回路図である。 図７は、本発明の実施の形態１に係る不揮発性記憶素子の構成例を示す断面図である。 図８は、書き込み電圧パルスの電圧値ＶＬＲを−２．４Ｖ、パルス幅ＰＷＬＲを５０ｎｓとし、消去電圧パルスの電圧値ＶＨＲを＋２．０Ｖ、パルス幅ＰＷＨＲを３００ｎｓとした場合の抵抗変化素子のエンデュランス特性を示すグラフである。 図９は、書き込み電圧パルスの電圧値ＶＬＲを−２．４Ｖ、パルス幅ＰＷＬＲを３００ｎｓとし、消去電圧パルスの電圧値ＶＨＲを＋２．０Ｖ、パルス幅ＰＷＨＲを５０ｎｓとした場合の抵抗変化素子のエンデュランス特性を示すグラフである。 図１０は、書き込み電圧パルスの電圧値ＶＬＲを−２．４Ｖ、パルス幅ＰＷＬＲを１００ｎｓとし、消去電圧パルスの電圧値ＶＨＲを＋１．８Ｖ、パルス幅ＰＷＨＲを１００ｎｓとした場合の抵抗変化素子のエンデュランス特性を示すグラフである。 図１１は、書き込み電圧パルスの電圧値ＶＬＲを−２．４Ｖとし、消去電圧パルスの電圧値ＶＨＲを＋２．４Ｖとした場合の抵抗変化素子のエンデュランス特性の良否を調べた結果を示すグラフである。 図１２は、書き込み電圧パルスの電圧値ＶＬＲを−２．４Ｖとし、消去電圧パルスの電圧値ＶＨＲを＋２．２Ｖとした場合の抵抗変化素子のエンデュランス特性の良否を調べた結果を示すグラフである。 図１３は、書き込み電圧パルスの電圧値ＶＬＲを−２．４Ｖとし、消去電圧パルスの電圧値ＶＨＲを＋２．０Ｖとした場合の抵抗変化素子のエンデュランス特性の良否を調べた結果を示すグラフである。 図１４は、書き込み電圧パルスの電圧値ＶＬＲを−２．４Ｖとし、消去電圧パルスの電圧値ＶＨＲを＋１．８Ｖとした場合の抵抗変化素子のエンデュランス特性の良否を調べた結果を示すグラフである。 図１５は、書き込み電圧パルスの電圧値ＶＬＲを−２．２Ｖとし、消去電圧パルスの電圧値ＶＨＲを＋２．２Ｖとした場合の抵抗変化素子のエンデュランス特性を示すグラフである。 図１６は、書き込み電圧パルスの電圧値ＶＬＲを−２．２Ｖとし、消去電圧パルスの電圧値ＶＨＲを＋１．７Ｖとした場合の抵抗変化素子のエンデュランス特性を示すグラフである。 図１７は、書き込み電圧パルスの電圧値ＶＬＲを−２．２Ｖとし、消去電圧パルスの電圧値ＶＨＲを＋２．０Ｖとした場合の抵抗変化素子のエンデュランス特性を示すグラフである。 図１８は、書き込み電圧パルスの電圧値ＶＬＲを−２．２Ｖとし、消去電圧パルスの電圧値ＶＨＲを＋２．３Ｖとした場合の抵抗変化素子のエンデュランス特性を示すグラフである。 図１９は、エンデュランス特性の良否を調べた結果を示すグラフである。 図２０は、本発明の実施の形態２に係る不揮発性記憶装置の構成の一例を示すブロック図である。 図２１は、本発明の実施の形態２に係る不揮発性記憶装置の構成の一例を示すブロック図である。 図２２は、従来の不揮発性記憶素子の構成を示す断面図である。
本発明の一態様に係る不揮発性記憶素子の駆動方法は、前記不揮発性記憶素子は、第１の端子と、第２の端子と、前記第１の端子と前記第２の端子との間に設けられ前記第１の端子と前記第２の端子との間に印加される電圧パルスに応じて可逆的に抵抗値が変化する抵抗変化層と、を具備する抵抗変化素子と、前記第２の端子に接続された第１の入出力端子と、第２の入出力端子と、前記第１の入出力端子と前記第２の入出力端子間の導通を制御するゲート端子と、を具備する電界効果トランジスタと、を備え、前記不揮発性記憶素子の駆動方法は、前記第１の端子と前記第２の入出力端子間に第１の極性の書き込み電圧パルスを印加することにより、前記抵抗変化層を高抵抗状態から低抵抗状態へ変化させる書き込みステップと、前記第１の端子と前記第２の入出力端子間に前記第１の極性とは異なる第２の極性の消去電圧パルスを印加することにより、前記抵抗変化層を低抵抗状態から高抵抗状態へ変化させる消去ステップと、を含み、前記書き込みステップにおいて、前記第１の入出力端子はソース端子であり、前記書き込み電圧パルスのパルス幅をＰＷＬＲとし、前記消去電圧パルスのパルス幅をＰＷＨＲとした場合に、ＰＷＬＲ及びＰＷＨＲはＰＷＬＲ＜ＰＷＨＲの関係を満たす。
この態様によれば、消去時における抵抗変化層の高抵抗状態を、よりリーク電流の少ない緻密な高抵抗状態にすることができる。したがって、書き込み時に、基板バイアス効果によって書き込み電流値が制限されたとしても、抵抗変化層には低抵抗化のための実効電圧を十分印加することができる。その結果、良好なエンデュランス特性を実現できる。言い換えると、基板バイアス効果によって低抵抗変化状態の抵抗値を一定値に留め、かつ、抵抗変化のために十分な実効電圧を印加することができる。
また、前記書き込み電圧パルスの電圧値をＶＬＲとし、前記消去電圧パルスの電圧値をＶＨＲとした場合に、ＶＬＲ及びＶＨＲの絶対値は｜ＶＬＲ｜＝｜ＶＨＲ｜の関係を満たしてもよい。
この態様によれば、より良好なエンデュランス特性を得ることができる。
また、前記書き込み電圧パルスの電圧値をＶＬＲとし、前記消去電圧パルスの電圧値をＶＨＲとした場合に、ＶＬＲ及びＶＨＲの絶対値は｜ＶＬＲ｜＞｜ＶＨＲ｜の関係を満たしてもよい。
この態様によれば、電界効果トランジスタにおいて基板バイアス効果が発生したとしても、抵抗変化層を高抵抗状態から低抵抗状態へ変化させる際の電流値を大きくできる。その結果、良好なエンデュランス特性を実現できる。言い換えると、基板バイアス効果によって低抵抗変化状態の抵抗値を一定値に留め、かつ、基板バイアス効果によって制限される電流値を低抵抗化に十分な程度に大きくできる。
また、前記抵抗変化層がタンタル酸化物を含んで構成され、ＶＬＲ及びＶＨＲの絶対値は、さらに｜ＶＬＲ｜＞｜ＶＨＲ｜＋０．３Ｖの関係を満たしてもよい。
この態様によれば、より良好なエンデュランス特性を得ることができる。
また、前記電界効果トランジスタはＮ型ＭＩＳＦＥＴであり、前記第１の極性は、前記第２の入出力端子の電位が前記第１の端子の電位よりも高くなる極性であってもよい。
一般的に、電子の移動度は正孔の移動度よりも大きいため、同じゲート絶縁膜の構造（材料および膜厚）で、同じサイズのＭＩＳＦＥＴを作成した場合、Ｎ型ＭＩＳＦＥＴの方がＰ型ＭＩＳＦＥＴより電流駆動能力が大きい。したがってこの態様によれば、そのため、同じ電流駆動能力を有するＭＩＳＦＥＴを作製する場合、Ｎ型ＭＩＳＦＥＴの方が素子サイズを小さくできる。
また、前記電界効果トランジスタはＰ型ＭＩＳＦＥＴであり、前記第１の極性は、前記第２の入出力端子の電位が前記第１の端子の電位よりも低くなる極性であってもよい。
また、前記抵抗変化層がタンタル酸化物を含んで構成されてもよい。
この態様によれば、安定した抵抗変化が実現できる。
また、前記抵抗変化層は、ＴａＯｘで表される組成を有する酸素不足型のタンタル酸化物を含む第１の領域と、ＴａＯｙ（但し、ｘ＜ｙ）で表される組成を有する第２のタンタル酸化物を含む第２の領域とを備えてもよい。
この態様によれば、抵抗変化層に印加された電圧は、相対的に抵抗値の高い第２の領域により多く分配されるため、第２の領域内において抵抗変化現象を安定に発生させることができる。
また、本発明の一態様に係る不揮発性記憶装置は、第１の端子と、第２の端子と、前記第１の端子と前記第２の端子との間に設けられ前記第１の端子と前記第２の端子との間に印加される電圧パルスに応じて可逆的に抵抗値が変化する抵抗変化層とを具備する抵抗変化素子と、前記第２の端子に接続された第１の入出力端子と、第２の入出力端子と、前記第１の入出力端子と前記第２の入出力端子間の導通を制御するゲート端子とを具備する電界効果トランジスタと、を備える不揮発性記憶素子と、前記第１の端子と前記第２の入出力端子間に第１の極性の書き込み電圧パルスを印加することにより、前記抵抗変化層を高抵抗状態から低抵抗状態へ変化させる書き込みステップと、前記第１の端子と前記第２の入出力端子間に前記第１の極性とは異なる第２の極性の消去電圧パルスを印加することにより、前記抵抗変化層を低抵抗状態から高抵抗状態へ変化させる消去ステップとを実行する電圧印加ユニットと、を備え、前記第１の入出力端子は、前記書き込みステップにおいてソース端子であり、前記電圧印加ユニットは、前記書き込み電圧パルスのパルス幅をＰＷＬＲとし、前記消去電圧パルスのパルス幅をＰＷＨＲとした場合に、ＰＷＬＲ及びＰＷＨＲがＰＷＬＲ＜ＰＷＨＲの関係を満たすように、前記不揮発性記憶素子に前記書き込み電圧及び前記消去電圧を印加する。
この態様によれば、消去時における抵抗変化層の高抵抗状態を、よりリーク電流の少ない緻密な高抵抗状態にすることができる。したがって、書き込み時に、基板バイアス効果によって書き込み電流値が制限されたとしても、抵抗変化層には低抵抗化のための実効電圧を十分印加することができる。その結果、良好なエンデュランス特性を実現できる。言い換えると、基板バイアス効果によって低抵抗変化状態の抵抗値を一定値に留め、かつ、抵抗変化のために十分な実効電圧を印加することができる。
また、前記書き込み電圧パルスの電圧値をＶＬＲとし、前記消去電圧パルスの電圧値をＶＨＲとした場合に、前記電圧印加ユニットは、ＶＬＲ及びＶＨＲの絶対値が｜ＶＬＲ｜＝｜ＶＨＲ｜の関係を満たすように、前記不揮発性記憶素子に前記書き込み電圧及び前記消去電圧を印加してもよい。
この態様によれば、より良好なエンデュランス特性を得ることができる。
また、前記電圧印加ユニットは、前記書き込み電圧パルスの電圧値をＶＬＲとし、前記消去電圧パルスの電圧値をＶＨＲとした場合に、ＶＬＲ及びＶＨＲの絶対値が｜ＶＬＲ｜＞｜ＶＨＲ｜の関係を満たすように、前記不揮発性記憶素子に前記書き込み電圧及び前記消去電圧を印加してもよい。
この態様によれば、電界効果トランジスタにおいて基板バイアス効果が発生したとしても、抵抗変化層を高抵抗状態から低抵抗状態へ変化させる際の電流値を大きくできる。その結果、良好なエンデュランス特性を実現できる。言い換えると、基板バイアス効果によって低抵抗変化状態の抵抗値を一定値に留め、かつ、基板バイアス効果によって制限される電流値を低抵抗化に十分な程度に大きくできる。
また、前記抵抗変化層は、タンタル酸化物を含んで構成され、前記電圧印加ユニットは、ＶＬＲ及びＶＨＲの絶対値が｜ＶＬＲ｜＞｜ＶＨＲ｜＋０．３Ｖの関係を満たすように、前記不揮発性記憶素子に前記書き込み電圧及び前記消去電圧を印加してもよい。
この態様によれば、より良好なエンデュランス特性を得ることができる。
また、前記電界効果トランジスタはＮ型ＭＩＳＦＥＴであり、前記電圧印加ユニットは、書き込みステップにおいて、前記第２の入出力端子の電位が前記第１の端子の電位よりも高くなる極性の電圧を印加してもよい。
一般的に、電子の移動度は正孔の移動度よりも大きいため、同じゲート絶縁膜の構造（材料および膜厚）で、同じサイズのＭＩＳＦＥＴを作成した場合、Ｎ型ＭＩＳＦＥＴの方がＰ型ＭＩＳＦＥＴより電流駆動能力が大きい。したがってこの態様によれば、そのため、同じ電流駆動能力を有するＭＩＳＦＥＴを作製する場合、Ｎ型ＭＩＳＦＥＴの方が素子サイズを小さくできる。
また、前記電界効果トランジスタはＰ型ＭＩＳＦＥＴであり、前記電圧印加ユニットは、消去ステップにおいて、前記第２の入出力端子の電位が前記第１の端子の電位よりも低くなる極性の電圧を印加してもよい。
また、前記抵抗変化層は、遷移金属酸化物を含んで構成されていてもよい。
この態様によれば、安定した抵抗変化が実現できる。
また、前記遷移金属酸化物は、タンタル酸化物、ジルコニウム酸化物およびハフニウム酸化物からなる群より選択されてもよい。
また、前記遷移金属酸化物は、ＭＯｘで表される組成を有する酸素不足型の遷移金属酸化物を含む第１の領域と、ＭＯｙ（但し、ｘ＜ｙ）で表される組成を有する遷移金属酸化物を含む第２の領域とを有していてもよい。
この態様によれば、抵抗変化層に印加された電圧は、相対的に抵抗値の高い第２の領域により多く分配されるため、第２の領域内において抵抗変化現象を安定に発生させることができる。
また、前記第１の領域及び前記第２の領域において、前記遷移金属酸化物の遷移金属元素Ｍが、タンタル、ジルコニウムおよびハフニウムからなる群より選択されてもよい。
また、前記遷移金属酸化物は、第１の遷移金属をＭと表した場合に、ＭＯｘで表される組成を有する酸素不足型の遷移金属酸化物を含む第１の領域と、前記第１の遷移金属と異なる第２の遷移金属をＮと表した場合に、ＮＯｙで表される組成を有する遷移金属酸化物を含む第２の領域とを有し、前記ＮＯｙの酸素不足度は、前記ＭＯｘの酸素不足度より小さくてもよい。
また、前記第２の遷移金属Ｎの標準電極電位は、前記第１の遷移金属Ｍの標準電極電位より低くてもよい。
この態様によれば、第２の領域内における酸化還元反応がより起こりやすくなるため、抵抗変化現象をより安定に起こすことができる。
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。なお、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、より好ましい形態を構成する任意の構成要素として説明される。
（実施の形態１）
［抵抗変化素子の構成］
まず、実施の形態１に係る不揮発性記憶素子が具備する抵抗変化素子の構成について説明する。
図１は、本実施の形態に係る不揮発性記憶素子が具備する抵抗変化素子１０の構成を示す断面図である。図１に示すように、本実施の形態に係る抵抗変化素子１０は、基板１と、基板１の上に形成された下部電極２と、下部電極２の上に形成された抵抗変化層３と、抵抗変化層３の上に形成された上部電極４とを備えている。下部電極２及び上部電極４は、抵抗変化層３と電気的に接続されている。
基板１は、例えばシリコン基板により構成される。また、下部電極２及び上部電極４は、例えば、Ａｕ（金）、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｃｕ（銅）、ＴｉＮ（窒化チタン）及びＴａＮ（窒化タンタル）のうちの１つまたは複数の材料を用いて構成される。
抵抗変化層３は、金属酸化物を含んで構成される。抵抗変化層３は、望ましくは、酸素不足型の遷移金属酸化物を含んで構成される。これにより、安定した抵抗変化が実現できる。抵抗変化層３は、より望ましくは、第１の遷移金属酸化物層３ａと、当該第１の遷移金属酸化物層３ａよりも酸素含有率が大きい第２の遷移金属酸化物層３ｂとが積層されて構成される。このとき、第２の遷移金属酸化物層３ｂは、第１の遷移金属酸化物層３ａよりも酸素含有率が高い。つまり、第２の遷移金属酸化物層３ｂは、第１の遷移金属酸化物層３ａよりも酸素不足度が小さい。また、第１の遷移金属酸化物層３ａの含有する遷移金属と、第２の遷移金属酸化物層３ｂの含有する遷移金属とが同じであっても、異なっていてもよい。なお、抵抗変化層３を単層として形成した後に、フォーミング処理（例えば、高抵抗化電圧パルスと低抵抗化パルスを交互に印加する処理）によって、第１の遷移金属酸化物層３ａに対応する第１の領域と、第２の遷移金属酸化物層３ｂに対応する第２の領域とを電気的に形成してもよい。
抵抗変化現象は、複数の酸化状態を有する金属酸化物が、酸化還元反応によって状態変化することにより発生すると考えられる。酸化還元反応は、抵抗変化層３に印加される電圧（または電流）により発生する。抵抗変化層３に所定の閾値電圧以上の電圧（または所定の閾値電流以上の電流）が印加された場合、抵抗変化層３に酸化還元反応が発生し、抵抗が変化すると考えられる。抵抗変化層３が、第１の遷移金属酸化物層３ａと第２の遷移金属酸化物層３ｂの積層構造である場合、抵抗変化層３に印加された電圧は、相対的に抵抗値の高い第２の遷移金属酸化物層３ｂにより多く分配され、第２の遷移金属酸化物層３ｂ内において抵抗変化現象を安定に発生させると考えられる。この場合、第２の遷移金属酸化物層３ｂ全体が抵抗変化するのではなく、第２の遷移金属酸化物層３ｂの一部が抵抗変化すると考えられる。
以下では、第１の遷移金属酸化物層３ａが第１タンタル酸化物層３ａであり、第２の遷移金属酸化物層３ｂが第２タンタル酸化物層３ｂである場合であって、抵抗変化層３が、第１タンタル酸化物層３ａと第２タンタル酸化物層３ｂとが積層されて構成されている場合について説明する。すなわち、第１タンタル酸化物層３ａは酸素不足型のタンタル酸化物で構成されている。このとき、第２タンタル酸化物層３ｂの酸素含有率は、第１タンタル酸化物層３ａの酸素含有率よりも高くなっている。言い換えれば、第２タンタル酸化物層３ｂの酸素不足度は、第１タンタル酸化物層３ａの酸素不足度より小さい。ここで、「酸素不足度」とは、それぞれの遷移金属において、その化学量論的組成の酸化物を構成する酸素の量に対して、不足している酸素の割合をいう。例えば、遷移金属がタンタル（Ｔａ）の場合、化学量論的な酸化物の組成はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％である。例えばＴａＯ１．５の組成の酸素不足型のタンタル酸化物の酸素不足度は、酸素不足度＝（２．５−１．５）／２．５＝４０％となる。酸素不足度の小さい酸化物は、化学量論的組成の酸化物により近いため、抵抗値が高い。他方、酸素不足度の大きい酸化物は、酸化物を構成する金属により近いため、抵抗値が低い。また、Ｔａ２Ｏ５の酸素含有率は、総原子数に占める酸素の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。
第１タンタル酸化物層３ａの組成をＴａＯｘとした場合にｘが０．８以上、１．９以下であり、且つ、第２タンタル酸化物層３ｂの組成をＴａＯｙとした場合にｙが２．１以上、２．５以下であることが望ましい。ｘ及びｙが上記範囲内にあるとき、抵抗変化層３の抵抗値を安定して高速に変化させることができる。したがって、ｘ及びｙは上記の範囲内にあることが好ましい。
抵抗変化層３の厚みは、抵抗値の変化を得るためには１μｍ以下が好ましい。さらに、抵抗変化層３の厚みを２００ｎｍ以下とすると、パターニングプロセスによる抵抗変化層３の形成を簡便化できる。また、抵抗変化層３の厚みを２００ｎｍ以下とすると、抵抗変化層３の抵抗値を変化させるために必要となる電圧パルスの電圧値を低くできる。他方、電圧パルス印加時のブレークダウン（絶縁破壊）をより確実に回避するという観点からは、抵抗変化層３の厚みは少なくとも５ｎｍ以上であることが好ましい。
また、第２タンタル酸化物層３ｂの厚みについては、大きすぎると初期抵抗値が高くなりすぎる等の不都合があり、また小さすぎると安定した抵抗変化が得られないという不都合があるため、１ｎｍ以上、８ｎｍ以下程度が好ましい。
なお、上述のように、抵抗変化層３は、酸素不足型の遷移金属酸化物を含んで構成されればよく、例えば、ハフニウム酸化物、またはジルコニウム酸化物などを用いることができる。酸素不足型の遷移金属酸化物としてハフニウム酸化物を用いた場合、高濃度酸素含有層である第２の遷移金属酸化物層３ｂ（ＨｆＯｙ）の酸素含有率は６４．３ａｔｍ％以上６６．７ａｔｍ％以下（１．８＜ｙ≦２．０）であるのが好ましく、低濃度酸素含有層である第１の遷移金属酸化物層３ａ（ＨｆＯｘ）の酸素含有率は４７．４ａｔｍ％以上６１．５ａｔｍ％以下(０．９≦ｘ≦１．６)であることが好ましい。酸素不足型の遷移金属酸化物としてジルコニウム酸化物を用いた場合、高濃度酸素含有層である第２の遷移金属酸化物層３ｂ（ＺｒＯｙ）の酸素含有率は６５．５ａｔｍ％以上６６．７ａｔｍ％以下（１．９＜ｙ≦２．０）であるのが好ましく、低濃度酸素含有層である第１の遷移金属酸化物層３ａ（ＺｒＯｘ）の酸素含有率は４７．４ａｔｍ％以上５８．３ａｔｍ％以下(０．９≦ｘ≦１．４)であることが好ましい。
また、第１の遷移金属酸化物層３ａを構成する遷移金属と、第２の遷移金属酸化物層３ｂを構成する遷移金属とは、異なっていてもよい。言い換えると、抵抗変化層３を構成する遷移金属酸化物は、ＭＯｘで表される組成を有する酸素不足型の遷移金属酸化物を含む第１の領域と、ＮＯｙで表される組成を有する遷移金属酸化物を含む第２の領域とを有していてもよい。ここで、第１の遷移金属はＭと表され、第１の遷移金属と異なる第２の遷移金属はＮと表されている。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）等を用いることができる。その場合、第２の遷移金属酸化物層３ｂを構成する第２の遷移金属の標準電極電位は、第１の遷移金属酸化物層３ａを構成する第１の遷移金属の標準電極電位より小さい方が好ましい。標準電極電位は、その値が大きいほど酸化されにくい特性を示す。すなわち、第２の遷移金属酸化物層３ｂを構成する第２の遷移金属の標準電極電位を、第１の遷移金属酸化物層３ａを構成する第１の遷移金属の標準電極電位より小さくすることで、第２の遷移金属酸化物層３ｂ内における酸化還元反応がより起こりやすくなる。例えば、第２の遷移金属酸化物層３ｂにＴｉＯ２を用い、第１の遷移金属酸化物層３ａに酸素不足型のタンタル酸化物（ＴａＯｘ、０．８≦ｘ≦１．９）を用いるとよい。Ｔｉの標準電極電位は−１．６３ｅＶであり、Ｔａの標準電極電位は−０．６ｅＶであるので、ＴｉＯ２層内での抵抗変化現象がより安定に起きる。
［抵抗変化素子の製造方法］
次に、抵抗変化素子１０の製造方法の一例について説明する。
まず、基板１上に、スパッタリング法により、下部電極２（ＴａＮ）を形成する。その後、Ｔａターゲットをアルゴンガス及び酸素ガス中でスパッタリングする所謂反応性スパッタリング法によって、下部電極２の上に第１タンタル酸化物層３ａを形成する。ここで、第１タンタル酸化物層３ａにおける酸素含有率は、アルゴンガスに対する酸素ガスの流量比を変えることにより容易に調整できる。なお、基板温度は特に加熱することなく室温とすることができる。
次に、第１タンタル酸化物層３ａの最表面を酸化する。当該酸化工程によって、タンタル酸化物層の表面に酸素含有率の高い領域（第２タンタル酸化物層３ｂ）が形成される。一方、当該酸化工程によって酸化が進まなかった領域、すなわち、タンタル酸化物層のうち第２タンタル酸化物層３ｂ以外の領域は、酸素含有率の低い領域（第１タンタル酸化物層３ａ）となる。第１タンタル酸化物層３ａ及び第２タンタル酸化物層３ｂによって抵抗変化層３が構成される。
このとき、第１タンタル酸化物層３ａ（ＴａＯｘ）の組成、及び第２タンタル酸化物層３ｂ（ＴａＯｙ）の組成を、ｘの値が０．８以上、１．９以下の範囲内（０．８≦ｘ≦１．９）であり、ｙの値が２．１以上の範囲内（２．１≦ｙ）に調整すると、安定した抵抗変化を実現できる。
次に、抵抗変化層３の上に、スパッタリング法により、上部電極４（Ｉｒ）を形成する。
なお、下部電極２及び上部電極４並びに抵抗変化層３の大きさ及び形状は、パターニングプロセス条件によって調整できる。
以上の工程により、抵抗変化素子１０が得られる。
後述の駆動方法の実施例では、以下の抵抗変化素子１０を用いた。抵抗変化素子１０において、上部電極４及び抵抗変化層３の大きさを０．５μｍ×０．５μｍ（面積０．２５μｍ２）とし、下部電極２と抵抗変化層３とが接する部分の大きさも０．５μｍ×０．５μｍ（面積０．２５μｍ２）とした。上部電極４及び下部電極２の厚みは、いずれも５０ｎｍとした。第１タンタル酸化物層３ａ（ＴａＯｘ）の組成をｘ＝１．５７とし、第２タンタル酸化物層３ｂ（ＴａＯｙ）の組成をｙ＝２．４７とした。抵抗変化層３の厚みを５０ｎｍとし、第１タンタル酸化物層３ａの厚みを４４ｎｍ、第２タンタル酸化物層３ｂの厚みを６ｎｍとした。
なお、第２タンタル酸化物層３ｂは、タンタル酸化物ターゲットを用いてアルゴンガス及び酸素ガス中でスパッタして形成してもよく、ＣＶＤ法やＡＬＤ法を用いて形成してもよい。
［抵抗変化素子の特性］
次に、上述したように構成された本実施の形態に係る抵抗変化素子１０の特性について説明する。
図２は、本実施の形態に係る不揮発性記憶素子３０が具備する抵抗変化素子１０の電流−電圧特性を示す図である。横軸は、下部電極２に対する上部電極４の電圧値を示しており、縦軸は上部電極４から下部電極２に流れる電流値を示している。図２を参照すると、下部電極２に対して上部電極４がマイナス極性となる電圧パルスを抵抗変化層３に印加したときに、抵抗変化層３が低抵抗化するために電流値が高くなることが確認できる。反対にプラス極性の電圧パルスを抵抗変化層３に印加したときに、抵抗変化層３が高抵抗化するために電流値が低くなることが確認できる。
この抵抗変化のメカニズムは、以下のように推定される。まず、第２タンタル酸化物層３ｂ中に、抵抗変化を起こす微小領域であるフィラメントパスが形成される。下部電極２に対して上部電極４がプラス極性となる電圧パルスが印加されたとき、第２タンタル酸化物層３ｂ中のフィラメントパスは第１タンタル酸化物層３ａから酸素イオンを受容し、第２タンタル酸化物層３ｂは高抵抗化すると考えられる。反対に、下部電極２に対して上部電極４がマイナス極性となる電圧パルスが印加されたとき、第２タンタル酸化物層３ｂ中のフィラメントパスは、受容した酸素イオンを第１タンタル酸化物層３ａへ拡散し、第２タンタル酸化物層３ｂは低抵抗化すると考えられる。
［不揮発性記憶素子の構成］
図３（ａ）は、本実施の形態に係る１トランジスタ／１抵抗変化素子（１Ｔ１Ｒ）で構成される不揮発性記憶素子３０の構成を示す回路図である。不揮発性記憶素子３０は、抵抗変化素子１０とスイッチング素子（電界効果トランジスタ）２０を備える。なお、ＷＬがワード線を、ＳＬがソース線を、ＢＬがビット線をそれぞれ示している。
図３（ｂ）は、不揮発性記憶素子３０を構成する抵抗変化素子１０の構成を示す回路図である。図３（ｃ）は、不揮発性記憶素子３０を構成する電界効果トランジスタ２０の構成を示す回路図である。言い換えると、図３（ｂ）に示した抵抗変化素子１０と、図３（ｃ）に示した電界効果トランジスタ２０とを接続すると、図３（ａ）に示した不揮発性記憶素子３０が得られる。
図３（ｂ）に示すように、抵抗変化素子１０は、上部電極４及び下部電極２にそれぞれ端子を有する２端子構造の素子である。抵抗変化素子１０の一方の端子１２は、電界効果トランジスタ２０の１つの端子２１と接続されている。本明細書においては、抵抗変化素子１０の具備する２端子のうち、電界効果トランジスタ２０に接続されている一方の端子１２を第２の端子１２と呼び、電界効果トランジスタ２０に接続されていない他方の端子１１を第１の端子１１と呼ぶ。図３（ｂ）に示す抵抗変化素子１０の回路図記号は、第２の端子１２に対して第１の端子１１がマイナス極性となる電圧パルスを抵抗変化素子１０に印加したときに低抵抗化し、反対にプラス極性の電圧パルスを印加したときに抵抗変化層３が高抵抗化することを表している。
図３（ｃ）に示すように、電界効果トランジスタ２０は、少なくともソース端子、ドレイン端子、ゲート端子の３端子を有する素子である。本明細書においては、これらの端子のうち、抵抗変化素子１０に接続されている一方の端子２１を第１の入出力端子２１と呼び、トランジスタ動作によって第１の入出力端子２１と導通可能な他方の端子２２を第２の入出力端子２２と呼ぶ。また、トランジスタ動作において、第１の入出力端子２１と第２の入出力端子２２間の導通を制御する端子２３をゲート端子２３と呼ぶ。電界効果トランジスタ２０は、オン状態において、第１の入出力端子２１及び第２の入出力端子２２のうち、一方がソース端子として働き、他方はドレイン端子として働く。ただし、後で詳しく説明するように、どちらがソース端子（あるいはドレイン端子）であるかは、電流の流れる向き、及びキャリアの極性によって決まる。
電界効果トランジスタ２０は、例えば、ＭＩＳＦＥＴ（金属−絶縁体−半導体 電界効果トランジスタ：Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、あるいはＭＩＳＦＥＴの一種であるＭＯＳＦＥＴ（金属−酸化物−半導体 電界効果トランジスタ：Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。以下、簡便のため、電界効果トランジスタ２０を、単にトランジスタ２０として呼ぶことがある。また、電界効果トランジスタ２０を、実施の形態に合わせて具体的にＭＩＳＦＥＴ２０、Ｎ型ＭＩＳＦＥＴ２０、Ｐ型ＭＩＳＦＥＴ２０と呼ぶこともある。
図３（ｂ）及び図３（ｃ）では、抵抗変化素子１０及び電界効果トランジスタ２０について、それぞれ別個独立に説明したが、これは簡便に説明するための回路図上の表現である。したがって、例えば、抵抗変化素子１０及び電界効果トランジスタ２０がデバイスとして一体となっていてもよい。例えば、電界効果トランジスタ２０の第１の入出力端子２１が、抵抗変化素子１０の下部電極２を兼ねていてもよい。また、抵抗変化素子１０の第２の端子１２と、電界効果トランジスタ２０の第１の入出力端子２１とは、電気的に接続されていればよい。例えば、抵抗変化素子１０及び電界効果トランジスタ２０間にその他の導電性を有する部材が介在していてもよい。
図４は、本実施の形態に係る不揮発性記憶素子３０の構成の一例を示す断面図である。不揮発性記憶素子３０は、抵抗変化素子１０と電界効果トランジスタ２０とを備える。なお、図４では、一例として、電界効果トランジスタ２０がＭＩＳＦＥＴ２０である場合について示している。
抵抗変化素子１０は、図１に示した抵抗変化素子１０と同様に、下部電極２と、抵抗変化層３と、上部電極４とを備え、抵抗変化層３は、第１タンタル酸化物層３ａと第２タンタル酸化物層３ｂを有している。したがって、下部電極２に対して上部電極４がマイナス極性となる電圧パルスを抵抗変化層３に印加したときに、抵抗変化層３が低抵抗化する。反対にプラス極性の電圧パルスを印加したときに抵抗変化層３が高抵抗化する。
ＭＩＳＦＥＴ２０は、半導体基板２４と、半導体基板２４上に配置された第１の拡散層２５ａ及び第２の拡散層２５ｂと、半導体基板２４上に第１の拡散層２５ａ及び第２の拡散層２５ｂを跨ぐように配置されたゲート絶縁膜２６と、ゲート絶縁膜２６上に配置されたゲート電極２７とを備える。なお、ゲート絶縁膜２６が酸化膜である場合、ＭＩＳＦＥＴ２０は、ＭＯＳＦＥＴとも呼ばれる。ＭＩＳＦＥＴ２０は、種々の公知の方法によって形成できる。ＭＩＳＦＥＴ２０上には、層間絶縁膜２８が形成されており、層間絶縁膜２８内を貫通して、抵抗変化素子１０の下部電極２とＭＩＳＦＥＴ２０の第１拡散層２５ａとを接続する導電ビア２９が形成されている。
なお、図４に示す抵抗変化素子１０は、第２タンタル酸化物層３ｂが上側に、第１タンタル酸化物層３ａが下側に設けられているが、これとは上下逆に配置してもよい。その場合、下部電極２に対して上部電極４がマイナス極性となる電圧パルスを抵抗変化層３に印加したときに、抵抗変化層３が高抵抗化する。反対にプラス極性の電圧パルスを印加したときに抵抗変化層３が低抵抗化する。
ＭＩＳＦＥＴ２０において、半導体基板２４と、第１の拡散層２５ａ及び第２の拡散層２５ｂとは反対導電型である。半導体基板２４がＰ型である場合、第１の拡散層２５ａ及び第２の拡散層２５ｂはＮ型である。この場合、ＭＩＳＦＥＴ２０はＮ型ＭＩＳＦＥＴである。反対に、半導体基板２４がＮ型である場合、第１の拡散層２５ａ及び第２の拡散層２５ｂがＰ型である。この場合、ＭＩＳＦＥＴ２０はＰ型ＭＩＳＦＥＴである。図３（ａ）及び図４には、ＭＩＳＦＥＴ２０がＮ型ＭＩＳＦＥＴ２０である場合の接続関係が示されている。なお、後述するように、ＭＩＳＦＥＴ２０がＰ型ＭＩＳＦＥＴ２０である場合には、抵抗変化層３の上下配置が、ＭＩＳＦＥＴ２０がＮ型ＭＩＳＦＥＴ２０である場合の抵抗変化層３の上下配置と反対向きになるように接続される。
なお、ＭＩＳＦＥＴ２０がＮ型であるとき、多数キャリアは電子である。他方、ＭＩＳＦＥＴ２０がＰ型であるとき、多数キャリアは正孔である。一般的に、電子の移動度は正孔の移動度よりも大きいため、同じゲート絶縁膜２６の構造（材料および膜厚）で、同じサイズのＭＩＳＦＥＴ２０を作成した場合、Ｎ型ＭＩＳＦＥＴの方がＰ型ＭＩＳＦＥＴより電流駆動能力が大きい。そのため、同じ電流駆動能力を有するＭＩＳＦＥＴ２０を作製する場合、Ｎ型ＭＩＳＦＥＴの方が素子サイズを小さくできる。
図４で示した不揮発性記憶素子３０の断面構造は一例であり、本実施の形態に係る不揮発性記憶素子３０は、抵抗変化素子１０の構造、及び電界効果トランジスタ２０の構造、並びに抵抗変化素子１０と電界効果トランジスタの接続部の構造はこれに限定されない。以下では、説明の簡便のため、特に断らない限り、図３及び図４に示す電界効果トランジスタ２０はＮ型ＭＩＳＦＥＴ２０であるものとして説明する。
［不揮発性記憶素子の駆動方法］
次に、上述したように構成された不揮発性記憶素子３０の駆動方法について説明する。なお、以下では、抵抗変化素子１０の抵抗値が所定の高い値（例えば、２００００Ω）にある場合を高抵抗状態といい、同じく所定の低い値（例えば、７００Ω）にある場合を低抵抗状態という。また、本明細書中では、抵抗変化素子１０（または抵抗変化層３）が高抵抗状態から低抵抗状態へ変化することを低抵抗化と呼び、低抵抗状態から高抵抗状態へ変化することを高抵抗化と呼ぶことがある。
本実施の形態では、不揮発性記憶素子３０に対して、電源等を用いて電圧を印加することにより、抵抗変化層３の抵抗状態を以下のように変化させることができる。
まず、第１の極性で電圧値がＶＬＲ、パルス幅がＰＷＬＲの電圧パルスを、抵抗変化素子１０の第１の端子１１とトランジスタ２０の第２の入出力端子２２間に印加することにより、抵抗変化層３を高抵抗状態から低抵抗状態へ変化させる。以下では、これを書き込みステップと呼び、このときに印加される電圧パルスを書き込み電圧パルスと呼び、このときに流れる電流を書き込み電流と呼ぶ。本明細書中において、第１の極性とは、抵抗変化層３を高抵抗状態から低抵抗状態へ変化させるのに要する電圧パルスの極性を意味する。例えば、図３（ａ）及び図４に示した接続関係にある場合、抵抗変化素子１０内の上部電極４の電位が、Ｎ型ＭＩＳＦＥＴ２０の第２の拡散層２５ｂの電位に対して相対的に低くなるような電圧の極性が、第１の極性である。このとき、抵抗変化素子１０に印加される電圧は、下部電極２に対して上部電極４がマイナス極性の電圧であるため、抵抗変化層３は高抵抗状態から低抵抗状態へ変化する。
次に、第１の極性とは異なる第２の極性で電圧値がＶＨＲ、パルス幅がＰＷＨＲの電圧パルスを、抵抗変化素子１０の第１の端子１１とトランジスタ２０の第２の入出力端子２２間に印加する。これにより、抵抗変化層３を低抵抗状態から高抵抗状態へ変化させる。以下では、これを消去ステップと呼び、このときに印加される電圧パルスを消去電圧パルスと呼び、このときに流れる電流を消去電流と呼ぶ。本明細書中において、第２の極性とは、抵抗変化層３を低抵抗状態から高抵抗状態へ変化させるのに要する電圧パルスの極性を意味する。例えば、図３（ａ）及び図４に示した接続関係にある場合、抵抗変化素子１０内の上部電極４の電位が、Ｎ型ＭＩＳＦＥＴ２０の第２の拡散層２５ｂの電位に対して相対的に高くなるような電圧の極性が第２の極性である。このとき、抵抗変化素子１０に印加される電圧は、下部電極２に対して上部電極４がプラス極性の電圧であるため、抵抗変化層３は低抵抗状態から高抵抗状態へ変化する。
以上の書き込みステップ及び消去ステップを繰り返すことにより、不揮発性記憶素子３０が動作する。
抵抗変化層３が低抵抗状態及び高抵抗状態の何れの状態にあるかは、所定値の読み出し用の電圧パルス（以下、読み出し電圧パルスと呼ぶ）を印加して判定される。具体的には、読み出し電圧パルスを抵抗変化素子１０の第１の端子１１とトランジスタ２０の第２の入出力端子２２間に印加することにより、このときに抵抗変化層３を流れる電流（以下、読み出し電流と呼ぶ）の電流値に応じて抵抗変化素子１０が高抵抗状態か低抵抗状態かが判定される。
読み出し電圧パルスによって抵抗変化素子１０に印加される電圧値の大きさ（絶対値）は、抵抗変化層３に抵抗変化をもたらす閾値電圧よりも小さい。したがって、読み出し電圧パルスは、抵抗変化素子１０の抵抗状態に影響を及ぼさない。例えば、抵抗変化層３が低抵抗状態にある場合に、第１の極性の読み出し電圧パルスが抵抗変化素子１０及びトランジスタ２０間に印加されたとしても、抵抗変化層３の抵抗状態は変化せず、低抵抗状態のままで維持される。同様にして、抵抗変化層３が高抵抗状態にある場合に、第２の極性の読み出し電圧パルスが抵抗変化素子１０及びトランジスタ２０間に印加されたとしても、抵抗変化層３の抵抗状態は変化せず、高抵抗状態のままで維持される。
本実施の形態に係る不揮発性記憶素子３０に対して上記の駆動方法を実行すると、不揮発性記憶素子３０を１つのメモリセルとして使用できる。例えば、抵抗変化層３が低抵抗状態にある場合を「１」に対応させ、高抵抗状態にある場合を「０」に対応させることにより、１ビットのメモリセルとなる。
［不揮発性記憶素子の接続関係と基板バイアス効果］
本実施の形態に係る不揮発性記憶素子３０は、書き込みステップにおいて、第１の入出力端子２１がソース端子となるように接続されている。言い換えると、書き込みステップにおいて、電界効果トランジスタ２０の端子のうち、抵抗変化素子１０と接続されている側の端子が、ソース端子となっている。
本明細書中において、「ソース」とは、電界効果トランジスタ２０における多数キャリアの供給源を意味する。一方、「ドレイン」とは、電界効果トランジスタ２０における多数キャリアの吸入口を意味する。第１の入出力端子２１及び第２の入出力端子２２のうち、一方がソース端子であるとき、他方がドレイン端子である。同様にして、第１の拡散層２５ａ及び第２の拡散層２５ｂのうち、一方がソース領域であるとき、他方がドレイン領域である。なお、電界効果トランジスタ２０がＮ型であるとき、多数キャリアは電子である。他方、電界効果トランジスタ２０がＰ型であるとき、多数キャリアは正孔である。
本実施の形態に係る電界効果トランジスタ２０のように電流が双方向に流れる場合、電流の流れる方向によってソース及びドレインが切り替わる。本実施の形態では、不揮発性記憶素子３０に印加される電圧の極性が、書き込みステップと消去ステップとで反対極性であるため、これに伴ってソースとドレインとが逆転する。すなわち、書き込みステップにおけるソース又はドレインは、消去ステップにおけるドレイン又はソースとなる。
電界効果トランジスタ２０がＮ型ＭＩＳＦＥＴ２０である場合、オン電流が第１の入出力端子２１から第２の入出力端子２２へ流れるとき、第１の入出力端子２１はドレイン端子であり、第２の入出力端子２２はソース端子である。一方、オン電流が第２の入出力端子２２から第１の入出力端子２１へ流れるとき、第１の入出力端子２１はソース端子であり、第２の入出力端子２２はドレイン端子である。
電界効果トランジスタ２０がＰ型ＭＩＳＦＥＴ２０である場合、オン電流が第１の入出力端子２１から第２の入出力端子２２へ流れるとき、第１の入出力端子２１はソース端子であり、第２の入出力端子２２はドレイン端子である。一方、オン電流が第２の入出力端子２２から第１の入出力端子２１へ流れるとき、第１の入出力端子２１はドレイン端子であり、第２の入出力端子２２はソース端子である。
電界効果トランジスタ２０がＮ型ＭＩＳＦＥＴ２０である場合、書き込みステップにおいて、図３（ａ）及び図４の不揮発性記憶素子３０に印加される書き込み電圧パルスは、上述の通り、抵抗変化素子１０内の上部電極４の電位（第１の端子１１の電位）が、Ｎ型ＭＩＳＦＥＴ２０の第２の拡散層２５ｂの電位（第２の入出力端子２２の電位）に対して相対的に低い電圧パルスである。このとき、電流は、第２の入出力端子２２から、第１の入出力端子２１、第２の端子１２、第１の端子１１の順で流れる。すなわち、書き込みステップにおいて、Ｎ型ＭＩＳＦＥＴ２０の第１の入出力端子２１がソース端子となる。
同様に考えると、消去ステップにおいて、図３（ａ）及び図４の不揮発性記憶素子３０に印加される消去電圧パルスは、書き込みステップの場合と比べて電圧の極性が反対になるため、Ｎ型ＭＩＳＦＥＴ２０の第２の入出力端子２２がソース端子となる。
電界効果トランジスタ２０がＰ型ＭＩＳＦＥＴ２０である場合、後述するように、抵抗変化層３の上下配置が、電界効果トランジスタ２０がＰ型ＭＩＳＦＥＴ２０である場合の反対になる。したがって、書き込みステップにおいて、不揮発性記憶素子３０に印加される書き込み電圧パルスは、抵抗変化素子１０内の上部電極４の電位（第１の端子１１の電位）が、Ｐ型ＭＩＳＦＥＴ２０の第２の拡散層２５ｂの電位（第２の入出力端子２２の電位）に対して相対的に高い電圧パルスである。このとき、電流は、第１の端子１１から第２の端子１２、第１の入出力端子２１、第２の入出力端子２２の順で流れる。このとき、Ｐ型ＭＩＳＦＥＴ２０を流れる多数キャリアは正孔である。したがって、書き込みステップにおいて、Ｐ型ＭＩＳＦＥＴ２０の第１の入出力端子２１がソース端子となる。
同様に考えると、消去ステップにおいて、不揮発性記憶素子３０に印加される消去電圧パルスは、書き込みステップの場合と比べて電圧の極性が反対になるため、Ｐ型ＭＩＳＦＥＴ２０の第２の入出力端子２２がソース端子となる。
以下に、本実施形態の不揮発性記憶素子３０の接続関係と、基板バイアス効果（ｂｏｄｙ ｅｆｆｅｃｔ）の関連について、図３（ａ）及び図４の不揮発性記憶素子３０を用いて説明する。以下で説明する基板バイアス効果の影響は、電界効果トランジスタ２０がＮ型ＭＩＳＦＥＴ２０である場合を例として説明するが、後述するように、電界効果トランジスタ２０がＮ型ＭＩＳＦＥＴ２０である場合に限らない。
書き込みステップにおいて、書き込み電圧は、抵抗変化素子１０の第１の端子１１に相対的に低い電位を、Ｎ型ＭＩＳＦＥＴ２０の第２の入出力端子２２に相対的に高い電位を与える。このとき、Ｎ型ＭＩＳＦＥＴ２０のソース電位（第１の入出力端子２１の電位）は、Ｎ型ＭＩＳＦＥＴ２０のオン抵抗値と抵抗変化素子１０の抵抗値との分圧関係で決まる。具体的には、抵抗変化素子１０による電圧上昇の分、抵抗変化素子１０の第１の端子１１に比べて、ソース電位が高くなる。これにより、Ｎ型ＭＩＳＦＥＴ２０において、基板バイアス効果の影響が大きくなり、Ｎ型ＭＩＳＦＥＴ２０のオン電流値が制限される。その結果、Ｎ型ＭＩＳＦＥＴ２０に接続されている抵抗変化素子１０に流れる電流値も制限される。
一方、消去ステップにおいて、Ｎ型ＭＩＳＦＥＴ２０のソース電位（第２の入出力端子２２の電位）は、抵抗変化素子１０による電圧降下の影響を受けず、第２の入出力端子２２に印加される電位によって決まる。これは、Ｎ型ＭＩＳＦＥＴ２０のソース端子（第２の入出力端子２２）が、不揮発性記憶素子３０の一端であることに起因する。例えば、Ｎ型ＭＩＳＦＥＴ２０のソース電位（第２の入出力端子２２の電位）は、半導体基板２４の電位とほぼ同じに維持される。そのため、ＭＩＳＦＥＴ２０に生じる基板バイアス効果の影響は小さく、Ｎ型ＭＩＳＦＥＴ２０のオン電流値を比較的大きく採ることができる。その結果、これに接続されている抵抗変化素子１０に流れる電流値も比較的大きく採ることができる。
本実施の形態によれば、書き込みステップで書き込み電流を制限し、消去ステップでより大きな消去電流を流すような接続関係および駆動方法としている。これにより、抵抗変化素子１０の抵抗変化を安定的に得ることができる。以下に、その理由について説明する。
書き込みステップにおいて、抵抗変化層３に印加される電圧値の大きさが低抵抗化に要する閾値以上の大きさの電圧値であれば、抵抗変化層３の抵抗値の減少が急激に発生し、抵抗変化素子１０を流れる書き込み電流の電流値の増大が急激に進行する。このとき、基板バイアス効果を用いて、この電流値を制限すると、これらの進行を適切な状態に留めることができる。その結果、低抵抗状態の抵抗値を、一定の低抵抗値に留めることができる。
他方、消去ステップにおいて、抵抗変化層３を安定に高抵抗化させるためには、消去電流を、書き込み電流（低抵抗化時に制限を受けた電流）に比べて電流値の絶対値が大きく、書き込み電流とは逆極性の電流とする必要がある。したがって、トランジスタの基板バイアス効果を小さくし、トランジスタを流れる電流値を大きくすることにより、高抵抗状態を安定して発現させることができる。
図５に、本実施の形態に係る不揮発性記憶素子３０の電流−電圧特性を示す。このように、本実施の形態に係る不揮発性記憶素子３０は、抵抗変化素子１０を低抵抗化する際に、ある値以上の大きさの電圧値を有する電圧パルス（図５において、−１．８Ｖより絶対値が大きい電圧）を印加しても、抵抗変化素子１０を流れる電流値が制限されるため、抵抗変化素子１０はほぼ一定の低抵抗状態に留まっている（電流値が約−１７０μＡの辺り）。不揮発性記憶素子３０に印加される電圧が増加しても不揮発性記憶素子３０に流れる電流がほぼ一定なのは、トランジスタが定電流源として機能しているためである。また、抵抗変化素子１０を高抵抗化する際に、低抵抗化の際に抵抗変化素子１０を流れた電流値以上の電流（約２１０μＡ）を、抵抗変化素子１０に流すと、より安定した高抵抗状態を示すようになる。
［不揮発性記憶素子のその他の構成］
上述の基板バイアス効果を利用して安定的な抵抗変化を発現させたい場合、不揮発性記憶素子３０は、書き込みステップにおいて、第１の入出力端子２１がソース端子となるように接続（いわゆるソースフォロワ接続）されていればよく、図３及び図４の構成に限らない。以下に、その他の接続例について説明する。
図６（ａ）〜図６（ｆ）は、図３で説明した不揮発性記憶素子３０を含め、第１の入出力端子２１がソース端子となるように接続されている、不揮発性記憶素子３０を示す回路図である。
図６（ａ）〜図６（ｃ）は、電界効果トランジスタ２０としてＮ型ＭＩＳＦＥＴ２０を備える不揮発性記憶素子３０である。このとき、不揮発性記憶素子３０に印加される書き込み電圧パルスの極性は、Ｎ型ＭＩＳＦＥＴ２０の第２の入出力端子２２の電位が、抵抗変化素子１０の第１の端子１１の電位よりも高くなる極性である。また、図６（ａ）〜図６（ｃ）の抵抗変化素子１０は、第２の端子１２に対して第１の端子１１がマイナス極性となる電圧パルスを抵抗変化素子１０に印加したときに低抵抗化し、反対にプラス極性の電圧パルスを印加したときに抵抗変化層３が高抵抗化する条件を満たす素子であればよい。なお、抵抗変化素子１０は、書き込みステップ（抵抗変化素子１０の低抵抗化）において、抵抗変化素子１０に流れる電流値に依存して低抵抗状態の抵抗値が決まる素子であることが望ましい。基板バイアス効果による電流制限の効果を活かすためである。
図６（ａ）に、図３の構成において電界効果トランジスタ２０をＮ型ＭＩＳＦＥＴとした場合における、抵抗変化素子１０の構成、及び抵抗変化素子１０とＮ型ＭＩＳＦＥＴの接続例を示す。図６（ｂ）に、抵抗変化素子１０が図６（ａ）と同一の構成であり、ビット線とソース線の接続関係が図６（ａ）と反対である場合における、抵抗変化素子１０とＮ型ＭＩＳＦＥＴの接続例を示す。図６（ｃ）に、抵抗変化素子１０が図６（ａ）と同一の構成であり、固定された基準電圧を供給する基準電源にソース線を接続した場合における、抵抗変化素子１０とＮ型ＭＩＳＦＥＴの接続例を示す。この場合、基準電圧に対するビット線電圧を高くするか、低くするかで書き込み状態を制御する。
図６（ｄ）〜図６（ｆ）は、電界効果トランジスタ２０としてＰ型ＭＩＳＦＥＴ２０を備える不揮発性記憶素子３０である。Ｐ型ＭＩＳＦＥＴ２０を用いる場合、抵抗変化素子１０は、図６（ａ）〜図６（ｃ）に示す抵抗変化素子１０とは逆向きに接続される。これは、Ｐ型ＭＩＳＦＥＴ２０における、電流の流れる方向に対するソースとドレインの規定が、Ｎ型ＭＩＳＦＥＴ２０をおける、電流の流れる方向に対するソースとドレインの規定と反対になるためである。このような接続関係を選ぶことにより、一方で書き込みステップにおいて基板バイアス効果の影響を大きくし、他方で消去ステップにおいて基板バイアス効果を小さくすることができる。
電界効果トランジスタ２０としてＰ型ＭＩＳＦＥＴ２０を備える場合、不揮発性記憶素子３０に印加される書き込み電圧パルスの極性は、Ｐ型ＭＩＳＦＥＴ２０の第２の入出力端子２２の電位が、抵抗変化素子１０の第１の端子１１の電位よりも低くなる極性である。また、図６（ｄ）〜図６（ｆ）に示す抵抗変化素子１０は、第２の端子１２に対して第１の端子１１がプラス極性となる電圧パルスを抵抗変化素子１０に印加したときに低抵抗化し、反対にマイナス極性の電圧パルスを印加したときに抵抗変化層３が高抵抗化する条件を満たす素子であればよい。なお、抵抗変化素子１０は、書き込みステップ（抵抗変化素子１０の低抵抗化）において、抵抗変化素子１０に流れる電流値に依存して低抵抗状態の抵抗値が決まる素子であることが望ましい。基板バイアス効果による電流制限の効果を活かすためである。
図６（ｄ）に示す抵抗変化素子１０は、書き込みステップ及び消去ステップにおける電圧の極性、電流の流れる方向が、図６（ａ）に示す抵抗変化素子１０と逆になっている。この場合、Ｐ型ＭＩＳＦＥＴの基板電圧は、例えば、電源電圧ＶＤＤなどの高電位が供給される。また、図６（ｄ）の不揮発性記憶素子３０をメモリセルとして用いる場合、図６（ａ）の不揮発性記憶素子３０をメモリセルとして用いる場合に対して、メモリセル選択の際にワード線に印加する電圧の極性が逆になっている。その他の制御方法は図６（ａ）のＮ型ＭＩＳＦＥＴで構成した場合と同じである。図６（ｅ）に、抵抗変化素子１０が図６（ｄ）と同一の構成であり、ビット線とソース線の接続関係が図６（ｄ）と反対である場合における、抵抗変化素子１０とＰ型ＭＩＳＦＥＴ２０の接続例を示す。図６（ｆ）に、抵抗変化素子１０が図６（ｅ）と同一の構成であり、固定された基準電圧を供給する基準電源にソース線を接続した場合における、抵抗変化素子１０とＰ型ＭＩＳＦＥＴ２０の接続例を示す。この場合、基準電圧に対するビット線電圧を高くするか、低くするかで書き込み状態を制御する。
なお、図６（ａ）〜図６（ｆ）に示す不揮発性記憶素子３０はあくまでも一例であり、本実施の形態はその他の接続例にも適用できる。例えば、図６（ｃ）および図６（ｆ）において、ビット線と基準電位とを逆にして、電界効果トランジスタ２０の第２の入出力端子２２に基準電源を接続することもできる。
図７（ａ）〜図７（ｆ）は、それぞれ図６（ａ）〜図６（ｆ）の回路を実現するための、抵抗変化素子１０の構成の例を示す断面図である。図７（ａ）〜図７（ｃ）は、例えば、図２に示した構成と同様に、抵抗変化層３のうち、上部電極４側に酸素含有率の高い第２タンタル酸化物層３ｂを、下部電極２側に酸素含有率の低い第１タンタル酸化物層３ａを備えている。図７（ｄ）〜図７（ｆ）は、例えば、図２に示した構成と反対に、抵抗変化層３のうち、上部電極４側に酸素含有率の低い第１タンタル酸化物層３ａを、下部電極２側に酸素含有率の高い第２タンタル酸化物層３ｂを備えている。
なお、本実施の形態に係る抵抗変化素子１０の構成はこれに限定されない。上述のとおり、第１の入出力端子２１がソース端子となるように接続されていればよい。この接続関係は、抵抗変化素子１０に印加される電圧パルスの極性（電流の方向）と、抵抗変化素子１０の抵抗変化の方向（低抵抗化または高抵抗化）とによって決まる。すなわち、抵抗変化素子１０はどのような構成であっても良く、バイポーラ駆動の抵抗変化素子１０であれば、接続関係を適宜選んで適用できる。したがって、抵抗変化層３は、単層であっても、２層以上の積層構造であってもよい。また、抵抗変化層３の材料としては、タンタル酸化物の他にも、ＰＣＭＯ等のペロブスカイト系金属酸化物を用いることができる。抵抗変化層３が単層の場合は、フォーミング処理（例えば、高抵抗化電圧パルスと低抵抗化パルスを交互に印加する処理）により、電気的に高抵抗層を形成してもよい。
抵抗変化層３の低抵抗状態の抵抗値が、抵抗変化層３を流れる電流値に依存するような材料としては、タンタル酸化物の他にも、ジルコニウム（Ｚｒ）酸化物、ハフニウム（Ｈｆ）酸化物等の、酸素不足型の遷移金属酸化物を用いることができる。酸素不足型の遷移金属酸化物とは、化学量論的組成を有する遷移金属酸化物（通常は絶縁体）の組成より酸素含有量が少ない遷移金属酸化物を指す。これらの材料についても、積層構造で構成することができる。積層構造において、適切に酸素含有率を設定することによって、良好な抵抗変化を実現できる。また、抵抗変化層３の抵抗変化の方向（低抵抗化または高抵抗化）を予め規定することもできる。
ジルコニウム酸化物の積層構造を採用する場合は、第１ジルコニウム酸化物の組成をＺｒＯｘとし、第２ジルコニウム酸化物の組成をＺｒＯｙとすると、ｘが０．９以上、１．４以下程度であって、ｙが１．８以上、２.０以下程度であることが好ましい。
また、ハフニウム酸化物の積層構造を採用する場合は、第１ハフニウム酸化物の組成をＨｆＯｘとし、第２ハフニウム酸化物の組成をＨｆＯｙとすると、ｘが０．９以上、１．６以下程度であって、ｙが１．８９以上、１．９７以下程度であることが好ましい。
［不揮発性記憶素子の駆動電圧］
本実施の形態では、書き込み電圧パルスのパルス幅をＰＷＬＲとし、消去電圧パルスのパルス幅をＰＷＨＲとした場合に、それらパルス幅がＰＷＬＲ＜ＰＷＨＲを満たすようにする。これにより、消去時における抵抗変化層３の高抵抗状態を、よりリーク電流の少ない緻密な高抵抗状態にすることができるため、書き込み時に、基板バイアス効果によって書き込み電流値が制限されたとしても、抵抗変化層３には低抵抗化のための実効電圧を十分印加することができる。その結果、良好なエンデュランス特性を実現できる。言い換えると、基板バイアス効果によって低抵抗変化状態の抵抗値を一定値に留め、かつ、抵抗変化のために十分な実効電圧を印加することができる。
これに対し、パルス幅をＰＷＬＲ＞ＰＷＨＲとした場合、抵抗変化層３の高抵抗状態は、リーク電流が比較的大きな、あまり緻密でない高抵抗状態になるため、書き込み時には、抵抗変化層３を低抵抗化させるために必要な実効電圧を十分印加できず、その結果、抵抗変化層３が高抵抗化したままで低抵抗化しないという現象（以下、「ＨＲ張り付きエラー」という）が引き起こされる問題がある。
また、抵抗変化層３がタンタル酸化物から構成される場合、書き込み電圧パルスおよび消去電圧パルスの電圧値の絶対値が｜ＶＬＲ｜＝｜ＶＨＲ｜を満たすことが望ましい。これにより、より良好なエンデュランス特性が得られる。
以下、不揮発性記憶素子３０に印加される書き込み電圧パルスおよび消去電圧パルスと、エンデュランス特性との関係について、以下の実施例を用いて説明する。
図８から図１０に、書き込み電圧パルスの電圧値ＶＬＲおよびパルス幅ＰＷＬＲ、ならびに消去電圧パルスの電圧値ＶＨＲおよびパルス幅ＰＷＨＲを変化させた場合の抵抗変化層３のエンデュランス特性結果を示す。図８は、書き込み電圧パルスの電圧値ＶＬＲを−２．４Ｖ、パルス幅ＰＷＬＲを５０ｎｓとし、消去電圧パルスの電圧値ＶＨＲを＋２．０Ｖ、パルス幅ＰＷＨＲを３００ｎｓとした場合の抵抗変化層３のエンデュランス特性を示すグラフである。図９は、書き込み電圧パルスの電圧値ＶＬＲを−２．４Ｖ、パルス幅ＰＷＬＲを３００ｎｓとし、消去電圧パルスの電圧値ＶＨＲを＋２．０Ｖ、パルス幅ＰＷＨＲを５０ｎｓとした場合の抵抗変化層３のエンデュランス特性を示すグラフである。図１０は、書き込み電圧パルスの電圧値ＶＬＲを−２．４Ｖ、パルス幅ＰＷＬＲを１００ｎｓとし、消去電圧パルスの電圧値ＶＨＲを＋１．８Ｖ、パルス幅ＰＷＨＲを１００ｎｓとした場合の抵抗変化層３のエンデュランス特性を示すグラフである。また、横軸の繰り返し回数は対数表示されており、１．Ｅ＋０２とは、１００、１．Ｅ＋０３とは、１０００、１．Ｅ＋０４とは、１００００を意味する。
なお、本実施例においては、図６（ａ）及び図７（ａ）に示す不揮発性記憶素子３０を用いた。すなわち、電界効果トランジスタ２０は、Ｎ型ＭＩＳＦＥＴ２０である。また、本実施例では、Ｎ型ＭＩＳＦＥＴ２０のゲート電圧Ｖｇはいずれも２．４Ｖとした。
以下で説明する図８〜図１０において、縦軸は、不揮発性記憶素子３０に読み出し電圧（０．４Ｖ）を印加したときに流れる読み出し電流の電流値を、横軸は、書き込みステップ及び消去ステップを交互に繰り返し行ったときの繰り返し回数をそれぞれ示している。なお、繰り返し回数は、書き込みステップと消去ステップの１サイクルを１回とカウントしている。
図８〜図１０において、グラフの各ポイントは、便宜上、１ポイント毎に複数回数分の読み出し電流値の分布を示している。具体的には、繰り返し回数が１００回から１０００回までは、書き込みステップ及び消去ステップを３４回繰り返したときの読み出し電流の電流値の分布をポイント毎に示しており、また、繰り返し回数が１０００回から１００００回までは、書き込みステップ及び消去ステップを４９０回繰り返したときの読み出し電流の電流値の分布をポイント毎に示している。以下では、本実施例において繰り返し回数の基準とした１００００回を、「基準エンデュランス回数」と呼ぶ。
図８〜図１０において、各ポイントにおけるバーは、読み出し電流の電流値の分布を示しており、各ポイントにおける丸印は該電流値の中央値を示している。黒色で塗りつぶされた丸印は書き込みステップを行った後における読み出し電流の電流値の中央値を、白色の丸印は消去ステップを行った後における読み出し電流の電流値の中央値をそれぞれ示している。
図８は、ＰＷＬＲを５０ｎｓとし、ＰＷＨＲを３００ｎｓとした場合（ＰＷＬＲ＜ＰＷＨＲ）の抵抗変化層３のエンデュランス特性を示すグラフである。図８に示すとおり、基準エンデュランス回数である１００００回まで、ＨＲ張り付きエラーが発生せず、しかも、ウインドウがある状態が維持された。これは、ＰＷＬＲ＜ＰＷＨＲとした場合に、良好なエンデュランス特性を実現できることを示している。
図９は、ＰＷＬＲを３００ｎｓとし、ＰＷＨＲを５０ｎｓとした場合（ＰＷＬＲ＞ＰＷＨＲ）の抵抗変化層３のエンデュランス特性を示すグラフである。
図９に示すとおり、繰り返し回数が基準エンデュランス回数である１００００回に到達する前において、書き込みステップを行った後であっても高抵抗状態から低抵抗状態へ変化せず、高抵抗状態のままの現象が見られた（図９において「ＨＲ張り付きエラー」と付記した箇所を参照）。これは、上述したとおり、ＰＷＬＲ＞ＰＷＨＲとした場合に、このようなＨＲ張り付きエラーが発生し、エンデュランス特性の低下を招くことを示している。
図１０は、ＰＷＬＲを１００ｎｓとし、ＰＷＨＲを１００ｎｓとした場合（ＰＷＬＲ＝ＰＷＨＲ）の抵抗変化層３のエンデュランス特性を示すグラフである。図１０に示すとおり、繰り返し回数が基準エンデュランス回数である１００００回まで、ＨＲ張り付きエラーが発生しなかった。しかしながら、図１０に示されるように、基準エンデュランス回数である１００００回に到達する前に、黒色の丸印から下に伸びるバーと白色の丸印から上に伸びるバーとが近接または重なった状態が見られた（図１０において「ウインドウがない」と付記した箇所を参照）。以下では、双方のバーが近接または重なっていることを「ウインドウがない」と呼び、双方のバーが十分に離れていることを「ウインドウがある」と呼ぶ。ウインドウがない状態が発生すると、低抵抗状態と高抵抗状態との区別が困難になるため、読み出しエラー等が発生するおそれがある。したがって、図１０に示される例では、読み出しエラー等により、記憶動作の安定性の低下を招くことを示している。
図１１〜図１４は、ＰＷＬＲおよびＰＷＨＲの組み合わせを変えて得られた結果を、縦軸をＰＷＨＲ、横軸をＰＷＬＲとしてまとめた、エンデュランス特性の良否を示すグラフである。ここで、基準エンデュランス回数である１００００回に達するまでＨＲ張り付きエラーが発生せず、ウインドウありの状態で駆動する場合を、白い丸印の記号で示し、基準エンデュランス回数である１００００回に達するまでＨＲ張り付きエラーが発生しないものの、ウインドウなしの状態が発生する場合を、黒い三角印の記号で示し、基準エンデュランス回数である１００００回未満でＨＲ張り付きエラーが発生する場合を、バツ印の記号で示している。
図１１〜図１４は、書き込み電圧パルスの電圧値ＶＬＲをいずれも−２．４Ｖとし、消去電圧パルスの電圧値をそれぞれ＋２．４Ｖ、＋２．２Ｖ、＋２．０Ｖ、＋１．８Ｖとした場合の抵抗変化層３のエンデュランス特性を示すグラフである。また、電界効果トランジスタ２０のゲート電圧Ｖｇは、いずれの場合も２．４Ｖとした。
図１１は、書き込み電圧パルスの電圧値ＶＬＲを−２．４Ｖとし、消去電圧パルスの電圧値ＶＨＲを＋２．４Ｖとした場合（│ＶＬＲ│＝│ＶＨＲ│）の抵抗変化層３のエンデュランス特性を示すグラフである。図１１に示すように、ＰＷＨＲ＝ＰＷＬＲ及びＰＷＬＲ＞ＰＷＨＲの場合において、基準エンデュランス回数未満でＨＲ張り付きエラーが発生した（図１１中のバツ印の記号）。ＰＷＬＲ＜ＰＷＨＲの場合において、基準エンデュランス回数に達するまでＨＲ張り付きエラーも発生せず、ウインドウありで駆動した（白い丸印の記号）。
図１２は、書き込み電圧パルスの電圧値ＶＬＲを−２．４Ｖとし、消去電圧パルスの電圧値ＶＨＲを＋２．２Ｖとした場合（│ＶＬＲ│＞│ＶＨＲ│）の抵抗変化層３のエンデュランス特性を示すグラフである。図１２に示すように、ＰＷＬＲ＞ＰＷＨＲの場合において、基準エンデュランス回数未満でＨＲ張り付きエラーが発生したもの（図１２中のバツ印の記号）と、基準エンデュランス回数に達するまでＨＲ張り付きエラーが発生しなかったが、ウインドウなしの状態が発生したもの（黒い三角印の記号）とが混在した結果が得られた。ＰＷＨＲ＝ＰＷＬＲの場合において、基準エンデュランス回数に達するまでＨＲ張り付きエラーも発生せず、ウインドウありで駆動したもの（白い丸印の記号）と、基準エンデュランス回数未満でＨＲ張り付きエラーが発生したもの（バツ印の記号）とが混在した結果が得られた。ＰＷＬＲ＜ＰＷＨＲの場合において、基準エンデュランス回数に達するまでＨＲ張り付きエラーも発生せず、ウインドウありで駆動した（白い丸印の記号）。
図１３は、書き込み電圧パルスの電圧値ＶＬＲを−２．４Ｖとし、消去電圧パルスの電圧値ＶＨＲを＋２．０Ｖとした場合（│ＶＬＲ│＞│ＶＨＲ│）の抵抗変化層３のエンデュランス特性を示すグラフである。図１３に示すように、ＰＷＬＲ＞ＰＷＨＲの場合において、基準エンデュランス回数未満でＨＲ張り付きエラーが発生したもの（図１３中のバツ印の記号）と、基準エンデュランス回数に達するまでＨＲ張り付きエラーが発生しなかったが、ウインドウなしの状態が発生したもの（黒い三角印の記号）とが混在した結果が得られた。ＰＷＨＲ＝ＰＷＬＲの場合において、基準エンデュランス回数に達するまでＨＲ張り付きエラーも発生せず、ウインドウありで駆動したもの（白い丸印の記号）と、基準エンデュランス回数未満でＨＲ張り付きエラーが発生したもの（バツ印の記号）とが混在した結果が得られた。ＰＷＬＲ＜ＰＷＨＲの場合において、基準エンデュランス回数に達するまでＨＲ張り付きエラーも発生せず、ウインドウありで駆動した（白い丸印の記号）。
図１４は、書き込み電圧パルスの電圧値ＶＬＲを−２．４Ｖとし、消去電圧パルスの電圧値ＶＨＲを＋１．８Ｖとした場合（│ＶＬＲ│＞│ＶＨＲ│）の抵抗変化層３のエンデュランス特性を示すグラフである。図１４に示すように、ＰＷＬＲ＞ＰＷＨＲの場合において、基準エンデュランス回数に達するまでＨＲ張り付きエラーが発生しなかったが、ウインドウなしの状態が発生した（図１４中の黒い三角印の記号）。ＰＷＨＲ＝ＰＷＬＲの場合において、基準エンデュランス回数に達するまでＨＲ張り付きエラーも発生せず、ウインドウありで駆動したもの（白い丸印の記号）と、基準エンデュランス回数未満でＨＲ張り付きエラーが発生したもの（バツ印の記号）とが混在した結果が得られた。ＰＷＬＲ＜ＰＷＨＲの場合において、基準エンデュランス回数に達するまでＨＲ張り付きエラーも発生せず、ウインドウありで駆動した（白い丸印の記号）。
以上の図１１〜図１４に示される何れの結果においても、ＰＷＬＲ＜ＰＷＨＲの場合に、基準エンデュランス回数に達するまでＨＲ張り付きエラーも発生せず、ウインドウありで駆動している（白い丸印の記号）。したがって、書き込み電圧パルスのパルス幅ＰＷＬＲおよび消去電圧パルスのパルス幅ＰＷＨＲがＰＷＬＲ＜ＰＷＨＲとの条件を満たす場合に、良好なエンデュランス特性を実現することが可能であることが分かる。また、ＰＷＨＲ＝ＰＷＬＲの場合は、ＰＷＬＲ及びＰＷＨＲの値並びにＶＬＲ及びＶＨＲの値によってエンデュランス特性の良否が異なり、ＰＷＬＲ及びＰＷＨＲの値が比較的大きいときには良好なエンデュランス特性を得られることが確認できる。他方、ＰＷＬＲ＞ＰＷＨＲの場合はエンデュランス特性が低下しており、好ましくないことが確認できる。
なお、上記した実施例によって確認された、ＰＷＬＲ＜ＰＷＨＲとすることによる効果は、抵抗変化層３に低抵抗化のために十分な実効電圧を印加することにより、良好なエンデュランス特性を実現するものである。そのため、本実施例の抵抗変化材料に限らず、他の抵抗変化材料を用いた場合にも、同様の効果が得られると推定される。
また、図１２〜１４は、書き込み電圧パルスの電圧値ＶＬＲと消去電圧パルスの電圧値ＶＨＲとが、│ＶＬＲ│＞│ＶＨＲ│を満たす場合の結果である。このとき、上述の図１２〜図１４に示される結果において、ＰＷＬＲ＞ＰＷＨＲまたはＰＷＬＲ＝ＰＷＨＲの場合であっても、基準エンデュランス回数に達するまでＨＲ張り付きエラーが発生しないもの（白い丸印の記号または黒い三角印の記号）が確認された。他方、図１１は、書き込み電圧パルスの電圧値ＶＬＲと消去電圧パルスの電圧値ＶＨＲとが、│ＶＬＲ│＝│ＶＨＲ│を満たす場合の結果である。このとき、図１１に示される結果において、ＰＷＬＲ＞ＰＷＨＲおよびＰＷＬＲ＝ＰＷＨＲの場合には、基準エンデュランス回数未満でＨＲ張り付きエラーが発生した（バツ印の記号）。以上の結果から、ＰＷＬＲ＜ＰＷＨＲの場合に良好なエンデュランス特性を得られるという技術思想は、｜ＶＬＲ｜＝｜ＶＨＲ｜の場合により顕著であり、｜ＶＬＲ｜＝｜ＶＨＲ｜という条件と強い関連性があると考えられる。つまり、｜ＶＬＲ｜＝｜ＶＨＲ｜を境界とした│ＶＬＲ│≧│ＶＨＲ│であることが、よりエンデュランス特性の向上に効果的であると考えられる。
ここで、エンデュランス特性の向上のための不揮発性記憶素子３０に印加される書き込み電圧パルスおよび消去電圧パルスのパルス幅と電圧値との関係についての補強的データとして、ＰＷＬＲ＝ＰＷＨＲの場合に│ＶＬＲ│＞│ＶＨＲ│としたときのエンデュランス特性について説明する。
図１５から図１９に、同じ書き込み電圧パルスの電圧値ＶＬＲに対し、異なる消去電圧パルスの電圧値ＶＨＲで消去した場合のエンデュランス特性結果を示す。
なお、図１５〜図１９に係る実施例においては、図６（ａ）及び図７（ａ）に示す不揮発性記憶素子３０を用いた。すなわち、電界効果トランジスタ２０は、Ｎ型ＭＩＳＦＥＴ２０である。
本実施例では、Ｎ型ＭＩＳＦＥＴ２０のゲート電圧Ｖｇは２．４Ｖとし、書き込み電圧パルスのパルス幅ＰＷＬＲ及び消去電圧パルスのパルス幅ＰＷＨＲを何れも１００ｎｓとした。書き込み電圧パルス及び消去電圧パルスのパルス幅を同じパルス幅とすることにより、書き込みステップと消去ステップのスピードを同じにすることができる。そのため、スピードの速い一方のステップが、スピードの遅い他方のステップ影響を受けて遅延することなく、書き込み及び消去全体のスピードを早くすることができる。これにより、例えば、多ビット同時書き込み等の制御が容易になる。
以下で説明する図１５〜図１９において、縦軸は、不揮発性記憶素子３０に読み出し電圧（０．４Ｖ）を印加したときに流れる読み出し電流の電流値を、横軸は、書き込みステップ及び消去ステップを交互に繰り返し行ったときの繰り返し回数をそれぞれ示している。なお、繰り返し回数は、書き込みステップと消去ステップの１サイクルを１回とカウントしている。
図１５〜図１９において、グラフの各ポイントは、便宜上、１ポイント毎に複数回数分の読み出し電流値の分布を示している。具体的には、繰り返し回数が１００から１０００までは、書き込みステップ及び消去ステップを３４回繰り返したときの読み出し電流の電流値の分布をポイント毎に示しており、また、繰り返し回数が１０００から１００００までは、書き込みステップ及び消去ステップを４９０回繰り返したときの読み出し電流の電流値の分布をポイント毎に示している。以下では、本実施例において繰り返し回数の基準とした１０００回および１００００回を、それぞれ「第１基準エンデュランス回数」、「第２基準エンデュランス回数」と呼ぶ。
図１５〜図１９において、各ポイントにおけるバーは、読み出し電流の電流値の分布を示しており、各ポイントにおける丸印は該電流値の中央値を示している。黒色で塗りつぶされた丸印は書き込みステップを行った後における読み出し電流の電流値の中央値を、白色の丸印は消去ステップを行った後における読み出し電流の電流値の中央値をそれぞれ示している。
図１５は、ＶＬＲを−２．２Ｖとし、ＶＨＲを＋２．２Ｖとした場合（｜ＶＬＲ｜＝｜ＶＨＲ｜）の抵抗変化層３のエンデュランス特性を示すグラフである。
図１５に示すとおり、繰り返し回数が第１の基準エンデュランス回数である１０００回に到達する前において、書き込みステップを行った後であっても高抵抗状態から低抵抗状態へ変化せず、高抵抗状態のままの現象が見られた（図１５において「ＨＲ張り付きエラー」と付記した箇所を参照）。これは、上述したとおり、｜ＶＬＲ｜＝｜ＶＨＲ｜とした場合に、このようなＨＲ張り付きエラーが発生し、エンデュランス特性の低下を招くことを示している。
図１６は、ＶＬＲを−２．２Ｖとし、ＶＨＲを＋１．７Ｖとした場合（｜ＶＬＲ｜＞｜ＶＨＲ｜）の抵抗変化層３のエンデュランス特性を示すグラフである。図１６に示すとおり、繰り返し回数が第２の基準エンデュランス回数である１００００回まで、ＨＲ張り付きエラーが発生しなかった。
図１７は、ＶＬＲを−２．２Ｖとし、ＶＨＲを＋２．０Ｖとした場合（｜ＶＬＲ｜＞｜ＶＨＲ｜）の抵抗変化層３のエンデュランス特性を示すグラフである。図１７に示すとおり、繰り返し回数が第１の基準エンデュランス回数である１０００回までは「ＨＲ張り付きエラー」は発生しなかったが、第２の基準エンデュランス回数である１００００回に到達する前の約３０００回からＨＲ張り付きエラーが発生した。
図１８は、ＶＬＲを−２．２Ｖとし、ＶＨＲを＋２．３Ｖ（｜ＶＬＲ｜＜｜ＶＨＲ｜）とした場合の抵抗変化層３のエンデュランス特性を示すグラフである。図１８に示すとおり、繰り返し回数が第１の基準エンデュランス回数である１０００回に到達する前の約３００回からＨＲ張り付きエラーが発生した。
図１９は、ＶＬＲを０．２Ｖステップで、またＶＨＲの値を０．１Ｖステップで変化させてエンデュランス特性を評価し、得られた結果を、縦軸をＶＬＲの絶対値、横軸をＶＨＲの絶対値としてまとめたグラフである。ここで、第２の基準エンデュランス回数である１００００回に達するまでＨＲ張り付きエラーが発生しない場合を、白い丸印の記号で示し、第１の基準エンデュランス回数である１０００回から第２の基準エンデュランス回数である１００００回の間でＨＲ張り付きエラーが発生する場合を、記号白い三角印の記号で示し、第１の基準エンデュランス回数である１０００回未満でＨＲ張り付きエラーが発生する場合を、バツ印の記号で示している。なお、ここではＶＬＲのステップを０．２Ｖ、ＶＨＲのステップを０．１Ｖとしたが、抵抗変化素子１０の特性により他のステップの電圧値を用いてもよい。
図１９に示すように、｜ＶＬＲ｜＝｜ＶＨＲ｜及び｜ＶＬＲ｜＜｜ＶＨＲ｜の場合は、１０００回未満でＨＲ張り付きエラーが発生している。｜ＶＬＲ｜＞｜ＶＨＲ｜から｜ＶＬＲ｜＝｜ＶＨＲ｜＋０．３Ｖまでの場合は、１０００回未満でＨＲ張り付きエラーが発生せず、１０００回〜１００００回でＨＲ張り付きエラーが発生している。｜ＶＬＲ｜＞｜ＶＨＲ｜＋０．３Ｖの場合は、１００００回に達するまでＨＲ張り付きエラーが発生していない。すなわち、本実施の形態におけるＶＬＲ及びＶＨＲの関係は、｜ＶＬＲ｜＞｜ＶＨＲ｜が望ましく、さらに｜ＶＬＲ｜＞｜ＶＨＲ｜＋０．３Ｖであることがより望ましいといえる。
このＶＬＲ及びＶＨＲを｜ＶＬＲ｜＞｜ＶＨＲ｜とすることによる効果は、基板バイアス効果によって制限される電流値を大きくすることによって張り付きエラーを抑制するものである。そのため、本実施例の抵抗変化材料に限らず、他の抵抗変化材料を用いた場合にも、同様の効果が得られると推認される。
ただし、ＶＬＲ及びＶＨＲを｜ＶＬＲ｜＞｜ＶＨＲ｜＋０．３Ｖとすることによる、より望ましい効果の度合いは、抵抗変化材料によって異なると推定される。具体的には、上記の０．３Ｖという値は、抵抗変化層３がタンタル酸化物を含んで構成される場合の値であり、他の抵抗変化材料においては、異なる値をとる場合があり得る。
上記図１５〜図１９は、ＰＷＬＲ＝ＰＷＨＲの場合のエンデュランス特性を示す図であり、図８〜図１４におけるＰＷＬＲ＝ＰＷＨＲの直線上のエンデュランス特性を詳細に示した図に相当する。上記のように、図１５〜図１９においては、ＰＷＬＲ＝ＰＷＨＲのときに｜ＶＬＲ｜＞｜ＶＨＲ｜＋０．３Ｖがより望ましいことが確認されている。
また、図１１〜図１４におけるＰＷＬＲ＝ＰＷＨＲの直線上のエンデュランス特性を比較すると、図１１に示す｜ＶＬＲ｜＝｜ＶＨＲ｜、図１２に示す｜ＶＬＲ｜＞｜ＶＨＲ｜＋０．２Ｖ、図１３に示す｜ＶＬＲ｜＞｜ＶＨＲ｜＋０．４Ｖにかけては、第２の基準エンデュランス回数である１００００回に達するまでＨＲ張り付きエラーが発生しない場合（白い丸印の記号）が増加している。また、図１４に示す｜ＶＬＲ｜＞｜ＶＨＲ｜＋０．６Ｖにおける白い丸印の記号の数は、図１３に示す｜ＶＬＲ｜＞｜ＶＨＲ｜＋０．４Ｖの場合から変化がない。したがって、図１１〜図１４においても、ＰＷＬＲ＝ＰＷＨＲの場合については、エンデュランス特性を安定させるための電圧値は、｜ＶＬＲ｜＞｜ＶＨＲ｜＋０．３Ｖであることがより望ましいということができる。また、図１１〜図１４において、ＰＷＬＲ＝ＰＷＨＲの場合よりもＰＷＬＲ＜ＰＷＨＲの場合のほうが全体的にエンデュランス特性が向上していることから、ＰＷＬＲ＜ＰＷＨＲの場合についても｜ＶＬＲ｜＞｜ＶＨＲ｜＋０．３Ｖであることがより望ましいということができる。
以上のように、抵抗変化層３を高抵抗状態から低抵抗状態へ変化させるための電圧パルスをトランジスタ２０及び抵抗変化素子１０に印加した場合にトランジスタ２０において基板バイアス効果が発生するような不揮発性記憶素子３０の構成において、書き込み電圧パルスのパルス幅ＰＷＬＲ及び消去電圧パルスのパルス幅ＰＷＨＲがＰＷＬＲ＜ＰＷＨＲを満たすよう駆動することによって、良好なエンデュランス特性を有する不揮発性記憶素子３０を実現できる。
（実施の形態２）
実施の形態２は、実施の形態１において説明した不揮発性記憶素子３０を備える、１トランジスタ／１抵抗変化素子（１Ｔ１Ｒ）で構成される不揮発性記憶装置である。以下、この不揮発性記憶装置の構成及び動作について説明する。
［不揮発性記憶装置の構成］
図２０は、本実施の形態に係る不揮発性記憶装置１００の構成の一例を示すブロック図である。図２０に破線で示すように、不揮発性記憶装置１００は、メモリアレイ１０１と、電圧印加ユニット１０２とを備える。メモリアレイ１０１は、実施の形態１で示した不揮発性記憶素子がアレイ状に複数配置されており、各不揮発性記憶素子がそれぞれメモリセルを構成する。電圧印加ユニット１０２は、アドレス入力回路１０３と、制御回路１０４と、書き込み用電源部１０５と、メモリ駆動回路１０６とを備える。
別の見方として、図２０に一点鎖線で示すように、メモリアレイ１０１及びメモリ駆動回路１０６を含む領域をメモリ本体部１０７と定義すれば、不揮発性記憶装置１００は、メモリ本体部１０７と、アドレス入力回路１０３と、制御回路１０４と、書き込み用電源部１０５とを備える。
メモリ駆動回路１０６は、外部回路からアドレス入力回路１０３及びデータ入出力回路１１０に入力されたアドレス信号及びデータ信号に基づき、メモリアレイ１０１の所定のメモリセルを選択し、書き込み用電源部１０５等から入力された書き込み電圧、消去電圧を用いて選択メモリセルに所定のデータをプログラム（つまり、書き込み）し、または、読み出し電圧を選択メモリに印加してメモリセルの情報をデータ入出力回路１１０から読み出し、データを外部に出力する。メモリ駆動回路１０６は、例えば、行選択回路１０８と、行ドライバ１０９と、データ入出力回路１１０と、書き込み回路１１１と、列選択回路１１２と、列ドライバ１１３と、読み出し回路１１４とを備える。書き込み用電源部１０５は、書き込み電圧パルス及び消去電圧パルスを設定する。書き込み用電源部１０５は、例えば、パルス幅設定回路１１５と、ＬＲ化用電源１１６と、ＨＲ化用電源１１７とを備える。以下では、パルス幅設定回路１１５が、ＬＲ化用電源１１６およびＨＲ化用電源１１７とは別の１つのブロックとして機能する例について説明するが、これに限定されない。例えば、ＬＲ化用電源１１６およびＨＲ化用電源１１７から各々出力される電源電圧に対してパルス幅が設定される構成としてもよい。
メモリアレイ１０１は、図２０に示すように、横方向に延びる２本のワード線Ｗ１，Ｗ２と、当該ワード線Ｗ１，Ｗ２と交差して縦方向に延びる２本のビット線Ｂ１，Ｂ２と、当該ビット線Ｂ１，Ｂ２に一対一で対応して設けられる縦方向に延びる２本のソース線Ｓ１，Ｓ２と、ワード線Ｗ１，Ｗ２及びビット線Ｂ１，Ｂ２との各交差点に対応してマトリクス状に設けられた４個のメモリセルＭＣ１１１，ＭＣ１１２，ＭＣ１２１，ＭＣ１２２を具備している。
なお、これらの各構成要素の個数または本数は上記のものに限定されるわけではない。例えば、図２０のメモリアレイ１０１には上記のように４個のメモリセルが記載されているが、これは一例であり、５個以上のメモリセルを具備する構成であってもよい。なお、以下では、簡便のためにメモリセルが４個である場合について説明する。
上述したメモリセルＭＣ１１１，ＭＣ１１２，ＭＣ１２１，ＭＣ１２２は、実施の形態１における不揮発性記憶素子３０を含む。図３を併せて参照しながらメモリアレイ１０１の構成についてさらに説明する。ビット線Ｂ１とソース線Ｓ１との間にメモリセルＭＣ１１１が設けられており、メモリセルＭＣ１１１はトランジスタＴ１１１と抵抗変化素子Ｒ１１１とが直列に接続された不揮発性記憶素子で構成されている。より詳しく説明すると、トランジスタＴ１１１は、ビット線Ｂ１と抵抗変化素子Ｒ１１１との間で、ビット線Ｂ１及び抵抗変化素子Ｒ１１１と接続されており、抵抗変化素子Ｒ１１１は、トランジスタＴ１１１とソース線Ｓ１との間で、トランジスタＴ１１１及びソース線Ｓ１と接続されている。また、トランジスタＴ１１１のゲート端子はワード線Ｗ１に接続されている。
なお、他の３個のメモリセルＭＣ１１２，ＭＣ１２１，ＭＣ１２２を構成する、トランジスタＴ１１２，Ｔ１２１，Ｔ１２２及び抵抗変化素子Ｒ１１２，Ｒ１２１，Ｒ１２２の接続状態は、メモリセルＭＣ１１１を構成するトランジスタＴ１１１及び抵抗変化素子Ｒ１１１の場合と同様であるので、説明を省略する。
以上の構成により、トランジスタＴ１１１，Ｔ１１２，Ｔ１２１，Ｔ１２２のそれぞれのゲートに、ワード線Ｗ１，Ｗ２を介して所定の電圧（ゲート電圧）が供給されると、トランジスタＴ１１１，Ｔ１１２，Ｔ１２１，Ｔ１２２のドレイン及びソース間が導通する。
アドレス入力回路１０３は、外部装置（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路１０８に出力するとともに、列アドレス信号を列選択回路１１２に出力する。ここで、アドレス信号は、メモリセルＭＣ１１１，ＭＣ１１２，ＭＣ１２１，ＭＣ１２２のうちの選択されるメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、同じく列のアドレスを示す信号である。
行選択回路１０８は、アドレス入力回路１０３から供給された行アドレス信号を受け取り、当該行アドレス信号に基づき、選択する行のワード線（例えばワード線Ｗ１）を決定する。具体的には、トランジスタ（トランジスタＴ１１１，Ｔ１１２）をオン状態にするための所定の電圧（ゲート電圧）を印加するように行ドライバ１０９を制御する。一方、非選択の行のワード線（例えばワード線Ｗ２）には、メモリセルを構成するトランジスタをオフ状態にするための所定の電圧を印加するように、あるいは電圧を印加しないように行ドライバ１０９を制御する。行ドライバ１０９は、各ワード線に接続されたワード線ドライバＷＬＤを備え、該ワード線ドライバＷＬＤによってワード線に電圧が印加される。
列選択回路１１２は、アドレス入力回路１０３から供給された列アドレス信号を受け取り、当該列アドレス信号に基づき、選択する列のソース線（例えばソース線Ｓ１）、ビット線（例えばビット線Ｂ１）を決定する。具体的には、書き込み用電圧、消去用電圧、又は読み出し用電圧をソース線及びビット線間に印加するように列ドライバ１１３を制御し、当該ソース線及びビット線間に接続されているトランジスタ（例えばトランジスタＴ１１１，Ｔ１２１）のに所定の電圧（例えばソース電圧／ドレイン電圧）を印加する。一方、非選択の列のソース線（例えばソース線Ｓ２）及び非選択のビット線（例えばビット線Ｂ２）に対しては、非選択電圧を印加するように列ドライバ１１３を制御する。列ドライバ１１３は、各ソース線に接続されたソース線ドライバＳＬＤを備え、該ソース線ドライバＳＬＤによってソース線に電圧が印加される。
以上により、選択された行及び列の交差する位置に接続されたメモリセル（例えばメモリセルＭＣ１１１）が選択される。
読み出し回路１１４は、選択したメモリセルが低抵抗状態であるか、高抵抗状態であるかの判定を行い、これを論理結果として出力し、当該メモリセルに記憶されているデータの状態を判定する。ここで得られた出力データは、データ入出力回路１１０を介して、外部装置へ出力される。また、読み出し回路１１４には、高抵抗状態のレベル（高抵抗値）を判定させることもできる。この場合、不揮発性記憶素子の高抵抗値が、低抵抗張り付きを起こす所定の閾値を越えているか否かを判定し、この判定結果の情報を、制御回路１０４へと供給する。
書き込み回路１１１は、データ入出力回路１１０を介して、外部装置から入力された入力データに応じた書き込み用電圧を、列選択回路１１２にて選択されたソース線及びビット線に印加する。
制御回路１０４は、外部装置または読み出し回路１１４から受け取ったコントロール信号に応じて、書き込みモード（上記の「書き込みステップ」及び「消去ステップ」に相当する）及び読み出しモードのうちのいずれか１つのモードを選択する。具体的には、制御回路１０４は、選択されたメモリセルにデータが書き込まれるように書き込み用電源部１０５と書き込み回路１１１とを制御する。ここでは、制御回路１０４は、書き込み時の電圧パルスの電圧レベルを指示する電圧・パルス幅設定信号を書き込み用電源部１０５へ供給する。
書き込みモードの場合、制御回路１０４は、外部回路から受け取った入力データに応じて、「書き込み電圧パルス印加」を指示する制御信号を書き込み回路１１１及び列ドライバ１１３に出力する。
読み出しモードの場合、制御回路１０４は、「読み出し電圧パルス印加」を指示する制御信号を列ドライバ１１３に出力する。この読み出しモードでは、制御回路１０４は、さらに、列ドライバ１１３から、ソース線Ｓ１，Ｓ２を流れる電流値を示す信号を受け取る。この電流値は、センスアンプ等（図示せず）により測定される。制御回路１０４では、受け取った信号を、ビット値を示す出力データに変換し、外部装置へ出力する。この出力データは、選択／非選択ソース線に印加された書き込み電圧パルスの値に対応している。
［不揮発性記憶装置の動作］
上記のとおり、本実施の形態に係る不揮発性記憶装置の場合、書き込みモードにおいて、実施の形態１において説明した「書き込みステップ」及び「消去ステップ」を実行する。そして、「書き込みステップ」において各メモリセルに対して印加する書き込み電圧パルスのパルス幅ＰＷＬＲと、「消去ステップ」において同じく印加する消去電圧パルスのパルス幅ＰＷＨＲとが、ＰＷＬＲ＜ＰＷＨＲを満たすように制御される。これにより、不揮発性記憶装置１００は、良好なエンデュランス特性を実現できる。
［不揮発性記憶装置のその他の構成］
図２１は、本実施の形態に係る不揮発性記憶装置の構成の変形例を示すブロック図である。図２１の不揮発性記憶装置２００は、上述の不揮発性記憶装置１００とメモリ本体部２０７の構造が一部異なる。具体的には、メモリアレイ２０１の構成が異なり、それに伴って、メモリ駆動回路２０６を含む電圧印加ユニット２０２が異なる。なお、不揮発性記憶装置１００と構成が同じ部分については、同じ参照番号を付して、説明を省略する。
なお、図２０のメモリアレイ２０１には１２個のメモリセルが記載されているが、これは一例であり、それ以外の個数のメモリセルを具備する構成であってもよい。なお、以下では、簡便のためにメモリセルが１２個である場合について説明する。
不揮発性記憶装置２００のメモリアレイ２０１は、隣接する２行のメモリセルが、横方向に延びる共通のソース線に接続されている。例えば、メモリセルＭＣ２１１と、それに隣接するメモリセルＭＣ２２１とが、共通のソース線Ｓ１に接続されている。また、ソース線ドライバＳＬＤは、行ドライバ２０９側に配置されている。
行選択回路１０８は、アドレス入力回路１０３から供給された行アドレス信号を受け取り、当該行アドレス信号に基づき、選択する行のワード線（例えばワード線Ｗ１）及びソース線（例えばソース線Ｓ１）を決定する。具体的には、ワード線（例えばワード線Ｗ１）に対して、トランジスタ（トランジスタＴ２１１，Ｔ２１２，Ｔ２１３）をオン状態にするための所定の電圧（ゲート電圧）を印加し、書き込み用電圧、消去用電圧、又は読み出し用電圧をソース線（例えばソース線Ｓ１）に印加するように行ドライバ２０９を制御する。一方、非選択の行のワード線（例えばワード線Ｗ２，Ｗ３，Ｗ４）には、メモリセルを構成するトランジスタをオフ状態にするための所定の電圧を印加するように、あるいは電圧を印加しないように行ドライバ２０９を制御する。また、非選択の行のソース線（例えばソース線Ｓ１，Ｓ２）には、非選択電圧を印加するように行ドライバ２０９を制御する。
列選択回路１１２は、アドレス入力回路１０３から供給された列アドレス信号を受け取り、当該列アドレス信号に基づき、選択する列のビット線を選択する。具体的には、選択する列のビット線（例えばビット線Ｂ１）には書き込み用電圧、消去用電圧、又は読み出し用電圧を印加し、非選択のビット線（例えばビット線Ｂ２，Ｂ３）には、非選択電圧を印加する。
以上により、選択された行及び列の交差する位置に接続されたメモリセル（例えばメモリセルＭＣ２１１）が選択される。
不揮発性記憶装置２００においても、不揮発性記憶装置１００と同様に、書き込み電圧パルスのパルス幅ＰＷＬＲと、消去電圧パルスのパルス幅ＰＷＨＲとが、ＰＷＬＲ＜ＰＷＨＲを満たすように制御することができる。これにより、不揮発性記憶装置２００においても、良好なエンデュランス特性を実現できる。
なお、本実施の形態２におけるメモリアレイの構成および回路構成は一例であり、上記に限定されない。各ブロック図における回路には、公知の回路を用いることができる。また、上記で示した実施の形態および公知の構成を適宜組み合わせることによって新たな実施の形態を実現できる。
以上、本発明に係る不揮発性記憶素子の駆動方法及び不揮発性記憶装置について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
本発明に係る不揮発性記憶素子の駆動方法及び不揮発性記憶装置は、それぞれ、パーソナルコンピュータまたは携帯型電話機などの種々の電子機器に用いられる不揮発性記憶素子の駆動方法及び記憶装置などとして有用である。
１ 基板
２，１００２ 下部電極
３，１００３ 抵抗変化層
３ａ 第１の遷移金属酸化物層（第１タンタル酸化物層）
３ｂ 第２の遷移金属酸化物層（第２タンタル酸化物層）
４，１００４ 上部電極
１０ 抵抗変化素子
２０，１０２０ 電界効果トランジスタ（トランジスタ、ＭＩＳＦＥＴ）
２４，１０２４ 半導体基板
３０，１０３０ 不揮発性記憶素子
１００，２００ 不揮発性記憶装置
１０１，２０１ メモリアレイ
１０２，２０２ 電圧印加ユニット
１０３ アドレス入力回路
１０４ 制御回路
１０５ 書き込み用電源部
１０６，２０６ メモリ駆動回路
１０７，２０７ メモリ本体部
１０８ 行選択回路
１０９，２０９ 行ドライバ
１１０ データ入出力回路
１１１ 書き込み回路
１１２ 列選択回路
１１３ 列ドライバ
１１４ 読み出し回路
１１５ パルス幅設定回路
１１６ ＬＲ化用電源
１１７ ＨＲ化用電源
１０１０ 不揮発性記憶部
１０２９ 電極配線

Claims (21)

  1. 不揮発性記憶素子の駆動方法であって、
    前記不揮発性記憶素子は、
    第１の端子と、第２の端子と、前記第１の端子と前記第２の端子との間に設けられ前記第１の端子と前記第２の端子との間に印加される電圧パルスに応じて可逆的に抵抗値が変化する抵抗変化層と、を具備する抵抗変化素子と、
    前記第２の端子に接続された第１の入出力端子と、第２の入出力端子と、前記第１の入出力端子と前記第２の入出力端子間の導通を制御するゲート端子と、を具備する電界効果トランジスタと、
    を備え、
    前記不揮発性記憶素子の駆動方法は、
    前記第１の端子と前記第２の入出力端子間に第１の極性の書き込み電圧パルスを印加することにより、前記抵抗変化層を高抵抗状態から低抵抗状態へ変化させる書き込みステップと、
    前記第１の端子と前記第２の入出力端子間に前記第１の極性とは異なる第２の極性の消去電圧パルスを印加することにより、前記抵抗変化層を低抵抗状態から高抵抗状態へ変化させる消去ステップと、
    を含み、
    前記書き込みステップにおいて、前記第１の入出力端子はソース端子であり、
    前記書き込み電圧パルスのパルス幅をＰＷＬＲとし、前記消去電圧パルスのパルス幅をＰＷＨＲとした場合に、ＰＷＬＲ及びＰＷＨＲはＰＷＬＲ＜ＰＷＨＲの関係を満たす、
    不揮発性記憶素子の駆動方法。
  2. 前記書き込み電圧パルスの電圧値をＶＬＲとし、前記消去電圧パルスの電圧値をＶＨＲとした場合に、ＶＬＲ及びＶＨＲの絶対値は｜ＶＬＲ｜＝｜ＶＨＲ｜の関係を満たす、
    請求項１に記載の不揮発性記憶素子の駆動方法。
  3. 前記書き込み電圧パルスの電圧値をＶＬＲとし、前記消去電圧パルスの電圧値をＶＨＲとした場合に、ＶＬＲ及びＶＨＲの絶対値は｜ＶＬＲ｜＞｜ＶＨＲ｜の関係を満たす、
    請求項１に記載の不揮発性記憶素子の駆動方法。
  4. 前記抵抗変化層がタンタル酸化物を含んで構成され、
    ＶＬＲ及びＶＨＲの絶対値は、さらに｜ＶＬＲ｜＞｜ＶＨＲ｜＋０．３Ｖの関係を満たす、
    請求項３に記載の不揮発性記憶素子の駆動方法。
  5. 前記電界効果トランジスタはＮ型ＭＩＳＦＥＴであり、
    前記第１の極性は、前記第２の入出力端子の電位が前記第１の端子の電位よりも高くなる極性である、
    請求項１〜４のいずれか１項に記載の不揮発性記憶素子の駆動方法。
  6. 前記電界効果トランジスタはＰ型ＭＩＳＦＥＴであり、
    前記第１の極性は、前記第２の入出力端子の電位が前記第１の端子の電位よりも低くなる極性である、
    請求項１〜４のいずれか１項に記載の不揮発性記憶素子の駆動方法。
  7. 前記抵抗変化層がタンタル酸化物を含んで構成される、
    請求項１〜６のいずれか１項に記載の不揮発性記憶素子の駆動方法。
  8. 前記抵抗変化層は、ＴａＯｘで表される組成を有する酸素不足型のタンタル酸化物を含む第１の領域と、
    ＴａＯｙ（但し、ｘ＜ｙ）で表される組成を有する第２のタンタル酸化物を含む第２の領域とを備える、
    請求項７に記載の不揮発性記憶素子の駆動方法。
  9. 第１の端子と、第２の端子と、前記第１の端子と前記第２の端子との間に設けられ前記第１の端子と前記第２の端子との間に印加される電圧パルスに応じて可逆的に抵抗値が変化する抵抗変化層とを具備する抵抗変化素子と、
    前記第２の端子に接続された第１の入出力端子と、第２の入出力端子と、前記第１の入出力端子と前記第２の入出力端子間の導通を制御するゲート端子とを具備する電界効果トランジスタと、
    を備える不揮発性記憶素子と、
    前記第１の端子と前記第２の入出力端子間に第１の極性の書き込み電圧パルスを印加することにより、前記抵抗変化層を高抵抗状態から低抵抗状態へ変化させる書き込みステップと、前記第１の端子と前記第２の入出力端子間に前記第１の極性とは異なる第２の極性の消去電圧パルスを印加することにより、前記抵抗変化層を低抵抗状態から高抵抗状態へ変化させる消去ステップとを実行する電圧印加ユニットと、
    を備え、
    前記第１の入出力端子は、前記書き込みステップにおいてソース端子であり、
    前記電圧印加ユニットは、前記書き込み電圧パルスのパルス幅をＰＷＬＲとし、前記消去電圧パルスのパルス幅をＰＷＨＲとした場合に、ＰＷＬＲ及びＰＷＨＲがＰＷＬＲ＜ＰＷＨＲの関係を満たすように、前記不揮発性記憶素子に前記書き込み電圧及び前記消去電圧を印加する、
    不揮発性記憶装置。
  10. 前記書き込み電圧パルスの電圧値をＶＬＲとし、前記消去電圧パルスの電圧値をＶＨＲとした場合に、
    前記電圧印加ユニットは、ＶＬＲ及びＶＨＲの絶対値が｜ＶＬＲ｜＝｜ＶＨＲ｜の関係を満たすように、前記不揮発性記憶素子に前記書き込み電圧及び前記消去電圧を印加する、
    請求項９に記載の不揮発性記憶装置。
  11. 前記電圧印加ユニットは、前記書き込み電圧パルスの電圧値をＶＬＲとし、前記消去電圧パルスの電圧値をＶＨＲとした場合に、ＶＬＲ及びＶＨＲの絶対値が｜ＶＬＲ｜＞｜ＶＨＲ｜の関係を満たすように、前記不揮発性記憶素子に前記書き込み電圧及び前記消去電圧を印加する、
    請求項９に記載の不揮発性記憶装置。
  12. 前記抵抗変化層は、タンタル酸化物を含んで構成され、
    前記電圧印加ユニットは、ＶＬＲ及びＶＨＲの絶対値が｜ＶＬＲ｜＞｜ＶＨＲ｜＋０．３Ｖの関係を満たすように、前記不揮発性記憶素子に前記書き込み電圧及び前記消去電圧を印加する、
    請求項１１に記載の不揮発性記憶装置。
  13. 前記電界効果トランジスタはＮ型ＭＩＳＦＥＴであり、
    前記電圧印加ユニットは、書き込みステップにおいて、前記第２の入出力端子の電位が前記第１の端子の電位よりも高くなる極性の電圧を印加する、
    請求項９〜１２のいずれか１項に記載の不揮発性記憶装置。
  14. 前記電界効果トランジスタはＰ型ＭＩＳＦＥＴであり、
    前記電圧印加ユニットは、消去ステップにおいて、前記第２の入出力端子の電位が前記第１の端子の電位よりも低くなる極性の電圧を印加する、
    請求項９〜１２のいずれか１項に記載の不揮発性記憶装置。
  15. 前記抵抗変化層は、遷移金属酸化物を含んで構成されている、
    請求項９〜１４のいずれか１項に記載の不揮発性記憶装置。
  16. 前記遷移金属酸化物は、タンタル酸化物、ジルコニウム酸化物およびハフニウム酸化物からなる群より選択される、
    請求項１５に記載の不揮発性記憶装置。
  17. 前記遷移金属酸化物は、
    ＭＯｘで表される組成を有する酸素不足型の遷移金属酸化物を含む第１の領域と、
    ＭＯｙ（但し、ｘ＜ｙ）で表される組成を有する遷移金属酸化物を含む第２の領域とを有している、
    請求項１５に記載の不揮発性記憶装置。
  18. 前記第１の領域及び前記第２の領域において、前記遷移金属酸化物の遷移金属元素Ｍが、タンタル、ジルコニウムおよびハフニウムからなる群より選択される、
    請求項１７に記載の不揮発性記憶装置。
  19. 前記遷移金属酸化物は、
    第１の遷移金属をＭと表した場合に、ＭＯｘで表される組成を有する酸素不足型の遷移金属酸化物を含む第１の領域と、
    前記第１の遷移金属と異なる第２の遷移金属をＮと表した場合に、ＮＯｙで表される組成を有する遷移金属酸化物を含む第２の領域とを有し、
    前記ＮＯｙの酸素不足度は、前記ＭＯｘの酸素不足度より小さい、
    請求項１５に記載の不揮発性記憶装置。
  20. 前記第２の遷移金属Ｎの標準電極電位は、前記第１の遷移金属Ｍの標準電極電位より低い、
    請求項１９に記載の不揮発性記憶装置。
  21. 前記抵抗変化素子の抵抗値は、前記書き込みステップ及び前記消去ステップによって、２値の間で変化する、
    請求項１〜８に記載の不揮発性記憶素子の駆動方法。
JP2013504563A 2011-03-14 2012-03-13 不揮発性記憶素子の駆動方法及び不揮発性記憶装置 Active JP5490961B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013504563A JP5490961B2 (ja) 2011-03-14 2012-03-13 不揮発性記憶素子の駆動方法及び不揮発性記憶装置

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP2011055107 2011-03-14
JP2011055108 2011-03-14
JP2011055108 2011-03-14
JP2011055107 2011-03-14
PCT/JP2012/001729 WO2012124314A1 (ja) 2011-03-14 2012-03-13 不揮発性記憶素子の駆動方法及び不揮発性記憶装置
JP2013504563A JP5490961B2 (ja) 2011-03-14 2012-03-13 不揮発性記憶素子の駆動方法及び不揮発性記憶装置

Publications (2)

Publication Number Publication Date
JP5490961B2 true JP5490961B2 (ja) 2014-05-14
JPWO2012124314A1 JPWO2012124314A1 (ja) 2014-07-17

Family

ID=46830405

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013504563A Active JP5490961B2 (ja) 2011-03-14 2012-03-13 不揮発性記憶素子の駆動方法及び不揮発性記憶装置

Country Status (3)

Country Link
US (1) US9153319B2 (ja)
JP (1) JP5490961B2 (ja)
WO (1) WO2012124314A1 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102025290B1 (ko) * 2013-03-12 2019-09-26 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 전자 장치
US20150380309A1 (en) * 2014-06-26 2015-12-31 Intermolecular Inc. Metal-insulator-semiconductor (MIS) contact with controlled defect density
US9246091B1 (en) * 2014-07-23 2016-01-26 Intermolecular, Inc. ReRAM cells with diffusion-resistant metal silicon oxide layers
US9577009B1 (en) * 2015-11-13 2017-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell with PMOS access transistor
TWI605622B (zh) * 2016-04-27 2017-11-11 國立中山大學 電阻式記憶體
US9887351B1 (en) 2016-09-30 2018-02-06 International Business Machines Corporation Multivalent oxide cap for analog switching resistive memory
US10541274B2 (en) 2017-01-26 2020-01-21 Hrl Laboratories, Llc Scalable, stackable, and BEOL-process compatible integrated neuron circuit
US10297751B2 (en) * 2017-01-26 2019-05-21 Hrl Laboratories, Llc Low-voltage threshold switch devices with current-controlled negative differential resistance based on electroformed vanadium oxide layer
FR3066308B1 (fr) 2017-05-09 2021-07-30 Commissariat Energie Atomique Procede de gestion de l'endurance d'une memoire reinscriptible non volatile et dispositif de programmation d'une telle memoire
JP2018195365A (ja) * 2017-05-19 2018-12-06 ソニーセミコンダクタソリューションズ株式会社 メモリ装置およびメモリ装置の制御方法
US11861488B1 (en) 2017-06-09 2024-01-02 Hrl Laboratories, Llc Scalable excitatory and inhibitory neuron circuitry based on vanadium dioxide relaxation oscillators

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007515026A (ja) * 2003-12-18 2007-06-07 松下電器産業株式会社 抵抗変化材料の初期化方法、抵抗変化材料を用いた記憶素子、可変抵抗体を用いた不揮発性メモリ回路を初期化する方法
WO2008149484A1 (ja) * 2007-06-05 2008-12-11 Panasonic Corporation 不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置
JP2009026382A (ja) * 2007-07-19 2009-02-05 Hitachi Ltd 半導体記憶装置
JP2009104715A (ja) * 2007-10-24 2009-05-14 Sony Corp 可変抵抗素子の駆動方法および駆動装置
WO2009145308A1 (ja) * 2008-05-30 2009-12-03 日本電気株式会社 半導体装置、素子再生回路および素子再生方法
JP2012009124A (ja) * 2010-06-22 2012-01-12 Samsung Electronics Co Ltd 可変抵抗素子、該可変抵抗素子を含む半導体装置及び該半導体装置の動作方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100773537B1 (ko) 2003-06-03 2007-11-07 삼성전자주식회사 한 개의 스위칭 소자와 한 개의 저항체를 포함하는비휘발성 메모리 장치 및 그 제조 방법
JP3889023B2 (ja) 2005-08-05 2007-03-07 シャープ株式会社 可変抵抗素子とその製造方法並びにそれを備えた記憶装置
JP4129274B2 (ja) 2006-05-18 2008-08-06 シャープ株式会社 半導体記憶装置
CN101952893B (zh) 2008-02-25 2013-09-11 松下电器产业株式会社 电阻变化元件的驱动方法及使用它的电阻变化型存储装置
JP4555397B2 (ja) 2008-08-20 2010-09-29 パナソニック株式会社 抵抗変化型不揮発性記憶装置
JP4485605B2 (ja) * 2008-09-30 2010-06-23 パナソニック株式会社 抵抗変化素子の駆動方法、初期処理方法、及び不揮発性記憶装置
US8279658B2 (en) * 2009-03-25 2012-10-02 Panasonic Corporation Method of programming variable resistance element and nonvolatile storage device
JP4778125B1 (ja) * 2010-02-02 2011-09-21 パナソニック株式会社 抵抗変化素子の駆動方法、初期処理方法、及び不揮発性記憶装置
JP5069339B2 (ja) * 2010-06-10 2012-11-07 シャープ株式会社 不揮発性可変抵抗素子の抵抗制御方法
JP5830655B2 (ja) * 2013-04-30 2015-12-09 パナソニックＩｐマネジメント株式会社 不揮発性記憶素子の駆動方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007515026A (ja) * 2003-12-18 2007-06-07 松下電器産業株式会社 抵抗変化材料の初期化方法、抵抗変化材料を用いた記憶素子、可変抵抗体を用いた不揮発性メモリ回路を初期化する方法
WO2008149484A1 (ja) * 2007-06-05 2008-12-11 Panasonic Corporation 不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置
JP2009026382A (ja) * 2007-07-19 2009-02-05 Hitachi Ltd 半導体記憶装置
JP2009104715A (ja) * 2007-10-24 2009-05-14 Sony Corp 可変抵抗素子の駆動方法および駆動装置
WO2009145308A1 (ja) * 2008-05-30 2009-12-03 日本電気株式会社 半導体装置、素子再生回路および素子再生方法
JP2012009124A (ja) * 2010-06-22 2012-01-12 Samsung Electronics Co Ltd 可変抵抗素子、該可変抵抗素子を含む半導体装置及び該半導体装置の動作方法

Also Published As

Publication number Publication date
US20140029330A1 (en) 2014-01-30
JPWO2012124314A1 (ja) 2014-07-17
US9153319B2 (en) 2015-10-06
WO2012124314A1 (ja) 2012-09-20

Similar Documents

Publication Publication Date Title
JP5490961B2 (ja) 不揮発性記憶素子の駆動方法及び不揮発性記憶装置
US9087582B2 (en) Driving method of non-volatile memory element and non-volatile memory device
US9378817B2 (en) Variable resistance nonvolatile memory element writing method and variable resistance nonvolatile memory device
JP4088324B1 (ja) 不揮発性半導体記憶装置
JP5475058B2 (ja) 抵抗変化型不揮発性記憶装置
TWI321792B (ja)
JP5438707B2 (ja) 可変抵抗素子及びその製造方法、並びに、当該可変抵抗素子を備えた不揮発性半導体記憶装置
JP4643767B2 (ja) 抵抗変化型不揮発性記憶装置
US8179714B2 (en) Nonvolatile storage device and method for writing into memory cell of the same
US20130193396A1 (en) Variable resistive element, and non-volatile semiconductor memory device
JP5156060B2 (ja) 不揮発性半導体記憶装置
JP5209151B1 (ja) 抵抗変化型不揮発性記憶素子の書き込み方法
WO2016129306A1 (ja) 選択素子およびメモリセルならびに記憶装置
WO2011013344A1 (ja) 抵抗変化型不揮発性記憶装置及びその書き込み方法
JPWO2012001944A1 (ja) 不揮発性記憶装置及びその駆動方法
JP5184721B1 (ja) 抵抗変化型不揮発性記憶素子の書き込み方法
JP5000026B2 (ja) 不揮発性記憶装置
KR20060040495A (ko) 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성메모리 소자
US9019744B2 (en) Barrier design for steering elements
JP5369071B2 (ja) 可変抵抗素子のフォーミング処理方法、及び、不揮発性半導体記憶装置
JP2014063549A (ja) 半導体記憶装置
JP5312709B1 (ja) 抵抗変化素子の駆動方法及び不揮発性記憶装置
JP6162931B2 (ja) 記憶素子および記憶装置
JP2014086692A (ja) 不揮発性記憶素子及び不揮発性記憶素子の駆動方法

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140204

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140226

R151 Written notification of patent or utility model registration

Ref document number: 5490961

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250