JP4778125B1 - 抵抗変化素子の駆動方法、初期処理方法、及び不揮発性記憶装置 - Google Patents
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Abstract
【選択図】図2
Description
[抵抗変化素子の構成]
まず、本発明の実施の形態1の抵抗変化素子の構成について説明する。
次に、抵抗変化素子10の製造方法について説明する。
次に、上述した製造方法により得られた抵抗変化素子10の動作について説明する。
以下、比較例1の抵抗変化素子の駆動方法について説明する。なお、この比較例1の駆動方法で駆動される抵抗変化素子の構成は、前述した抵抗変化素子10と同様であるため、説明を省略する。
次に、比較例2の抵抗変化素子の駆動方法について説明する。なお、この比較例2のの駆動方法で駆動される抵抗変化素子の構成も、前述した抵抗変化素子10と同様であるため、説明を省略する。
実施の形態2は、実施の形態1において説明した抵抗変化素子を備える不揮発性記憶装置である。以下、この不揮発性記憶装置の構成及び動作について説明する。
図19は、本発明の実施の形態2の不揮発性記憶装置の構成の一例を示すブロック図である。図19に示すように、不揮発性記憶装置200は、抵抗変化素子を具備するメモリアレイ201と、アドレスバッファ202と、制御部203と、行デコーダ204と、ワード線ドライバ205と、列デコーダ206と、ビット線/プレート線ドライバ207とを備えている。ここで、制御部203と、ワード線ドライバ205と、ビット線/プレート線ドライバ207とを、駆動部208と総称する。
以下、上述したように構成される不揮発性記憶装置200の動作例を、上記の記憶モード(メモリセルに入力データDinを書き込むモード)、リセットモード(メモリセルに書き込まれたデータをリセットするモード)、及び再生モード(メモリセルに書き込まれたデータを出力データDoutとして出力(再生)するモード)の各モードに分けて説明する。ここで、上記の第1書き込み過程及び第2書き込み過程は記憶モードにおいて実行され、第1消去過程及び第2消去過程はリセットモードにおいて実行される。
制御部203は、外部回路から入力データDinを受け取る。ここで、制御部203は、この入力データDinが「1」である場合に、「記憶電圧印加」を示す制御信号CONTをビット線/プレート線ドライバ207に出力する。一方、制御部203は、入力データDinが「0」である場合には制御信号CONTを出力しない。
制御部203は、「再生電圧印加」を指示する制御信号CONTをビット線/プレート線ドライバ207に出力する。
制御部203は、「リセット電圧印加」を示す制御信号CONTをビット線/プレート線ドライバ207に出力する。
実施の形態3は、実施の形態1において説明した抵抗変化素子を備えるクロスポイント型の不揮発性記憶装置である。ここで、クロスポイント型の不揮発性記憶装置とは、ワード線とビット線との交点(立体交差点)にアクティブ層を介在させた態様の記憶装置である。
図20は、本発明の実施の形態3の不揮発性記憶装置の構成の一例を示すブロック図である。図20に示すように、クロスポイント型の不揮発性記憶装置100は、抵抗変化素子を具備するメモリアレイ101と、アドレスバッファ102と、制御部103と、行デコーダ104と、ワード線ドライバ105と、列デコーダ106と、ビット線ドライバ107とを備えている。ここで、制御部103と、ワード線ドライバ105と、ビット線ドライバ107とを、駆動部108と総称する。
以下、上述したように構成される不揮発性記憶装置100の動作例を、上記の書き込みモード及び読み出しモードの各モードに分けて説明する。なお、ビット線及びワード線を選択する方法、並びに電圧パルスを印加する方法などについては、周知のものが利用可能であるため、詳細な説明を省略する。
メモリセルMC122に「1」を表す1ビットデータを書き込む(記憶する)場合、ビット線ドライバ107によりビット線B102が接地され、ワード線ドライバ105によりワード線W102と制御部103とが電気的に接続される。そして、制御部103により、ワード線W102に書き込み電圧パルスが印加される。
メモリセルMC122に書き込まれているデータを読み出す場合、ビット線ドライバ107によりビット線B102が接地され、ワード線ドライバ105によりワード線W102と制御部103とが電気的に接続される。そして、制御部103により、ワード線W102に読出電圧が印加される。ここで、読出電圧の電圧値は+0.4Vに設定される。
上記の実施の形態で説明した抵抗変化素子の駆動方法、およびそのような駆動方法を実行する不揮発性記憶装置においても、極めて稀に、第2書き込み過程または第2消去過程における書き込みに失敗する(つまり、抵抗変化層が所望の抵抗状態に変化しない)場合がある。そのような書き込みの失敗は、電圧パルスの印加後に抵抗変化素子が所望の抵抗状態になっているか(例えば、第2書き込み過程の後であれば低抵抗状態になっているか)を検証するベリファイ過程を実行することで検出される。
2 下部電極
3 抵抗変化層
3a 第1の遷移金属酸化物層(第1タンタル酸化物層)
3b 第2の遷移金属酸化物層(第2タンタル酸化物層)
4 上部電極
5 電源
10 抵抗変化素子
11 第1端子
12 第2端子
100 不揮発性記憶装置
101 メモリアレイ
102 アドレスバッファ
103 制御部
104 行デコーダ
105 ワード線ドライバ
106 列デコーダ
107 ビット線ドライバ
108 駆動部
W101、W102、W103 ワード線
B101、B102、B103 ビット線
MC111、MC112、MC113、MC121、MC122、MC123、MC131、MC132、MC133 メモリセル
D111、D112、D113、D121、D122、D123、D131、D132、D133 電流制御素子
200 不揮発性記憶装置
201 メモリアレイ
202 アドレスバッファ
203 制御部
204 行デコーダ
205 ワード線ドライバ
206 列デコーダ
207 ビット線/プレート線ドライバ
208 駆動部
W201、W202 ワード線
B201、B202 ビット線
P201、P202 プレート線
MC211、MC212、MC221、MC222 メモリセル
T211、T212、T221、T222 トランジスタ
Claims (20)
- 与えられる電気的パルスに応じてその抵抗値が増加および減少する遷移金属酸化物を備えた抵抗変化素子を駆動するための駆動方法であって、
前記遷移金属酸化物は、第1の遷移金属酸化物層と、当該第1の遷移金属酸化物層よりも酸素不足度が小さい第2の遷移金属酸化物層とが積層されて構成されており、
前記駆動方法は、
第1の極性の電圧パルスである書き込み電圧パルスを前記遷移金属酸化物に与えることによって、当該遷移金属酸化物の抵抗状態を高から低へ変化させる、1回以上の書き込み過程と、
前記第1の極性とは異なる第2の極性の電圧パルスである消去電圧パルスを前記遷移金属酸化物に与えることによって、当該遷移金属酸化物の抵抗状態を低から高へ変化させる、1回以上の消去過程とを有し、
第1回目から第N回目(Nは1以上)までの前記書き込み過程における書き込み電圧パルスの電圧値をVw1とし、第(N+1)回目以降の前記書き込み過程における書き込み電圧パルスの電圧値をVw2とした場合に|Vw1|>|Vw2|を満たし、且つ、第1回目から第M回目(Mは1以上)までの前記消去過程における消去電圧パルスのパルス幅をte1とし、第(M+1)回目以降の前記消去過程における消去電圧パルスのパルス幅をte2とした場合にte1>te2を満たしており、
第M回目の消去過程の次に第(N+1)回目の前記書き込み過程が続く、
抵抗変化素子の駆動方法。 - 第1回目から第M回目までの前記消去過程における消去電圧パルスの電圧値をVe1とし、第(M+1)回目以降の前記消去過程における消去電圧パルスの電圧値をVe2とした場合に|Ve1|>|Ve2|をさらに満たす、
請求項1に記載の抵抗変化素子の駆動方法。 - 第1回目から第N回目までの前記書き込み過程における書き込み電圧パルスのパルス幅をtw1とした場合にtw1<te1をさらに満たす、
請求項1または請求項2に記載の抵抗変化素子の駆動方法。 - te2×10≦te1をさらに満たす、
請求項1乃至請求項3の何れかに記載の抵抗変化素子の駆動方法。 - |Ve1|≧|Vw1|且つ|Ve2|≧|Vw2|をさらに満たす、
請求項1乃至請求項4の何れかに記載の抵抗変化素子の駆動方法。 - 前記第2の遷移金属酸化物の抵抗値は、前記第1の遷移金属酸化物の抵抗値よりも大きい、
請求項1乃至請求項5の何れかに記載の抵抗変化素子の駆動方法。 - 前記第1の遷移金属酸化物を構成する第1の遷移金属と、前記第2の遷移金属酸化物を構成する第2の遷移金属とは互いに異なり、前記第2の遷移金属の標準電極電位は、前記第1の遷移金属の標準電極電位より低い、
請求項1乃至請求項6の何れかに記載の抵抗変化素子の駆動方法。 - 前記第1の遷移金属酸化物は、TaOx(但し、0.8≦x≦1.9)で表される組成を有するタンタル酸化物で構成され、
前記第2の遷移金属酸化物は、TaOy(但し、2.1≦y<2.5)で表される組成を有するタンタル酸化物で構成される、
請求項1乃至請求項6の何れかに記載の抵抗変化素子の駆動方法。 - 第1電極と、第2電極と、前記第1電極と前記第2電極との間に介在し、両電極間に与えられる電気的パルスに応じてその抵抗値が増加および減少する遷移金属酸化物を具備する抵抗変化素子と、駆動部とを備え、
前記遷移金属酸化物は、第1の遷移金属酸化物層と、当該第1の遷移金属酸化物層よりも酸素不足度が小さい第2の遷移金属酸化物層とが積層されて構成されており、
前記駆動部は、
第1の極性の電圧パルスである書き込み電圧パルスを前記第1電極と前記第2電極との間に与えることによって、前記遷移金属酸化物の抵抗状態を高から低へ変化させる書き込み過程と、
前記第1の極性とは異なる第2の極性の電圧パルスである消去電圧パルスを前記第1電極と前記第2電極との間に与えることによって、前記遷移金属酸化物の抵抗状態を低から高へ変化させる消去過程とを実行し、
第1回目から第N回目(Nは1以上)までの前記書き込み過程における書き込み電圧パルスの電圧値をVw1とし、第(N+1)回目以降の前記書き込み過程における書き込み電圧パルスの電圧値をVw2とした場合に|Vw1|>|Vw2|を満たし、且つ、第1回目から第M回目(Mは1以上)までの前記消去過程における消去電圧パルスのパルス幅をte1とし、第(M+1)回目以降の前記消去過程における消去電圧パルスのパルス幅をte2とした場合にte1>te2を満たしており、
第M回目の消去過程の次に第(N+1)回目の前記書き込み過程が続く、不揮発性記憶装置。 - 第1回目から第M回目までの前記消去過程における消去電圧パルスの電圧値をVe1とし、第(M+1)回目以降の前記消去過程における消去電圧パルスの電圧値をVe2とした場合に|Ve1|>|Ve2|をさらに満たす、
請求項9に記載の不揮発性記憶装置。 - 第1回目から第N回目までの前記書き込み過程における書き込み電圧パルスのパルス幅をtw1とした場合にtw1<te1をさらに満たす、
請求項9または請求項10に記載の不揮発性記憶装置。 - te2×10≦te1をさらに満たす、
請求項9乃至請求項11の何れかに記載の不揮発性記憶装置。 - |Ve1|≧|Vw1|且つ|Ve2|≧|Vw2|をさらに満たす、
請求項9乃至請求項12の何れかに記載の不揮発性記憶装置。 - 前記第2の遷移金属酸化物の抵抗値は、前記第1の遷移金属酸化物の抵抗値よりも大きい、
請求項9乃至請求項13の何れかに記載の不揮発性記憶装置。 - 前記第1の遷移金属酸化物を構成する第1の遷移金属と、前記第2の遷移金属酸化物を構成する第2の遷移金属とは互いに異なり、前記第2の遷移金属の標準電極電位は、前記第1の遷移金属の標準電極電位より低い、
請求項9乃至請求項14の何れかに記載の不揮発性記憶装置。 - 前記第1の遷移金属酸化物は、TaOx(但し、0.8≦x≦1.9)で表される組成を有するタンタル酸化物で構成され、
前記第2の遷移金属酸化物は、TaOy(但し、2.1≦y<2.5)で表される組成を有するタンタル酸化物で構成される、
請求項9乃至請求項14の何れかに記載の不揮発性記憶装置。 - 前記第1電極または前記第2電極に電気的に接続された電流制御素子をさらに備える、
請求項9乃至請求項16の何れかに記載の不揮発性記憶装置。 - 前記電流制御素子が選択トランジスタである、
請求項17に記載の不揮発性記憶装置。 - 前記電流制御素子がダイオードである、
請求項17に記載の不揮発性記憶装置。 - 与えられる電気的パルスに応じてその抵抗値が増加および減少する遷移金属酸化物を備えた抵抗変化素子に対して初期処理を行うための初期処理方法であって、
前記遷移金属酸化物は、第1の遷移金属酸化物層と、当該第1の遷移金属酸化物層よりも酸素不足度が小さい第2の遷移金属酸化物層とが積層されて構成されており、
第1の極性でかつ電圧値がVw2の書き込み電圧パルスを前記遷移金属酸化物に与えることによって、前記遷移金属酸化物の抵抗状態を高から低へ変化させる書き込み過程と、
前記書き込み過程に続いて、前記第1の極性とは異なる第2の極性でかつパルス幅がte2の消去電圧パルスを前記遷移金属酸化物に与えることによって、前記遷移金属酸化物の抵抗状態を低から高へ変化させる消去過程と、
を繰り返すことによって、前記抵抗変化素子へのデータの書き込みと消去とが行われる場合に、
前記初期処理方法は、
前記第1の極性でかつ|Vw1|>|Vw2|を満たす電圧値Vw1の電圧パルスを前記遷移金属酸化物に与えることによって、前記遷移金属酸化物の抵抗状態を高から低へ変化させる、1回以上の初期書き込み過程と、
前記初期書き込み過程に続いて、前記第2の極性でかつte1>te2を満たすパルス幅te1の電圧パルスを前記遷移金属酸化物に与えることによって、前記遷移金属酸化物の抵抗状態を低から高へ変化させる、1回以上の初期消去過程と、
を含み、最後の前記初期消去過程の次に最初の前記書き込み過程が続く、抵抗変化素子の初期処理方法。
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