JP5475058B2 - 抵抗変化型不揮発性記憶装置 - Google Patents
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また、本発明の不揮発性記憶装置は、半導体基板と、複数のビット線と、複数のソース線と、前記ビット線と前記ソース線とを駆動する駆動回路とを備え、前記ビット線と前記ソース線の組み合わせごとにメモリセルが設けられ、各メモリセルは、第1電極と、第2電極と、前記第1電極と前記第2電極との間に介在させ、前記第1電極と前記第2電極と接するように設けられており、前記第1電極と前記第2電極間に与えられる極性の異なる電気的信号に基づいて高抵抗状態と低抵抗状態とを可逆的に抵抗値が変化する抵抗変化層からなる不揮発性記憶素子と、前記半導体基板の主面に構成された、第1のN型拡散層領域と、ゲートと、前記ゲートを挟んで前記第1のN型拡散層領域と反対側に構成される第2のN型拡散層領域よりなるN型MOSトランジスタとを備え、前記第1電極の電圧を基準として正の電圧V HR を超える電圧を前記第2電極に印加したとき、前記不揮発性記憶素子の抵抗値がR H に変化し、前記第2電極の電圧を基準として正の電圧V LR を超える電圧を前記第1電極に印加したとき、前記不揮発性記憶素子の抵抗値がR H よりも小さいR L に変化し、前記抵抗変化層は遷移金属の酸素不足型の酸化物を含み、前記第1電極と前記第2電極は、異なる元素からなる材料によって構成され、前記第1電極の標準電極電位V 1 と、前記第2電極の標準電極電位V 2 と、前記遷移金属の標準電極電位V t とが、V t <V 2 かつV 1 <V 2 を満足し、各メモリセルは、前記第1電極と、前記N型MOSトランジスタの前記第1のN型拡散層領域とを接続して構成され、各メモリセルの前記不揮発性記憶素子の前記第2電極は、前記複数のソース線の中の対応する1つに接続され、各メモリセルの前記N型MOSトランジスタの前記第2のN型拡散層領域は、前記複数のビット線の中の対応する1つに接続され、前記駆動回路は、前記不揮発性記憶素子を高抵抗状態に変化させる場合、対応するソース線の電圧を、対応するビット線の電圧よりも高く、かつ、前記第1電極の電圧を基準として前記第2電極の電圧が前記正の電圧V HR を超えるような電圧にし、前記不揮発性記憶素子を低抵抗状態に変化させる場合、対応するビット線の電圧を、対応するソース線の電圧よりも高く、かつ、前記第2電極の電圧を基準として前記第1電極の電圧が前記正の電圧V LR を超えるような電圧にする。
また、本発明の不揮発性記憶装置は、半導体基板と、複数のビット線と、複数のソース線と、前記ビット線と前記ソース線とを駆動する駆動回路とを備え、前記ビット線と前記ソース線の組み合わせごとにメモリセルが設けられ、各メモリセルは、第1電極と、第2電極と、前記第1電極と前記第2電極との間に介在させ、前記第1電極と前記第2電極と接するように設けられており、前記第1電極と前記第2電極間に与えられる極性の異なる電気的信号に基づいて高抵抗状態と低抵抗状態とを可逆的に抵抗値が変化する抵抗変化層からなる不揮発性記憶素子と、前記半導体基板の主面に構成されたNウェルと、前記Nウェルの領域内に構成される、第1のP型拡散層領域と、ゲートと、前記ゲートを挟んで前記第1のP型拡散層領域と反対側に構成される第2のP型拡散層領域よりなるP型MOSトランジスタとを備え、前記第1電極の電圧を基準として正の電圧V HR を超える電圧を前記第2電極に印加したとき、前記不揮発性記憶素子の抵抗値がR H に変化し、前記第2電極の電圧を基準として正の電圧V LR を超える電圧を前記第1電極に印加したとき、前記不揮発性記憶素子の抵抗値がR H よりも小さいR L に変化し、前記抵抗変化層は遷移金属の酸素不足型の酸化物を含み、前記第1電極と前記第2電極は、異なる元素からなる材料によって構成され、前記第1電極の標準電極電位V 1 と、前記第2電極の標準電極電位V 2 と、前記遷移金属の標準電極電位V t とが、V t <V 2 かつV 1 <V 2 を満足し、各メモリセルは、前記第2電極と、前記P型MOSトランジスタの前記第1のP型拡散層領域とを接続して構成され、各メモリセルの前記不揮発性記憶素子の前記第1電極は、前記複数のソース線の中の対応する1つに接続され、各メモリセルの前記P型MOSトランジスタの前記第2のP型拡散層領域は、前記複数のビット線の中の対応する1つに接続され、前記駆動回路は、前記不揮発性記憶素子を高抵抗状態に変化させる場合、対応するビット線の電圧を、対応するソース線の電圧よりも高く、かつ、前記第1電極の電圧を基準として前記第2電極の電圧が前記正の電圧V HR を超えるような電圧にし、前記不揮発性記憶素子を低抵抗状態に変化させる場合、対応するソース線の電圧を、対応するビット線の電圧よりも高く、かつ、前記第2電極の電圧を基準として前記第1電極の電圧が前記正の電圧V LR を超えるような電圧にする。
準備として、本発明の抵抗変化型不揮発性記憶装置に用いられる2種類の抵抗変化素子に関する基礎的なデータを説明する。
まず、酸素不足型のタンタル酸化物を使ったバイポーラ動作する抵抗変化型の不揮発性記憶素子に関する第1の実験について説明する。
まず、第1の実験における酸素不足型のタンタル酸化物層の作製条件及び酸素含有率の解析結果について述べる。
以上のように作製した酸素不足型のタンタル酸化物層のうち、どの程度の酸素含有率を有する酸素不足型のタンタル酸化物層が抵抗変化を示すのかを調べた。ここで酸素不足型のタンタル酸化物層を挟む電極の材料として用いたのは、上下の電極ともにPtである。
次に、抵抗変化の起こりやすさが、電極材料に依存するかどうかの確認を行うため、Pt以外の材料として、W、Ta、TaNから成る下部電極503と上部電極505で酸素不足型のタンタル酸化物層504を挟んだ構造を作製し、電気パルスによる抵抗変化の様子を調べた結果について説明する。
程度となり、−1.5Vの電圧の電気パルスを印加した場合は、150Ω程度と変化して
いた。すなわち、上部電極505に下部電極503よりも高い電圧の電気パルスを加えた時に高抵抗化する変化を示した。
に低抵抗化して、抵抗値は150Ω程度となっている。すなわち、上部電極505に下部電極503よりも高い電圧の電気パルスを加えた時に低抵抗化しており、図7(a)を測定した時と、正反対の動作を示した。
次に抵抗変化を起こしやすい材料であるPtと、抵抗変化を起こしにくい材料でかつ、プロセス安定性の高い材料であるWで酸素不足型のタンタル酸化物層を挟み込んだ形の抵抗変化素子である素子Fの抵抗変化特性について述べる。
次に、電極材料が相異なるいくつかの素子について抵抗変化の起こりやすさを評価した第2の実験の結果を示す。
次に、他の同様な例として、酸素不足型のハフニウム酸化物を抵抗変化層として用いたバイポーラ動作する不揮発性記憶素子に関する第3の実験について説明する。
まず、第3の実験における酸素不足型のハフニウム酸化物層の作製条件及び酸素含有率の解析結果について述べる。
以上のように作製した酸素不足型のハフニウム酸化物のうち、どの程度の酸素含有率を有する酸素不足型のハフニウム酸化物が抵抗変化を示すのかを調べた。ここで酸素不足型のハフニウム酸化物層を挟む電極の材料として用いたのは、上下の電極ともにPtである。
次に、抵抗変化の起こりやすさが、電極材料に依存するかどうかの確認を行うため、Wからなる下部電極503とAl、Ti、Hf、Ta、W、Cu、Ptの1つから成る上部電極505で、酸素不足型のハフニウム酸化物層504を挟んだ複数種の素子を作製し、電気パルスによる抵抗変化の様子を調べた結果について説明する。
次に、本発明の実施の形態として、上記で説明した抵抗変化素子を用いた1T1R型の不揮発性記憶装置について説明する。
図21は、本発明の実施の形態に係る不揮発性記憶装置の構成を示すブロック図である。
以上の様に構成された抵抗変化型不揮発性記憶装置について、データを書き込む場合の書き込みサイクル、およびデータを読み出す場合の読み出しサイクルにおける動作例について、図23(a)〜図23(c)に示すタイミングチャートを参照しながら説明する。
実施の形態における1T1R型メモリセルM11、M12、・・・について、特にNMOSトランジスタN11、N12、・・・の構成について説明する。
図25(a)〜図25(f)は、実施の形態で説明した1T1R型メモリセルを含め、一般的に知られている抵抗変化素子に用いられている、1T1R型メモリセルの回路構成を示す回路図である。
201 メモリ本体部
202 メモリアレイ
203 列選択回路
204 センスアンプ
205 データ入出力回路
206 書き込み回路
207 行ドライバ
208 行選択回路
209 アドレス入力回路
210 制御回路
211 書き込み用電源
212 低抵抗(LR)化用電源
213 高抵抗(HR)化用電源
300 メモリセル
301 半導体基板
302a、302b N型拡散層領域
303a ゲート絶縁膜
303b ゲート電極
304、306、308、310 ビア
305、307、311 配線層
309 抵抗変化素子
309a、309d 下部電極
309b、309e 抵抗変化層
309c、309f 上部電極
317 トランジスタ
400 メモリセル
402a、402b P型拡散層領域
409 抵抗変化素子
417 トランジスタ
418 Nウェル
500 不揮発性記憶素子
501 単結晶シリコン基板
502 酸化物層
503 下部電極
504 酸素不足型の遷移金属の酸化物層
505 上部電極
506 素子領域
1401、1501 下部電極
1402、1502 酸素不足型のタンタル酸化物層
1403、1503 上部電極
1404、1504 酸素イオン
3301 下部電極
3302 抵抗変化層
3303 上部電極
Claims (10)
- 半導体基板と、複数のビット線と、複数のソース線と、前記ビット線と前記ソース線とを駆動する駆動回路とを備え、
前記ビット線と前記ソース線の組み合わせごとにメモリセルが設けられ、
各メモリセルは、
第1電極と、第2電極と、前記第1電極と前記第2電極との間に介在させ、前記第1電極と前記第2電極と接するように設けられており、前記第1電極と前記第2電極間に与えられる極性の異なる電気的信号に基づいて高抵抗状態と低抵抗状態とを可逆的に抵抗値が変化する抵抗変化層からなる不揮発性記憶素子と、
前記半導体基板の主面に構成された、第1のN型拡散層領域と、ゲートと、前記ゲートを挟んで前記第1のN型拡散層領域と反対側に構成される第2のN型拡散層領域よりなるN型MOSトランジスタと
を備え、
前記第1電極の電圧を基準として正の電圧V HR を超える電圧を前記第2電極に印加したとき、前記不揮発性記憶素子の抵抗値がR H に変化し、前記第2電極の電圧を基準として正の電圧V LR を超える電圧を前記第1電極に印加したとき、前記不揮発性記憶素子の抵抗値がR H よりも小さいR L に変化し、
前記抵抗変化層は遷移金属の酸素不足型の酸化物を含み、
前記第1電極と前記第2電極は、異なる元素からなる材料によって構成され、
前記第1電極の標準電極電位V1と、前記第2電極の標準電極電位V2と、前記遷移金属の標準電極電位Vtとが、Vt<V2かつV1<V2を満足し、
各メモリセルは、前記第1電極と、前記N型MOSトランジスタの前記第1のN型拡散層領域とを接続して構成され、
各メモリセルの前記不揮発性記憶素子の前記第2電極は、前記複数のビット線の中の対応する1つに接続され、
各メモリセルの前記N型MOSトランジスタの前記第2のN型拡散層領域は、前記複数のソース線の中の対応する1つに接続され、
前記駆動回路は、
前記不揮発性記憶素子を高抵抗状態に変化させる場合、対応するビット線の電圧を、対応するソース線の電圧よりも高く、かつ、前記第1電極の電圧を基準として前記第2電極の電圧が前記正の電圧V HR を超えるような電圧にし、
前記不揮発性記憶素子を低抵抗状態に変化させる場合、対応するソース線の電圧を、対応するビット線の電圧よりも高く、かつ、前記第2電極の電圧を基準として前記第1電極の電圧が前記正の電圧V LR を超えるような電圧にする
ことを特徴とする抵抗変化型不揮発性記憶装置。 - 半導体基板と、複数のビット線と、複数のソース線と、前記ビット線と前記ソース線とを駆動する駆動回路とを備え、
前記ビット線と前記ソース線の組み合わせごとにメモリセルが設けられ、
各メモリセルは、
第1電極と、第2電極と、前記第1電極と前記第2電極との間に介在させ、前記第1電極と前記第2電極と接するように設けられており、前記第1電極と前記第2電極間に与えられる極性の異なる電気的信号に基づいて高抵抗状態と低抵抗状態とを可逆的に抵抗値が変化する抵抗変化層からなる不揮発性記憶素子と、
前記半導体基板の主面に構成された、第1のN型拡散層領域と、ゲートと、前記ゲートを挟んで前記第1のN型拡散層領域と反対側に構成される第2のN型拡散層領域よりなるN型MOSトランジスタと
を備え、
前記第1電極の電圧を基準として正の電圧VHRを超える電圧を前記第2電極に印加したとき、前記不揮発性記憶素子の抵抗値がRHに変化し、前記第2電極の電圧を基準として正の電圧VLRを超える電圧を前記第1電極に印加したとき、前記不揮発性記憶素子の抵抗値がRHよりも小さいRLに変化し、
前記抵抗変化層は遷移金属の酸素不足型の酸化物を含み、
前記第1電極と前記第2電極は、異なる元素からなる材料によって構成され、
前記第1電極の標準電極電位V 1 と、前記第2電極の標準電極電位V 2 と、前記遷移金属の標準電極電位V t とが、V t <V 2 かつV 1 <V 2 を満足し、
各メモリセルは、前記第1電極と、前記N型MOSトランジスタの前記第1のN型拡散層領域とを接続して構成され、
各メモリセルの前記不揮発性記憶素子の前記第2電極は、前記複数のソース線の中の対応する1つに接続され、
各メモリセルの前記N型MOSトランジスタの前記第2のN型拡散層領域は、前記複数のビット線の中の対応する1つに接続され、
前記駆動回路は、
前記不揮発性記憶素子を高抵抗状態に変化させる場合、対応するソース線の電圧を、対応するビット線の電圧よりも高く、かつ、前記第1電極の電圧を基準として前記第2電極の電圧が前記正の電圧V HR を超えるような電圧にし、
前記不揮発性記憶素子を低抵抗状態に変化させる場合、対応するビット線の電圧を、対応するソース線の電圧よりも高く、かつ、前記第2電極の電圧を基準として前記第1電極の電圧が前記正の電圧V LR を超えるような電圧にする
ことを特徴とする抵抗変化型不揮発性記憶装置。 - 前記不揮発性記憶素子を低抵抗状態に設定する場合、前記ゲートに電圧VDDを印加し、前記第2のN型拡散層に前記第2電極を基準にして正の低抵抗化書込み電圧VWLを印加し、
前記不揮発性記憶素子を高抵抗状態に設定する場合、前記ゲートに電圧VDDを印加し、前記第2電極に前記第2のN型拡散層を基準にして正の高抵抗化書込み電圧VWHを印加し、
|VWL|>|VWH|>|VHR|である
請求項1又は2に記載の抵抗変化型不揮発性記憶装置。 - 半導体基板と、複数のビット線と、複数のソース線と、前記ビット線と前記ソース線とを駆動する駆動回路とを備え、
前記ビット線と前記ソース線の組み合わせごとにメモリセルが設けられ、
各メモリセルは、
第1電極と、第2電極と、前記第1電極と前記第2電極との間に介在させ、前記第1電極と前記第2電極と接するように設けられており、前記第1電極と前記第2電極間に与えられる極性の異なる電気的信号に基づいて高抵抗状態と低抵抗状態とを可逆的に抵抗値が変化する抵抗変化層からなる不揮発性記憶素子と、
前記半導体基板の主面に構成されたNウェルと、
前記Nウェルの領域内に構成される、第1のP型拡散層領域と、ゲートと、前記ゲートを挟んで前記第1のP型拡散層領域と反対側に構成される第2のP型拡散層領域よりなるP型MOSトランジスタと
を備え、
前記第1電極の電圧を基準として正の電圧V HR を超える電圧を前記第2電極に印加したとき、前記不揮発性記憶素子の抵抗値がR H に変化し、前記第2電極の電圧を基準として正の電圧V LR を超える電圧を前記第1電極に印加したとき、前記不揮発性記憶素子の抵抗値がR H よりも小さいR L に変化し、
前記抵抗変化層は遷移金属の酸素不足型の酸化物を含み、
前記第1電極と前記第2電極は、異なる元素からなる材料によって構成され、
前記第1電極の標準電極電位V1と、前記第2電極の標準電極電位V2と、前記遷移金属の標準電極電位Vtとが、Vt<V2かつV1<V2を満足し、
各メモリセルは、前記第2電極と、前記P型MOSトランジスタの前記第1のP型拡散層領域とを接続して構成され、
各メモリセルの前記不揮発性記憶素子の前記第1電極は、前記複数のビット線の中の対応する1つに接続され、
各メモリセルの前記P型MOSトランジスタの前記第2のP型拡散層領域は、前記複数のソース線の中の対応する1つに接続され、
前記駆動回路は、
前記不揮発性記憶素子を高抵抗状態に変化させる場合、対応するソース線の電圧を、対応するビット線の電圧よりも高く、かつ、前記第1電極の電圧を基準として前記第2電極の電圧が前記正の電圧V HR を超えるような電圧にし、
前記不揮発性記憶素子を低抵抗状態に変化させる場合、対応するビット線の電圧を、対応するソース線の電圧よりも高く、かつ、前記第2電極の電圧を基準として前記第1電極の電圧が前記正の電圧V LR を超えるような電圧にする
ことを特徴とする抵抗変化型不揮発性記憶装置。 - 半導体基板と、複数のビット線と、複数のソース線と、前記ビット線と前記ソース線とを駆動する駆動回路とを備え、
前記ビット線と前記ソース線の組み合わせごとにメモリセルが設けられ、
各メモリセルは、
第1電極と、第2電極と、前記第1電極と前記第2電極との間に介在させ、前記第1電極と前記第2電極と接するように設けられており、前記第1電極と前記第2電極間に与えられる極性の異なる電気的信号に基づいて高抵抗状態と低抵抗状態とを可逆的に抵抗値が変化する抵抗変化層からなる不揮発性記憶素子と、
前記半導体基板の主面に構成されたNウェルと、
前記Nウェルの領域内に構成される、第1のP型拡散層領域と、ゲートと、前記ゲートを挟んで前記第1のP型拡散層領域と反対側に構成される第2のP型拡散層領域よりなるP型MOSトランジスタと
を備え、
前記第1電極の電圧を基準として正の電圧VHRを超える電圧を前記第2電極に印加したとき、前記不揮発性記憶素子の抵抗値がRHに変化し、前記第2電極の電圧を基準として正の電圧VLRを超える電圧を前記第1電極に印加したとき、前記不揮発性記憶素子の抵抗値がRHよりも小さいRLに変化し、
前記抵抗変化層は遷移金属の酸素不足型の酸化物を含み、
前記第1電極と前記第2電極は、異なる元素からなる材料によって構成され、
前記第1電極の標準電極電位V 1 と、前記第2電極の標準電極電位V 2 と、前記遷移金属の標準電極電位V t とが、V t <V 2 かつV 1 <V 2 を満足し、
各メモリセルは、前記第2電極と、前記P型MOSトランジスタの前記第1のP型拡散層領域とを接続して構成され、
各メモリセルの前記不揮発性記憶素子の前記第1電極は、前記複数のソース線の中の対応する1つに接続され、
各メモリセルの前記P型MOSトランジスタの前記第2のP型拡散層領域は、前記複数のビット線の中の対応する1つに接続され、
前記駆動回路は、
前記不揮発性記憶素子を高抵抗状態に変化させる場合、対応するビット線の電圧を、対応するソース線の電圧よりも高く、かつ、前記第1電極の電圧を基準として前記第2電極の電圧が前記正の電圧V HR を超えるような電圧にし、
前記不揮発性記憶素子を低抵抗状態に変化させる場合、対応するソース線の電圧を、対応するビット線の電圧よりも高く、かつ、前記第2電極の電圧を基準として前記第1電極の電圧が前記正の電圧V LR を超えるような電圧にする
ことを特徴とする抵抗変化型不揮発性記憶装置。 - 前記遷移金属はタンタルまたはハフニウムである
請求項1から5のいずれか1項に記載の抵抗変化型不揮発性記憶装置。 - さらに、前記第1電極の標準電極電位V1と、前記遷移金属の標準電極電位Vtとが、V1≦Vtを満足する
ことを特徴とする請求項1から5のいずれか1項に記載の抵抗変化型不揮発性記憶装置。 - 前記第2電極は、白金、イリジウム、パラジウム、銀、銅、金からなる群から選択され、
前記第1電極は、タングステン、ニッケル、タンタル、チタン、アルミニウム、チッ化タンタル、チッ化チタンからなる群から選択される
ことを特徴とする請求項1から5のいずれか1項に記載の抵抗変化型不揮発性記憶装置。 - 前記第2電極は、タングステン、銅、白金、金からなる群から選択され、
前記第1電極は、アルミニウム、チタン、ハフニウム、チッ化タンタル、チッ化チタンからなる群から選択される
ことを特徴とする請求項1から5のいずれか1項に記載の抵抗変化型不揮発性記憶装置。 - 前記抵抗変化層がタンタル酸化物を含み、当該タンタル酸化物をTaOxと表した場合に、0.8≦x≦1.9を満足するように構成されている
ことを特徴とする請求項1から5のいずれか1項に記載の抵抗変化型不揮発性記憶装置。
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