JP5481230B2 - 撮像装置及び固体撮像装置 - Google Patents

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Description

本発明はＭＯＳ型等の固体撮像装置、またはＭＯＳ型等の固体撮像装置を使用した撮像装置に関するものであり、特に、撮像装置としてデジタル一眼レフカメラに好適な技術に関するものである。
近年、ＭＯＳ型の固体撮像装置を用いたデジタルスチルカメラが急速に成長している。また、一眼レフカメラでは幕シャッタが特徴の一つであり、一般的にフォーカルプレーンシャッタが用いられるが、フォーカルプレーンシャッタは露光開始を決定する先幕と露光終了を決定する後幕の両方のメカシャッタを備える必要があり、これによりカメラのサイズや重量が増大してしまう。
これに対して、特許文献１に示された従来技術は、固体撮像装置の露光開始タイミングを決定する先幕シャッタを使用せず、固体撮像装置自体の画素リセット走査タイミングにより、これを代替する先幕電子シャッタ機能を搭載した技術を開示している。
特開２００８−３１２１７０号公報
特許文献１に開示された従来技術では、固体撮像装置の画素リセット走査を１行分の画素をリセットしている間に次の行の画素リセットを順次進めていく走査を行うことで、後幕のメカシャッタの走行時間にあわせた先幕電子シャッタを実現している。
しかしながら、図１１に示すように、特許文献１では、Ｎ行目の画素リセットを行っている最中に、Ｎ＋１行目以降の画素リセット開始やＮ−１行目以前の画素リセット終了が行われるため、Ｎ行目の画素リセット信号に、Ｎ＋１、Ｎ−１行目などの近隣行の画素リセット信号の立ち上がり、立ち下がり起因のカップリングノイズが発生する。さらに、後幕シャッタの走行特性が非線形であるため、上記のノイズ量が各行で異なり、結果的に画質劣化が発生してしまうといった課題がある。
また、画素サイズの微細化に伴う感度低下を抑制するため、画素リセットトランジスタ、およびフローティングディフュージョン部を複数のフォトダイオード、及び複数の転送トランジスタで共有化した単位セル構成（以下、ｎ個のフォトダイオードで共有する場合の構成をｎ画素１セル構成と呼ぶ）の場合、隣接した画素行においてリセットトランジスタやフローティングディフュージョン部を共有しているため行毎に状態差が発生し、画質劣化を招いてしまうことがある。
例えば、フォトダイオードと転送トランジスタそれぞれ２個で１個のリセットトランジスタと１個のフローティングディフュージョン部を共有した２画素１セル構成では、Ｎ行目のリセット完了時は、転送トランジスタ２個がＯＮしている状態で画素のリセットを完了するのに対して、Ｎ＋１行目のリセット完了時は転送トランジスタ１個だけがＯＮしている状態で画素のリセットを完了することになるため、Ｎ行目とＮ＋１行目のリセット状態に差が発生し、その結果、画質劣化が発生してしまう。
本発明は、メカニカル幕シャッタ同期モードにおいて画質劣化を抑える多画素１セル構造の固体撮像装置及び撮像装置を提供することを目的とする。
上記目的を達成する固体撮像装置は、複数の単位セルが行列状に配列された撮像領域と、前記撮像領域の画素リセットと画素読み出しを行単位に走査するする行走査部とを有し、前記単位セルは、入射光を電荷に変換する２つ以上のフォトダイオードと、電荷を保持するフローティングディフュージョン部と、前記２つ以上のフォトダイオードに対応して設けられ、対応する前記フォトダイオードから前記フローティングディフュージョン部に電荷を転送する転送トランジスタと、前記フローティングディフュージョン部の電位をリセットするリセットトランジスタとを有し、１つの単位セルにおいて、前記２つ以上のフォトダイオードは、前記リセットトランジスタと前記フローティングディフュージョン部とを共有し、前記行走査部は、前記転送トランジスタと対応するリセットトランジスタとを共にオン状態にすることによって前記フォトダイオードをリセットする画素リセットを、行単位に走査する画素リセット走査を行い、前記画素リセット走査によって前記撮像領域の露光を開始し、メカニカル幕シャッタによる遮光により前記撮像領域の露光を終了するメカニカル幕シャッタ同期モードを駆動し、当該メカニカル幕シャッタ同期モードにおいて、前記メカニカル幕シャッタの走行特性に対応して前記画素リセット走査を行い、前記画素リセット走査は、異なる行の単位セルに対して同時に画素リセットをする動作を含む。
この構成によれば、異なる行の単位セルに対して同時に画素リセットをするので、リセットパルスの有効期間に重なるカップリングノイズを防止することができる。つまり、カップリングによるリセットレベルの変動を防止し、画質劣化を抑えることができる。
ここで、前記行走査部は、前記メカニカル幕シャッタ同期モードでは、前記単位セル内における複数の前記転送トランジスタを同時にオン状態にせず、異なる行の単位セル内の転送トランジスタを同時にオン状態にする構成としてもよい。
この構成によれば、単位セル内の個々のフォトダイオードを十分にリセットすることができ、リセットされない電荷が残ることによる残像を防止し、画質劣化を抑えることができる。
ここで、前記固体撮像装置は、さらに、同時に画素リセットすべき行数、及び同時リセット行数が変わる行アドレスを保持する第１レジスタ群を備え、前記行走査部は、前記メカニカル幕シャッタ同期モードにおいて、前記第１レジスタ群に書き込まれた行数および行アドレスに従って、前記画素リセット走査を行う構成としてもよい。
この構成によれば、メカニカル幕シャッタの走行特性が非線形である場合でも、メカニカル幕シャッタの種類が異なる場合でも、画素リセット走査の同時行数およびその変更行をきめ細かく合わせることができる。
ここで、前記固体撮像装置は、さらに、画素リセットを行うパルス幅、及びパルス幅が変わる行アドレスを保持する第２レジスタ群を備え、前記行走査部は、前記メカニカル幕シャッタ同期モードにおいて、前記第２レジスタ群に書き込まれたパルス幅および行アドレスに従って、前記画素リセット走査を行う構成としてもよい。
この構成によれば、メカニカル幕シャッタの走行特性が非線形である場合でも、メカニカル幕シャッタの種類が異なる場合でも、画素リセットのパルス幅およびその変更行をきめ細かく合わせることができる。また、単位セル内のフォトダイオード間でリセット状態の差を生じさせないことができ、画質劣化を低減することができる。
ここで、前記行走査部は、前記メカニカル幕シャッタ同期モードで、異なる行の単位セルに対して同時に画素リセットする動作において、異なる行の単位セルへのリセットパルス信号の立ち上がりタイミングと立下りタイミングを一致させて、かつ、異なる行の単位セルへの転送パルス信号の立ち上がりタイミングと立下りタイミングを一致させて画素リセット走査をする構成としてもよい。
この構成によれば、Ｎ行目のリセット期間（リセット信号がアサートされている間）と、前後に隣接する複数行のリセット信号の立ち上がりおよび立ち下がりとが重なることによるカップリングノイズを防止することができる。つまり、カップリングによるリセットレベルの変動を防止し、画質劣化を抑えることができる。
また、上記目的を達成する撮像装置は、メカニカル幕シャッタと、上記の固体撮像装置とを有する。
本発明は、リセットパルスの有効期間に重なるカップリングノイズを防止することができる。つまり、カップリングによるリセットレベルの変動を防止し、画質劣化を抑えることができる。
本発明の実施の形態における撮像装置のシステム構成例を示す図である。 本発明の実施の形態における固体撮像装置内の行走査部と画素配列の詳細な構成例を示す図である。 本発明の実施の形態における固体撮像装置内の単位セルの詳細な構成例を示す図である。 画素リセット走査タイミングを示す図である。 本発明の実施の形態における幕シャッタ同期モードの画素リセット走査タイミングを示す図である。 本発明の実施の形態におけるリセット走査に係るパラメータ設定を行うリセット走査レジスタを示す図である。 本発明の実施の形態における折れ線近似での画素リセット走査の制御フローを示す図である。 本発明の実施の形態におけるリセット走査に係る画素リセット走査回路の構成例を示す図である。 本発明の実施の形態におけるリセット走査タイミングを示す図である。 本発明の実施の形態におけるリセット走査レジスタの設定例を示す図である。 本発明の実施形態に係る固体撮像装置の構成例を示す図である。 本発明の実施形態に係る単位セルの他の構成例を示す図である。 従来のリセット走査タイミングを示す図である。
本実施の形態における固体撮像装置は、複数の単位セルが行列状に配列された撮像領域と、前記撮像領域の画素リセットと画素読み出しを行単位に走査するする行走査部とを有する。前記単位セルは、入射光を電荷に変換する２つ以上のフォトダイオードと、電荷を保持するフローティングディフュージョン部と、前記２つ以上のフォトダイオードに対応して設けられ、対応する前記フォトダイオードから前記フローティングディフュージョン部に電荷を転送する２つ以上の転送トランジスタと、前記フローティングディフュージョン部の電位をリセットするリセットトランジスタとを有する。１つの単位セルにおいて、前記２つ以上のフォトダイオードと前記２つ以上の転送トランジスタとは、１つの前記リセットトランジスタと１つの前記フローティングディフュージョン部とを共有している。前記行走査部は、前記転送トランジスタと対応するリセットトランジスタとを共にオン状態にすることによって前記フォトダイオードをリセットする画素リセットを、行単位に走査する画素リセット走査を行い、前記画素リセット走査によって前記撮像領域の露光を開始し、メカニカル幕シャッタによる遮光により前記撮像領域の露光を終了する幕シャッタ同期モードを駆動し、当該メカニカル幕シャッタ同期モードにおいて、前記メカニカル幕シャッタの走行特性に対応して前記画素リセット走査を行い、前記画素リセット走査は、異なる行の単位セルに対して同時に画素リセットをする動作を含むように構成されている。
この構成によれば、異なる行の単位セルに対して同時に画素リセットをするので、リセットパルスの有効期間に重なるカップリングノイズを防止することができる。つまり、カップリングによるリセットレベルの変動を防止し、画質劣化を抑えることができる。
以下、図面を参照しながら、本発明の実施形態に係る撮像装置、固体撮像装置について説明する。
本発明の実施形態に係る撮像装置（カメラ）の構成を図１に示す。
図１に示すように本発明の撮像装置は、大きく分けて光学系１００、固体撮像装置２００、画像信号処理部３００、およびカメラシステム制御部４００から構成されている。
光学系１００は、被写体からの光を集光して固体撮像装置２００の撮像領域上に画像イメージを形成するレンズ１０１と、レンズ１０１と固体撮像装置２００の間の光路上に位置し、撮像領域上に導かれる光量を制御するメカニカルシャッタ１０２（以後、幕シャッタと称す）を備えている。
固体撮像装置２００は、フォトダイオードなどの光感応素子やＭＯＳトランジスタ等を含む単位画素を２次元配列上に並べた画素配列からなる撮像領域２１０と、撮像領域２１０の画素を行単位で選択し、画素のリセットや読み出しを制御する行走査部２２０と、撮像領域２１０から読み出された画素信号をＡ／Ｄ変換するＡ／Ｄ変換回路２３０、Ａ／Ｄ変換された画素信号を保持するカラムデジタルメモリ２４０、カラムデジタルメモリ２４０の各列を選択して、保持されているデジタル画素信号の読み出しを駆動する水平走査部２５０を備える。なお、行走査部２２０は、垂直走査制御部とも呼ばれるが、以下行走査部と呼ぶ。
画像信号処理部３００は、固体撮像装置２００から出力されたデジタル画素信号を受けて、カメラ信号処理として必要な、ガンマ補正、色補間処理や空間補間処理、オートホワイトバランスなどの処理を行うＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）等である。また、ＪＰＥＧなどの圧縮フォーマットへの変換やメモリへの記録、カメラが備える液晶画面への表示用信号処理などを行う場合もある。
カメラシステム制御部４００は、ユーザＩ／Ｆ（図示せず）で指定された各種の設定に従って、光学系や固体撮像装置、画像信号処理部の制御を行い、撮像装置の全体動作を統合するマイクロコンピュータ等である。ユーザＩ／Ｆとしては、例えば、ズーム倍率の変更やレリーズボタンなどのリアルタイム指示も入力として受け、レンズ１０１のズーム倍率変更や幕シャッタ１０２の走行や固体撮像装置２００のリセット走査の制御を行う。特に本発明の観点では、カメラシステムの設計者が幕シャッタの走行特性に合わせたリセット走査に係る制御パラメータを、ユーザＩ／Ｆを介して、後述のリセット走査レジスタに書き込むことを想定している。
なお、本実施形態に係る固体撮像装置は、図９に示したように、撮像部１、行選択エンコーダ２、２つの信号処理部３−ａ、３−ｂ、２つの列選択エンコーダ４−ａ、４−ｂ、２つの水平信号線５−ａ、５−ｂ、２つの出力回路６−ａ、６−ｂを備え、列信号の複数の方向（例えば、２方向）から出力する構成を用いることも出来る。
さらに、本実施形態に係る固体撮像装置は、画素は半導体基板の表面、すなわち、トランジスタのゲート端子及び配線が形成された面と同じ面側に形成される構造とともに、画素が半導体基板の裏面、すなわちトランジスタのゲート端子及び配線が形成された面に対して裏面側に形成される、いわゆる、裏面照射型イメージセンサ（裏面照射型固体撮像装置）の構造を用いることも出来る。
次に、図２Ａは、本実施形態に係る固体撮像装置の詳細な構成例を示す図である。また、図２Ｂは、本発明の固体撮像装置内の単位セルの詳細な構成例を示す図である。具体的には、行走査部２２０のリセット走査に係る部位について、撮像領域２１０との接続を説明する。なお、行走査部２２０が含む画素読み出し走査回路、およびこれに接続し、画素読み出しにのみ係る回路は、本図では省略している。
図２Ａより、撮像領域２１０は単位セル(撮像領域)２１１を配列し構成される。図２Ｂのように、単位セル２１１はフォトダイオード２個、転送トランジスタ２個に対してフローティングディフュージョン部１個、リセットトランジスタ（共有リセットトランジスタ）１個、ＳＦトランジスタ（共有ＳＦトランジスタ）１個で構成されており、２個のフォトダイオードの信号が各転送トランジスタを通り、フローティングディフュージョン部に読み出される、いわゆる、多画素１セル（２画素１セル）構成である。
行走査部２２０は、画素のリセットトランジスタのＯｎ／Ｏｆｆを制御するＲＳｉ信号や、画素の転送トランジスタのＯｎ／Ｏｆｆを制御するＴＸi信号の各行共通の原信号となるＲＳｇ信号やＴＸｇ信号を生成する水平同期信号発生回路２２１と、撮像領域２１０の各行の画素のリセットのための選択走査を行う画素リセット走査回路２２２、および画素リセット走査回路の制御パラメータを指定するリセット走査レジスタ２２３を備え、ＲＳｇやＴＸｇは行走査部に備えられた論理回路により、ＳＥＬiとの論理を取ったＴＸi、ＲＳi信号が撮像領域２１０に接続される。
なお、本発明の実施形態に係る単位セルの構成において、２画素１セル構成で説明を行うが、４画素１セル構成や、さらに複数のフォトダイオードが共有化された場合でも、同様の効果を得ることができ、特に限定されることはないすなわち、上記では２つの画素で読み出し部を共有しているが、３画素あるいは４画素などより多くの画素で共有する構成にしてもかまわない。さらに、共有する画素は複数の列にまたがってもかまわない。
次に、図３を用いて、幕シャッタを使わない場合について、画素リセットタイミングを説明する。
水平同期信号発生回路２２１から出力される原信号ＲＳｇやＴＸｇは、幕シャッタを使わない場合では、外部入力のＨＤ同期パルスにより決定される１水平走査期間に１回、アクティブとなる信号である。画素リセット走査回路からＳＥＬ１、ＳＥＬ２、．．．と順次出力される行選択信号ＳＥＬiは、基本的１水平走査期間にアクティブとなる信号で、上述の原信号ＲＳｇやＴＸｇとの論理積を取り、ＲＳｇは論理積を取った信号にさらに論理和をとり、波形整形用バッファ（または、信号振幅変換のためのレベルシフタ）を介して、ＲＳiやＴＸiとして、同じく順次出力される。画素に対してリセットが有効になるのはＲＳi、ＴＸiが共に“Ｈ”の期間を持つように制御されるか、ＴＸi、ＲＳiの順にパルスが発生されることで有効となる。
ここで、図３を用いて説明したように、１水平走査期間に１行分のみの画素のリセット走査を行うモードを、本明細書において、「ネイティブモード」と呼ぶことにする。これに対して、幕シャッタを使用するため、画素リセット走査を、幕シャッタの走査タイミングと同期を取るモードを「幕シャッタ同期モード」と呼ぶことにする。
次に、図４を用いて、この幕シャッタ同期モードでの画素のリセット走査タイミングを説明する。
図４より、パルス発生回路から出力される原信号ＲＳｇやＴＸｇは、幕シャッタ同期モードでは、外部入力のＨＤ同期パルスに関係なく、後述する画素リセット走査回路２２２内の同時行数クロックパルス発生回路に同期してパルスを発生させる。幕シャッタ同期モードでは、後述するようにリセット走査レジスタの設定にしたがって、複数行を同時にリセットすることができ、かつ、その行数を行アドレスによって変えることができる。その様子をタイミング波形として示したのが図４であり、画素リセット走査回路から出力される行選択信号ＳＥＬｉのうち、ＳＥＬ１、ＳＥＬ２と１行ずつリセットをした後、ＳＥＬ３とＳＥＬ５が同時にアクティブとなり、３行目と５行目が同時にリセットされることがわかる。
ここで、４行目のリセットを行わないのは、３行目と４行目がフローティングディフュージョン部を共有化している２画素１セルのためである。共有化されている複数の画素を同時にリセットしないことで、画素のリセットが十分にできないことで発生する残像や、読み出し時と画素リセット時の単位セルの状態に差が発生することがないため、画質劣化を抑制することが可能となる。そのため、次のタイミングにおいて、ＳＥＬ４、ＳＥＬ６が同時にアクティブとなり４行目と６行目が同時にリセットされ、この制御が順次行われる。
つまり、本発明の行走査部２２０の撮像領域全行に対する動作を考えると、多画素１セル構成において共有化された画素を同時にリセットしないように、全行の画素リセット走査が可能で、その走査特性は後幕シャッタの走行特性に合わせるように、同時にリセットする行数を任意に選択できる機能を有する。
なお、図３と図４では、ＲＳiをＴＸiと同じく、行ごとに制御する波形で示しているが、ＲＳiについては、全行分すべてを画素リセット期間中にアクティブにして、ＴＸiのみ、垂直走査を行うなどの制御を行うことも可能である。
また、図３と図４に記載したＶＲは画素の電源であり、図２に示した画素構成の場合、読み出し時に電圧制御を行うことがあるため、念のために記載しているが、画素リセット走査時は電源電位を保ったままでよいため、本発明には直接関係しない。
次に、図５を用いて、リセット走査レジスタ２２３の詳細について説明する。
図５に示すように、リセット走査レジスタ２２３は、レジスタファイルであり、「同時リセット行数変化点１」〜「同時リセット行数変化点Ｋ−１」までのＫ−１個のレジスタと、「同時画素リセット行数１」〜「同時画素リセット行数Ｋ」までのＫ個のレジスタと、「パルス幅設定変化点１」〜「パルス幅設定変化点Ｋ−１」までのＫ−１個のレジスタと、「パルス幅設定１」〜「パルス幅設定Ｋ」までのＫ個のレジスタとを備えている。
また、「同時リセット行数変化点ｉ」と「パルス幅設定変化点ｉ」は、画素リセット走査を折れ線グラフと見た場合の折れ点に当たる行を指定するレジスタである。「同時画素リセット行数ｉ」と「パルス幅設定Ｋ」は同時にリセットする行数を指定するレジスタである。同じく、折れ線グラフへの対応としては、各折れ線の傾きに相当するパラメータである。
以下、折れ線近似のフローチャートである図６を用いて、行走査部２２０による具体的な動作を説明する。
図６より、まず、垂直走査開始時に、画素のリセット行を示すカウンタ値を初期化（ゼロに）する（図６のステップａ０。以下同様）。次に、（カウンタ値 ≦「同時リセット行数変化点１」）の条件判定（ステップａ１）を満たしていれば、カウンタ値を「同時画素リセット行数１」で設定された行数分を行アドレスカウンタでカウントするように設定される（ステップａ２）。
また、ステップａ１、ａ２と平行して、（カウンタ値 ≦「パルス幅設定変化点１」）の条件判定（ステップｂ１）を満たしていれば画素リセットのパルス幅が「パルス幅設定１」で設定されるパルス幅に設定される（ステップｂ２）。
また、ａ１の条件を満たしていない時、かつ、（カウンタ値 ≦「同時リセット行数変化点２」）の条件判定（ステップａ３）を満たしていれば、カウンタ値を「同時画素リセット行数２」で設定された行数分を行アドレスカウンタでカウントするように設定される（ステップａ４）。
また、ｂ１の条件を満たしていない時、かつ、（カウンタ値 ≦「パルス幅設定変化点２」）の条件判定（ステップｂ３）を満たしていれば、画素リセットのパルス幅が「パルス幅設定２」で設定されるパルス幅に設定される（ステップｂ４）。
また、（カウンタ値≦「同時リセット行数変化点Ｋ−２」）の条件を満たしていない時、かつ、（カウンタ値 ≦「同時リセット行数変化点Ｋ−１」）の条件判定（ステップａ５）を満たしていれば、カウンタ値を「同時画素リセット行数Ｋ−１」で設定された行数分を行アドレスカウンタでカウントするように設定される（ステップａ６）。
また、（カウンタ値≦「パルス幅設定変化点Ｋ−２」）の条件を満たしていない時、かつ、（カウンタ値 ≦「パルス幅設定変化化点Ｋ−１」）の条件判定（ステップｂ５）を満たしていれば画素リセットのパルス幅が「パルス幅設定Ｋ−１」で設定されるパルス幅に設定される（ステップｂ６）。
また、「同時リセット行数変化点Ｋ−１」より大きいカウンタ値であれば、カウンタ値を「同時画素リセット行数Ｋ」で設定された行数分を行アドレスカウンタでカウントするように設定される（ステップａ７）。
また、「パルス幅設定変化点Ｋ−１」より大きいカウンタ値であれば、カウンタ値を「パルス幅設定Ｋ」で設定された行数分を行アドレスカウンタでカウントするように設定される（ステップａ７）。
最後に、画素リセット完了タイミングまで待った後に（ステップａ８）、全行の画素リセットが完了しているかどうかを判定し、完了していなければ、上記のフローを繰り返し行う（ステップｃ０〜ｃ１）。全行の画素リセットが完了していれば、先幕電子シャッタとしての走査が完了となる。
次に、図７を用いて、リセット走査レジスタ２２３の情報に従って、画素リセット走査回路２２２が同時に選択する行数と画素リセットパルス幅を変えながら、画素リセット走査を行う方法を説明する。
まず画素リセット走査開始時に、カメラシステム制御部４００から貰うｒｓｔ＿ｖ信号により、奇数カウンタ６７、偶数カウンタ６１を初期化（ゼロに）する。この段階ではデコーダはマスクされている。
次に、アドレス範囲判定回路６２が、偶数カウンタ６１のデータ（ｃｏｕｎｔ）と、「同時リセット行数変化点」及び「パルス幅設定変化点」レジスタに設定された値との比較を行い、（どのアドレス範囲にいるかを判定した結果であるところの）１〜Ｋのいずれかの値であるｓｅｌｅｃｔ＿ｎｕｍを出力、セレクタ６３、及び６７はｓｅｌｅｃｔ＿ｎｕｍに該当する「同時画素リセット行数」及び、「パルス幅設定」レジスタの値をｓｅｌｅｃｔ＿ｄａｔａとして出力する。なお、アドレス範囲判定回路６２は同時行数クロックパルス発生回路６４の立下りパルスにより制御される。
同時行数クロックパルス発生回路６４は、入力されたパルス幅設定（ｓｅｌｅｃｔ＿ｄａｔａ）に従ったパルスを出力する。
１ｂｉｔカウンタ６９は、同時行数クロックパルス発生回路６４のパルスによってカウントし出力する。
奇数カウンタ６７は、１ｂｉｔカウンタ６９が“Ｌ”の時に駆動し、セレクタ６３によって設定される画素同時リセット行数（ｓｅｌｅｃｔ＿ｄａｔａ）分発生するｃｏｕｎｔ＿ｃｌｋによって、１，３，５・・・のように奇数値をカウントし出力する。
偶数カウンタ６１は、１ｂｉｔカウンタ６９が“Ｈ”の時に駆動し、セレクタ６３によって設定される画素同時リセット行数（ｓｅｌｅｃｔ＿ｄａｔａ）分発生するｃｏｕｎｔ＿ｃｌｋによって、２，４，６・・・のように偶数値をカウントし出力する。
セレクタ６８は、１ｂｉｔカウンタ６９が“Ｌ”の時には、奇数カウンタ６７からの入力データをアドレスデコーダ６５に出力し、１ｂｉｔカウンタ６９が“Ｈ”の時には、偶数カウンタ６１から入力されたデータを、アドレスデコーダ６５に出力する。
アドレスデコーダ６５は、同時行数クロック発生回路の立ち下がりパルスと同期して発生されるアドレス選択リセット回路７０によりリセットされ、セレクタ６８からｃｏｕｎｔ値が入力されるたびに、入力されたｃｏｕｎｔ値を行アドレスとしてデコードし、該当するｌｉｎｅ＿ｓｅｌ１〜ｌｉｎｅ＿ｓｅｌＭのいずれかをアクティブ（“Ｈ”レベル）にし、リセット行選択回路６６内の該当ラッチに“Ｈ”が書き込まれる。このラッチをリセット選択ラッチと呼ぶ。
このリセット選択ラッチのデータ入力端子には、Ｈｉレベルが固定的に接続されており、また、クロック入力端子には、アドレスデコーダ６５の出力であるｌｉｎｅ＿ｓｅｌ１〜ｌｉｎｅ＿ｓｅｌＭのいずれかが接続されていて、これらの信号がアクティブになることで、“Ｈ”レベルが書き込まれる。
１回の画素リセット動作で同時リセットしたい行数分の行アドレスが順次、すべてデコードされ、リセット行選択回路６６の該当行のリセット選択ラッチすべてに１が書き込まれることになる。このラッチの値と同時行数クロックパルス発生回路との論理積をとったＳＥＬ１〜ＳＥＬＭがリセット行選択回路６６から出力される。
次に、水平同期信号発生回路２２１（図２参照）から生成されるＴＸｇやＲＳｇとの論理積を採ることで、リセット選択ラッチに１を保持したすべての選択行の画素リセットを実行する。
最後に、同時行数クロックパルス発生回路６４の立下りパルスに同期して、アドレス選択リセット回路から発生されるｒｓｔ＿ｈ信号により、リセット選択ラッチとアドレスデコーダのリセットを行うことで、１回の画素リセット動作は完了する。次に、図６の制御フローにも示すように、１フレーム分の処理が終わるまで、上述のアドレス範囲判定回路６２が同時行数クロックパルス発生回路６４の立下りパルスの信号を受け、順次アドレス比較からの処理を繰り返すことになる。
以上の手順を踏むことで、画素リセット走査回路２２２が同時に選択する行数を変え、さらに、パルス幅を変更してリセット走査を行うことができる。
以下では、図８Ａ、図８Ｂを使い、図６のフローチャートと図７の動作により、幕シャッタ同期モードで後幕シャッタの走査特性に合わせた走査が可能であることを説明する。
図８Ａは、縦軸が垂直方向の位置（撮像領域の各行）に対応し、横軸が時間に対応し、各行のパルスが画素リセットタイミングを示している。また、後幕シャッタ（メカシャッタ）と読み出し開始タイミングも同図に記載しており、後幕シャッタとの関係をイメージできるようにしている。
たとえば図８Ｂに示したように、同時リセット行数変化点１、２、３の設定値をそれぞれ２、１０、２０とし、同時画素リセット行数１、２、３の設定値を１、２、５と設定し、パルス幅設定変化点１、２、３の設定値をそれぞれ６、１０、２０とし、パルス幅設定１、２、３の設定値を１０、１５、２０（パルス幅設定は例えば、パルス発生回路のクロック周期の数）と設定した場合、カウンタ値が１行目から２行目までは、ステップａ１かつ、ｂ１の条件を満たすので、同時画素リセット行数１（＝１）とパルス幅設定１（＝１０）に従って、各行単独にリセットを行う（ステップａ２、ｂ２）。
カウンタ値が３行目から６行目までは、ステップａ３、ｂ１の条件を満たすので、同時画素リセット行数２（＝２）とパルス幅設定１（＝１０）に従って、１０周期のパルス幅で２行ずつ同時にリセットを行う（ステップａ４、ｂ２）。
カウンタ値が７行目から１０行目までは、ステップａ３、ｂ３の条件を満たすので、同時画素リセット行数２（＝２）とパルス幅設定２（＝１５）に従って、１５周期のパルス幅で２行ずつ同時にリセットを行う（ステップａ４、ｂ４）。
カウンタ値が１１行目から２０行目までは、ステップａ５、ｂ５の条件を満たすので、同時画素リセット行数３（＝５）とパルス幅設定３（＝２０）に従って、２０周期のパルス幅で５行ずつ同時にリセットを行う（ステップａ６、ｂ６）。
このように、順次レジスタ設定に従って、同時行数とパルス幅を変化させながら、画素リセットを行うことで、画素リセットによる先幕電子シャッタのタイミングを、後幕シャッタの非線形な走行特性に近似することができる。
以上説明してきたように、本発明の実施の形態における固体撮像装置は、次の特徴を有している。
（ａ）前記行走査部は、前記メカニカル幕シャッタ同期モードでは、前記単位セル内における複数の前記転送トランジスタを同時にオン状態にせず、異なる行の単位セル内の転送トランジスタを同時にオン状態にする。
この構成によれば、単位セル内の個々のフォトダイオードを十分にリセットすることができ、リセットされない電荷が残ることによる残像を防止し、画質劣化を抑えることができる。
（ｂ）前記固体撮像装置は、さらに、同時に画素リセットすべき行数、及び同時リセット行数が変わる行アドレスを保持する第１レジスタ群（２２３−ｂ、ａ）を備え、前記行走査部は、前記メカニカル幕シャッタ同期モードにおいて、前記第１レジスタ群に書き込まれた行数および行アドレスに従って、前記画素リセット走査を行う。
この構成によれば、メカニカル幕シャッタの走行特性が非線形である場合でも、メカニカル幕シャッタの種類が異なる場合でも、画素リセット走査の同時行数およびその変更行をきめ細かく合わせることができる。
（ｃ）前記固体撮像装置は、さらに、画素リセットを行うパルス幅、及びパルス幅が変わる行アドレスを保持する第２レジスタ群（２２３−ｄ、ｃ）を備える。前記行走査部は、前記メカニカル幕シャッタ同期モードにおいて、前記第２レジスタ群に書き込まれたパルス幅および行アドレスに従って、前記画素リセット走査を行う。
この構成によれば、メカニカル幕シャッタの走行特性が非線形である場合でも、メカニカル幕シャッタの種類が異なる場合でも、画素リセットのパルス幅およびその変更行をきめ細かく合わせることができる。また、単位セル内のフォトダイオード間でリセット状態の差を生じさせないことができ、画質劣化を低減することができる。
（ｄ）前記行走査部は、前記メカニカル幕シャッタ同期モードで、異なる行の単位セルに対して同時に画素リセットする動作において、異なる行の単位セルへのリセットパルス信号の立ち上がりタイミングと立下りタイミングを一致させて、かつ、異なる行の単位セルへの転送パルス信号の立ち上がりタイミングと立下りタイミングを一致させて画素リセット走査をする。
この構成によれば、Ｎ行目のリセット期間（リセット信号がアサートされている間）と、前後に隣接する複数行のリセット信号の立ち上がりおよび立ち下がりとが重なることによるカップリングノイズを防止することができる。つまり、カップリングによるリセットレベルの変動を防止し、画質劣化を抑えることができる。
以上のように、本実施の形態における撮像装置によれば、幕シャッタ同期モードでは、複数の画素を１個のリセットトランジスタと１個のフローティングディフュージョン部で共有した単位セル構成であっても、複数行の同時リセット数とパルス幅の設定を変化させる変化点を持たせることにより、露光開始の走査特性を後幕シャッタとの走行特性に合わせることが可能となる。また、複数行の同時リセット時は多画素１セル構成で共有した画素を同時にリセットすることはないため、画質の劣化を招くことなく、先幕電子シャッタを用いた撮像が可能となる。
なお、本発明は画素の詳細構成に依らず、適用可能である。
例えば、本発明では図１１のように単位セル内の選択トランジスタを備えた構成を用いることが出来る。
また、Ａ／Ｄ変換の有無を始め、画素からの信号出力経路の回路方式にも依存することなく、適用可能である。
また、本実施の形態では、リセット走査レジスタ２２３を行走査部２２０に含むとしたが、本実施の形態の固体撮像装置２００の中であれば、他のブロックに含むとしてもよい。また、たとえば、本実施の形態の固体撮像装置２００と同一シリコン基板上に画像信号処理部３００やカメラシステム制御部４００を搭載する場合、リセット走査レジスタ２２３を画像信号処理部３００やカメラシステム制御部４００に含むとしても良い。
また、本実施の形態では、リセット走査パラメータとして、同時リセット行数と、それが変化する行アドレスを指定する場合について説明したが、たとえば、同時リセット行数そのものではなく、同時リセット行数の増分をパラメータとすることでも本発明の効果は何ら変わらない。
本発明は、撮像装置及び固体撮像装置として、特に、残像や横線などの画質の劣化などの副作用を伴わないで、先幕電子シャッタの走査タイミングを幕シャッタの走行特性に合わせることができ、例えば、一眼レフデジタルスチルカメラ、一眼デジタルスチルカメラ、デジタルスチルカメラに適用できる。
６１ 偶数カウンタ
６２ アドレス範囲判定回路
６３、６８、７１ セレクタ
６４ 同時行数クロックパルス発生回路
６５ アドレスデコーダ
６６ リセット行選択回路
６７ 奇数カウンタ
６９ １ｂｉｔカウンタ
７０ アドレス選択リセット回路
１００ 光学系
１０１ レンズ
１０２ メカニカルシャッタ（幕シャッタ）
２００ 固体撮像装置
２１０ 撮像領域
２１１ 単位セル（２画素１セル）
２２０ 行走査部
２２１ 水平同期信号発生回路
２２２ 画素リセット走査回路
２２３ リセット走査レジスタ
２２３−ａ 同期リセット行数変化点を指定するレジスタ群
２２３−ｂ 同期画素リセット行数を指定するレジスタ群
２２３−ｃ パルス幅設定変化点を指定するレジスタ群
２２３−ｄ パルス幅設定を指定するレジスタ群
２３０ Ａ／Ｄ変換回路
２４０ カラムデジタルメモリ
２５０ 水平走査部
３００ 画像信号処理部
４００ カメラシステム制御部

Claims (5)

  1. 複数の単位セルが行列状に配列された撮像領域と、前記撮像領域の画素リセットと画素読み出しを行単位に走査するする行走査部とを有し、
    前記単位セルは、
    入射光を電荷に変換する２つ以上のフォトダイオードと、
    電荷を保持するフローティングディフュージョン部と、
    前記２つ以上のフォトダイオードに対応して設けられ、対応する前記フォトダイオードから前記フローティングディフュージョン部に電荷を転送する転送トランジスタと、
    前記フローティングディフュージョン部の電位をリセットするリセットトランジスタとを有し、
    １つの単位セルにおいて、前記２つ以上のフォトダイオードは、前記リセットトランジスタと前記フローティングディフュージョン部とを共有し、
    前記行走査部は、前記転送トランジスタと対応するリセットトランジスタとを共にオン状態にすることによって前記フォトダイオードをリセットする画素リセットを、行単位に走査する画素リセット走査を行い、前記画素リセット走査によって前記撮像領域の露光を開始し、メカニカル幕シャッタによる遮光により前記撮像領域の露光を終了するメカニカル幕シャッタ同期モードを駆動し、
    当該メカニカル幕シャッタ同期モードにおいて、前記メカニカル幕シャッタの走行特性に対応して前記画素リセット走査を行い、
    前記画素リセット走査は、異なる行の単位セルに対して同時に画素リセットをする動作を含み、
    前記行走査部は、前記メカニカル幕シャッタ同期モードでは、前記単位セル内における複数の前記転送トランジスタを同時にオン状態にせず、異なる行の単位セル内の転送トランジスタを同時にオン状態にする
    固体撮像装置。
  2. 前記固体撮像装置は、さらに、
    同時に画素リセットすべき行数、及び同時リセット行数が変わる行アドレスを保持する第１レジスタ群を備え、
    前記行走査部は、前記メカニカル幕シャッタ同期モードにおいて、前記第１レジスタ群に書き込まれた行数および行アドレスに従って、前記画素リセット走査を行う
    請求項１記載の固体撮像装置。
  3. 前記固体撮像装置は、さらに、
    画素リセットを行うパルス幅、及びパルス幅が変わる行アドレスを保持する第２レジスタ群を備え、
    前記行走査部は、前記メカニカル幕シャッタ同期モードにおいて、前記第２レジスタ群に書き込まれたパルス幅および行アドレスに従って、前記画素リセット走査を行う
    請求項２記載の固体撮像装置。
  4. 前記行走査部は、前記メカニカル幕シャッタ同期モードで、異なる行の単位セルに対して同時に画素リセットする動作において、異なる行の単位セルへのリセットパルス信号の立ち上がりタイミングと立下りタイミングを一致させて、かつ、異なる行の単位セルへの転送パルス信号の立ち上がりタイミングと立下りタイミングを一致させて画素リセット走査をする
    請求項１記載の固体撮像装置。
  5. メカニカル幕シャッタと、
    請求項１記載の固体撮像装置とを有する撮像装置。
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