JP4065979B1 - 撮像システム、撮像センサ、及び撮像システムの制御方法 - Google Patents

Abstract

【課題】撮像された画像に残像が発生することを低減できる撮像システム、撮像センサ、及び撮像システムの制御方法を提供する。
【解決手段】撮像システムは、撮像センサと、前記撮像センサの露光の終了を制御するメカニカルシャッタとを有する撮像システムであって、前記撮像センサは、複数の画素が行列状に配列された画素配列と、前記画素配列を行単位で走査する垂直走査部とを含み、前記垂直走査部は、前記画素配列の少なくとも隣接する２行の画素のリセット動作の一部を並行して行わせ、画素の電荷蓄積動作は、前記リセット動作が完了することで開始し、前記メカニカルシャッタにより遮光されることで終了する
【選択図】図７

Description

本発明は、撮像システム、撮像センサ、及び撮像システムの制御方法に関する。

デジタルカメラ等の撮像システムには、図２５に示すように、複数の画素が行列状に配列された画素配列を含む撮像センサが用いられることがある。画素配列の各行の画素の電荷蓄積動作を制御する技術には、次のような技術がある。

一般的な技術として、画素配列の各行の画素の電荷蓄積動作の開始を画素のリセット動作により制御し、電荷蓄積動作の完了を画素からの信号の読み出し動作により制御する技術がある。この技術では、各行の画素の電荷蓄積時間がずれることがある。

それに対して、図２６に示すように、各行の画素の電荷蓄積動作の開始を画素のリセット動作により制御し、電荷蓄積動作の完了をメカニカルシャッタによる遮光で制御する技術がある（特許文献１参照）。この技術では、各行の画素のリセット動作が完了するタイミングのパターンをメカニカルシャッタの走行パターンに応じたものとすれば、各行の画素の電荷蓄積時間をそろえることができる。
特開平１１−０４１５２３号号公報

特許文献１に示された技術では、１つの行の画素のリセット動作が完了して所定期間経過後に別の行の画素のリセット動作が開始される。

例えば、図２７に示すように、Ｋライン選択期間（Ｋ；自然数）が開始するタイミングにおいて、リセット信号φＲＤｋがハイレベルとなり、第Ｋ行の画素のリセット動作が開始する。Ｋライン選択期間において、リセット信号φＲＤｋがローレベルとなり、第Ｋ行の画素のリセット動作が終了する。そして、第Ｋ行の画素のリセット動作が終了し、Ｋライン選択期間が終了した後に第Ｋ＋１行の画素のリセット動作が開始される。

ところで、メカニカルシャッタは、一般的な電子シャッタに比べて、１行の画素当たりを通過する時間が短い。これにより、Ｋライン選択期間は、リセット動作が完了するタイミングのパターンをメカニカルシャッタの走行パターンに応じたものとする場合、一般的な電子シャッタの場合に比べて短くする必要がある。このため、リセット動作の開始から完了までの期間が短くなる。

このように、１つの行の画素のリセット動作が完了して所定期間経過後に別の行の画素のリセット動作が開始される場合、リセット動作の開始から完了までの期間が短くなる。これにより、画素に蓄積された電荷を十分にリセットできないことがあるので、撮像された画像に残像が発生することがある。

本発明の目的は、撮像された画像に残像が発生することを低減できる撮像システム、撮像センサ、及び撮像システムの制御方法を提供することにある。

本発明の第１側面に係る撮像システムは、撮像センサと、前記撮像センサの露光の終了を制御するメカニカルシャッタとを有する撮像システムであって、前記撮像センサは、複数の画素が行列状に配列された画素配列と、前記画素配列を行単位で走査する垂直走査部とを含み、前記垂直走査部は、前記画素配列の少なくとも隣接する２行の画素のリセット動作の少なくとも一部を並行して行わせ、画素の電荷蓄積動作は、前記リセット動作が完了することで開始し、前記メカニカルシャッタにより遮光されることで終了し、前記垂直走査部は、前記画素配列の少なくとも隣接する２行の画素に対して順次に前記リセット動作を完了させることを特徴とする。

本発明の第２側面に係る撮像センサは、電荷蓄積動作の終了がメカニカルシャッタによりそれぞれ決定される複数の画素が行列状に配列された画素配列と、前記画素配列を行単位で走査する垂直走査部とを有した撮像センサであって、前記垂直走査部は、前記画素配列の少なくとも隣接する２行の画素のリセット動作の少なくとも一部を並行して行わせ、画素の電荷蓄積動作は、前記リセット動作が完了することで開始し、前記垂直走査部は、前記画素配列の少なくとも隣接する２行の画素に対して順次に前記リセット動作を完了させることを特徴とする。

本発明の第３側面に係る撮像システムの制御方法は、撮像センサと、前記撮像センサの露光の終了を制御するメカニカルシャッタとを有する撮像システムの制御方法であって、前記撮像センサにおいて複数の画素が行列状に配列された画素配列の各行では、画素のリセット動作を開始する開始ステップと、画素の前記リセット動作を完了する完了ステップと、画素が前記メカニカルシャッタにより遮光される遮光ステップとが行われ、前記画素配列の第１の行の画素の前記開始ステップが行われた後、前記第１の行の画素の前記完了ステップが行われる前に前記画素配列において前記第１の行に隣接する第２の行の画素の前記開始ステップが行われ、前記第１の行の画素の前記完了ステップが行われることにより前記第１の行の画素の電荷蓄積動作が開始され、前記第１の行の画素の前記遮光ステップが行われることにより前記第１の行の画素の前記電荷蓄積動作が終了し、前記完了ステップは、前記第1の行の画素と前記第２の行の画素とに対して順次に行われることを特徴とする。

本発明によれば、撮像された画像に残像が発生することを低減できる。

本発明の第１実施形態に係る撮像システム９０概略構成を、図１を用いて説明する。図１は、本発明の第１実施形態に係る撮像システム９０の構成図である。

撮像システム９０は、主として、光学系、撮像センサ１００及び信号処理部を備える。光学系は、主として、撮影レンズ９２及びメカニカルシャッタ９３を備える。信号処理部は、主として、撮像信号処理回路９５、Ａ／Ｄ変換器９６、画像信号処理部９７、メモリ部８７、外部Ｉ／Ｆ部８９、タイミング発生部９８、全体制御・演算部９９、記録媒体８８及び記録媒体制御Ｉ／Ｆ部９４を備える。なお、信号処理部は、記録媒体８８を備えなくても良い。

撮影レンズ９２は、入射した光を屈折させて、撮像センサ１００の画素配列ＰＡへ被写体の像を形成する。

メカニカルシャッタ９３は、光路上において撮影レンズ９２と撮像センサ１００との間に設けられ、撮影レンズ９２を通過後に撮像センサ１００へ導かれる光の量を調節する。メカニカルシャッタ９３は、複数の遮光羽をそれぞれ含むメカ先幕（シャッタ幕）及びメカ後幕（別のシャッタ幕）を有している。メカニカルシャッタ９３は、メカ先幕及びメカ後幕がそれぞれ所定のタイミングで全体制御・演算部９９により駆動されて、開状態と閉状態とが切り替わる。

撮像センサ１００は、画素配列ＰＡに形成された被写体の像を画像信号に変換する。画素配列ＰＡは、複数の画素が行列状に配列されている。撮像センサ１００は、その画像信号を画素配列ＰＡから読み出して出力する。

撮像信号処理回路９５は、撮像センサ１００に接続されており、撮像センサ１００から出力された画像信号を処理する。

Ａ／Ｄ変換器９６は、撮像信号処理回路９５に接続されており、撮像信号処理回路９５から出力された処理後の画像信号（アナログ信号）をデジタル信号へ変換する。

画像信号処理部９７は、Ａ／Ｄ変換器９６に接続されており、Ａ／Ｄ変換器９６から出力された画像信号（デジタル信号）に各種の補正等の演算処理を行い、画像データを生成する。この画像データは、メモリ部８７、外部Ｉ／Ｆ部８９、全体制御・演算部９９及び記録媒体制御Ｉ／Ｆ部９４などへ供給される。

メモリ部８７は、画像信号処理部９７に接続されており、画像信号処理部９７から出力された画像データを記憶する。

外部Ｉ／Ｆ部８９は、画像信号処理部９７に接続されている。これにより、画像信号処理部９７から出力された画像データを、外部Ｉ／Ｆ部８９を介して外部の機器（パソコン等）へ転送する。

タイミング発生部９８は、撮像センサ１００、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７に接続されている。これにより、撮像センサ１００、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７へタイミング信号を供給する。そして、撮像センサ１００、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７がタイミング信号に同期して動作する。

全体制御・演算部９９は、タイミング発生部９８、画像信号処理部９７及び記録媒体制御Ｉ／Ｆ部９４に接続されており、タイミング発生部９８、画像信号処理部９７及び記録媒体制御Ｉ／Ｆ部９４を全体的に制御する。

記録媒体８８は、記録媒体制御Ｉ／Ｆ部９４に取り外し可能に接続されている。これにより、画像信号処理部９７から出力された画像データを、記録媒体制御Ｉ／Ｆ部９４を介して記録媒体８８へ記録する。

以上の構成により、撮像センサ１００において良好な画像信号が得られれば、良好な画像（画像データ）を得ることができる。

次に、撮像システム９０における撮像センサ１００及びメカニカルシャッタ９３の動作を、図２及び図３を用いて説明する。図２は、撮像センサ１００及びメカニカルシャッタ９３の配置を示す図である。図３は、撮像センサ１００の画素配列ＰＡの各行における画素の動作タイミングを示した図である。図３では、横軸がタイミング（時刻）を示し、縦軸が画素配列ＰＡにおける各画素の垂直方向における位置を示す。

図２には、撮像センサ１００において撮像レンズ９２に向く面と、メカニカルシャッタ９３の一部であるメカ後幕とが示されている。すなわち、撮像センサ１００において撮像レンズ９２に向く面には、画素配列ＰＡが配されている。画素配列ＰＡでは、各画素の光電変換部に対応した部分が開口されており、光を取り込めるようになっている。一方、図２では、メカニカルシャッタ９３において、メカ先幕（図示せず）が上から下へ完全に縮んで開いており、メカ後幕１０１が上から先端位置１０８まで伸びて画素配列ＰＡを部分的に覆っている状態が示されている。すなわち、メカニカルシャッタ９３において、メカ先幕及びメカ後幕１０１は、筐体の上面から下面へ向かう矢印１０６で示す方向に走行する（図３に示す曲線１３参照）。筐体の上面から下面へ向かう方向は、撮像システム９０の通常の姿勢（撮影時の姿勢）において、重力が作用する方向と同じ方向である。

また、後述の垂直走査部２２０は、メカ後幕１０１の走行方向と同じ矢印１０６で示す方向に、画素のリセット動作を開始するためのリセット開始走査（図２に図示せず）を行う（図３に示す曲線１１参照）。垂直走査部２２０は、第１の行の画素のリセット動作が完了する前に第２の行の画素のリセット動作が開始するように、画素のリセット動作を完了するためのリセット完了走査（リセット完了走査ライン１０７参照）を行う（図３に示す曲線１２参照）。ここで、垂直走査部２２０は、画素配列ＰＡにおける最上行から最下行までリセット開始走査を行った後に、画素配列ＰＡにおける最上行からリセット完了走査を始める。すなわち、垂直走査部２２０は、画素配列の少なくとも隣接する２行の画素のリセット動作の一部を並行して行わせる。図２では、画素配列ＰＡにおける最上行から最下行までリセット開始走査が行われた後に、画素配列ＰＡにおける最上行からリセット完了走査ライン１０７の行までリセット完了走査が行われた状態が示されている。

ここで、画素配列ＰＡにおいて、リセット完了走査ライン１０７から下の領域は、リセット動作している（リセット状態にある）リセット領域１０４である。すなわち、垂直走査部２２０は、リセット完了走査ライン１０７を走査すること（電子シャッタ動作）により、メカ先幕の代わりに、リセット領域１０４が擬似的に遮光している状態を解除する。リセット完了走査ライン１０７は、メカ先幕が領域１０４を覆った場合のメカ先幕の上端に相当する。

また、リセット完了走査ライン１０７とメカ後幕１０１の先端１０８との間のスリット状の領域１０２は、露光による電荷蓄積が行われている領域（電荷蓄積領域）である。そして、リセット完了走査ライン１０７が通過してから、すなわち、画素リセット動作が完了してから、メカ後幕１０１によって遮光状態となるまでの時間が特定画素における電荷蓄積動作が行われる電荷蓄積時間となる（図３参照）。すなわち、画素の電荷蓄積動作は、リセット動作が完了することで開始し、メカニカルシャッタ９３により遮光されることで終了する。画素の電荷蓄積動作は、メカニカルシャッタ９３により決定される。

また、上述のように電荷蓄積動作の開始タイミングは、画素配列ＰＡの行毎で異なっており、画素配列ＰＡのうち最も上に位置する行で電荷蓄積動作が最も早く開始され、最も下に位置する行で電荷蓄積動作が最も遅く開始される。

ここで、メカ後幕１０１がバネ力によって駆動されており一定でない速度で走行するので、メカ後幕１０１の走行を示す線は曲線１３を描く。図３では、電荷蓄積時間に応じた量だけ曲線１３を左側に平行移動したものが曲線１２になっている。すなわち、図６に示す垂直転送信号ＰＶでは、最上行側において隣接する行に対するパルスの立ち上がりエッジの間隔は、最下行側において隣接する行に対するパルスの立ち上がりエッジの間隔に比べて長くなっている。このように、垂直走査部２２０は、リセット動作が完了してからメカニカルシャッタ９３により遮光されるまでの期間が少なくとも隣接する２行の画素で一定になるように、少なくとも隣接する２行の画素のリセット動作を完了させる。

さらに、図３では、一定時間だけ曲線１２を左側に平行移動したものが曲線１１になっている。すなわち、図５に示す垂直転送信号ＰＶでは、最上行側において隣接する行に対するパルスの立ち上がりエッジの間隔は、最下行側において隣接する行に対するパルスの立ち上がりエッジの間隔に比べて長くなっている。これにより、垂直走査部２２０は、リセット動作が開始してからリセット動作が完了するまでの期間が少なくとも隣接する２行の画素で一定になるように、少なくとも隣接する２行の画素にリセット動作を行わせる。

一方、垂直走査部２２０は、メカ後幕１０１が画素配列ＰＡの下端まで伸びて画素配列ＰＡを完全に覆った後に、メカ後幕１０１の走行方向（矢印１０６で示す方向）と同方向である矢印１０５で示す方向に読み出し走査を行う。すなわち、垂直走査部２２０が上の行から下の行へ順次に読み出し走査を行うことにより、各行の画素の読み出し動作が行われ、被写体の像は、順次に読み出される。そして、被写体の像に対応した画像信号が順次に撮像センサ１００から撮像信号処理回路９５へ供給されることになる。

次に、撮像センサ１００の構成及び動作を、図４を用いて説明する。図４は、撮像センサ１００の回路構成図である。

撮像センサ１００は、画素配列ＰＡ、垂直走査部２２０、水平走査部２１１、出力回路群３００、及びアンプ２１７を備える。

画素配列ＰＡでは、複数の画素２００が行列状に配列されている。画素配列ＰＡは、開口された領域であり、被写体の光学像が形成される領域である。

垂直走査部２２０は、画素配列ＰＡの周辺に配されている。垂直走査部２２０は、画素配列ＰＡを行単位で走査する。例えば、垂直走査部２２０は、上述のように、行単位で、リセット開始走査を行い、リセット完了走査を行う。このとき、垂直走査部２２０は、複数の画素２００を垂直方向に走査しながら、各画素２００をリセットするための転送信号（ＰＴＸ）を供給する。

出力回路群３００は、画素配列ＰＡの周辺に配されている。出力回路群３００は、列ごとに設けられた出力回路３００ａ，・・・の集まりである。各出力回路３００ａ等は、各列信号線に接続されている。各出力回路３００ａ等は、列信号線を介して受け取ったノイズ電圧及び信号電圧を蓄積する。

水平走査部２１１は、画素配列ＰＡの周辺に配されている。水平走査部２１１から出力回路群３００の各出力回路３００ａ等へは、複数の列選択信号線が垂直方向に延びている。これにより、水平走査部２１１は、出力回路群３００を水平方向に走査しながら各出力回路３００ａ等に蓄積されたノイズ電圧及び信号電圧を列ごとに順番にアンプ２１７へ出力する。

アンプ２１７は、ノイズ電圧及び信号電圧を差動増幅して画像信号（アナログ信号）を後段の撮像信号処理回路９５へ出力する。

次に、画素２００及び出力回路３００ａの構成及び動作を、図４を用いて説明する。

画素２００は、フォトダイオード（ＰＤ）２０１、転送ＭＯＳトランジスタ２０２、フローティングディフュージョン（ＦＤ）２０６、増幅ＭＯＳトランジスタ２０４、選択ＭＯＳトランジスタ２０５、リセットＭＯＳトランジスタ２０３を備える。

ＰＤ２０１は、照射された光を光電変換して、露光量に応じた量の電荷を蓄積する。

転送ＭＯＳトランジスタ２０２は、そのゲートに垂直走査部２２０から転送信号ＰＴＸが供給される。転送ＭＯＳトランジスタ２０２は、アクティブな転送信号ＰＴＸがそのゲートに供給された際にオンされ、ＰＤ２０１で蓄積された電荷をＦＤ２０６へ転送する。一方、転送ＭＯＳトランジスタ２０２は、ノンアクティブな転送信号ＰＴＸがそのゲートに供給された際にオフされ、ＰＤ２０１が電荷蓄積を開始するようにする。

ＦＤ２０６では、転送された電荷を保持するとともに、転送された電荷量に応じてその電位がリセット電位から変化する。ＦＤ２０６は、変化した電位による電圧を増幅ＭＯＳトランジスタ２０４に入力する。すなわち、ＦＤ２０６は、増幅ＭＯＳトランジスタ２０４の入力部として機能している。

増幅ＭＯＳトランジスタ２０４は、そのゲートにＦＤ２０６の電位による電圧が入力される。そして、増幅ＭＯＳトランジスタ２０４は、入力された電圧を増幅して選択ＭＯＳトランジスタ２０５へ出力する。ここで、増幅ＭＯＳトランジスタ２０４は、電流源２１２、及び負荷（図示せず）とともにソースフォロワ動作を行い増幅回路として機能している。

リセットＭＯＳトランジスタ２０３は、そのゲートに垂直走査部２２０からリセット信号ＰＲＥＳが供給される。リセットＭＯＳトランジスタ２０３は、アクティブなリセット信号ＰＲＥＳがそのゲートに供給された際にオンされ、ＦＤ２０６に保持された電荷をリセットする。さらに、転送ＭＯＳトランジスタ２０２のゲートにアクティブな転送信号ＰＴＸが供給され転送ＭＯＳトランジスタ２０２がオンされていれば、リセットＭＯＳトランジスタ２０３は、ＦＤ２０６に加えてＰＤ２０１に蓄積された電荷もリセットする。

選択ＭＯＳトランジスタ２０５は、そのゲートに垂直走査部２２０から選択信号ＰＳＥＬが供給される。選択ＭＯＳトランジスタ２０５は、アクティブな選択信号ＰＳＥＬがそのゲートに供給された際にオンされ、増幅ＭＯＳトランジスタ２０４から入力された電圧を列信号線へ出力する。

例えば、ＰＤ２０１において電荷蓄積動作が開始された時点でのＦＤ２０６の電位はリセット電位となっている。このとき、垂直走査部２２０が選択ＭＯＳトランジスタ２０５のゲートに供給する選択信号ＰＳＥＬをアクティブにすると、選択ＭＯＳトランジスタ２０５がオン状態になる。そして、ＦＤ２０６のリセット電位による電圧が増幅ＭＯＳトランジスタ２０４で増幅されたノイズ電圧（リセットノイズレベルの電圧）が選択ＭＯＳトランジスタ２０５を介して列信号線２１３（Ｖ出力線）へ出力される。

あるいは、例えば、所定時間が経過した後、垂直走査部２２０が転送ＭＯＳトランジスタ２０２へ供給する転送信号ＰＴＸをノンアクティブからアクティブに変えると、転送ＭＯＳトランジスタ２０２がオフ状態からオン状態に変わる。そして、ＰＤ２０１で蓄積されている電荷がＦＤ２０６に転送される。そして、蓄積電荷を読み出すまでの待機時間が経過した後、ＦＤの電位による電圧が増幅ＭＯＳトランジスタ２０４で増幅された信号電圧が選択ＭＯＳトランジスタ２０５を介して列信号線２１３へ出力される。

出力回路３００ａは、スイッチ２０７，２０８、キャパシタＣＴＳ２０９、キャパシタＣＴＮ２１０、及び読み出しスイッチ２２１,２２２を備える。

スイッチ２０７は、ＰＴＳ信号がアクティブのときに、オンされて、列信号線を介して伝達された信号電圧をキャパシタＣＴＳ２０９に蓄積する。スイッチ２０７は、ＰＴＳ信号がノンアクティブのときに、オフされて、列信号線とキャパシタＣＴＳ２０９とを遮断する。

スイッチ２０８は、ＰＴＮ信号がアクティブのときに、オンされて、列信号線を介して伝達されたノイズ電圧をキャパシタＣＴＮ２１０に蓄積する。スイッチ２０８は、ＰＴＮ信号がノンアクティブのときに、オフされて、列信号線とキャパシタＣＴＮ２１０とを遮断する。

読み出しスイッチ２２１は、ＰＨＳ信号（図示せず）がアクティブのときに、オンされて、キャパシタＣＴＳ２０９に蓄積された信号電圧を水平出力線２１５へ出力する。読み出しスイッチ２２１は、ＰＨＮ信号（図示せず）がノンアクティブのときに、オフされて、キャパシタＣＴＳ２０９と水平出力線２１５とを遮断する。図４においては、ＰＨＳ信号とＰＨＮ信号とは同一の信号である場合を示している。

読み出しスイッチ２２２は、ＰＨＮ信号がアクティブのときに、オンされて、キャパシタＣＴＮ２１０に蓄積されたノイズ電圧を水平出力線２１４へ出力する。読み出しスイッチ２２２は、ＰＨＮ信号がノンアクティブのときに、オフされて、キャパシタＣＴＮ２１０と水平出力線２１４とを遮断する。

これらにより、アンプ２１７は、水平出力線２１４に出力されたノイズ電圧と水平出力線２１５に出力された信号電圧とを差動増幅して、画像信号（アナログ信号）Ｖｏｕｔを生成する。アンプ２１７は、画像信号Ｖｏｕｔを後段の撮像信号処理回路９５へ出力する。

次に、垂直走査部２２０から各画素へ供給される転送信号ＰＴＸについて、図５〜図７を用いて説明する。図５及び図６は、垂直走査信号ＰＶと転送信号ＰＴＸとの関係を示すタイミングチャートである。図７は、撮像センサ１００の画素配列ＰＡの各行における画素の動作タイミングを示した図である。図７は、基本的に図３と同様であるが、各行の画素の転送信号ＰＴＸが重畳的に示されている点と、各画素から信号を読み出すための読み出し走査の直線（又は曲線）１４がさらに示されていると点で図３と異なる。なお、各信号がハイレベルでアクティブになる場合を例示的に説明する。

垂直走査部２２０には、図４に示すように、垂直走査スタートパルスＰＶＳＴと垂直走査信号ＰＶとが入力される。垂直走査部２２０は、図５に示すように、垂直走査スタートパルスＰＶＳＴ及び垂直走査信号ＰＶに基づいて、垂直走査信号ＰＶの１行目用のパルスの立ち上がりエッジに同期した１行目用の転送信号ＰＴＸ１を生成する。１行目用の転送信号ＰＴＸ１は、垂直走査信号ＰＶの１行目用のパルスの立ち上がりエッジに同期してローレベルからハイレベルへ遷移する信号となっている。同様にして、垂直走査部２２０は、２行目以降の転送信号ＰＴＸ２，・・・も生成する。これにより、上の行の画素の転送信号から下の行の画素の転送信号が順次にアクティブになり、上の行の画素から下の行の画素へと順次にリセット動作が開始される。すなわち、垂直走査部２２０は、少なくとも隣接する２行の画素に対して順次にリセット動作を開始させる（図７の曲線１１参照）。

また、垂直走査部２２０は、図６に示すように、垂直走査スタートパルスＰＶＳＴ及び垂直走査信号ＰＶに基づいて、垂直走査信号ＰＶの１行目用のパルスの立ち上がりエッジに同期した１行目用の転送信号ＰＴＸ１を生成する。１行目用の転送信号ＰＴＸ１は、垂直走査信号ＰＶの１行目用のパルスの立ち上がりエッジに同期してハイレベルからローレベルへ遷移する信号となっている。同様にして、垂直走査部２２０は、２行目以降の転送信号ＰＴＸ２，・・・も生成する。これにより、上の行の画素の転送信号から下の行の画素の転送信号が順次にノンアクティブになり、上の行の画素から下の行の画素へと順次にリセット動作が完了する。すなわち、垂直走査部２２０は、少なくとも隣接する２行の画素に対して順次にリセット動作を完了させる（図７の曲線１２参照）。

各行の画素の電荷蓄積動作は、リセット動作が完了すること（図７の曲線１２）で開始し、メカニカルシャッタ９３により遮光されること（図７の曲線１３）で終了する。ここで、垂直走査部２２０は、リセット動作が完了してからメカニカルシャッタ９３により遮光されるまでの期間が少なくとも隣接する２行の画素で一定になるように、少なくとも隣接する２行の画素のリセット動作を完了させる。

このように、メカニカルシャッタの走行パターンに応じて電子先幕シャッタを速く走査させても、各画素を十分にリセットすることができるため、残像の弊害が生じる可能性を減らすことができる。すなわち、撮像された画像に残像が発生することを低減できる。

また、リセット動作が開始してからリセット動作が完了するまでの期間が少なくとも隣接する２行の画素で一定になるように、少なくとも隣接する２行の画素にリセット動作を行わせている。これにより、少なくとも隣接する２行の画素がリセットされる時間を一定にすることができるので、残像の面内ムラを低減できる。

次に、本発明の第２実施形態に係る撮像システム４９０を、図８及び図９を用いて説明する。図８は、撮像センサ４００の回路構成図である。図９は、撮像センサ４００の画素配列ＰＡの各行における画素の動作タイミングを示したものである。

撮像システム４９０の撮像センサ４００は、基本的な構成は第１実施形態と同様であるが、垂直走査部４２０を備える点で第１実施形態と異なる。

すなわち、垂直走査部４２０は、図９に示すように、少なくとも隣接する２行の画素にリセット動作の一部を並行して行わせる。垂直走査部４２０は、リセット動作が開始してからリセット動作が完了するまでの期間が、メカ後幕１０１の先端１０８（図３参照）の通過速度が速い行に比べてメカ後幕１０１の先端１０８の通過速度が遅い行において長くなるようにする。

具体的には、垂直走査部４２０は、図９に示すように、リセット動作が開始するタイミングが第１実施形態（破線で示す曲線１１）に比べて遅くなるように、複数の画素に対してリセット動作を開始させる（実線で示す曲線１１ａ参照）。メカニカルシャッタ９３の走行パターンである曲線１３に基づいて、メカ後幕１０１の先端１０８（図２参照）が画素配列ＰＡの各行を通過する時間（以下、メカ通過時間とする）を求めておく。そして、垂直走査部４２０は、各行のリセット動作の時間がｍ行前から該当行までのメカ通過時間を加え合わせたものとなるように、リセット動作が開始するタイミングを遅くして、複数の画素に対してリセット動作を開始させる。すなわち、垂直走査部４２０は、画素配列ＰＡの隣接するｍ行の画素のリセット動作を順次に開始させ、ｍ行目の画素のリセット動作を開始させるタイミングで１行目の画素のリセット動作を完了させる。これにより、垂直走査部４２０は、隣接するｍ行の画素のリセット動作を並行して行わせる。ここで、ｍは、２以上の整数であり、画素配列ＰＡの全ての行の数より小さい。

この駆動方法により、垂直走査信号ＰＶにおける第ｎ＋ｍ行目のパルスの立ち上がりエッジを、第ｎ＋ｍ行目のリセット開始走査に使用するとともに、第ｎ行目のリセット完了走査に使用することができる。これにより、各行の画素において、リセット開始走査からリセット完了走査までの時間（リセット動作の時間）が短縮されるので、シャッタを切るまでの時間が短縮化できるという利点が存在する。

なお、垂直走査部４２０は、画素配列ＰＡにおいて最初に画素のリセット動作を開始させる開始行（最上行）に隣接するｍ未満の行の画素のリセット期間を、開始行（最上行）の画素のリセット期間に等しくしてもよい。

次に、本発明の第３実施形態に係る撮像システム５９０を、図１０及び図１１を用いて説明する。図１０は、撮像センサ５００の回路構成図である。図１１は、撮像センサ５００の画素配列ＰＡの各行における画素の動作タイミングを示したものである。

撮像システム５９０の撮像センサ５００は、基本的な構成は第１実施形態と同様であるが、垂直走査部５２０が第１垂直走査部５２０ａ及び第２垂直走査部５２０ｂを含む点で第１実施形態と異なる。

第１垂直走査部５２０ａは、画素配列ＰＡの複数の画素に対して一括してリセット開始走査を行う。第２垂直走査部５２０ｂは、画素配列ＰＡの複数の画素に対して順次にリセット完了走査を行う。すなわち、垂直走査部５２０は、少なくとも隣接する２行の画素に対して一括でリセット動作を開始させ（図１１の直線１１ｂ参照）、少なくとも隣接する２行の画素に対して順次にリセット動作を完了させる（図１１の曲線１２参照）。

ここで、第１垂直走査部５２０ａの構成を、図１２及び図１３を用いて説明する。図１２は、第１垂直走査部５２０ａの回路構成図である。図１３は、シフトレジスタＳＲの論理構成図である。

第１垂直走査部５２０ａは、図１２に示すように、画素配列ＰＡの各行に対応して、シフトレジスタＳＲ、及びＡＮＤゲートＡＧを含む。シフトレジスタＳＲには、垂直走査信号ＰＶが供給される。ＡＮＤゲートＡＧには、シフトレジスタＳＲからの出力信号Ｑと、外部入力の転送信号ＰＴＸとが供給される。ＡＮＤゲートＡＧは、それらの論理積として各行の画素の転送信号ＰＴＸｎを生成して出力する。

シフトレジスタＳＲには、垂直走査信号ＰＶに基づいて生成された、シフト用パルスＰ１，Ｐ２が入力される。また、シフトレジスタＳＲには、シフト用パルスＰ１，Ｐ２を論理反転させた、シフト用反転パルスＰ１Ｂ，Ｐ２Ｂが入力される。シフト用パルスＰ１，Ｐ２は、図１４に示されるように、互いにハイレベルの期間が重ならないように生成されている。

シフトレジスタＳＲは、例えば、図１３に示す論理構成を含む。シフトレジスタＳＲでは、前述のシフト用パルスＰ１，Ｐ２、シフト用反転パルスＰ１Ｂ，Ｐ２Ｂが、それぞれ、端子Ｐ１，Ｐ２，Ｐ１Ｂ，Ｐ２Ｂに入力される。また、シフトレジスタＳＲでは、前段のシフトレジスタＳＲの出力Ｑ、すなわち、垂直走査スタートパルスＰＶＳＴのデータが、端子Ｄに入力される。さらに、シフトレジスタＳＲでは、シフト用パルスＰ１，Ｐ２やシフト用反転パルスＰ１Ｂ，Ｐ２Ｂに応じて、端子Ｄに入力された信号ＰＶＳＴがＮＡＮＤゲートを介して出力端子Ｑから次段のシフトレジスタＳＲへ出力される。

次に、垂直走査部５２０の動作を、図１４を用いて説明する。図１４は、垂直走査部５２０の動作を示すタイミングチャートである。

シフトレジスタＳＲでは、端子Ｑの前にあるＮＡＮＤゲートにより、セット信号ｓｅｔからローデータを入れることで強制的にハイデータを出力させることができるため、全行一括でリセット開始の状態を作ることができる（図１３参照）。具体的には、各行の画素に対応したシフトレジスタＳＲでは、図１４に示すように、一括してセット信号ｓｅｔがハイレベルからローレベル（アクティブレベル）に遷移する。このタイミングで、各行の画素に対応したシフトレジスタＳＲは、同時にローレベルからハイレベルに遷移する出力信号Ｑ＿１，Ｑ＿２，・・・を出力する。このとき、外部入力のＰＴＸはハイレベルに維持されているので、各行の画素に対応したＡＮＤゲートＡＧ（図１２参照）は、同時にローレベルからハイレベルに遷移する転送信号ＰＴＸ１，ＰＴＸ２，・・・を出力する。

このように、リセット開始走査を外部入力を用いて一括で行うため、より高速にリセット動作を開始させることができる。

次に、本発明の第４実施形態に係る撮像システム６９０を、図１５〜図１７を用いて説明する。図１５は、撮像センサ６００及びメカニカルシャッタ９３の配置を示す図である。図１６は、撮像センサ６００の回路構成図である。図１７は、撮像センサ６００の画素配列ＰＡの各行における画素の動作タイミングを示したものである。

撮像システム６９０は、撮像センサ６００及びメカニカルシャッタ９３の動作が、図１５に示すように、第１実施形態と異なる。

後述の垂直走査部６２０は、画素配列ＰＡにおける最上行からリセット開始走査を始めた後であって最下行までリセット開始走査を行う前に、画素配列ＰＡにおける最上行からリセット完了走査を始める。

ここで、画素配列ＰＡにおいて、リセット開始走査ライン１０９ｃとリセット完了走査ライン１０７との間の領域は、リセット動作している（リセット状態にある）リセット領域１０４ｃである。リセット開始走査ライン１０９ｃから下の領域１０３ｃは、これからリセットされる領域である。すなわち、垂直走査部６２０は、リセット領域１０４ｃを走査すること（電子シャッタ動作）により、メカ先幕の代わりに、リセット領域１０４ｃとリセット領域１０４ｃの下の領域１０３ｃとを擬似的に遮光している。リセット完了走査ライン１０７は、メカ先幕がリセット領域１０４ｃ及び領域１０３ｃを覆った場合のメカ先幕の上端に相当する。

また、撮像システム６９０の撮像センサ６００は、基本的な構成は第１実施形態と同様であるが、垂直走査部６２０が第１垂直走査部６２０ａ及び第２垂直走査部６２０ｂを含む点で第１実施形態と異なる。

第１垂直走査部６２０ａは、画素配列ＰＡの複数の画素に対して順次にリセット開始走査を行う。第２垂直走査部６２０ｂは、画素配列ＰＡの複数の画素に対して順次にリセット完了走査を行う。すなわち、垂直走査部６２０は、少なくとも隣接する２行の画素に対して順次にリセット動作を開始させ（図１７の曲線１１ｃ）、最下行のリセット動作が開始する前に、少なくとも隣接する２行の画素に対して順次にリセット動作を完了させる（図１７の曲線１２）。

ここで、第１垂直走査部６２０ａ及び第２垂直走査部６２０ｂの構成を、図１８〜図２０を用いて説明する。図１８は、第１垂直走査部６２０ａ及び第２垂直走査部６２０ｂの回路構成図である。図１９は、シフトレジスタＳＲ１の論理構成図である。図２０は、シフトレジスタＳＲ２の論理構成図である。

第１垂直走査部６２０ａは、図１８に示すように、画素配列ＰＡの各行に対応して、シフトレジスタＳＲ１を含む。第２垂直走査部６２０ｂは、画素配列ＰＡの各行に対応して、シフトレジスタＳＲ２、及びＡＮＤゲートＡＧ１，ＡＧ２を含む。シフトレジスタＳＲ１には、垂直走査信号ＰＶ１が供給される。シフトレジスタＳＲ２には、垂直走査信号ＰＶ２が供給される。ＡＮＤゲートＡＧ１には、シフトレジスタＳＲ１からの出力信号Ｑ１と、シフトレジスタＳＲ２からの出力信号Ｑ２とが供給される。ＡＮＤゲートＡＧ１は、それらの論理積として出力信号Ｑ１２を生成して出力する。ＡＮＤゲートＡＧ２には、ＡＮＤゲートＡＧ１からの出力信号Ｑ１２と、外部入力の転送信号ＰＴＸとが供給される。ＡＮＤゲートＡＧ２は、それらの論理積として各行の画素の転送信号ＰＴＸｎを生成して出力する。

シフトレジスタＳＲ１は、垂直走査信号ＰＶ１に基づいて生成された、シフト用パルスＰ１＿１，Ｐ２＿１が入力される。また、シフトレジスタＳＲ１は、シフト用パルスＰ１＿１，Ｐ２＿１を論理反転させた、シフト用反転パルスＰ１＿１Ｂ，Ｐ２＿１Ｂが入力される。シフト用パルスＰ１＿１，Ｐ２＿１は、図２１及び図２２に示されるように、互いにハイレベルの期間が重ならないように生成されている。

シフトレジスタＳＲ１は、例えば、図１９に示す論理構成を含む。シフトレジスタＳＲ１では、前述のシフト用パルスＰ１＿１，Ｐ２＿１、シフト用反転パルスＰ１＿１Ｂ，Ｐ２＿１Ｂが、それぞれ、端子Ｐ１＿１，Ｐ２＿１，Ｐ１＿１Ｂ，Ｐ２＿１Ｂに入力される。また、シフトレジスタＳＲ１では、前段のシフトレジスタＳＲ１の出力Ｑ１、すなわち、垂直走査スタートパルスＰＶＳＴ１に応じたデータが、端子Ｄ１に入力される。さらに、シフトレジスタＳＲ１では、シフト用パルスＰ１＿１，Ｐ２＿１やシフト用反転パルスＰ１＿１Ｂ，Ｐ２＿１Ｂに応じて、端子Ｄ１に入力された信号ＰＶＳＴ１がＮＡＮＤゲートを介して出力端子Ｑ１から次段のシフトレジスタＳＲ１へ出力される。

一方、シフトレジスタＳＲ２は、垂直走査信号ＰＶ２に基づいて生成された、シフト用パルスＰ１＿２，Ｐ２＿２が入力される。また、シフトレジスタＳＲ２は、シフト用パルスＰ１＿２，Ｐ２＿２を論理反転させた、シフト用反転パルスＰ１＿２Ｂ，Ｐ２＿２Ｂが入力される。シフト用パルスＰ１＿２，Ｐ２＿２は、図２３及び図２４に示されるように、互いにハイレベルの期間が重ならないように生成されている。

シフトレジスタＳＲ２は、例えば、図２０に示す論理構成を含む。シフトレジスタＳＲ２では、前述のシフト用パルスＰ１＿２，Ｐ２＿２、シフト用反転パルスＰ１＿２Ｂ，Ｐ２＿２Ｂが、それぞれ、端子Ｐ１＿２，Ｐ２＿２，Ｐ１＿２Ｂ，Ｐ２＿２Ｂに入力される。また、シフトレジスタＳＲ２では、前段のシフトレジスタＳＲ２の出力Ｑ２、すなわち、垂直走査スタートパルスＰＶＳＴ２に応じたデータが、端子Ｄ２に入力される。また、シフトレジスタＳＲ２では、シフト用パルスＰ１＿２，Ｐ２＿２やシフト用反転パルスＰ１＿２Ｂ，Ｐ２＿２Ｂに応じて、端子Ｄ２に入力された信号ＰＶＳＴ２がＮＡＮＤゲートを介して出力端子Ｑ２から次段のシフトレジスタＳＲ２へ出力される。

次に、垂直走査部６２０の動作を、図２１及び図２２を用いて説明する。図２１及び図２２は、垂直走査部６２０の動作を示すタイミングチャートである。

シフトレジスタＳＲ１では、端子Ｑ１の前にあるＮＯＲゲートにより、リセット信号ＲＥＳからハイデータを入れることで強制的にローデータを出力させることができるため、出力信号Ｑ１を全行一括で予備的にローレベルにすることができる（図１９参照）。具体的には、各行の画素に対応したシフトレジスタＳＲ１では、図２１に示すように、一括してリセット信号ＲＥＳがローレベルからハイレベル（アクティブレベル）に遷移する。このタイミングで、各行の画素に対応したシフトレジスタＳＲ１は、同時にハイレベルからローレベルに遷移する出力信号Ｑ１＿１，Ｑ１＿２，・・・を出力する。

シフトレジスタＳＲ２では、端子Ｑ２の前にあるＮＡＮＤゲートにより、セット信号ｓｅｔからローデータを入れることで強制的にハイデータを出力させることができるため、出力信号Ｑ２を全行一括で予備的にハイレベルにすることができる（図２０参照）。具体的には、各行の画素に対応したシフトレジスタＳＲ２では、図２２に示すように、一括してセット信号ｓｅｔがハイレベルからローレベル（アクティブレベル）に遷移する。このタイミングで、各行の画素に対応したシフトレジスタＳＲ２は、同時にローレベルからハイレベルに遷移する出力信号Ｑ２＿１，Ｑ２＿２，・・・を出力する。

このとき、各行の画素に対応したＡＮＤゲートＡＧ１は、ローレベルの信号を出力する。これにより、ＡＮＤゲートＡＧ２は、図２１及び図２２に示すように、外部入力のＰＴＸの論理レベルに関わらず、ローレベルに初期設定された転送信号ＰＴＸ１，ＰＴＸ２，・・・を出力する。

次に、各行の画素に対応したシフトレジスタＳＲ１では、図２３に示すように、リセット信号ＲＥＳがハイレベルからローレベル（ノンアクティブレベル）に遷移する。これに応じて、各行の画素に対応したシフトレジスタＳＲ１は、垂直走査スタートパルスＰＶＳＴ１が段数に応じてシフトされたデータ、すなわち、出力信号Ｑ１＿１，Ｑ１＿２，・・・を出力する。

このとき、各行の画素に対応したシフトレジスタＳＲ２の出力信号Ｑ２＿１，Ｑ２＿２，・・・は、ハイレベルに維持されている。これにより、各行の画素に対応したＡＮＤゲートＡＧ１は、出力信号Ｑ１＿１，Ｑ１＿２，・・・と同様の信号を出力する。そして、外部入力のＰＴＸはハイレベルに維持されているので、各行の画素に対応したＡＮＤゲートＡＧ２も、出力信号Ｑ１＿１，Ｑ１＿２，・・・と同様の信号、すなわち、転送信号ＰＴＸ１，ＰＴＸ２，・・・を出力する。すなわち、垂直走査部６２０（第１垂直走査部６２０ａ）は、画素配列ＰＡの複数の画素に対して順次にリセット開始走査を行う。

さらに、各行の画素に対応したシフトレジスタＳＲ２では、図２４に示すように、セット信号ｓｅｔがローレベルからハイレベル（ノンアクティブレベル）に遷移する。これに応じて、各行の画素に対応したシフトレジスタＳＲ２は、垂直走査スタートパルスＰＶＳＴ２が段数に応じてシフトされたデータ、すなわち、出力信号Ｑ２＿１，Ｑ２＿２，・・・を出力する。

このとき、各行の画素に対応したシフトレジスタＳＲ１の出力信号Ｑ１＿１，Ｑ１＿２，・・・は、ハイレベルに維持されている。これにより、各行の画素に対応したＡＮＤゲートＡＧ１は、出力信号Ｑ２＿１，Ｑ２＿２，・・・と同様の信号を出力する。そして、外部入力のＰＴＸはハイレベルに維持されているので、各行の画素に対応したＡＮＤゲートＡＧ２も、出力信号Ｑ２＿１，Ｑ２＿２，・・・と同様の信号、すなわち、転送信号ＰＴＸ１，ＰＴＸ２，・・・を出力する。すなわち、垂直走査部６２０（第２垂直走査部６２０ｂ）は、画素配列ＰＡの複数の画素に対して順次にリセット完了走査を行う。

このように、垂直走査部６２０は、第１垂直走査部６２０ａによるリセット開始走査と、第２垂直走査部６２０ｂによるリセット完了走査とを、独立して行うことができる。これにより、垂直走査部６２０は、少なくとも隣接する２行の画素に対して順次にリセット動作を開始させる（図１７の曲線１１ｃ）。垂直走査部６２０は、最下行のリセット動作が開始する前に、少なくとも隣接する２行の画素に対して順次にリセット動作を完了させる（図１７の曲線１２）。したがって、シャッタを切るまでの時間を容易に短縮することができる。

以上の実施例では図４、８、及び１０に示す構成を有する撮像素子について説明したが、例えば画素列に対応して信号を増幅する増幅器を設けるなど、本発明の主旨の範囲において種々の変形例が考えられる。

また、本発明は先幕と後幕の両者を電子シャッタで駆動して撮影する、例えば動画撮影状態から、先幕に電子シャッタを用い、後幕をメカニカルシャッタとして撮影する、例えば静止画撮影状態への切り換えに有効である。

本発明の第１実施形態に係る撮像システムの構成図。 撮像センサ及びメカニカルシャッタの配置を示す図。 撮像センサの画素配列の各行における画素の動作タイミングを示した図。 撮像センサの回路構成図。 垂直走査信号と転送信号との関係を示すタイミングチャート。 垂直走査信号と転送信号との関係を示すタイミングチャート。 撮像センサの画素配列の各行における画素の動作タイミングを示した図。 撮像センサの回路構成図。 撮像センサの画素配列の各行における画素の動作タイミングを示した図。 撮像センサの回路構成図。 撮像センサの画素配列の各行における画素の動作タイミングを示した図。 第１垂直走査部の回路構成図。 シフトレジスタの論理構成図。 垂直走査部の動作を示すタイミングチャート。 撮像センサ及びメカニカルシャッタの配置を示す図。 撮像センサの回路構成図。 撮像センサの画素配列の各行における画素の動作タイミングを示した図。 第１垂直走査部及び第２垂直走査部の回路構成図。 シフトレジスタの論理構成図。 シフトレジスタの論理構成図。 垂直走査部の動作を示すタイミングチャート。 垂直走査部の動作を示すタイミングチャート。 垂直走査部の動作を示すタイミングチャート。 垂直走査部の動作を示すタイミングチャート。 背景技術を説明する図。 背景技術を説明する図。 背景技術を説明する図。

符号の説明

９０ 撮像システム
９３ メカニカルシャッタ
１００，４００，５００，６００ 撮像センサ
２２０，４２０，５２０，６２０ 垂直走査部
ＰＡ 画素配列

Claims (14)

1. 撮像センサと、前記撮像センサの露光の終了を制御するメカニカルシャッタとを有する撮像システムであって、
   前記撮像センサは、
   複数の画素が行列状に配列された画素配列と、
   前記画素配列を行単位で走査する垂直走査部と、
   を含み、
   前記垂直走査部は、前記画素配列の少なくとも隣接する２行の画素のリセット動作の少なくとも一部を並行して行わせ、
   画素の電荷蓄積動作は、前記リセット動作が完了することで開始し、前記メカニカルシャッタにより遮光されることで終了し、
   前記垂直走査部は、前記画素配列の少なくとも隣接する２行の画素に対して順次に前記リセット動作を完了させる
   ことを特徴とする撮像システム。
2. 前記垂直走査部は、前記リセット動作が開始してから前記リセット動作が完了するまでの期間が前記画素配列の少なくとも隣接する２行の画素で一定になるように、前記画素配列の少なくとも隣接する２行の画素に前記リセット動作を行わせる
   ことを特徴とする請求項１に記載の撮像システム。
3. 前記垂直走査部は、前記リセット動作が開始してから前記リセット動作が完了するまでの期間が、前記メカニカルシャッタの先端の通過速度が速い行に比べて前記メカニカルシャッタの先端の通過速度が遅い行において長くなるように、前記画素配列の少なくとも隣接する２行の画素に前記リセット動作を行わせる
   ことを特徴とする請求項１に記載の撮像システム。
4. 前記垂直走査部は、前記画素配列の隣接するｍ行の画素のリセット動作を順次に開始させ、ｍ行目の画素のリセット動作を開始させるタイミングで１行目の画素のリセット動作を完了させて、隣接するｍ行の画素のリセット動作を並行して行わせ、
   ｍは、２以上の整数であり、前記画素配列の全ての行の数より小さい
   ことを特徴とする請求項１に記載の撮像システム。
5. 前記垂直走査部は、前記画素配列の隣接するｍ行の画素のリセット動作を順次に開始させ、前記画素配列において最初に画素のリセット動作を開始させる開始行に隣接するｍ未満の行の画素のリセット期間を、前記開始行の画素のリセット期間に等しくする
   ことを特徴とする請求項１に記載の撮像システム。
6. 前記垂直走査部は、前記画素配列の少なくとも隣接する２行の画素に対して一括で前記リセット動作を開始させる
   ことを特徴とする請求項１に記載の撮像システム。
7. 前記垂直走査部は、前記リセット動作が完了してから前記メカニカルシャッタにより遮光されるまでの期間が前記画素配列の少なくとも隣接する２行の画素で一定になるように、前記画素配列の少なくとも隣接する２行の画素に対して前記リセット動作を完了させる
   ことを特徴とする請求項１から６のいずれか１項に記載の撮像システム。
8. 電荷蓄積動作の終了がメカニカルシャッタによりそれぞれ決定される複数の画素が行列状に配列された画素配列と、前記画素配列を行単位で走査する垂直走査部とを有した撮像センサであって、
   前記垂直走査部は、前記画素配列の少なくとも隣接する２行の画素のリセット動作の少なくとも一部を並行して行わせ、
   画素の電荷蓄積動作は、前記リセット動作が完了することで開始し、
   前記垂直走査部は、前記画素配列の少なくとも隣接する２行の画素に対して順次に前記リセット動作を完了させる
   ことを特徴とする撮像センサ。
9. 前記垂直走査部は、前記リセット動作が開始してから前記リセット動作が完了するまでの期間が前記画素配列の少なくとも隣接する２行の画素で一定になるように、前記画素配列の少なくとも隣接する２行の画素に前記リセット動作を行わせる
   ことを特徴とする請求項８に記載の撮像センサ。
10. 前記垂直走査部は、前記リセット動作が開始してから前記リセット動作が完了するまでの期間が、前記メカニカルシャッタの先端の通過速度が速い行に比べて前記メカニカルシャッタの先端の通過速度が遅い行において長くなるように、前記画素配列の少なくとも隣接する２行の画素に前記リセット動作を行わせる
    ことを特徴とする請求項８に記載の撮像センサ。
11. 前記垂直走査部は、前記画素配列の少なくとも隣接する２行の画素に対して一括で前記リセット動作を開始させる
    ことを特徴とする請求項８に記載の撮像センサ。
12. 前記垂直走査部は、前記リセット動作が完了してから前記メカニカルシャッタにより遮光されるまでの期間が前記画素配列の少なくとも隣接する２行の画素で一定になるように、前記画素配列の少なくとも隣接する２行の画素に対して前記リセット動作を完了させる
    ことを特徴とする請求項８から１１のいずれか１項に記載の撮像センサ。
13. 撮像センサと、前記撮像センサの露光の終了を制御するメカニカルシャッタとを有する撮像システムの制御方法であって、
    前記撮像センサにおいて複数の画素が行列状に配列された画素配列の各行では、
    画素のリセット動作を開始する開始ステップと、
    画素の前記リセット動作を完了する完了ステップと、
    画素が前記メカニカルシャッタにより遮光される遮光ステップと、
    が行われ、
    前記画素配列の第１の行の画素の前記開始ステップが行われた後、前記第１の行の画素の前記完了ステップが行われる前に前記画素配列において前記第１の行に隣接する第２の行の画素の前記開始ステップが行われ、前記第１の行の画素の前記完了ステップが行われることにより前記第１の行の画素の電荷蓄積動作が開始され、前記第１の行の画素の前記遮光ステップが行われることにより前記第１の行の画素の前記電荷蓄積動作が終了し、
    前記完了ステップは、前記第1の行の画素と前記第２の行の画素とに対して順次に行われる
    ことを特徴とする撮像システムの制御方法。
14. 前記開始ステップは、前記画素配列の少なくとも隣接する２行の画素に対して一括して行われる
    ことを特徴とする請求項１３に記載の撮像システムの制御方法。

Images