JP4887180B2 - 短絡保護機能付き半導体装置 - Google Patents
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Description
以下、同図を参照しつつ、この従来回路について説明すれば、この従来回路は、信号増幅等を行うための半導体装置であって、その出力段は、信号の緩衝増幅又は電力増幅等を行う増幅回路2Aと、プッシュプル動作するよう構成されて、増幅回路2Aからの信号を外部へ出力する出力トランジスタQ1,Q2とを具備して構成されたものとなっている。
なお、同様な半導体装置の出力回路としては、例えば、特許文献1等に開示されたものがある。
しかしながら、上述の従来回路においては、そのような場合に対応できる短絡保護回路が備えられていないため、最悪時には、出力トランジスタQ1,Q2の破壊、さらには、半導体装置の破壊に至る可能性があった。
かかる構成において、前記2つの出力トランジスタは、バイポーラトランジスタであって、前記モニタ回路は、前記2つの出力トランジスタのそれぞれについて、ベース電流が所定値以上となったことを検出可能に構成されてなるものが好適である。
また、上記構成において、前記2つの出力トランジスタは、MOSトランジスタであって、前記モニタ回路は、前記2つの出力トランジスタのそれぞれについて、ゲート・ソース間電圧が所定値以上となったことを検出可能に構成されてなるものとしても好適である。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における短絡保護機能付き半導体装置の構成例について、図1を参照しつつ説明する。
本発明の実施の形態における短絡保護機能付き半導体装置1は、その出力段が、信号の緩衝増幅や電力増幅を行う増幅回路2と、プッシュプル動作するよう構成されて、増幅回路2の信号を外部へ出力する第1及び第2の出力トランジスタ(図1においては、それぞれ「Q1」、「Q2」と表記)11,12とを具備すると共に、さらに、後述するように短絡保護のための回路が構成されたものとなっている。
また、本発明の実施の形態においては、第1の出力トランジスタ11として、pnp型トランジスタが、第2の出力トランジスタ12として、npn型トランジスタが、それぞれ用いられている。そして、第1の出力トランジスタ11のコレクタと第2の出力トランジスタ12のコレクタが相互に接続されて出力端とされ、出力端子13に接続されている。一方、第1の出力トランジスタ11のエミッタには、電源電圧V+が印加されるようになっている一方、第2の出力トランジスタ12のエミッタは、グランドに接続されたものとなっている。
例えば、何らかの原因により、出力端子13がグランドと短絡されて、第1及び第2の出力トランジスタ11,12に大電流が流れたとすると、それに伴いそれぞれのベース電流が増大する(図2(A)及び図2(B)参照)。
電流モニタ回路3は、第1又は第2の出力トランジスタ11、12のいずれかのベース電流が所定の電流(リミット電流)値を越えると、その間、論理値Highに相当するレベルの電圧信号を出力するように構成されたものとなっている。したがって、上述のように増大したベース電流がリミット値を越えると電流モニタ回路3からは、論理値Highに相当する電圧信号が出力されることとなる(図2(B)及び図2(C)参照)。
そして、発振回路4の出力が論理値Lowとなると、電流源5による電流供給動作が再開されるため、第1及び第2の出力トランジスタ11,12は、大電流が流れ、ベース電流が再びリミット値を越えると、それまで徐々に低下していた電流モニタ回路3の出力が再び論理値Highとなるため、上述した動作が繰り返されることとなる(図2(B)乃至図2(E)参照)。
この構成例は、第1及び第2の出力トランジスタ11,12がバイポーラトランジスタである場合に適したもので、図3においては、図を簡潔にして理解を容易にする観点から、pnp型の第1の出力トランジスタ11のベース電流のモニタを行う部分を示しており、基本的に同様の構成を有する第2の出力トランジスタ12のベース電流をモニタする回路部分については図示を省略したものとなっている。
また、第3のトランジスタ13のベースには、入力信号を増幅する前段の回路(図示せず)からの信号を増幅するドライバ回路34が接続されている。
そして第7のトランジスタ17のコレクタは、第2のカレントミラー回路32を構成するpnp型の第8のトランジスタ18のコレクタに接続されている。
そして、第9のトランジスタ19のコレクタは、第1の抵抗器(図3においては「R1」と表記)35を介してnpn型の第4のトランジスタ14のコレクタに接続されたものとなっている。
また、先の第9のトランジスタ19のコレクタと第1の抵抗器35の接続点とグランドとの間には、第1のコンデンサ(図3においては「C1」と表記)36が接続されている。
第11のトランジスタ21は、そのエミッタがグランドに接続される一方、コレクタは、第4の抵抗器(図3においては「R4」と表記)44を介して電源電圧V+が印加されると共に、npn型の第12のトランジスタ22のベース及び発振回路4の動作を制御できる所定の箇所に接続されている。
なお、ここで、発振回路4の動作を制御できる所定の箇所とは、先に図1で説明したように、発振回路4の動作を外部からの信号に応じて制御可能に設けられた図示されないスイッチ素子である。
第1の出力トランジスタ11のベース電流ib1は、電流モニタ回路3において、第3のトランジスタ13のエミッタへ流れ込む。この第3のトランジスタ13のコレクタには、定電流源33が接続されているため、第3のトランジスタ13のエミッタには、この定電流源33から供給される定電流I1と、第1の出力トランジスタ11のベース電流ib1の和(I1+ib1)が流れ込み、ほぼ同一の電流が第3のトランジスタ13のコレクタに流れることとなる。
その結果、第9のトランジスタ19のコレクタと第1の抵抗器35との接続点の電圧である電流モニタ回路3の出力電圧VAは、VA=R1×(I1+ib1)+Vce4となる。なお、ここで、R1は、第1の抵抗器35の抵抗値であり、Vce4は、第4のトランジスタ14のコレクタ・エミッタ間電圧である。
第5のトランジスタ15の導通に伴い、第11のトランジスタ21が非導通状態となり、先に説明した発振回路4の動作を制御する発振回路4内のスイッチ素子には、論理値Highに相当するレベルの電圧が印加されると共に、この電圧は、第12のトランジスタ22のベースに印加されることとなる。
また、第12のトランジスタ22は、導通状態となり、それによって、第13のトランジスタ23は、非導通状態となり、そのコレクタ電位は、ほぼ電源電圧V+となる。
かかる状態において、電流源5は、発振回路4からパルス信号が出力されている間、動作を停止する一方、パルス信号の出力が停止し、発振回路4の出力が論理値Lowに相当するレベルとなると電流供給動作を行うこととなる(図2(C)乃至図2(E)参照)。
そのため、第5のトランジスタ15が非導通状態となる一方、第11のトランジスタ21が導通状態となり、発振回路4には、論理値Lowに相当するレベルの電圧が印加されるため、発振回路4は、発振動作を停止することとなる。
この構成例は、第1及び第2の出力トランジスタ(図4においては、それぞれ「M1」、「M2」と表記)11A,12AがMOSトランジスタであることに対応して、電流モニタ回路3に代えて電圧モニタ回路(図4においては「V−MONI」と表記)6が設けられた点を除けば、図1に示された構成例と基本的に同一構成を有してなるものである。
本発明の実施の形態において、第1の出力トランジスタ11Aは、NチャンネルMOSトランジスタであり、第2の出力トランジスタ12Aは、PチャンネルMOSトランジスタである。
また、図5においては、図を簡潔にして理解を容易にする観点から、第1の出力トランジスタ11Aのゲート・ソース間電圧のモニタを行う部分を示しており、基本的に同様の構成を有する第2の出力トランジスタ12Aのゲート電流をモニタする回路部分は図示を省略したものとなっている。
第1の出力トランジスタ11Aのゲート(制御端子)には、図示されない後段の回路から、この第1の出力トランジスタ11Aを介して外部へ出力する信号が印加されるようになっていると共に、次述するように電圧モニタ回路6との接続がなされている。
また、第3のMOSトランジスタ13Aと第2の定電流源51との接続点には、第2の出力トランジスタ12Aのゲート(制御端子)が接続されている。
また、第6のMOSトランジスタ26のゲートは、第3のMOSトランジスタ13Aのゲートと接続されると共に、所定の基準電圧が印加されるようになっている。ここで、所定の基準電圧は、第1及び第2の出力トランジスタ11,12の無信号時におけるいわゆるアイドリング電流を所定の大きさとするために選定される電圧である。
すなわち、第8及び第9のトランジスタ18,19は、第8のトランジスタ18のコレクタ及びベースには、Pチャンネルの第5のMOSトランジスタ25のドレインが接続され、この第5のMOSトランジスタ25のソースは、上述した第3のMOSトランジスタ13Aと第2の定電流源51との接続点に接続されている。
なお、第5のMOSトランジスタ25のゲートには、先の第6のMOSトランジスタ26と同様な所定の基準電圧が印加されるようになっている。
これに伴い、第3のMOSトランジスタ13Aに流れる電流が減少しゆき、第3のMOSトランジスタ13Aへ流れ込んでいた定電流源33の電流I1は、第4のMOSトランジスタ24へ徐々に流れ込むこととなり、第4のMOSトランジスタ24の電流は、徐々に電流I1に漸近してゆく。
そして、第5のMOSトランジスタ25の電流IBは、第9及び第8のトランジスタ18,19によって、第9のトランジスタ19のコレクタにミラーされて流れることとなる。
その結果、先の図3の構成例で説明したように第5のトランジスタ15の第11乃至第13のトランジスタ21〜23の動作により、発振回路4が動作し、発振回路4の出力に応じて電流源5の電流供給動作が制御されることとなる。なお、その動作の詳細は、先に図1乃至図3を参照しつつそれぞれ説明したものと基本的に同一であるので、ここでの再度の詳細な説明は省略することとする。
2…増幅回路
3…電流モニタ回路
4…発振回路
5…電流源
6…電圧モニタ回路
Claims (3)
- 電源とグランドとの間に2つの出力トランジスタがプッシュプル動作するよう設けられて、当該2つの出力トランジスタを介して、電流源による電流供給を受けて動作する前段の回路からの信号が出力可能に構成されてなる半導体装置において、
前記2つの出力トランジスタのそれぞれの制御端子における信号レベルが所定以上であることを検出するモニタ回路と、
前記モニタ回路により前記制御端子における信号レベルが所定以上であることが検出されている間、発振動作を行う発振回路とを具備し、
前記電流源は、前記発振回路の出力に応じてON/OFF動作可能に構成されてなり、
前記2つの出力トランジスタに所定以上の電流が流れた際に、前記電流源の電流供給動作を停止せしめて前記2つの出力トランジスタの動作停止を可能としてなることを特徴とする短絡保護機能付き半導体装置。 - 前記2つの出力トランジスタは、バイポーラトランジスタであって、
前記モニタ回路は、前記2つの出力トランジスタのそれぞれについて、ベース電流が所定値以上となったことを検出可能に構成されてなることを特徴とする請求項1記載の短絡保護機能付き半導体装置。 - 前記2つの出力トランジスタは、MOSトランジスタであって、
前記モニタ回路は、前記2つの出力トランジスタのそれぞれについて、ゲート・ソース間電圧が所定値以上となったことを検出可能に構成されてなることを特徴とする請求項1記載の短絡保護機能付き半導体装置。
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