JP5464196B2 - パワー半導体素子の駆動回路 - Google Patents
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Description
例えば、請求項2に記載したように、放電端子をゲート制御端子(5)とし、ゲート充電回路として、ゲート制御端子(5)とパワー半導体素子(1)のゲート端子(1a)との間に抵抗(6)を備え、サージ発生によってゲート制御端子(5)に印加されたサージ電圧が抵抗(6)を介してゲート端子(1a)に印加されるようにすることで、パワー半導体素子(1)のゲートを充電することができる。
本発明の第1実施形態について説明する。図1は、本実施形態にかかるパワー半導体素子の駆動回路を示した回路図である。以下、この図を参照して本実施形態にかかるパワー半導体素子の駆動回路について説明する。
この式に基づいて、ドレイン端子1bとゲート制御端子5との間の距離を調整することにより、絶縁破壊電圧がパワー半導体素子1の耐圧よりも小さくなるように選択している。これにより、パワー半導体素子1のドレイン−ソース間に発生させられるサージ電圧が絶縁破壊電圧に抑制され、パワー半導体素子1の耐圧より小さくされるため、サージ電圧によってパワー半導体素子1が破壊に至ることを抑制することが可能となる。
本発明の第2実施形態について説明する。本実施形態は、第1実施形態に対してゲート制御端子5の配置場所およびゲート駆動回路4の構成などを変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第3実施形態について説明する。本実施形態は、第1実施形態と第2実施形態とを組み合わせたものであり、基本構造については第1、第2実施形態と同様であるため、主に第1、第2実施形態と異なる部分について説明する。
本発明の第4実施形態について説明する。本実施形態では、第1〜第3実施形態に示すパワー半導体素子1の駆動回路の適用例について説明する。なお、ここでは第1実施形態で示したパワー半導体素子1の駆動回路の適用例にして説明するが、第2、第3実施形態についても適用可能である。
本発明の第5実施形態について説明する。本実施形態は、第2実施形態に対して放電現象を発生させる場所を異ならせたものであり、その他に関しては第2実施形態と同様であるため、第2実施形態と異なる部分についてのみ説明する。
上記各実施形態ではパワー半導体素子1をMOSFETとした場合について説明したが、IGBT、サイリスタ、GTOなどの他の半導体スイッチング素子によってパワー半導体素子1を構成しても良い。ただし、例えばIGBTの場合には、第1端子1bがコレクタ端子、第2端子1cがエミッタ端子となるように、第1、第2端子1b、1cを表す各部が変ることになる。
1a ゲート端子
1b ドレイン端子(第1端子)
1c ソース端子(第2端子)
2 負荷
3 ゲート抵抗
4 ゲート駆動回路
5 ゲート制御端子
6 抵抗
7 ツェナーダイオード
10 電圧保持回路
11 論理回路
12〜14 第1〜第3スイッチ
15 補助電源
30 電源
40 ソース接続端子
41、42 分圧抵抗
Claims (5)
- ゲート端子(1a)に印加される電圧に基づいて、ハイサイド側の端子となる第1端子(1b)とローサイド側の端子となる第2端子(1c)との間に流す電流を制御する半導体スイッチング素子にて構成されるパワー半導体素子(1)と、
前記パワー半導体素子(1)の前記ゲート端子(1a)に印加する電圧を制御するゲート駆動回路(4)とを有してなるパワー半導体素子の駆動回路であって、
前記第1端子(1b)から所定距離離間した位置に配置され、サージ発生によって前記第1端子(1b)の電圧が上昇して絶縁破壊電圧に達したときに、前記第1端子(1b)との間において放電を発生させる放電端子(5、40)と、
前記第1端子(1b)と前記放電端子(5)との間の放電現象に基づいて、前記パワー半導体素子(1)のゲートを充電して該パワー半導体素子(1)をオンさせ、前記第1端子(1b)と前記第2端子(1c)との間に電流を流すことで前記第1端子(1b)の電圧を低下させるゲート充電回路(6、10、14)とを備え、
前記放電端子は、前記ゲート駆動回路(4)に備えられたゲート制御端子(5)であり、
前記ゲート充電回路は、前記ゲート駆動回路(4)に備えられ、前記サージ発生によって前記ゲート制御端子(5)にサージ電圧が印加されると前記ゲート端子(1a)に対して所定電圧を印加した状態を所定期間中保持し、前記パワー半導体素子(1)をオンさせる電圧保持回路(10)を有していることを特徴とするパワー半導体素子の駆動回路。 - 前記放電端子は、ゲート制御端子(5)であり、
前記ゲート充電回路は、前記ゲート制御端子(5)と前記パワー半導体素子(1)の前記ゲート端子(1a)との間に備えられる抵抗(6)であり、
前記サージ発生によって前記ゲート制御端子(5)に印加されたサージ電圧が前記抵抗(6)を介して前記ゲート端子(1a)に印加されることにより、前記パワー半導体素子(1)のゲートを充電することを特徴とする請求項1に記載のパワー半導体素子の駆動回路。 - ゲート端子(1a)に印加される電圧に基づいて、ハイサイド側の端子となる第1端子(1b)とローサイド側の端子となる第2端子(1c)との間に流す電流を制御する半導体スイッチング素子にて構成されるパワー半導体素子(1)と、
前記パワー半導体素子(1)の前記ゲート端子(1a)に印加する電圧を制御するゲート駆動回路(4)とを有してなるパワー半導体素子の駆動回路であって、
前記第1端子(1b)から所定距離離間した位置に配置され、サージ発生によって前記第1端子(1b)の電圧が上昇して絶縁破壊電圧に達したときに、前記第1端子(1b)との間において放電を発生させる放電端子(5、40)と、
前記第1端子(1b)と前記放電端子(5)との間の放電現象に基づいて、前記パワー半導体素子(1)のゲートを充電して該パワー半導体素子(1)をオンさせ、前記第1端子(1b)と前記第2端子(1c)との間に電流を流すことで前記第1端子(1b)の電圧を低下させるゲート充電回路(6、10、14)とを備え、
前記放電端子は、前記第2端子(1c)に接続される接続端子(40)であり、
前記第2端子(1c)と前記接続端子(40)との間には分圧抵抗(41、42)が備えられていると共に、該分圧抵抗(41、42)で分圧された電圧が前記ゲート駆動回路(4)に備えられたゲート制御端子(5)に入力されており、
前記ゲート充電回路は、前記サージ発生によって前記ゲート制御端子(5)に前記分圧抵抗(41、42)で分圧された電圧が印加されると前記ゲート端子(1a)に対して所定電圧を印加した状態を所定期間中保持し、前記パワー半導体素子(1)をオンさせる電圧保持回路(10)を有していることを特徴とするパワー半導体素子の駆動回路。 - 前記パワー半導体素子(1)をフルオンさせるよりも小さな電圧を発生させる補助電源(15)を備え、
前記ゲート充電回路は、前記電圧保持回路(10)にて前記所定期間中オンされるスイッチ(14)を有し、前記スイッチ(14)がオンされると、前記所定電圧として前記ゲート端子(1a)に対して前記補助電源(15)が発生させる補助電源電圧(Va)を印加することを特徴とする請求項1ないし3のいずれか1つに記載のパワー半導体素子の駆動回路。 - 請求項1ないし4のいずれか1つに記載のパワー半導体素子の駆動回路が適用されるフルブリッジ回路であって、
前記パワー半導体素子(1)を二つ直列接続した回路を二つ備え、該二つのパワー半導体素子(1)を直列接続した二つの回路のうち、一方の回路における前記二つのパワー半導体素子(1)の間と、他方の回路における前記二つのパワー半導体素子(1)の間に、負荷(2)を接続することで、該負荷(2)に対して交流電圧を印加して駆動を行うフルブリッジ回路。
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