JP5460713B2 - ウェハ貫通ビアおよびこれを作成する方法 - Google Patents

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Description

本発明は、集積回路チップの分野に関し、より具体的には、集積回路チップ内で使用するためのウェハ貫通ビア(through wafer via)およびウェハ貫通ビアを製作する方法に関する。
集積回路チップを使用してデバイスの密度を高めるために、集積回路チップの上面と底面の両方への相互接続を行えるようにすることが望ましい。これには、集積チップの上面から底面へのウェハ貫通ビアであって、高周波信号とDC信号の両方の運搬と互換性があるウェハ貫通ビアの形成が必要である。多くの既存の貫通ビア方式は、既存の集積回路製作プロセスに統合するのが困難であるか、または結果的に集積回路チップの前面から集積回路チップの底面へあるいは集積回路チップの底面から集積回路チップの前面へまたはその両方に伝搬する信号が容認できないほど劣化する。
したがって、当技術分野では、上記の欠点および制限を克服する必要がある。
本発明の第1の態様は、上面および反対側の底面を有する半導体基板と、少なくとも1つの導電性(electrically conductive)ウェハ貫通ビアおよび少なくとも1つの非導電性(electrically non-conductive)ウェハ貫通ビアを含むウェハ貫通ビアのアレイであって、ウェハ貫通ビアのアレイの各ウェハ貫通ビアが基板の上面から基板の底面への中間点を越えたところと全域との間まで延びている、ウェハ貫通ビアのアレイとを含む、構造体である。
本発明の第2の態様は、上面および反対側の底面を有する半導体基板を通る少なくとも1つの導電性ウェハ貫通ビアおよび少なくとも1つの非導電性ウェハ貫通ビアを含むウェハ貫通ビアのアレイであって、ウェハ貫通ビアのアレイの各ウェハ貫通ビアが基板の上面から基板の底面への中間点を越えたところと全域との間まで延びている、ウェハ貫通ビアのアレイを形成するステップを含む、方法である。
本発明の第3の態様は、(a)半導体基板内に第1のトレンチと第2のトレンチとを形成するステップであって、第1および第2のトレンチが基板の厚さより小さい距離だけ基板の上面から基板の反対側の底面に向かって独立して延びるステップと、(b)同時に誘電体材料で第1のトレンチを完全に充填し、第2のトレンチの側壁上に誘電体材料のライナを形成するステップと、(c)導電性材料で第2のトレンチ内の残りの空間を充填するステップと、(d)基板の底面から基板を薄型化して基板の新しい底面を形成するステップであって、第1のトレンチの誘電体材料と第2のトレンチのライナおよび導電性材料が基板の新しい底面内で露出されるステップとを含む、方法である。
本発明の第4の態様は、半導体基板を通る信号伝送線であって、基板が上面および反対側の底面を有し、基板の上面から基板の底面まで延びている導電性ウェハ貫通ビアであって、導電性貫通ビアの側壁が基板から電気的に絶縁されている導電性ウェハ貫通ビアと、基板の上面から基板の底面への中間点を越えたところと全域との間まで延びている非導電性貫通ビアであって、非導電性貫通ビアが導電性貫通ウェハに近接し、基板の一領域によって導電性貫通ウェハから分離されている非導電性貫通ビアとを含む、信号伝送線である。
本発明の特徴は特許請求の範囲に明記されている。しかし、本発明自体は、添付図面に併せて読んだときに、以下に示す例示的な一実施形態の詳細な説明を参照することにより最も良く理解されるであろう。
本発明の諸実施形態によるウェハ貫通ビアのアレイの製作における初期段階を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアのアレイの製作における初期段階を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアのアレイの製作における初期段階を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアのアレイの製作における初期段階を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアのアレイの製作における初期段階を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアのアレイの製作における初期段階を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアのアレイの製作における初期段階を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアのアレイの製作における初期段階を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアのアレイの製作における初期段階を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアのアレイの製作における初期段階を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアのアレイの製作における初期段階を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアのアレイの製作における初期段階を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアのアレイの製作における初期段階を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアのアレイの製作における初期段階を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアのアレイの製作における初期段階を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアのアレイの製作および本発明の諸実施形態によるウェハ貫通ビアのアレイを使用する3次元デバイスの製作の完了を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアのアレイの製作および本発明の諸実施形態によるウェハ貫通ビアのアレイを使用する3次元デバイスの製作の完了を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアのアレイの製作および本発明の諸実施形態によるウェハ貫通ビアのアレイを使用する3次元デバイスの製作の完了を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアのアレイの製作および本発明の諸実施形態によるウェハ貫通ビアのアレイを使用する3次元デバイスの製作の完了を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアのアレイの製作および本発明の諸実施形態によるウェハ貫通ビアのアレイを使用する3次元デバイスの製作の完了を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアのアレイの製作および本発明の諸実施形態によるウェハ貫通ビアのアレイを使用する3次元デバイスの製作の完了を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアのアレイの製作および本発明の諸実施形態によるウェハ貫通ビアのアレイを使用する3次元デバイスの製作の完了を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアのアレイの製作および本発明の諸実施形態によるウェハ貫通ビアのアレイを使用する3次元デバイスの製作の完了を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアのアレイの製作および本発明の諸実施形態によるウェハ貫通ビアのアレイを使用する3次元デバイスの製作の完了を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアのアレイの製作および本発明の諸実施形態によるウェハ貫通ビアのアレイを使用する3次元デバイスの製作の完了を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアの平面図である。 本発明の諸実施形態によるウェハ貫通ビアの平面図である。 本発明の諸実施形態によるウェハ貫通ビアの平面図である。 本発明の諸実施形態によるウェハ貫通ビアの平面図である。 本発明の諸実施形態によるウェハ貫通ビアを使用する導波管モデルの概略平面図である。 本発明の諸実施形態によるウェハ貫通ビアを使用する導波管モデルの概略平面図である。 本発明の諸実施形態によるウェハ貫通ビアを使用する導波管モデルの概略平面図である。 本発明の諸実施形態によるウェハ貫通ビアを使用する導波管モデルの概略平面図である。 図2に示されている構造に対する代替構造を示す断面図である。 図24に示されている構造に対する代替構造を示す断面図である。
ウェハ貫通ビアという用語は、パッケージ化された集積回路またはチップの基板の上面から基板を貫通して基板の反対側の底面まで延びる構造を定義するものである。本発明の諸実施形態によるウェハ貫通ビアは導電性または非導電性にすることができる。以下の説明では、導電性と非導電性(すなわち、絶縁)の両方の貫通ビアがチップの上面から底面まで延びるものとして記載され例示されているが、非導電性貫通ビアの一目的は分離のためであって、チップの上面と底面との間で電気信号を通すことではないので、導電性貫通ビアは完全にチップを貫通して延びているが、非導電性ビアは部分的にのみチップを貫通している場合に、本発明を実践することができる。導電性貫通ビアは、少なくとも1つの導電性エレメントを含み、複数の非導電性エレメントを含むこともできる。非導電性貫通ビアは、少なくとも1つの非導電性エレメントを含み、複数の非導電性エレメントによって完全に囲まれた複数の導電性エレメントを含むこともできる。ウェハ貫通ビアの「ウェハ」は、ウェハと呼ばれる半導体基板から複数の集積回路が個別化される(singulate)前にビアが形成されることに由来する。「3次元デバイス」という用語は、1つずつ積み重ねられることにより電気的に接続され物理的に接触している2つまたはそれ以上の個別基板を含むデバイスを定義するものである。
図1〜図15は、本発明の諸実施形態によるウェハ貫通ビアのアレイの製作における初期段階を示す断面図である。図1では、半導体基板100は上面105を有する。上面105上には第1の誘電体層110が形成されている。第1の誘電体層110の上面115上には第2の誘電体層120が形成されている。第1および第2の誘電体層110および120は模範的なものであり、1つの誘電体層または3つ以上の誘電体層としていくつかの誘電体層が基板100の上面105の上に形成される場合もある。一例では、基板100はバルク・シリコン基板である。一例では、第1の誘電体層110は二酸化シリコンであり、第2の誘電体層120は窒化シリコンである。
図2では、第1および第2の誘電体層110および120を貫通して基板100内にトレンチ125および130がエッチングされている。トレンチ125および130は、フォトリソグラフィ/エッチング・プロセスを使用して形成することができる。模範的なフォトリソグラフィ/エッチング・プロセスは、(1)第2の誘電体層120上にフォトレジスト層を形成することと、(2)パターン形成されたフォトマスクを通してフォトレジスト層を化学線に曝すことによりフォトレジスト層内に開口部を形成することと、(3)フォトレジストの露出領域または未露出領域のいずれかを現像することと、(4)たとえば、反応性イオン・エッチング(RIE)プロセスを使用して第1および第2の誘電体層をエッチングすることと、(5)パターン形成されたフォトレジスト層を除去することと、(6)パターン形成されたハードマスクとして第1および第2の誘電体層内のパターンを使用して、たとえば、RIEプロセスを使用して基板100にエッチングすることを含む。図2ではトレンチ125および130は同じ深さまでエッチングされた状態で示されているが、トレンチ125および130は異なる深さまでエッチングすることができる。たとえば、一般に「ボッシュ」シリコン・エッチング・プロセスと呼ばれるエッチング・プロセスは、狭い開口部(W1)を有するトレンチより深く、広い開口部(W2)を有するトレンチをエッチングすることになる。図34を参照されたい。より深くトレンチ130をエッチングすると、その結果、図35の構造が得られるであろう。したがって、トレンチ125および130は、105から基板100の底面への中間点を越えたところと全域との間まで独立して延びることができる。
しかし、基板100がシリコン・オン・インシュレータ(SOI)基板(すなわち、埋め込み酸化物層またはBOX層を有するシリコン基板)であり、埋め込み酸化物層の上面が基板100の上面105から距離D1のところに位置する場合、BOX層はエッチング・ストップとして作用するので、「ボッシュ」エッチング・プロセスを使用する場合でもトレンチ125および130は同じ深さまでエッチングされるであろう。一例では、BOX層は二酸化シリコンを含む。
トレンチ125および130は、基板の上面105から距離D1だけ基板100内に延びている。トレンチ125は幅W1を有し、トレンチ130は幅W2を有する。W2はW1より大きい。一例では、W1は約1ミクロン〜約3ミクロンである。一例では、W2は約3ミクロン〜約10ミクロンである。一例では、D1は約50ミクロン〜約200ミクロンである。一例では、W1は約2ミクロンであり、W2は約5ミクロンであり、D1は約150ミクロンである。トレンチ125および130は図面の平面内でおよび平面から外へ延長することができる(すなわち、上から見ると長方形である)ので、W1およびW2はトレンチ125および130の最小幅(すなわち、長方形の短辺)を測定するものである。
図3では、第2の誘電体層120の上面140上と、トレンチ125および130の側壁145および底面150上に、ポリシリコン層135が付着している。一例では、ポリシリコン層135はN型またはP型ドープ・ポリシリコンを含む。一例では、ポリシリコン層135はボロン・ドープ・ポリシリコンを含む。ポリシリコン層135は厚さT1を有する。一例では、T1は約0.8ミクロン〜約2.4ミクロンである。
図4では、ポリシリコン層135(図3を参照)を二酸化シリコン層155に転化するために酸化が実行される。二酸化シリコン層155は厚さT2を有する。二酸化シリコン層155はトレンチ125を完全に充填するが、トレンチ130の幅W2は二酸化シリコン層155の厚さT2の2倍より大きいので、トレンチ130を完全に充填するわけではない。二酸化シリコン層は、トレンチ130の側壁および底面を共形的に覆う。一例では、T2はW1の半分にほぼ等しい。一例では、高圧酸化(HIPOX)プロセスを使用して、二酸化シリコン層155を形成するためのポリシリコン層135(図3を参照)の酸化が実行される。
ボロン・ドープ・ポリシリコンは酸化速度が高く、HIPOXは深いトレンチ内に均一の厚さの酸化物を形成することができるので、ボロン・ドープ・ポリシリコン(すなわち、図3の層135)のHIPOXは好ましい。
代わって、図2のトレンチ125および130の側壁および底面の酸化(たとえば、炉内で)によるか、あるいはトレンチ125および130の側壁および底面上の酸化物の付着(たとえば、化学的気相堆積(CVD)または原子層付着(ALD)による)により、図4に示されている構造を形成することができる。代わって、窒化シリコン、アルミナ、または複数の誘電体の組み合わせなど、適切な誘電体であれば、どれでも適切なものになるであろう。
図5では、二酸化シリコン層155の上面175上にポリシリコン層170が形成され、このポリシリコン層170はトレンチ130内の残りの空間を完全に充填する。一例では、ポリシリコン層170は真性(すなわち、ドープなし)ポリシリコンを含む。第2の例では、ポリシリコンには、リン、ヒ素、またはボロンなどの任意の既知のドーパントが現場でドープされる。
図6では、二酸化シリコン層155の上からポリシリコン層170を除去するためにCMPが実行され、したがって、二酸化シリコン層155の上面175はトレンチ130内のポリシリコン層170の上面と同一平面上にある。代わって、当技術分野で既知の通り、CMPまたはリソグラフィ・パターン形成エッチ・バック・プロセスの任意の組み合わせを使用して、ウェハを平坦化できるであろう。
図7では、誘電体層155の上面175およびトレンチ130の上部領域からポリシリコン層170のすべてを除去するポリシリコン陥凹プロセスが実行される。陥凹プロセス後にトレンチ130内に残存しているポリシリコン層170の上面は基板100の上面105より下になる。RIE、ウェット・エッチング、またはRIEエッチングとウェット・エッチングの組み合わせを使用して、ポリシリコン陥凹プロセスを実行することができる。この好ましい実施形態では、図9に示されているように、層185によるトレンチのキャッピングを容易にするために、この陥凹部は誘電体層110の下に延びている。
図8では、二酸化シリコン層155の表面175の上およびトレンチ130内に誘電体層185が形成される。誘電体層185は、図6のポリシリコン陥凹エッチングによってトレンチ130内に作成された空間を完全に充填する。代わって、図9に示されている平坦化後の表面105までボイドが延びないように、誘電体層185はトレンチ130内に作成された空間を充填する。一例では、誘電体層185は、TEOS酸化物(すなわち、テトラエトキシシラン前駆物質を使用するCVDによって形成された酸化物)、シラン酸化物(すなわち、シラン前駆物質を使用するCVDによって形成された酸化物)、またはLPCVD(すなわち、低圧CVD)またはHDPCVD(すなわち、高密度プラズマCVD)または任意の他の既知の方法を使用して付着した任意の誘電体を含む。
図9では、基板100の上面105の上から誘電体層185、二酸化シリコン層155、第2の誘電体層120を除去してトレンチ130内に誘電体層185のキャップを残すために、CMPあるいはその他のエッチングまたはその両方が実行される。トレンチ125内にも二酸化シリコン層155が残存している。CMP後、トレンチ125内の二酸化シリコン層155の上面、トレンチ130内の二酸化シリコン層155のエッジ、トレンチ内の誘電体層185の上面、および基板100の上面105はすべて同一平面上にあるかまたは実質的に同一平面上にある。基板100上のすべての層の完全除去が示されているが、部分除去または選択的部分除去も行うことができる。
図10では、基板100の上面105上に新しい第1の誘電体層190および新しい第2の誘電体層195が形成される。誘電体層190および195によって保護された状態でトレンチ125内には二酸化シリコン層155が残存しており、トレンチ130内には二酸化シリコン層155、ポリシリコン層170、および誘電体層185が残存している。誘電体層190および195の目的は、当技術分野で既知の通り、浅いトレンチ分離(STI)、深いトレンチ・キャパシタ、MOSFETトランジスタ、バイポーラ接合トランジスタ、ダイオード、バラクタ、薄膜抵抗器、MOSキャパシタなどの集積回路構造の形成を容易にすることである。代わって、任意の既知の1組の方法および構造を使用して、これらの集積回路構造を形成することもできるであろう。
図11では、上記のものと同様に新しい第1および第2の誘電体層190および195(図10を参照)と組み合わせて、フォトリソグラフィ/エッチング・プロセスと、その後のTEOS CVD、さらにその後のCMPにより、STI200が基板100内に形成されている。
次に、FET205およびトレンチ・キャパシタ210を形成するために、追加のフォトリソグラフィ/エッチング・プロセス/付着プロセスが実行された。FET205およびトレンチ・キャパシタは、製作のこの時点で形成可能な集積回路デバイスの例である。この時点で形成可能なその他のデバイスとしては、バイポーラ・トランジスタ、BiCMOS SiGeトランジスタ、ダイオード、MOSキャパシタ、および抵抗器を含む。FET205はソース/ドレイン215とゲート誘電体220とゲート電極225とシリサイド接点230とを含む。トレンチ・キャパシタ210は内部プレート235と誘電体層238とを含む。新しい第1および第2の誘電体層190および195はゲート誘電体層220を形成する前に除去され、層間誘電体層240はシリサイド層230を形成した後に基板100の上面105の上に形成される。層間誘電体層240は、例として、下部誘電体層245と上部誘電体層250とを含む。層間誘電体層240は、単一層である場合もあれば、3つ以上の層を含む場合もある。一例では、下部誘電体層245は窒化シリコンを含み、上部誘電体層250はボロリン酸シリケート・ガラス(BPSG)を含む。
図11およびその後の図12〜図15では、下部誘電体層245は、明瞭にするために、FET205のゲート225を覆わないものとして示されている。実際には、下部誘電体層245はFET205のゲート225も覆っている。
図12では、上記の通り、フォトリソグラフィ/エッチング・プロセスを使用して、FET205のシリサイド層230の上に下部および上部誘電体層245および250を貫通する開口部255が形成される。
図13では、開口部255内のシリサイド層230に対する導電性スタッド接点265が形成され、接点265および上部誘電体層250上には保護層270が形成される。接点265は、たとえば、上部誘電体層250の上に、トレンチ255を完全に充填する導電性の層を(たとえば、蒸着、スパッタリング、または付着により)形成し、続いてCMPを実行することによって形成することができる。次に、保護層270が形成される。接点265は、ウェハ貫通ビア・コア275(図15を参照)およびウェハ貫通ビア接点280(図15を参照)について以下に記載する材料の組み合わせのうちのいずれかを独立して含むことができる。一例では、保護層270は誘電体層である。一例では、保護層270は窒化シリコンを含む。
基板100内の他のデバイスに対する他の多くのスタッド接点265がこの時点で形成されることを理解されたい。スタッド接点265を形成し金属化するための他の多くの方法が存在することを理解されたい。当技術分野で既知の通り、集積回路デバイスに対するスタッド接点を形成するために使用される多くの方法および構造が存在することを理解されたい。
図14では、上記の通り、フォトリソグラフィ/エッチング・プロセスを使用して、トレンチ140の上に保護層270ならびに上部および下部誘電体層245および250を貫通する開口部132が形成される。次に、トレンチ130から誘電体層185(図12を参照)を除去するために、RIEが実行される。次に、トレンチ130からポリシリコン層170(図12を参照)を除去するために、RIEエッチング、ウェット・エッチング、またはウェット・エッチングとRIEとの組み合わせが使用される。これらのポリシリコン層170のエッチング中に、誘電体層155は(基板100がシリコンであるときに)基板100がエッチングされないように保護することに留意されたい。基板100のエッチングを回避するために、トレンチ130の上の開口部132は誘電体層155の外側にあってはならず、好ましい一実施形態では、層185がエッチングされた後にポリシリコン層170が開口部132内で露出されたときに、ポリシリコン層170がエッチングで取り除かれるまで誘電体層155が開口部内で露出されないように、開口部132が層155の内側になるように位置合わせされる(すなわち、層270、250、および240がエッチングされたときに、開口部は完全に層185上に位置し、図13を参照)。
図15では、トレンチ130内にウェハ貫通ビア・コア275が形成され、トレンチ130の上の保護層270(図14を参照)および層間誘電体層240内の開口部内に(ウェハ貫通ビア・コア275と)一体的に形成されたウェハ貫通ビア接点280が形成される。ウェハ貫通ビア・コア275およびウェハ貫通ビア接点280は、たとえば、上部誘電体層250の上に、トレンチ130ならびに保護層270(図14を参照)および層間誘電体層240内の開口部を完全に充填する導電性の層を(たとえば、蒸着、スパッタリング、または付着により)形成し、続いてCMPを実行することによって形成することができる。図15では、CMPにより保護層270(図14を参照)のすべてが完全に除去されている。代わって、CMP後に保護層270を薄型化した層が残存する場合もある。ウェハ貫通ビア接点280およびスタッド接点265の上面は上部誘電体層250の上面と同一平面上にある。
一例では、ウェハ貫通ビア・コア275およびウェハ貫通ビア接点280は金属を含む。一例では、ウェハ貫通ビア・コア275およびウェハ貫通ビア接点280はタングステン(W)またはタングステンと窒化チタン(TiN)を含む。一例では、ウェハ貫通ビア・コア275およびウェハ貫通ビア接点280は、窒化チタンからなる第1の付着共形層とタングステンからなる第2の付着層とを含む。一例では、ウェハ貫通ビア・コア275およびウェハ貫通ビア接点280は、窒化チタンからなる第1の付着共形層と、共形チタン(Ti)からなる第2の付着層と、タングステンからなる第3の付着層とを含む。チタン、窒化チタン、およびタングステンは、CVDを使用して付着させることができる。
一例では、ウェハ貫通ビア・コア275およびウェハ貫通ビア接点280はタングステンまたはタングステンと窒化タンタル(TaN)を含む。一例では、ウェハ貫通ビア・コア275およびウェハ貫通ビア接点280は、窒化タンタルからなる第1の付着共形層とタングステンからなる第2の付着層とを含む。一例では、ウェハ貫通ビア・コア275およびウェハ貫通ビア接点280は、窒化タンタルからなる第1の付着共形層と、共形タンタル(Ta)からなる第2の付着層と、タングステンからなる第3の付着層とを含む。タンタル、窒化タンタル、およびタングステンは、CVDを使用して付着させることができる。
ウェハ貫通ビア・コア275およびウェハ貫通ビア接点280に使用可能なその他の冶金学的組み合わせとしては、銅(Cu)、ルテニウム(Ru)、Ta、およびTaNの組み合わせを含む。これらの組み合わせは、Ta/Cu、TaN/Cu、Ru/Cu、TaN/Ta/Cu、TaN/Ru/Cu、Ta/Ru/Cu、Ru/Ta/Cu、Ru/TaN/Cu、TaN/Ta/Ru/Cuという組み合わせを含み、そのそれぞれは形成順になっている。
スタッド接点265は、ウェハ貫通ビア・コア275およびウェハ貫通ビア接点280が形成されるものと同じ材料または異なる材料から形成できることを理解されたい。この場合も、スタッド接点は、ウェハ貫通ビア・コア275およびウェハ貫通ビア接点280について以前に列挙した材料の組み合わせのうちのいずれかから形成することができる。多くのウェハ貫通ビア・コア275およびウェハ貫通ビア接点280がこの時点で形成されることを理解されたい。ウェハ貫通ビア・コア275およびウェハ貫通ビア接点280を形成し金属化するための他の多くの方法が存在することを理解されたい。たとえば、タングステンの代わりに電気メッキされた銅を使用することができ、窒化チタンの代わりにタンタルまたは窒化タンタルを使用することができるであろう。底面から基板100を薄型化することにより、図16〜図25に示され、以下に記載する通り、ウェハ貫通ビアが形成されることも理解されたい。ウェハ貫通ビア・コア275は、二酸化シリコン層155により基板100から電気的に分離される。ウェハ貫通ビア・コア275と、トレンチ130の側壁上の二酸化シリコン層155の各部分はいずれも、導電性ウェハ貫通ビアになる(ウェハ貫通ビア・コア275は導電性部分であり、二酸化シリコン層は非導電性部分である)。トレンチ125内の二酸化シリコン層155は非導電性ウェハ貫通ビアになる。
図16〜図25は、本発明の諸実施形態によるウェハ貫通ビアのアレイの製作および本発明の諸実施形態によるウェハ貫通ビアのアレイを使用する3次元デバイスの製作の完了を示す断面図である。
図16では、1組の層間誘電体層300内に対応するワイヤおよびビア305が形成されている(一定の縮尺で描かれているわけではない)。任意選択の端子パッド310は、1組の層間誘電体層300の上面315上に形成され、1組の層間誘電体層300の最上部層間誘電体層内の最上部ワイヤ305と電気的に接触している。1組の層間誘電体層の最下部層間誘電体層内のワイヤはスタッド接点265および一体型接点領域280と物理的かつ電気的に接触している。1組の層間誘電体層300の個々の層間誘電体層は図16には示されていない。ハンドル基板325は1組の層間誘電体層300の上面315に取り付けられている。ハンドル・ウェハ325は接着剤の層(図示せず)を使用して取り付けられる。一例では、ハンドル基板325は水晶ウェハである。
図17では、トレンチ125および130から距離D2のところに位置する新しい底面320を形成するために、(たとえば、研磨することにより)基板100が底面から薄型化される。一例では、D2は約5ミクロン〜約50ミクロンである。一例では、D2は約20ミクロンである。薄型化した後、基板100の厚さはD3になる。一例では、D3は約50ミクロン〜約200ミクロンである。一例では、D3は約170ミクロンである。
図18では、トレンチ125および130の充填材料が新しい上面320Aの上に突出するように底面320(図17を参照)を陥凹させるために、シリコンに対して選択的なRIEまたはウェット・エッチングが実行される。
図19では、ウェハ貫通ビア・アレイ330を形成するために、上面320A(図18を参照)の上に突出する充填材料を除去するようにCMPが実行される。図19の例では、各ウェハ貫通ビア・アレイ330は、2つの非導電性ウェハ貫通ビア125Aと1つの導電性貫通ビア130Aとを含む。CMP後、導電性ウェハ貫通領域275および二酸化シリコン層155(図18を参照)は基板100の底面320で露出される。
図20では、ウェハ貫通ビア・アレイ330の底面より下に底面320A(図19を参照)を陥凹させ、基板100の新しい底面335を形成するために、二酸化シリコンの上のシリコンを優先的にエッチングするように選択的なRIEまたはウェット・エッチングが実行される。
図21では、基板の底面335の上ならびにウェハ貫通ビア・アレイ330の上に誘電体層340が形成される。一例では、誘電体層340はプラズマ・エンハンス化学気相付着(PECVD)二酸化シリコンである。
図22では、ウェハ貫通ビア・アレイ330の底面の上から誘電体層340を除去するためにCMPが実行される。誘電体層340は誘電体層340の底面335上に残存し、誘電体層340はそれぞれのウェハ貫通ビア・アレイの個々のウェハ貫通ビア125Aおよび130Aの間のウェハ貫通ビア・アレイ330間の任意の空間を充填する。ウェハ貫通ビア125Aおよび130Aの底面は誘電体層340の上面350と同一平面上にあるかまたは実質的に同一平面上にある。
代わって、図19の非導電性ウェハ貫通ビア125Aおよび導電性ウェハ貫通ビア130Aが(図18のプロセスを省略して)直接形成されるか、ウェハ貫通ビアおよび表面320A(図19を参照)に対する任意の研磨損傷を除去するための研磨および「クリーンアップ」CMP後に形成されるまで、図17に示され、以前に記載されている背面研磨プロセスを続行することができる。トレンチ125がトレンチ130よりかなり深くまで基板内にエッチングされていない場合(図16を参照)、この代替策が有利に適用される。トレンチ130がトレンチ125よりかなり深くまでエッチングされる場合(図34を参照)、図35に示されている通り、研磨により導電性貫通ビア130Aが露出される可能性があるが、非導電性貫通ビア125Aは露出されない可能性がある。
ウェハ貫通ビア125Aは絶縁体のみで充填された第1のトレンチを含み、ウェハ貫通ビア130Aは導電性コアを囲む誘電ライナのみから構成される充填剤を有する第2のトレンチを含むことに留意されたい。
図23では、ウェハ貫通ビア・アレイ330上の誘電体層340の上面350上に導電性パッド345が形成され、パッド345上に導電性半田バンプ355が形成される。一例では、パッド345および半田バンプ355は、パターン形成されたフォトレジスト層による電気メッキによるかまたは金属マスクによる蒸着により形成される。パッド345がメッキにより形成される場合、まず薄い電気的シード層が付着され、これはフォトレジスト層が除去された後でRIEまたはウェット・エッチングにより除去される。
図24では、ハンドル・ウェハ325(図22を参照)は、チップ・ダイシング前またはチップ・ダイシング後のいずれかに除去される。ハンドル・ウェハ325を除去する模範的な方法は、当技術分野で周知の通り、接着剤を紫外線に曝すことである。好ましい一実施形態では、薄型化したウェハを壊す可能性を最小限にするために、ハンドル・ウェハ325はダイシング後に除去される。
図25は、半田リフロー・ステップ前の分解組み立て図である。図25では、電気コンポーネントを含む上部基板360は導電性半田バンプ365により端子パッドに位置合わせされ、基板100は半田バンプ355により、導電性パッド375を有し、電気コンポーネント(図示せず)を含む下部基板370に位置合わせされる。この配置により、半田バンプを溶解するアニール前に3つのコンポーネントのセルフアライメントが可能になり、基板100、360、および370をまとめて電気的に配線し、製作プロセスを完了する。電気コンポーネントの例としては、トランジスタ、ダイオード、抵抗器、キャパシタ、インダクタ、およびワイヤを含むが、これらに限定されない。
パッドと半田バンプとの接続が図25に示されているが、(i)基板360と基板100との間、(ii)基板100と基板370との間、または(iii)基板360と基板100との間ならびに基板100と基板370との間では、パッドとパッドなどのその他の接続タイプも使用することができる。半田バンプが基板360上に示され、パッドが基板100上に示されているが、パッドは基板360上に形成することができ、半田バンプは基板370上に形成することができる。半田バンプが基板100上に示され、パッドが基板370上に示されているが、パッドは基板100上に形成することができ、半田バンプは基板370上に形成することができる。基板360はワイヤまたはタブ・ボンドで置き換えることもできる。基板100の半田バンプおよびパッドが交換される場合、基板370はワイヤまたはタブ・ボンドで置き換えることができる。
図26〜図29は、本発明の諸実施形態によるウェハ貫通ビアの模範的な平面図である。図26では、単一のウェハ貫通ビア・アレイ330Aは、二酸化シリコン層155で充填された非導電性ウェハ貫通ビア125Aと、導電性貫通ビア領域275と基板100との間に介在する二酸化シリコン層155からなる単一の導電性ウェハ貫通ビア130Aから構成される。
図27では、ウェハ貫通ビア・アレイ330Bは、導電性貫通ビア領域275と基板100との間に介在する二酸化シリコン層155からなる導電性ウェハ貫通ビア130Aの両側に位置する二酸化シリコン層155で充填された2つの非導電性ウェハ貫通ビア125Aから構成される。
図28では、ウェハ貫通ビア330Cは、導電性貫通ビア領域275と基板100との間に介在する二酸化シリコン層155からなる導電性ウェハ貫通ビア130Aの4つの辺のそれぞれの向かい側に位置する二酸化シリコン層155で充填された4つのトレンチ非導電性ウェハ貫通ビア125Aから構成される。
図29では、ウェハ貫通ビア330Dは、二酸化シリコン層155で充填された7つの非導電性ウェハ貫通ビア125Aと、導電性貫通ビア領域275と基板100との間に介在する二酸化シリコン層155からなる2つの導電性ウェハ貫通ビア130Aから構成される。ウェハ貫通ビア125Aのうちの3つは2つのウェハ貫通ビア130Aの間に位置決めされている。ウェハ貫通ビア125Aのうちの4つは、最初の3つのウェハ貫通ビア125Aと2つのウェハ貫通ビア130Aの組み合わせによって形成された4つの辺のそれぞれの向かい側に位置決めされている。
図26、図27、図28、および図29のそれぞれでは、すべてのウェハ貫通ビア125Aおよび130Aは基板100の一領域によって囲まれている。本発明のこの実施形態のウェハ貫通ビアは、基板の上面から基板を貫通して基板の底面まで延びている少なくとも1つの導電性エレメントと、同じく基板の上面から基板を貫通して基板の底面まで延びている少なくとも1つの非導電性(すなわち、誘電体または絶縁体)エレメントとを含む。
異なる数および構成のウェハ貫通ビア125Aおよび130Aを有する非常に多くの他のウェハ貫通ビア・アレイが可能であり、図26、図27、図28、および図29に示されているものに限定されないことを理解されたい。
図30〜図33は、本発明の諸実施形態によるウェハ貫通ビアを使用する導波管モデルの概略平面図である。図30、図31、図32、および図33では、Gは基板から絶縁されておらず、アースに接続されている電気導体充填トレンチを示し、Sは基板から絶縁されておらず、信号ソースに接続されている電気導体充填トレンチを示し、Iは電気絶縁体充填トレンチを示し、IGはアースに接続され、基板から絶縁されている電気導体充填トレンチを示し、ISは信号ソースに接続され、基板から絶縁されている電気導体充填トレンチを示している。G、S、I、IG、およびIS構造間の空間は基板である。
図30、図31、図32、および図33の構造は、特性インピーダンス、伝搬損失、および有効誘電率(Er)について信号導波管としてモデル化されている。低い伝搬損失と小さい有効誘電率が好ましい。このモデルは、比誘電率が11.9で導電率が7.41ジーメンス/メートルのシリコン基板と、G、IG、S、およびIS構造用の電気導体について導電率が1.82E7ジーメンス/メートルのタングステンと、I、IG、およびIS構造用の絶縁体について比誘電率が4.1の二酸化シリコンに基づくものであった。
平面図におけるGおよびS構造の寸法は50×3ミクロンであった。平面図におけるIGおよびIS構造の寸法は52×5ミクロンであった(GおよびS構造は厚さが1ミクロンの絶縁体で囲まれている)。平面図におけるI構造の寸法は52×5ミクロンであった。Ansoft HFSS−3D全波EMシミュレータ上でシミュレーションを実行した。表Iは図30、図31、図32、および図33のそれぞれの構造に関するシミュレーションの結果を示している。
Figure 0005460713
シミュレーションの結果として、以下の結論に達することができる。同一平面上の導波管の場合、絶縁されたウェハ貫通ビアは、より高い特性インピーダンスと、より小さい伝搬損失と、より低い有効誘電率を有し、信号伝搬についてはより良好であり、潜在的な不要結合は小さくなる。その理由は、シリコンは損失が大きいが、二酸化シリコンはそうではないからである。シリコンの方が誘電率が高いことにより、誘電率が低い二酸化シリコンの寄生キャパシタンスと比較して、寄生キャパシタンスが高くなる。
したがって、本発明の諸実施形態のように基板に直接接触するウェハ貫通ビア(G構造)は、基板を通って伝導される電流がほとんどないかまたはまったくない場合にウェハ貫通ビアの両端間の電圧が十分低い間、アース構造に使用することができる。この信号構造の場合、基板を通る信号伝導を削減するために、本発明の第2および第3の実施形態などの絶縁導体(IS構造)が好ましい。
図34は、図2に示されている構造に対する代替構造を示す断面図である。図34では、トレンチ130Bは距離D3だけ上面105から基板100内に延びており、トレンチ125は図2に関して上記した通り、距離D2だけ上面105から基板100内に延びている。D3はD2より大きく、D2はD1と等しい(図2を参照)。
図35は、図24に示されている構造に対する代替構造を示す断面図である。図2の構造を図34の構造で置き換えた場合に、結果として図35の構造が得られる。図35では、導電性貫通ビア130Bはパッド345に接触し、非導電性貫通ビア125B(この場合は誤った名称であり、実際は部分貫通ビアである)はパッド345に接触していない。基板100および誘電体層340の領域は非導電性貫通ビアとパッド345との間に介在する。
したがって、本発明の諸実施形態は、集積回路チップの前面から集積回路チップの底面へあるいは集積回路チップの底面から集積回路チップの前面へまたはその両方の信号伝搬が良好である既存の集積回路製作プロセスにウェハ貫通ビアを統合するための構造および方法を提供する。
本発明を理解するために、本発明の諸実施形態の説明が上記で示されている。本発明は本明細書に記載された特定の諸実施形態に限定されず、本発明の範囲を逸脱せずに当業者にとって明らかになるような様々な修正、再配列、および代用が可能であることが理解されるであろう。したがって、以下の特許請求の範囲は、本発明の真の精神および範囲に該当するこのような修正および変更をすべて包含するものである。

Claims (19)

  1. 上面および反対側の底面を有する半導体基板と、
    少なくとも1つの導電性ウェハ貫通ビアおよび少なくとも1つの非導電性ウェハ貫通ビアを含むウェハ貫通ビアのアレイであって、ウェハ貫通ビアの前記アレイの各ウェハ貫通ビアが前記基板の前記上面から前記基板の前記底面への中間点を越えたところと全域との間まで延びているウェハ貫通ビアのアレイと、
    を含
    前記少なくとも1つの非導電性ウェハ貫通ビアが絶縁体のみで充填された第1のトレンチを含み、前記少なくとも1つの導電性ウェハ貫通ビアが導電性コアを囲む誘電ライナのみから構成される充填剤を有する第2のトレンチを含み、
    前記基板の前記上面において前記少なくとも1つの導電性ウェハ貫通ビアに対する導電性スタッド接点と、前記少なくとも1つの導電性ウェハ貫通ビアと物理的かつ電気的に接触している導電性背面パッドであって、前記背面パッドが前記基板の前記底面に近接している、導電性背面パッドとをさらに含み、
    前記背面パッドが、前記少なくとも1つの非導電性ウェハ貫通ビアと物理的に接触している、
    構造体。
  2. 前記導電性コアが、(i)タングステン、(ii)銅、(iii)チタン、窒化チタン、またはチタンおよび窒化チタンと組み合わせたタングステン、(iv)タンタルおよび窒化タンタルと組み合わせたタングステン、(v)チタン、窒化チタン、およびルテニウムのうちの1つまたは複数と組み合わせた銅、あるいは(vi)タンタル、窒化タンタル、およびルテニウムのうちの1つまたは複数と組み合わせた銅を含む、請求項記載の構造体。
  3. 前記基板の前記底面上の絶縁層であって、前記少なくとも1つの導電性ウェハ貫通ビアおよび前記少なくとも1つの非導電性ウェハ貫通ビアが前記絶縁層を通って前記絶縁層上の前記背面パッドまで延びる、絶縁層をさらに含む、請求項記載の構造体。
  4. 前記スタッド接点が前記導電性コアと一体的に形成される、請求項記載の構造体。
  5. 前記基板の前記上面の上に形成された1組の配線レベルと、
    前記配線レベルの上面上の導電性前面パッドであって、前記前面パッドが前記1組の配線レベル内のワイヤによって前記スタッド接点に電気的に接続される、導電性前面パッドと、
    をさらに含む、請求項記載の構造体。
  6. (i)前記背面パッド上の半田バンプ、(ii)前記前面パッド上の半田バンプ、または(iii)前記背面パッド上の第1の半田バンプと前記前面パッド上の第2の半田バンプをさらに含む、請求項記載の構造体。
  7. 上面および反対側の底面を有する半導体基板を通る少なくとも1つの導電性ウェハ貫通ビアおよび少なくとも1つの非導電性ウェハ貫通ビアを含むウェハ貫通ビアのアレイであって、ウェハ貫通ビアの前記アレイの各ウェハ貫通ビアが前記基板の前記上面から前記基板の前記底面への中間点を越えたところと全域との間まで独立して延びている、ウェハ貫通ビアのアレイを形成するステップ
    を含
    前記少なくとも1つの非導電性ウェハ貫通ビアが絶縁体のみで充填されたトレンチを含み、前記少なくとも1つの導電性ウェハ貫通ビアが導電性コアを囲む誘電ライナのみから構成される充填剤を有するトレンチを含み、
    前記導電性コアに対する導電性スタッド接点を形成するステップと、
    前記基板の前記底面上に絶縁層を形成するステップと、
    前記絶縁層上に導電性背面パッドを形成するステップであって、前記少なくとも1つの導電性ウェハ貫通ビアおよび前記少なくとも1つの非導電性ウェハ貫通ビアが前記絶縁層を通って延び、前記背面パッドが前記導電性コアと物理的かつ電気的に接触し、前記誘電ライナおよび前記絶縁体と物理的に接触しているステップと、
    をさらに含む、
    方法。
  8. (a)半導体基板内に第1のトレンチと第2のトレンチとを形成するステップであって、前記第1および第2のトレンチが前記基板の厚さより小さい距離だけ前記基板の上面から前記基板の反対側の底面に向かって独立して延びるステップと、
    (b)同時に誘電体材料で前記第1のトレンチを完全に充填し、前記第2のトレンチの側壁上に前記誘電体材料のライナを形成するステップと、
    (c)導電性材料で前記第2のトレンチ内の残りの空間を充填するステップと、
    (d)前記基板の前記底面から前記基板を薄型化して前記基板の新しい底面を形成するステップであって、前記第1のトレンチの前記誘電体材料と前記第2のトレンチの前記ライナおよび導電性材料が基板の前記新しい底面内で露出されるステップと、
    を含
    (b)が、
    前記第1のトレンチの側壁上および前記第2のトレンチの前記側壁上にポリシリコンの層を形成するステップと、
    前記ポリシリコン層を酸化して、前記第1のトレンチ内の前記誘電体材料および前記第2のトレンチの前記側壁上の前記誘電体材料の前記ライナを形成するステップと、
    を含む、
    方法。
  9. (b)と(c)との間に、
    (i)前記第2のトレンチ内の残りの空間をポリシリコンで充填するステップと、
    (ii)前記基板の前記上面より下に前記ポリシリコンを陥凹させるステップと、
    (iii)前記ポリシリコンより上の前記トレンチを追加の誘電体材料で充填するステップと、
    (iv)前記第2のトレンチから前記ポリシリコンおよび前記追加の誘電体材料を除去するステップと、
    をさらに含む、請求項記載の方法。
  10. (iii)と(iv)との間に、
    少なくとも部分的に前記基板内に1つまたは複数のデバイスを形成するステップと、
    前記基板の前記上面上に層間誘電体層を形成するステップと、
    前記層間誘電体層を通って前記追加の誘電体材料までの第1の開口部を形成し、前記層間誘電体層を通って前記1つまたは複数のデバイスのうちの少なくとも1つまでの第2の開口部を形成するステップと、
    (c)同時に前記第2のトレンチ、前記第1の開口部、および前記第2の開口部を充填するステップと、
    をさらに含む、請求項記載の方法。
  11. (b)と(c)との間に、
    前記基板の前記上面の上に1組の配線レベルを形成するステップと、
    前記配線レベルの上面上に導電性前面パッドを形成するステップであって、前記前面パッドが前記1組の配線レベル内のワイヤによりスタッド接点に電気的に接続されるステップと、
    をさらに含む、請求項記載の方法。
  12. (e)前記第2のトレンチの前記導電性材料と物理的かつ電気的に接触している導電性背面パッドを形成するステップであって、前記背面パッドが前記基板の前記底面に近接しているステップ
    をさらに含む、請求項1記載の方法。
  13. (d)と(e)との間に、
    前記基板の前記底面上に絶縁層を形成するステップであって、前記第1のトレンチの前記誘電体材料が前記絶縁層を通って延び、前記第2のトレンチの前記ライナおよび前記導電性材料が前記絶縁層を通って延び、前記背面パッドが前記絶縁層上に形成されるステップ
    をさらに含む、請求項1記載の方法。
  14. (i)前記背面パッド上に半田バンプを形成するステップ、(ii)前記前面パッド上に半田バンプを形成するステップ、または(iii)前記背面パッド上に第1の半田バンプを形成し、前記前面パッド上に第2の半田バンプ形成するステップ
    をさらに含む、請求項1記載の方法。
  15. (d)が、
    前記基板の前記底面を研磨して、前記基板の新しい底面を形成するステップと、
    前記基板の前記新しい底面を化学的にエッチングして、前記第1のトレンチの前記誘電体材料および前記第2のトレンチの前記ライナを露出するステップと、
    化学的機械的研磨して、前記第2のトレンチの前記導電性材料を露出するステップと、
    を含む、請求項記載の方法。
  16. 半導体基板を通る信号伝送線であって、前記基板が上面および反対側の底面を有し、
    前記基板の前記上面から前記基板の前記底面まで延びている導電性ウェハ貫通ビアであって、前記導電性ウェハ貫通ビアの側壁が前記基板から電気的に絶縁されている、導電性ウェハ貫通ビアと、
    前記基板の前記上面から前記基板の前記底面への中間点を越えたところと全域との間まで延びている非導電性貫通ビアであって、前記非導電性貫通ビアが前記導電性ウェハ貫通ビアに近接し、前記基板の一領域によって前記導電性ウェハ貫通ビアから分離されている、非導電性貫通ビアと、
    を含
    前記基板の前記上面から前記基板の前記底面への中間点を越えたところと全域との間まで延びている追加の非導電性貫通ビアであって、前記追加の非導電性貫通ビアが前記非導電性貫通ビアから前記導電性ウェハ貫通ビアの反対側に配置され、前記追加の非導電性貫通ビアが前記導電性ウェハ貫通ビアに近接し、前記基板の追加の一領域によって前記導電性ウェハ貫通ビアから分離されている、追加の非導電性貫通ビア
    をさらに含む、
    信号伝送線。
  17. 半導体基板を通る信号伝送線であって、前記基板が上面および反対側の底面を有し、
    前記基板の前記上面から前記基板の前記底面まで延びている導電性ウェハ貫通ビアであって、前記導電性ウェハ貫通ビアの側壁が前記基板から電気的に絶縁されている、導電性ウェハ貫通ビアと、
    前記基板の前記上面から前記基板の前記底面への中間点を越えたところと全域との間まで延びている非導電性貫通ビアであって、前記非導電性貫通ビアが前記導電性ウェハ貫通ビアに近接し、前記基板の一領域によって前記導電性ウェハ貫通ビアから分離されている、非導電性貫通ビアと、
    を含み
    前記基板の前記上面から前記基板の前記底面への中間点を越えたところと全域との間まで延びている第1、第2、および第3の追加の非導電性貫通ビアであって、前記非導電性貫通ビアならびに前記第1、第2、および第3の追加の非導電性貫通ビアが前記導電性ウェハ貫通ビアのそれぞれの第1、第2、第3、および第4の辺上に配置され、前記第1の辺が前記第2の辺の向かい側に配置され、前記第3の辺が前記第4の辺の向かい側に配置され、前記第1、第2、および第3の追加の非導電性貫通ビアが、前記基板のそれぞれ第1、第2、および第3の追加の領域によって導電性貫通領域から分離されている、第1、第2、および第3の追加の非導電性貫通ビア
    をさらに含む
    号伝送線。
  18. 半導体基板を通る信号伝送線であって、前記基板が上面および反対側の底面を有し、
    前記基板の前記上面から前記基板の前記底面まで延びている導電性ウェハ貫通ビアであって、前記導電性ウェハ貫通ビアの側壁が前記基板から電気的に絶縁されている、導電性ウェハ貫通ビアと、
    前記基板の前記上面から前記基板の前記底面への中間点を越えたところと全域との間まで延びている非導電性貫通ビアであって、前記非導電性貫通ビアが前記導電性ウェハ貫通ビアに近接し、前記基板の一領域によって前記導電性ウェハ貫通ビアから分離されている、非導電性貫通ビアと、
    を含み
    前記基板の前記上面から前記基板の前記底面まで延びている追加の導電性ウェハ貫通ビアであって、前記追加の導電性ウェハ貫通ビアの側壁が前記基板から電気的に絶縁されている、追加の導電性ウェハ貫通ビアと、
    前記基板の前記上面から前記基板の前記底面への中間点を越えたところと全域との間まで延びている1つまたは複数の内部非導電性貫通ビアであって、前記1つまたは複数の内部非導電性貫通ビアが前記導電性ウェハ貫通ビアと前記追加の導電性ウェハ貫通ビアとの間に介在し、前記1つまたは複数の内部非導電性貫通ビアが前記非導電性貫通ビアから前記導電性ウェハ貫通ビアの反対側にある、1つまたは複数の内部非導電性貫通ビアと、
    前記基板の前記上面から前記基板の前記底面への中間点を越えたところと全域との間まで延びている追加の非導電性貫通ビアであって、前記追加の非導電性貫通ビアが前記1つまたは複数の内部非導電性貫通ビアから前記追加の導電性ウェハ貫通ビアの反対側に配置されている、追加の非導電性貫通ビアと、
    前記基板の前記上面から前記基板の前記底面への中間点を越えたところと全域との間まで延びている第1および第2の外部非導電性貫通ビアであって、前記第1および第2の外部非導電性貫通ビアが、前記導電性ウェハ貫通ビア、前記1つまたは複数の内部非導電性貫通ビア、および前記追加の導電性ウェハ貫通ビアからなるコア・グループの異なる辺上に配置される、第1および第2の外部非導電性貫通ビアと、
    をさらに含む
    号伝送線。
  19. 半導体基板を通る信号伝送線であって、前記基板が上面および反対側の底面を有し、
    前記基板の前記上面から前記基板の前記底面まで延びている導電性ウェハ貫通ビアであって、前記導電性ウェハ貫通ビアの側壁が前記基板から電気的に絶縁されている、導電性ウェハ貫通ビアと、
    前記基板の前記上面から前記基板の前記底面への中間点を越えたところと全域との間まで延びている非導電性貫通ビアであって、前記非導電性貫通ビアが前記導電性ウェハ貫通ビアに近接し、前記基板の一領域によって前記導電性ウェハ貫通ビアから分離されている、非導電性貫通ビアと、
    を含み
    前記基板の前記上面から前記基板の前記底面まで延びている第1および第2の追加の導電性ウェハ貫通ビアであって、前記追加の導電性ウェハ貫通ビアの側壁が前記基板から電気的に絶縁されている、第1および第2の追加の導電性ウェハ貫通ビアと、
    前記基板の前記上面から前記基板の前記底面への中間点を越えたところと全域との間まで延びている第1の1つまたは複数の内部非導電性貫通ビアであって、前記第1の1つまたは複数の内部非導電性貫通ビアが前記導電性ウェハ貫通ビアと前記第1の追加の導電性ウェハ貫通ビアとの間に介在る、第1の1つまたは複数の内部非導電性貫通ビアと、
    前記基板の前記上面から前記基板の前記底面への中間点を越えたところと全域との間まで延びている第2の1つまたは複数の内部非導電性貫通ビアであって、前記第2の1つまたは複数の内部非導電性貫通ビアが前記第1の追加の導電性ウェハ貫通ビアと前記第2の追加の導電性ウェハ貫通ビアとの間に介在る、第2の1つまたは複数の内部非導電性貫通ビアと
    記基板の前記上面から前記基板の前記底面への中間点を越えたところと全域との間まで延びている第1および第2の外部非導電性貫通ビアであって、前記第1および第2の外部非導電性貫通ビアが、前記導電性ウェハ貫通ビア、前記第1の1つまたは複数の内部非導電性貫通ビア、前記第2の1つまたは複数の内部非導電性貫通ビア、および前記導電性貫通ビアからなるコア・グループの異なる辺上に配置される、第1および第2の外部非導電性貫通ビアと、
    をさらに含む
    号伝送線。
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