KR20110044850A - 쓰루 웨이퍼 비아 및 이것의 제조 방법 - Google Patents

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Abstract

본 발명은 쓰루 웨이퍼 비아 구조(through wafer via structure)에 관한 것이다. 상기 구조는, 탑 표면(105) 및 반대편 바텀 표면(320)을 갖는 반도체 기판(100), 및 적어도 하나의 전기적 도전성 쓰루 웨이퍼 비아(130) 및 적어도 하나의 전기적 비도전성 쓰루 웨이퍼 비아(125)를 포함하는 쓰루 웨이퍼 비아들의 어레이 - 쓰루 웨이퍼 비아들의 상기 어레이의 각각의 쓰루 웨이퍼 비아는 기판(100)의 탑 표면(105)으로부터 기판(100)의 바텀 표면(320)까지 거리의 중간을 넘어서부터 기판(100)의 바텀 표면(320)까지의 범위 내에서 연장됨 - 를 포함한다. 또한, 본 발명은 상기 쓰루 웨이퍼 비아 구조를 제조하는 방법들에 관한 것이다.

Description

쓰루 웨이퍼 비아 및 이것의 제조 방법{THROUGH WAFER VIA AND METHOD OF MAKING SAME}
본 발명은 집적회로 칩들과 관련되고, 더 구체적으로는, 본 발명은 집적회로 칩들에 사용하기 위한 쓰루 웨이퍼 비아들(through wafer vias) 및 이들 쓰루 웨이퍼 비아들을 제조하는 방법과 관련된다.
집적회로 칩들을 사용하는 디바이스들의 밀도를 증가시키기 위해, 집적회로 칩의 탑(top) 및 바텀(bottom) 표면들이 배선될 수 있도록 하는 것이 바람직하다. 이러한 배선을 위해 고주파 및 DC 신호들을 전달하기에 적합한 쓰루 웨이퍼 비아들 - 이는 집적 칩의 탑 표면에서부터 바텀 표면까지 형성됨 - 을 형성하는 것이 필요하다. 기존의 많은 쓰루 비아 기술들은 기존의 집적회로 제조 공정들 내에 통합하기에 어렵거나, 집적회로 칩의 프론트(front) 표면으로부터 집적회로 칩의 바텀 표면까지 또는 집적회로 칩의 바텀 표면으로부터 집적회로 칩의 프론트 표면까지 전파되는 신호들이 약화되는 결과를 가져온다. 신호들의 이러한 약화는 허용될 수 없다. 따라서, 당해 기술 분야에서는 위에서 기술된 문제점들 및 한계점들을 극복할 필요가 있다.
본 발명의 제1 측면은 구조인데, 이 구조는 탑 표면(top surface) 및 반대편 바텀 표면(opposite bottom surface)을 갖는 반도체 기판; 및 적어도 하나의 전기적 도전성 쓰루 웨이퍼 비아 및 적어도 하나의 전기적 비도전성 쓰루 웨이퍼 비아를 포함하는 쓰루 웨이퍼 비아들의 어레이(array) - 쓰루 웨이퍼 비아들의 상기 어레이의 각각의 쓰루 웨이퍼 비아는 상기 기판의 탑 표면으로부터 상기 기판의 바텀 표면까지 거리의 중간(halfway)을 넘어서부터 상기 기판의 바텀 표면까지의 범위 내에서 연장(extend)됨 -; 를 포함한다.
본 발명의 제2 측면은 방법인데, 이 방법은 탑 표면 및 반대편 바텀 표면을 갖는 반도체 기판을 통하여 적어도 하나의 전기적 도전성 쓰루 웨이퍼 비아 및 적어도 하나의 전기적 비도전성 쓰루 웨이퍼 비아를 포함하는 쓰루 웨이퍼 비아들의 어레이를 형성하는 단계 - 쓰루 웨이퍼 비아들의 상기 어레이의 각각의 쓰루 웨이퍼 비아는 상기 기판의 탑 표면으로부터 상기 기판의 바텀 표면까지 거리의 중간을 넘어서부터 상기 기판의 바텀 표면까지의 범위 내에서 연장됨 - 를 포함한다.
본 발명의 제3 측면은 방법인데, 이 방법은 (a) 반도체 기판에 제1 트렌치 및 제2 트렌치를 형성하는 단계 - 상기 제1 및 제2 트렌치들은 상기 기판의 두께보다 작은 거리(distance)로 상기 기판의 탑 표면으로부터 상기 기판의 반대편 바텀 표면으로 독립적으로(independently) 연장됨 -; (b) 상기 제1 트렌치를 유전체 재료로 완전히 채우는 것과 동시에 상기 제2 트렌치의 측벽들 상에 상기 유전체 재료의 라이너(liner)를 형성하는 단계; (c) 상기 제2 트렌치에서 남은 공간을 전기적 도전성 재료로 채우는 단계; 및 (d) 상기 기판의 바텀 표면으로부터 상기 기판을 얇아지게(thinning, 이하에서는 '씨닝'으로도 일컬어짐) 하여 상기 기판의 새로운 바텀 표면을 형성하는 단계 - 상기 제1 트렌치 및 상기 라이너의 유전체 재료와, 상기 제2 트렌치의 전기적 도전성 재료는, 기판의 상기 새로운 바텀 표면에 노출됨 - 를 포함한다.
본 발명의 제4 측면은 반도체 기판을 통하는 신호 전송 라인(signal transmission line)인데, 상기 반도체 기판은 탑 표면 및 반대편 바텀 표면을 갖는다. 상기 신호 전송 라인은 상기 기판의 탑 표면으로부터 상기 기판의 바텀 표면까지 연장되는 도전성 쓰루 웨이퍼 비아, 상기 기판으로부터 전기적으로 절연되는 상기 도전성 쓰루 웨이퍼 비아의 측벽들; 및 상기 기판의 탑 표면으로부터 상기 기판의 바텀 표면까지 거리의 중간을 넘어서부터 상기 기판의 바텀 표면까지의 범위 내에서 연장되는, 비도전성 쓰루 비아 - 상기 비도전성 쓰루 비아는 상기 도전성 쓰루 웨이퍼 비아에 근접(proximate)하고 상기 기판의 영역에 의해 상기 도전성 쓰루 웨이퍼 비아로부터 분리됨 - 를 포함한다.
본 발명의 특징들은 첨부되는 청구항들에 제시된다. 그러나, 본 발명 자체는 실시예에 관한 이하의 상세한 설명을 참조하여 첨부되는 도면들과 함께 읽을 경우 가장 잘 이해될 것이다.
도 1a 내지 1o는 본 발명의 실시예들에 따른 쓰루 웨이퍼 비아들의 어레이의 제조에서 초기 공정을 도시하는 단면도들이다.
도 2a 내지 2j는 본 발명의 실시예들에 따른 쓰루 웨이퍼 비아들의 어레이의 제조 및 본 발명의 실시예들에 따른 쓰루 웨이퍼 비아들의 어레이들을 사용하는 3차원 디바이스의 제조의 완료를 도시하는 단면도들이다.
도 3a 내지 3d는 본 발명의 실시예들에 따른 쓰루 웨이퍼 비아들의 평면도들이다.
도 4a 내지 4d는 본 발명의 실시예들에 따른 쓰루 웨이퍼 비아들을 사용하는 도파관(waveguide) 모형들의 개략적 평면도들이다.
도 5는 도 1b에 도시된 실시예의 다른 구조를 도시하는 단면도이다.
도 6은 도 2I에 도시된 실시예의 다른 구조를 도시하는 단면도이다.
쓰루 웨이퍼 비아(through wafer via)(이는 이하에서 간단히 쓰루 비아(through via)로도 일컬어짐)라는 용어는 기판의 탑 표면(top surface)으로부터, 상기 기판을 통하여, 패키지된 집적회로 또는 칩의 기판의 반대편 바텀 표면(opposite bottom surface)까지 연장(extend)되는 구조를 정의한다. 본 발명의 실시예들에 따른 쓰루 웨이퍼 비아는 전기적 도전성(electrical conductive)일 수 있고, 또는 전기적 비도전성(electrical non-conductive)일 수 있다. 이하의 설명에서, 도전성, 비도전성(즉, 절연(insulating)) 쓰루 비아들 모두는 칩의 탑 표면으로부터 바텀 표면으로 연장되는 것으로 기술 및 도시되지만, 본 발명은, 상기 도전성 쓰루 비아는 상기 칩을 통하여 전체로 연장되나, 상기 비도전성 쓰루 비아는 상기 칩을 통하여 단지 부분적으로만 연장되는 것으로 실시될 수 있다. 왜냐하면 상기 비도전성 쓰루 비아들의 한 가지 목적은 상기 칩의 탑 표면과 바텀 표면 사이를 분리시켜 전기적 신호들을 통과시키지 않도록 하는 것이기 때문이다. 전기적 도전성 쓰루 비아는 적어도 하나의 전기적 도전성 엘리먼트를 포함하고 또한 비전기적 도전성 엘리먼트들을 포함할 수도 있다. 전기적 비도전성 쓰루 비아는 적어도 하나의 전기적 비도전성 엘리먼트를 포함하고 또한 전기적 비도전성 엘리먼트들에 의해 완전히 둘러싸이는 전기적 도전성 엘리먼트들을 포함할 수도 있다. 쓰루 웨이퍼 비아의 "웨이퍼"는 집적회로들이 웨이퍼라 일컬어지는 반도체 기판으로부터 싱귤레이트(singulate)되기 전에 상기 비아가 형성된다는 사실로부터 비롯된다. "3차원 디바이스" 라는 용어는 또 다른 기판에 스택됨으로써 전기적으로 연결되고 물리적으로 컨택되는 둘 또는 그 이상의 개별 기판들을 포함하는 디바이스를 정의한다.
도 1a 내지 1o는 본 발명의 실시예들에 따른 쓰루 웨이퍼 비아들의 어레이의 제조에서 초기 단계들을 도시하는 단면도들이다. 도 1a에서, 반도체 기판(100)은 탑 표면(105)을 갖는다. 탑 표면(105) 상에는 제1 유전체층(110)이 형성된다. 제1 유전체층(110)의 탑 표면(115) 상에는 제2 유전체층(120)이 형성된다. 제1 및 제2 유전체층들(110, 120)은 예를 든 것에 불과하다. 따라서 기판(100)의 탑 표면(105) 위에는 하나의 유전체층 또는 둘 이상의 유전체층들과 같이 몇몇 층들이 있을 수 있다. 일 예에서, 기판(100)은 벌크 실리콘 기판이다. 일 예에서, 제1 유전체층(110)은 실리콘 이산화물(silicon dioxide)이고 제2 유전체층(120)은 실리콘 질화물(silicon nitride)이다.
도 1b에서, 제1 및 제2 유전체층들(110 및 120)을 통하여 그리고 기판(100) 내로 트렌치들(125 및 130)이 식각된다. 트렌치들(125 및 130)은 포토리소그래피/식각 공정을 사용하여 형성될 수 있다. 예시적인 포토리소그래피/식각 공정은, (1) 제2 유전체층(120) 상에 포토레지스트층을 형성하는 단계, (2) 패턴된 포토마스크를 통해 상기 포토레지스트층을 화학선 방사(actinic radiation)에 노출시키고 상기 포토레지스트의 노출 또는 노출되지 않은 영역들 중 어느 하나를 현상(develop)시킴으로써 상기 포토레지스트층에 오프닝들(openings)을 형성하는 단계, (3) 예를 들어, 반응성 이온 식각(reactive ion etch, RIE) 공정을 사용하여 상기 제1 및 제2 유전체층들을 통과하도록 식각(etch through)하는 단계, (4) 예를 들어, 상기 패턴된 포토레지스트층을 제거하는 단계, 및 (5) 예를 들어, 상기 제1 및 제2 유전체층들에서의 상기 패턴을 패턴된 하드마스크로서 사용하는 RIE 공정을 사용하여 기판(100)을 식각하는 단계를 포함한다. 도 1b에서 트렌치들(125 및 130)은 동일한 깊이까지 식각되는 것으로 도시되어 있으나, 트렌치들(125 및 130)은 서로 다른 깊이들까지 식각될 수 있다. 예를 들어, 통상 "보쉬(Bosch)" 실리콘 식각 공정으로 일컬어지는 식각 공정은 좁은 오프닝들(narrow openings)(W1)을 갖는 트렌치들보다 더 깊은 넓은 오프닝들(W2)을 갖는 트렌치들을 식각할 것이다. 도 5를 참조하면, 트렌치(130)를 더 깊게 식각하는 것은 결국 도 6의 구조를 초래할 것이다. 따라서, 트렌치들(125 및 130)은 기판(100)의 탑 표면(105)으로부터 기판(100)의 바텀 표면까지 거리의 중간을 넘어서부터 기판(100)의 바텀 표면까지의 범위 내에서 연장될 수 있다.
그러나, 만약 기판(100)이 SOI(silicon-on-insulator) 기판(즉, 매립 산화물층(buried oxide layer, 또는 BOX층)을 갖는 실리콘 기판)이고, 이것이 기판(100)의 탑 표면(105)으로부터 거리 D1에 위치한 매립 산화물층의 탑 표면을 갖는다면, 비록 "보쉬" 식각 공정이 사용되어도 상기 BOX층이 식각 정지(etch stop)층처럼 작용할 것이므로, 트렌치들(125 및 130)은 동일한 깊이까지 식각될 것이다. 일 예에서, 상기 BOX층은 실리콘 이산화물을 포함한다.
트렌치들(125 및 130)은 기판(100)의 탑 표면(105)으로부터 거리 D1까지 기판(100) 내로 연장된다. 트렌치들 125는 폭 W1을 가지며 트렌치 130은 폭 W2를 갖는다. W2는 W1보다 더 크다. 일 예에서, W1은 약 1 미크론 내지 약 3 미크론이다. 일 예에서, W2는 약 3 미크론 내지 약 10 미크론이다. 일 예에서, D1은 약 50 미크론 내지 200 미크론이다. 일 예에서, W1은 약 2 미크론이고, W2는 약 5 미크론이며 D2은 약 150 미크론이다. 트렌치들(125 및 130)은 도면들의 평면 안으로 그리고 바깥으로(즉, 위에서 볼 때 직각으로) 길게 늘어져 있을 수 있으므로, W1 및 W2는 트렌치들(125 및 130)의 최소 폭들(상기 직각의 가장 짧은 면)이다.
도 1c에서, 폴리실리콘층(135)은 제2 유전체층(120)의 탑 표면들(140), 그리고 트렌치들(125 및 130)의 측벽들(145) 및 바텀들(150) 상에 배치된다. 일 예에서, 폴리실리콘층(135)은 N형 또는 P형 도우프된(doped) 폴리실리콘을 포함한다. 일 예에서, 폴리실리콘층(135)은 붕소 도우프된 폴리실리콘을 포함한다. 폴리실리콘층(135)은 두께 T1을 갖는다. 일 예에서, T1은 약 0.8 미크론 내지 약 2.4 미크론이다.
도 1d에서, 폴리실리콘층(135)(도 1c 참조)을 실리콘 이산화물층(155)으로 변환시키기 위해 산화(oxidation)가 수행된다. 실리콘 이산화물층(155)은 두께 T2를 갖는다. 실리콘 이산화물층(155)은 트렌치들(125)은 완전히 채우지만, 트렌치(130)는 완전히 채우지는 않는다. 왜냐하면, 트렌치(130)의 폭(W2)이 실리콘 이산화물층(155)의 두께(T2)의 두배보다 더 크기 때문이다. 실리콘 이산화물층(155)은 트렌치(130)의 측벽들 및 바텀을 컨포멀하게(conformally) 덮는다. 일 예에서, T2는 대략 W1의 반과 동일하다. 일 예에서, 실리콘 이산화물층(155)을 형성하기 위한 폴리실리콘층(135)(도 1c 참조)의 산화는 고압 산화(high pressure oxidation, HIPOX) 공정을 사용하여 수행된다.
붕소 도우프된 폴리실리콘(즉, 도 1c의 층 135)의 HIPOX가 바람직하다. 왜냐하면 이는 붕소 도우프된 폴리실리콘의 높은 산화율(oxidation rate)과 깊은 트렌치들에서 균일한 산화물 두께들을 형성할 수 있는 HIPOX의 능력 때문이다.
이와는 다르게, 도 1d에 도시된 구조는 도 1b의 트렌치들(125 및 130)의 측벽들 및 바텀들의 산화(예, 퍼니스(furnace) 내에서)에 의해, 또는 트렌치들(125 및 130)의 측벽들 및 바텀 상의 산화물의 원자층 증착(atomic layer deposition, ALD) 또는 화학 기상 증착(chemical vapor deposition, CVD)에 의해 형성될 수 있다. 또 다르게는, 어떠한 적절한 유전체(예를 들어, 실리콘 질화물, 알루미나, 또는 다수의 유전체들의 조합)든 적절하게 사용될 것이다.
도 1e에서, 실리콘 이산화물층(155)의 탑 표면(175)에 폴리실리콘층(170)이 형성되고 트렌치(130)에서 남은 공간을 완전히 채운다. 제1 예에서, 폴리실리콘층(170)은 진성(intrinsic, 즉, 도우프되지 않은) 폴리실리콘을 포함한다. 제2 예에서, 상기 폴리실리콘은 인(phosphorus), 비소(arsenic), 또는 붕소(boron)와 같은 알려진 도펀트(dopant)로써 인시츄(in-situ) 도우프된다.
도 1f에서, 실리콘 이산화물층(155) 위로부터 폴리실리콘층(170)을 제거하기 위해 CMP가 수행되고, 그래서 실리콘 이산화물층(155)의 탑 표면(175)은 트렌치(130)에서의 폴리실리콘층(170)의 탑 표면과 동일 평면(coplanar)이다. 이와는 다르게, 상기 웨이퍼를 평탄화하기 위해 CMP 또는 리소그래피적으로 패턴된 에치 백(etch back) 공정의 조합이 채용될 수 있는데, 이는 당해 기술 분야에서 잘 알려져 있다.
도 1g에서, 폴리실리콘 리세스(recess) 공정이 수행되는데, 이 폴리실리콘 리세스 공정은 유전체층(155)의 탑 표면(175)으로부터 그리고 트렌치(130)의 상부 영역(upper region)으로부터 모든 폴리실리콘층(170)을 제거한다. 상기 리세스 공정 이후 트렌치(130)에 남은 폴리실리콘층(170)의 탑 표면은 기판(100)의 탑 표면(105)보다 아래이다. 상기 폴리실리콘 리세스 공정은 RIE, 습식 식각, 또는 RIE 식각과 습식 식각의 조합을 사용하여 수행될 수 있다. 바람직한 실시예에서, 이 리세스는 유전체층(110) 아래까지 연장되어, 상기 트렌치를 도 1i에 도시된 층(185)으로 캡핑(capping)하는 것을 용이하게 한다.
도 1h에서, 실리콘 이산화물층(155)의 탑 표면(175) 상에 그리고 트렌치(165)에 유전체층(185)이 형성된다. 유전체층(185)은 도 1f의 폴리실리콘 리세스 식각에 의해 트렌치(130)에 생성된 공간을 완전히 채운다. 이와는 다르게, 도 1i에 도시된 평탄화 후 표면(105)으로 보이드(void)가 확장되지 않도록, 유전체층(185)은 트렌치(130)에 생성된 공간을 채운다. 일 예에서, 유전체층(185)은 TEOS 산화물(즉, 테트라에톡시실란 전구체(tetraethoxysilane precursor)를 사용하여 CVD에 의해 형성된 산화물), 실란 산화물(silane oxide)(즉, 실란 전구체를 사용하여 CVD에 의해 형성된 산화물), 또는 LPCVD(즉, 저압 CVD) 또는 HDPCVD(즉, 고밀도 플라즈마 CVD) 또는 기타의 알려진 방법을 사용하여 증착된 유전체를 포함한다.
도 1i에서, CMP 및/또는 기타 식각이 수행되어 유전체층(185), 실리콘 이산화물층(155), 제2 유전체층(120)을 기판(100)의 탑 표면(105) 위로부터 제거하고, 트렌치(130)에 유전체층(185)의 캡을 남긴다. 또한 실리콘 이산화물층(155)은 트렌치들(125)에 남는다. 상기 CMP 공정후, 트렌치들(125)에서 실리콘 이산화물층(155)의 탑 표면들, 트렌치(130)에서 실리콘 이산화물층(155)의 에지들, 트렌치(130)에서 유전체층(185)의 탑 표면, 및 기판(100)의 탑 표면(105)은 모두 동일 평면 또는 실질적으로 동일 평면이다. 도 1i에는 기판(100) 위의 모든 층들이 완전해 제거된 상태로 도시되어 있으나, 또한 부분적 제거 또는 선택적 제거가 수행될 수도 있다.
도 1j에서, 새로운 제1 유전체층(190) 및 새로운 제2 유전체층(195)이 기판(100)의 탑 표면(105) 상에 형성된다. 트렌치들(125)에는 실리콘 이산화물층(155)이 남고, 트렌치(130)에는 실리콘 이산화물층(155), 폴리실리콘층(170) 및 유전체층(185)이 남아서, 유전체층들(190 및 195)에 의해 보호된다. 유전체층들(190 및 195)의 목적은 당해 기술 분야에서 알려진 바와 같이, 쉘로우 트렌치 분리(shallow trench isolation, STI), 딥 트렌치 커패시터들(deep trench capacitors), MOSFET 트랜지스터들, 바이폴라 접합 트랜지스터들(bipolar junction transistors), 다이오드들(diodes), 바랙터들(varactors), 박막 저항들(thin film registors), MOS 커패시터들 등과 같은 집적회로 구조들의 형성을 용이하게 하기 위함이다. 이와는 다르게, 알려진 세트의 방법들 및 구조들이 채용되어 상기 집적회로 구조들을 형성할 수 있다.
도 1k에서, STI(200)는 새로운 제1 및 제2 유전체층들(190 및 195)(도 1j 참조)과 함께 포토리소그래피/식각 공정에 의해 기판(100)에 형성되었는데, 이는 CMP에 선행하는 TEOS CVD에 선행하는 앞서 기술된 것과 유사하다.
다음으로, FET(205) 및 트렌치 커패시터(210)를 형성하기 위해 추가의 포토리소그래피/식각 공정/증착 공정이 수행되었다. FET(205) 및 트렌치 커패시터(210)는 제조시 이 시점에서 형성될 수 있는 집적회로 디바이스들의 예들이다. 이 시점에서 형성될 수 있는 다른 디바이스들에는, 바이폴라 트랜지스터들, BiCMOS SiGe 트랜지스터들, 다이오드들 MOS 커패시터들, 및 저항들이 포함된다. FET(205)는 소스/드레인들(215), 게이트 유전체(220), 게이트 전극(225), 및 실리사이드 컨택들(230)을 포함한다. 새로운 제1 및 제2 유전체층들(190 및 195)은 게이트 유전체층(220)을 형성하기에 앞서 제거되고, 층간 유전체층(interlevel dielectric layer)(240)은 실리사이드층들(230)을 형성한 후 기판(100)의 탑 표면(105) 위에 형성된다. 층간 유전체층(240)은, 예를 들어, 하부 유전체층(245) 및 상부 유전체층(250)을 포함한다. 층간 유전체층(240)은 하나의 층일 수도 있고, 또는 두 개 이상의 층을 포함할 수도 있다. 일 예에서, 하부 유전체층(245)은 실리콘 질화물을 포함하고, 상부 유전체층(250)은 BPSG(boro-phosphosilicate glass)를 포함한다.
도 1k 및 이어지는 도 1l 내지 1o에서, 하부 유전체층(245)은 설명을 명확히 하기 위해 FET(205)의 게이트(225)를 덮고 있지 않는 것으로 도시되어 있다. 실제로는, 하부 유전체층(245)은 FET(205)의 게이트(225)도 덮는다.
도 1l에서, FET(205)의 실리사이드층(230) 위의 하부 및 상부 유전체층들(245 및 250)을 통하는 오프닝(255)이 앞서 기술한 바와 같은 포토리소그래피/식각 공정을 사용하여 형성된다.
도 1m에서, 전기적 도전성 스터드 컨택(stud contact)(265)이 오프닝(255) 내의 실리사이드층(230)까지 형성되고, 보호층(270)이 컨택(265) 및 상부 유전체층(250) 상에 형성된다. 컨택(265)은, 예를 들어, 상부 유전체층(250) 위에 전기적 도전층을 형성함에 의해(예, 증발, 스퍼터링 또는 증착에 의해) 형성될 수 있는데, 이 단계에서는 트렌치(255)를 완전히 채운 후 CMP가 뒤따른다. 그런 다음, 보호층(270)이 형성된다. 컨택(265)은 쓰루 웨이퍼 비아 코어(275)(도 1o 참조) 및 쓰루 웨이퍼 비아 컨택(280)(도 1o 참조)을 위해 이하에 기술되는 재료들의 조합들 중 어떤 것을 독립적으로 포함할 수 있다. 일 예에서, 보호층(270)은 유전체층이다. 일 예에서, 보호층(270)은 실리콘 질화물을 포함한다.
이 시점에 기판(100) 내의 다른 다비이스들에 많은 다른 스터드 컨택들(265)이 형성됨을 이해해야 할 것이다. 스터드 컨택(265)을 형성하고 금속배선(metallize)하기 위한 많은 다른 방법들이 존재함을 이해해야 할 것이다. 또한 당해 기술 분야에서 알려진 바와 같이, 집적회로 디바이스들에 대한 스터드 컨택들을 형성하기 위해 사용되는 다른 많은 방법들 및 구조들이 있음을 이해해야 할 것이다.
도 1n에서, 앞서 기술된 바와 같은 포토리소그래피/식각 공정을 사용하여 트렌치(130) 위에 보호층(270)과 상부 및 하부 유전체층들(245 및 250)을 통하여 오프닝(132)이 형성된다. 그런 다음, 트렌치(130)로부터 유전체층(185)(도 1l 참조)을 제거하기 위해 RIE가 수행된다. 그런 다음, RIE 식각, 습식 식각 또는 습식 식각 및 RIE 식각의 조합이 사용되어 트렌치(130)로부터 폴리실리콘층(170)(도 1l 참조)을 제거한다. 이들 폴리실리콘층(170)이 식각되는 동안, 유전체층(155)은 기판(100)(기판(100)이 실리콘인 경우)이 식각되는 것으로부터 보호한다. 기판(100)을 식각하는 것을 방지하기 위해, 트렌치(130) 위의 오프닝(132)은 유전체층(155)의 범위 밖에 있어서는 아니되고, 바람직한 실시예에서, 오프닝(132)이 유전체층(155) 범위 안에 있도록(즉, 층들(270, 250 및 245)이 식각되는 경우, 오프닝이 층(185) 상에 완전히 들어오도록(fully landed)(도 1m 참조)), 그리고 층(185)이 식각된 후 폴리실리콘층(170)이 오프닝(132)에 노출되는 경우, 폴리실리콘층(170)이 식각되어 제거된 그 개구에 유전체층(155)이 노출되지 않도록, 정렬된다.
도 1o에서, 트렌치(130) 내에 쓰루 웨이퍼 비아 코어(275)가 형성되고, (쓰루 웨이퍼 비아 코어(275)와 함께) 일체로(integrally) 형성되는 쓰루 웨이퍼 비아 컨택(280)이 보호층(270)(도 1n 참조)에서의 오프닝 및 트렌치(130) 위의 층간 유전체층(240)에 형성된다. 쓰루 웨이퍼 비아 코어(275) 및 쓰루 웨이퍼 비아 컨택(280)은, 예를 들어, 상부 유전체층(250) 위에 전기적 도전층을 형성함에 의해(예, 증발, 스퍼터링, 또는 증착에 의해), 형성될 수 있는데, 이 단계에서 트렌치(230), 보호층(270) 및 층간 유전체층(240)에서의 개구(도 1n 참조)를 완전히 채우고, 그 후 CMP가 뒤따른다. 도 1o에서, CMP는 모든 보호층(270)(도 1n 참조)을 완전히 제거했다. 이와는 다르게, 보호층(270)의 더 얇아진 층(thinned layer)이 CMP 후 남아 있을 수 있다. 쓰루 웨이퍼 비아 컨택(280) 및 스터드 컨택(265)의 탑 표면들은 상부 유전체층(250)의 탑 표면과 동일 평면이다.
일 예에서, 쓰루 웨이퍼 비아 코어(275) 및 쓰루 웨이퍼 비아 컨택(280)은 금속을 포함한다. 일 예에서, 쓰루 웨이퍼 비아 코어(275) 및 쓰루 웨이퍼 비아 컨택(280)은 텅스텐(W) 또는 텅스텐 및 티타늄 질화물(TiN)을 포함한다. 일 예에서, 쓰루 웨이퍼 비아 코어(275) 및 쓰루 웨이퍼 비아 컨택(280)은 제1 티타늄 질화물의 증착 컨포멀층(first deposited conformal layer of titanium nitride) 및 제2 텅스텐의 증착층(second deposited layer of tungsten)을 포함한다. 일 예에서, 쓰루 웨이퍼 비아 코어(275) 및 쓰루 웨이퍼 비아 컨택(280)은 제1 티타늄 질화물의 증착 컨포멀층 및 제2 컨포멀 티타늄(Ti)의 증착층 및 제3 텅스텐의 증착층을 포함한다. 티타늄, 티타늄 질화물 및 텅스텐은 CVD를 사용하여 증착될 수 있다.
일 예에서, 쓰루 웨이퍼 비아 코어(275) 및 쓰루 웨이퍼 비아 컨택(280)은 텅스텐 또는 텅스텐 및 탄탈륨 질화물(TaN)을 포함한다. 일 예에서, 쓰루 웨이퍼 비아 코어(275) 및 쓰루 웨이퍼 비아 컨택(280)은 제1 탄탈륨 질화물의 증착 컨포멀층 및 제2 텅스텐의 증착 컨포멀층을 포함한다. 일 예에서, 쓰루 웨이퍼 비아 코어(275) 및 쓰루 웨이퍼 비아 컨택(280)은 제1 탄탈륨 질화물의 증착 컨포멀층, 제2 컨포멀 탄탈륨(Ta)의 증착층 및 제3 텅스텐의 증착층을 포함한다. 탄탈륨 및 탄탈륨 질화물은 CVD를 사용하여 증착될 수 있다.
쓰루 웨이퍼 비아 코어(275) 및 쓰루 웨이퍼 비아 컨택(280)을 위해 사용될 수 있는 다른 야금술(metallurgical) 조합들은 구리(Cu), 루테늄(Ru), 탄탈륨(Ta) 및 탄탈륨 질화물(TaN)의 조합들을 포함한다. 이들 조합들은 다음과 같은 조합들을 포함하는데, 이들 각각은 형성(formation) 순이다. Ta/Cu, TaN/Cu, Ru/Cu, TaN/Ta/Cu, TaN/Ru/Cu, Ta/Ru/Cu, Ru/Ta/Cu, Ru/TaN/Cu, TaN/Ta/Ru/Cu.
스터드 컨택들(265)은 쓰루 웨이퍼 비아 코어(275) 및 쓰루 웨이퍼 비아 컨택(280)이 형성된 재료들과 동일 또는 다른 재료들로 형성될 수 있음을 이해해야 할 것이다. 또한, 스터드 컨택은 쓰루 웨이퍼 비아 코어(275) 및 쓰루 웨이퍼 비아 컨택(280)을 위해 앞서 열거된 재료들의 조합들 중 어떤 것으로든 형성될 수 있다. 많은 쓰루 웨이퍼 비아 코어들(275) 및 쓰루 웨이퍼 비아 컨택들(280)이 이 때 형성된다는 것이 이해되어야 할 것이다. 쓰루 웨이퍼 비아 코어들(275) 및 쓰루 웨이퍼 비아 컨택들(280)을 형성하고 금속배선(metallize)하기 위한 여러 가지 다른 방법들이 존재할 수 있다는 것이 이해되어야 할 것이다. 예를 들어, 전기도금된(electroplated) 구리가 텅스텐 대신에 사용될 수 있고, 탄탈륨 또는 탄탈륨 질화물이 티타늄 질화물 대신에 사용될 수 있다. 또한 기판(200)을 바텀으로부터 씨닝함으로써, 도 2a 내지 2j에 도시된 것 그리고 이후에 기술되는 바에 따라 쓰루 웨이퍼 비아가 형성될 것이라는 것이 이해되어야 할 것이다. 쓰루 웨이퍼 비아 코어(275)는 실리콘 이산화물층(155)에 의해 기판(100)으로부터 전기적으로 분리된다. 트렌치(130)의 측벽들 상의 실리콘 이산화물층(155)의 일부분들 및 쓰루 웨이퍼 비아 코어(275) 둘 모두는 도전성 쓰루 웨이퍼 비아가 될 것이다(쓰루 웨이퍼 비아 코어(275)는 전기적 도전성 부분이고 실리콘 이산화물층은 비도전성 부분임). 트렌치들(125) 내의 실리콘 이산화물층들(155)은 비도전성 쓰루 웨이퍼 비아들이 될 것이다.
도 2a 내지 2j는 본 발명의 실시예들에 따른 쓰루 웨이퍼 비아들의 어레이의 제조 및 본 발명의 실시예들에 따른 쓰루 웨이퍼 비아들의 어레이들을 사용하는 3차원 디바이스의 제조의 완료를 도시하는 단면도들이다.
도 2a에서, 대응하는 와이어들 및 비아들(305)이 층간 유전체층들(300)의 세트에 형성된다(그러나, 크기는 정확하게 고려되지 않음). 선택적인 터미널 패드(310)는 층간 유전체층들(300)의 세트의 탑 표면(315) 상에 형성되고, 층간 유전체층들(300)의 세트의 최상위 층간 유전체층에서 최상위 와이어(305)와 전기적으로 접촉해 있다. 층간 유전체층들의 세트의 최하위 층간 유전체층에서의 와이어들은 스터드 컨택들(265) 및 275(도 1o 참조)와 일체의(integral) 컨택 영역들(280)과 물리적으로 그리고 전기적으로 접촉해 있다. 층간 유전체층들(300)의 세트의 개별 층간 유전체층들은 도 2a에는 도시되어 있지 않다. 핸들 기판(325)은 층간 유전체층들(300)의 세트의 탑 표면(315)에 부착된다. 핸들 웨이퍼(325)는 접착층(layer of adhesive)(미도시)을 사용하여 부착된다. 일 예에서, 핸들 기판(325)은 석영 웨이퍼(quartz wafer)이다.
도 2b에서, 기판(100)은 트렌치들(125 및 130)로부터 거리 D2에 있는 새로운 바텀 표면(320)을 형성하기 위해 바텀으로부터 씨닝(thinning)된다(예를 들어, 그라인딩에 의해). 일 예에서, D2는 약 5 미크론 내지 약 50 미크론이다. 일 예에서, D2는 약 20 미크론이다. 씨닝 후, 기판(100)의 두께는 D3이다. 일 예에서, D3은 약 50 미크론 내지 약 200 미크론이다. 일 예에서, D3은 약 170 미크론이다.
도 2c에서, 실리콘에 대해 선택적 습식 식각 또는 RIE 식각이 수행되어 기판(100)의 탑 표면(320)(도 1b 참조)을 리세스하고, 그래서 트렌치들(125 및 130)의 필링(filling) 재료가 새로운 탑 표면(320A) 위로 튀어나온다.
도 2d에서, CMP가 수행되어 새로운 탑 표면(320A)(도 2c 참조) 위로 튀어나온 상기 필링 재료를 제거하여 스루 웨이퍼 비아 어레이들(330)을 형성한다. 도 2d의 예에서, 각각의 쓰루 웨이퍼 비아 어레이(330)는 두 개의 비도전성 쓰루 웨이퍼 비아들(125A) 및 하나의 도전성 쓰루 비아(130A)를 포함한다. 상기 CMP 후, 전기적 도전성 쓰루 웨이퍼 비아 영역(275) 및 실리콘 이산화물층들(155)(도 2c 참조)은 기판(100)의 바텀 표면(320)에 노출된다.
도 2e에서, 실리콘 이산화물 위의 실리콘을 우선적으로 식각하기 위해 선택적 습식 식각 또는 RIE 식각이 수행되어 쓰루 웨이퍼 비아 어레이들(330)의 바텀들 아래의 바텀 표면(320A)(도 2d 참조)을 리세스하여, 기판(100)의 새로운 바텀 표면(335)을 형성한다.
도 2f에서, 유전체층(340)은 기판의 바텀 표면(335) 위에 그리고 쓰루 웨이퍼 비아 어레이들(330) 위에 형성된다. 일 예에서, 유전체층(340)은 플라즈마 인핸스드 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD) 실리콘 산화물이다.
도 2g에서, CMP가 수행되어 쓰루 웨이퍼 비아 어레이들(330)의 바텀 표면들 위로부터 유전체층(340)을 제거한다. 유전체층(340)은 유전체층(340)의 바텀 표면(335) 상에 남아 있고, 유전체층(340)은 쓰루 웨이퍼 비아 어레이들(330) 각각의 개별 쓰루 웨이퍼 비아들(125A 및 130A) 사이에서 상기 쓰루 웨이퍼 비아 어레이들 사이의 공간들을 채운다. 쓰루 웨이퍼 비아들(125A 및 130A)의 탑 표면들은 유전체층(340)의 탑 표면(350)과 동일 평면 또는 실질적으로 동일 평면이다.
이와는 다르게, 도 2b에 도시되고 위에서 기술된 백사이드 그라인드 공정(backside grind process)은 도 2d의 비도전성 쓰루 웨이퍼 비아들(125A) 및 도전성 쓰루 웨이퍼 비아들(130A)이 직접적으로 형성될 때까지(도 2c의 공정들을 건너 뜀), 또는 상기 쓰루 웨이퍼 비아들 및 표면(320A)(도 2d 참조)에 대한 어떤 그라인딩 손상을 제거하기 위해 그라인딩 및 "클린업(clean-up)" 이후에 계속될 수 있다. 이 대안은 트렌치들(125)이 트렌치들(130)(도 2a 참조)보다 기판(100) 내에 상당히 더 깊게 식각되지 않았을 경우 적용되는 것이 바람직하다. 만약 트렌치들(130)이 트렌치들(125)(도 5 참조)보다 상당히 더 깊게 식각된다면, 상기 그라인딩은 도전성 쓰루 비아(130A)를 노출시킬 수 있지만 비도전성 쓰루 비아들(125A)은 노출시키지 않는다. 이는 도 6에 도시되어 있다.
쓰루 웨이퍼 비아(125A)는 단지 절연체만으로 채워진 제1 트렌치를 포함하고 쓰루 웨이퍼 비아(130A)는 전기적 도전성 코어로 둘러싸인 유전체 라이너만으로 구성된 필링(filling)을 갖는 제2 트렌치를 포함한다는 것을 주목해야 한다.
도 2h에서, 쓰루 웨이퍼 비아 어레이들(330) 상에 유전체층(340)의 탑 표면(350) 상에 전기적 도전성 패드들(345)이 형성되고, 패드들(345) 상에 전기적 도전성 솔더 범프들(355)이 형성된다. 일 예에서, 패드들(345) 및 솔더 범프들(355)은 패턴된 포토레지스트층을 통하여 전기도금함에 의해 또는 금속 마스크를 통한 증발(evaporation)에 의해 형성된다. 만약 패드들(345)이 도금에 의해 형성된다면, 얇은 전기적 시드층이 먼저 증착되는데, 이는 상기 포토레지스트층이 제거된 후, RIE 또는 습식 식각에 의해 제거된다.
도 2i에서, 칩 다이싱(chip dicing) 전 또는 후에, 핸들 웨이퍼(325)(도 2g 참조)가 제거된다. 핸들 웨이퍼(325)를 제거하는 예시적인 방법은 접착 부분을 자외선 방사에 노출시키는 것인데, 이는 당해 기술 분야에서 잘 알려져 있다. 바람직한 실시예에서, 핸들 웨이퍼(325)는 상기 씨닝된 웨이퍼를 파손(break)시키는 포텐셜을 최소화하기 위해 다이싱 후 제거된다.
도 2j는 솔더 리플로우(solder reflow) 단계 이전의 분해 조립도이다. 도 2j에서, 전기적 컴포넌트들을 포함하는 상부 기판(360)은 전기적 도전성 솔더 범프들(365)에 의해 터미널 패드(310)에 정렬되고, 기판(100)은 솔더 범프들(355)에 의해 전기적 도전성 패드들(375)을 가지며 전기적 컴포넌트들(미도시)을 포함하는 하부 기판(370)에 정렬된다. 이 정렬은 상기 솔더 범프들, 전기적 와이어 기판들(100, 360 및 370)을 함께 녹이고 상기 제조 공정을 완료하는 어닐 이전에 상기 세 개의 컴포넌트들의 자체 정렬(self alignment)을 고려한다. 전기적 컴포넌트들의 예들은 트랜지스터들, 다이오드들, 저항들, 커패시터들, 인덕터들 및 와이어들을 포함하지만, 이러한 예들로 한정되는 것은 아니다.
패드에서 솔더 범프의 연결들이 도 2j에서 도시되어 있으나, (i) 기판(360)과 기판(100) 사이에서, (ii) 기판(100)과 기판(370) 사이에서, 또는 (iii) 기판(360)과 기판(100) 사이 그리고 기판(100)과 기판(370) 사이에서, 패드에서 패드와 같은 다른 연결 유형들이 사용될 수 있다. 솔더 범프들은 기판(360) 및 기판(100) 상의 패드들 상에 도시되어 있지만, 패드들은 기판(360) 및 기판(370) 상의 솔더 범프들 상에 형성될 수 있다. 상기 솔더 범프들은 기판(100) 및 기판(370) 상의 패드들 상에 도시되어 있지만, 패드들은 기판(100) 및 기판(370) 상의 솔더 범프들 상에 형성될 수 있다. 기판(360)은 와이어 또는 탭 본드들(tap bonds)로 대체될 수 있다. 만약 기판(100)의 솔더 범프들 및 패드들이 바뀐다면, 기판(370)은 와이어 또는 탭 본드들로 대체될 수 있다.
도 3a 내지 3d는 본 발명의 실시예들에 따른 쓰루 웨이퍼 비아들의 예시적인 평면도들이다. 도 3a에서, 하나의 쓰루 웨이퍼 비아 어레이(330A)는 실리콘 이산화물층(155)으로 채워진 전기적 비도전성 쓰루 웨이퍼 비아(125A)와, 하나의 전기적 도전성 쓰루 웨이퍼 비아(130A)로 구성되고, 이 전기적 도전성 쓰루 웨이퍼 비아(130A)는 도전성 쓰루 웨이퍼 비아 영역(275)과 기판(100) 사이에 개재되는 실리콘 이산화물층(155)으로 구성된다.
도 3b에서, 쓰루 웨이퍼 비아 어레이(330B)는 도전성 쓰루 비아 영역(275)과 기판(100) 사이에 개재되는 실리콘 이산화물층(155)으로 구성되는 전기적 도전성 쓰루 웨이퍼 비아(130A)의 반대편들(opposite sides) 상에서 실리콘 이산화물층(155)으로 채워진 두 개의 전기적 비도전성 쓰루 웨이퍼 비아들(125A)로 구성된다.
도 3c에서, 쓰루 웨이퍼 비아(330C)는 도전성 쓰루 비아 영역(275)과 기판(100) 사이에 개재되는 실리콘 이산화물층(155)으로 구성된 전기적 도전성 쓰루 웨이퍼 비아(130A)의 네 개의 면들 각각의 반대편에 실리콘 이산화물층(155)으로 채워지는 전기적 비도전성 쓰루 웨이퍼 비아들(125A)인 네 개의 트렌치들을 포함한다.
도 3d에서, 쓰루 웨이퍼 비아(330C)는 실리콘 이산화물층(155)으로 채워진 7 개의 전기적 비도전성 쓰루 웨이퍼 비아들(125A), 및 도전성 쓰루 웨이퍼 영역(275)과 기판(100) 사이에 개재되는 실리콘 이산화물층(155)으로 구성된 두 개의 전기적 도전성 쓰루 웨이퍼 비아(130A)로 구성된다. 쓰루 웨이퍼 비아들(125A) 중 세 개는 두 개의 쓰루 웨이퍼 비아들(130A) 사이에 위치한다. 쓰루 웨이퍼 비아들(125A) 중 네 개는 처음의 세 개의 쓰루 웨이퍼 비아들(125A)과 두 개의 쓰루 웨이퍼 비아들(130)의 조합에 의해 형성된 네 개의 면들 각각에 반대되게 위치한다. 쓰루 웨이퍼 비아들(330B, 330C, 및 330D)은 공면 도파관들(coplanar waveguides)로서 기능한다.
도 3a, 3b, 3c 및 3d 각각에서 각각의 쓰루 웨이퍼 비아(125A 및 130A)는 기판(100)의 영역에 의해 둘러싸인다. 본 발명의 이 실시예의 쓰루 웨이퍼 비아들은 적어도 하나의 전기적 도전성 엘리먼트 - 이는 상기 기판의 탑 표면으로부터, 상기 기판을 통하여, 상기 기판의 바텀 표면으로 연장됨 -, 및 적어도 전기적 비도전성(즉, 유전체 또는 절연체) 엘리먼트 - 이 또한 상기 기판의 탑 표면으로부터, 상기 기판을 통하여, 상기 기판의 바텀 표면으로 연장됨 - 를 포함한다.
다른 개수들을 갖는 매우 많은 다른 쓰루 웨이퍼 비아 어레이들 및 쓰루 웨이퍼 비아들(125A 및 130A)의 구성들이 가능하고 또한 도 3a, 3b, 3c 및 3d에 도시된 것들로 한정되는 것은 아니라는 것이 이해되어야 할 것이다.
도 4a 내지 4d는 본 발명의 실시예들에 따른 쓰루 웨이퍼 비아들을 사용하는 도파관 모델들의 개략적 평면도들이다. 도 4a, 4b, 4c 및 4d에서, G는 기판으로부터 절연되지 않은 그리고 접지에 연결된 전기적 도전체로 채워진 트렌치를 나타내고, S는 기판으로부터 분리되지 않은 그리고 신호원(signal source)에 연결된 전기적 도전체로 채워진 트렌치를 나타내고, I는 전기적 절연체로 채워진 트렌치를 나타내며, IG는 접지에 연결되고 기판으로부터 절연된 전기적 도전체로 채워진 트렌치를 나타내고, IS는 신호원에 연결되고 기판으로부터 절연된 전기적 도전체로 채워진 트렌치를 나타낸다. G, S, I, IG 및 IS 구조들 간의 공간은 기판이다.
도 4a, 4b, 4c 및 4d의 구조들은 특성 임피던스, 전파 손실(propagation loss) 및 유효 유전체 상수(effective dielectric constant, Er)를 위해, 신호 도파관들로 모델링되었다. 낮은 전파 손실 및 작은 유효 유전체 상수가 바람직하다. 상기 모델은 11.9의 상대 유전체 상수 및 7.41 지멘스/미터의 도전율을 갖는 실리콘 기판; G, IG, S 및 IS 구조들을 위한 전기적 도전체를 위해 1.82E7 지멘스/미터의 도전율을 갖는 텅스텐; 및 I, IG 및 IS 구조들의 절연체를 위해 4.1의 상대적 유전체 상수를 갖는 실리콘 이산화물에 기초하였다.
평면도에서 G 및 S 구조들의 차원들은 50 바이(by) 3 미크론이다. 평면도에서 IG 및 IS 구조들의 차원들은 52 바이 5 미크론이다(G 및 S 구조들은 1 미크론 두께의 주위 절연체를 가짐). Ansoft HFSS-3D 전파(full wave) EM 시뮬레이터 상에서 시뮬레이션이 수행되었다. 표 1은 도 4a, 4b, 4c 및 4d의 구조들 각각에 대한 시뮬레이션의 결과를 제공한다.
케이스 특성 임피던스 전파 손실
(dB/mm)		 예 1의 전파 손실 % 유효 Er
도 4a 22.61+j0.96 1.329 100 12.136
도 4b 24.08+j0.71 1.062 79.9 10.722
도 4c 27.07+j0.37 0.777 58.5 8.4657
도 4d 28.42+j0.23 0.635 47.8 7.7056
상기 시뮬레이션의 결과로서 다음의 결론들에 이르게 된다. 공면 도파관들에 있어서, 절연된 쓰루 웨이퍼 비아들은 더 높은 특성 임피던스, 더 적은 전파 손실, 더 낮은 유효 유전체 상수를 가지며, 더 적은 잠재적으로 원하지 않는 결합으로 신호 전파에 있어서 더 낫다. 그 이유들은, 실리콘은 손실이 있지만, 실리콘 이산화물은 그렇지 않기 때문이다. 실리콘의 더 높은 유전체 상수는 더 낮은 유전체 상수를 갖는 실리콘 이산화물의 기생 커패시턴스에 비해 더 높은 기생 커패시턴스를 야기하기 때문이다.
따라서, 본 발명의 실시예들에 따라 상기 기판을 직접 컨택하는 쓰루 웨이퍼 비아(G 구조)는, 상기 쓰루 웨이퍼 비아에 걸리는 전압이 거의 없을 정도로 충분히 낮거나 혹은 상기 기판을 통하여 전류가 흐르지 않는 한, 상기 접지 구조를 위해 사용될 수 있다. 상기 신호 구조에 있어서, 본 발명의 제2 및 제3 실시예들에서와 같은 절연된 도전체(IS 구조)는 상기 기판을 통하여 신호 전도를 감소시키기에 바람직하다.
도 5는 도 1b에 도시된 것에 대한 대체 구조를 도시하는 단면도이다. 도 5에서, 트렌치(130B)는 거리 D3으로 탑 표면(105)으로부터 기판(100) 내로 연장하는 반면, 트렌치들(125)은 도 1b에서 앞서 기술된 바와 같이 거리 D2로 탑 표면(105)으로부터 기판(100) 내로 연장된다. D3은 D2보다 더 큰 반면, D2는 D1과 동일하다( 도 1b 참조).
도 6은 도 2i에 도시된 것의 대체 구조를 도시하는 단면도이다. 만약 도 1b의 구조가 도 5의 구조에 의해 대체된다면 결국 도 6의 구조가 된다. 도 6에서, 도전성 쓰루 비아들(130B)은 패드들(345)과 컨택되는 반면, 비도전성 쓰루 비아들(125B)(그것들이 부분적으로 쓰루 비아들이므로, 이 경우에는 부적절한 명칭임)은 패드들(345)에 컨택되지 않는다. 기판(100) 및 유전체층(340)의 영역들은 비도전성 쓰루 비아들과 패드(345) 사이에 개재된다.
따라서, 본 발명의 실시예들은, 집적회로 칩의 프론트 표면으로부터 집적회로 칩의 바텀 표면까지, 또는 집적회로 칩의 바텀 표면으로부터 집적회로 칩의 프론트 표면까지, 신호들의 양호한 전파를 갖도록, 기존의 집적회로 제조 공정들 내에 쓰루 웨이퍼 비아들을 집적하는 방법 및 구조를 제공한다.
본 발명의 실시예들에 관한 설명은 본 발명에 관한 이해를 위해 위에서 제공된 것이다. 따라서, 본 발명은 여기에 기술되는 특정 실시예들로 한정되는 것이 아니라 본 발명의 범위를 벗어남이 없이 여러 가지 변형, 재배열, 및 대체 예들이 가능하다는 것은 당해 기술 분야에서 숙련된 자들에게는 자명함을 이해해야 할 것이다. 그러므로, 이하의 청구항들은 발명의 진정한 사상 및 범위 내에 들어오는 바에 따라 이러한 변형 및 변경 예들 모두를 포함하려고 의도된 것이다.

Claims (30)

  1. 탑 표면(top surface) 및 반대편 바텀 표면(opposite bottom surface)을 갖는 반도체 기판; 및
    적어도 하나의 전기적 도전성 쓰루 웨이퍼 비아 및 적어도 하나의 전기적 비도전성 쓰루 웨이퍼 비아를 포함하는 쓰루 웨이퍼 비아들의 어레이 - 쓰루 웨이퍼 비아들의 상기 어레이의 각각의 쓰루 웨이퍼 비아는 상기 기판의 상기 탑 표면으로부터 상기 기판의 상기 바텀 표면까지 거리의 중간을 넘어서부터 상기 기판의 상기 바텀 표면까지의 범위 내에서 독립적으로(independently) 연장(extend)됨 -; 를 포함하는
    구조.
  2. 청구항 1에 있어서, 상기 적어도 하나의 전기적 비도전성 쓰루 웨이퍼 비아는 절연체로만 채워진 제1 트렌치를 포함하고, 상기 적어도 하나의 전기적 도전성 쓰루 웨이퍼 비아는 필링(filling) - 상기 필링은 전기적 도전성 코어를 둘러싸는 유전체 라이너(dielectric liner)로만 구성됨 - 를 갖는 제2 트렌치를 포함하는
    구조.
  3. 청구항 2에 있어서, 상기 코어는 (i) 텅스텐, (ii) 구리, (iii) 티타늄, 티타늄 질화물, 또는 티타늄 및 티타늄 질화물과 결합한, 텅스텐, (iv) 탄탈륨 및 탄탈륨 질화물과 결합한, 텅스텐, (v) 티타늄, 티타늄 질화물 및 루테늄 중 하나 또는 그 이상과 결합한, 구리, 또는 (vi) 탄탈륨, 탄탈륨 질화물 및 루테늄 중 하나 또는 그 이상과 결합한, 구리를 포함하는
    구조.
  4. 청구항 2에 있어서, 상기 구조는
    상기 기판의 상기 탑 표면에서의 상기 적어도 하나의 도전성 쓰루 웨이퍼 비아에 대한 전기적 도전성 스터드 컨택; 및
    상기 적어도 하나의 도전성 쓰루 웨이퍼 비아와 물리적 및 전기적으로 컨택되는 전기적 도전성 백사이드 패드(backside pad) - 상기 백사이드 패드는 상기 기판의 상기 바텀 표면에 근접함 - 를 더 포함하는
    구조.
  5. 청구항 4에 있어서, 상기 백사이드 패드는 상기 적어도 하나의 비도전성 쓰루 웨이퍼 비아와 물리적으로 컨택되는
    구조.
  6. 청구항 4에 있어서, 상기 구조는,
    상기 기판의 상기 바텀 표면 상의 절연층을 더 포함하며, 상기 적어도 하나의 전기적 도전성 쓰루 웨이퍼 비아 및 상기 적어도 하나의 전기적 비도전성 쓰루 웨이퍼 비아는 상기 절연층, 상기 절연층 상의 상기 백사이드 패드를 통하여 연장(extend through)되는
    구조.
  7. 청구항 4에 있어서, 상기 스터드 컨택은 상기 전기적 도전성 코어와 일체로(integrally) 형성되는
    구조.
  8. 청구항 4에 있어서, 상기 구조는
    상기 기판의 상기 탑 표면 위에 형성된 와이어링 레벨들의 세트; 및
    상기 와이어링 레벨들의 탑 표면 상의 전기적 도전성 프론트사이드 패드(frontside pad) - 상기 프론트사이드 패드는 와이어링 레벨들의 상기 세트 내의 와이어들에 의해 상기 스터드 컨택에 전기적으로 연결됨 - 를 더 포함하는
    구조.
  9. 청구항 8에 있어서, 상기 구조는
    (i) 상기 백사이드 패드 상의 솔더 범프, (ii) 상기 프론트사이드 패드 상의 솔더 범프, 또는 (iii) 상기 백사이드 패드 상의 제1 솔더 범프 및 상기 프론트사이드 패드 상의 제2 솔더 범프를 더 포함하는
    구조.
  10. 청구항 1에 있어서, 상기 구조는
    상기 기판에 적어도 부분적으로 형성된 하나 또는 그 이상의 디바이스들을 더 포함하되,
    상기 하나 또는 그 이상의 디바이스들은 전계 효과 트랜지스터들, 바이폴라 트랜지스터들, BiCMOS SiGe 트랜지스터들, 다이오드들, 저항들 및 커패시터들로 구성된 그룹으로부터 선택되는
    구조.
  11. 적어도 하나의 전기적 도전성 쓰루 웨이퍼 비아 및 적어도 하나의 전기적 비도전성 쓰루 웨이퍼 비아를 포함하는 쓰루 웨이퍼 비아들의 어레이를, 탑 표면(top surface) 및 반대편 바텀 표면(opposite bottom surface)을 갖는 반도체 기판을 통하여 형성하는 단계를 포함하고,
    쓰루 웨이퍼 비아들의 상기 어레이의 각각의 쓰루 웨이퍼 비아는 상기 기판의 상기 탑 표면으로부터 상기 기판의 상기 바텀 표면까지 거리의 중간을 넘어서부터 상기 기판의 상기 바텀 표면까지의 범위 내에서 독립적으로(independently) 연장(extend)되는
    방법.
  12. 청구항 11에 있어서, 상기 적어도 하나의 전기적 비도전성 쓰루 웨이퍼 비아는 절연체로만 채워지는 트렌치를 포함하고, 상기 적어도 하나의 전기적 도전성 쓰루 웨이퍼 비아는 필링(filling) - 상기 필링은 전기적 도전성 코어를 둘러싸는 유전체 라이너(dielectric liner)로만 구성됨 - 를 포함하는
    방법.
  13. 청구항 12에 있어서, 상기 방법은
    상기 코어에 대한 전기적 도전성 스터드 컨택을 형성하는 단계;
    상기 기판의 상기 바텀 표면 상에 절연층을 형성하는 단계; 및
    상기 절연층 상에 전기적 도전성 백사이드 패드(backside pad)를 형성하는 단계를 더 포함하되,
    상기 적어도 하나의 전기적 도전성 쓰루 웨이퍼 비아 및 상기 적어도 하나의 전기적 비도전성 쓰루 웨이퍼 비아는 상기 절연층을 통하여 연장되고, 상기 백사이드 패드는 상기 코어와 물리적 및 전기적으로 컨택되고 또한 상기 유전체 라이너 및 상기 절연체와 물리적으로 컨택되는
    방법.
  14. (a) 반도체 기판에 제1 트렌치 및 제2 트렌치를 형성하는 단계 - 상기 제1 및 제2 트렌치들은 상기 기판의 두께보다 작은 거리로 상기 기판의 탑 표면(top surface)으로부터 상기 기판의 반대편 바텀 표면(opposite bottom surface)으로 독립적으로(independently) 연장(extend)됨 -;
    (b) 상기 제1 트렌치를 유전체 재료로 완전히 채우는 것과 동시에 상기 제2 트렌치의 측벽들 상에 상기 유전체 재료의 라이너를 형성하는 단계;
    (c) 상기 제2 트렌치에서 남은 공간을 전기적 도전성 재료로 채우는 단계; 및
    (d) 상기 기판의 새로운 바텀 표면, 상기 제1 트렌치 및 상기 라이너의 상기 유전체 재료, 및 기판의 상기 새로운 바텀 표면에 노출된 상기 제2 트렌치의 전기적 도전성 재료를 형성하기 위해, 상기 기판의 상기 바텀 표면으로부터 상기 기판을 씨닝(thinning)하는 단계를 포함하는
    방법.
  15. 청구항 14에 있어서, 상기 (b) 단계는
    상기 제1 트렌치의 측벽들 상에 그리고 상기 제2 트렌치의 측벽들 상에 폴리실리콘층을 형성하는 단계; 및
    상기 제1 트렌치 내의 상기 유전체 재료, 및 상기 제2 트렌치의 상기 측벽들 상의 상기 유전체 재료의 상기 라이너를 형성하기 위해 상기 폴리실리콘층을 산화하는 단계를 포함하는
    방법.
  16. 청구항 14에 있어서, 상기 폴리실리콘은 붕소로 도우프(dope)되는
    방법.
  17. 청구항 14에 있어서, 상기 방법은 (b) 단계와 (c) 단계 사이에,
    (i) 상기 제2 트렌치에서 남은 공간을 폴리실리콘으로 채우는 단계;
    (ii) 상기 기판의 상기 탑 표면 아래의 상기 실리콘을 리세스하는 단계;
    (iii) 상기 폴리실리콘 위의 상기 트렌치를 추가 유전체 재료로 채우는 단계; 및
    (iv) 상기 폴리실리콘 및 상기 추가 유전체 재료를 상기 제2 트렌치로부터 제거하는 단계를 더 포함하는
    방법.
  18. 청구항 17에 있어서, 상기 방법은, (iii) 단계와 (iv) 단계 사이에,
    상기 기판에 적어도 부분적으로 하나 또는 그 이상의 디바이스들을 형성하는 단계;
    상기 기판의 상기 탑 표면 상에 층간 유전체층을 형성하는 단계;
    상기 층간 유전체층을 통하여 상기 추가 유전체 재료에 대해 제1 오프닝(opening)을 형성하고, 상기 층간 유전체층을 통하여 상기 하나 또는 그 이상의 디바이스들 중 적어도 하나에 대해 제2 오프닝을 형성하는 단계를 더 포함하고,
    상기 (c) 단계는 상기 제2 트렌치, 상기 제1 개구 및 제2 개구를 동시에 채우는
    방법.
  19. 청구항 18에 있어서, 상기 하나 또는 그 이상의 디바이스들은 전계 효과 트랜지스터들, 바이폴라 트랜지스터들, BiCMOS SiGe 트랜지스터들, 다이오드들, 저항들 및 커패시터들로 구성된 그룹으로부터 선택되는
    방법.
  20. 청구항 14에 있어서, 상기 방법은 (c) 단계와 (d) 단계 사이에,
    상기 기판의 상기 탑 표면 위에 와이어링 레벨들의 세트를 형성하는 단계; 및
    상기 와이어링 레벨들의 탑 표면 상에 전기적 도전성 프론트사이드 패드를 형성하는 단계 - 상기 프론트사이드 패드는 와이어링 레벨들의 상기 세트 내의 와이어들에 의해 상기 스터드 컨택에 전기적으로 연결됨 - 를 더 포함하는
    방법.
  21. 청구항 20에 있어서, 상기 방법은
    (e) 상기 제2 트렌치의 상기 전기적 도전성 재료와 물리적 및 전기적으로 컨택되는 전기적 도전성 백사이드 패드를 형성하는 단계 - 상기 백사이드 패드는 상기 기판의 상기 바텀 표면에 근접함 - 를 더 포함하는
    방법.
  22. 청구항 21에 있어서, 상기 백사이드 패드는 상기 제1 트렌치의 상기 유전체 재료와 물리적으로 컨택되는
    방법.
  23. 청구항 21에 있어서, 상기 방법은 (d) 단계와 (e) 단계 사이에,
    상기 기판의 상기 바텀 표면 상에 절연층을 형성하는 단계를 더 포함하되,
    상기 제1 트렌치의 상기 유전체 재료는 상기 절연층 및 상기 라이너를 통하여 연장되며, 상기 제2 트렌치의 상기 전기적 도전성 재료는 상기 절연층, 상기 절연층 상에 형성된 상기 백사이드 패드를 통하여 연장되는
    방법.
  24. 청구항 21에 있어서, 상기 방법은
    (i) 백사이드 패드 상에 솔더 범프를 형성하는 단계, (ii) 상기 프론트사이드 패드 상에 솔더 범프를 형성하는 단계, 또는 (iii) 백사이드 패드 상에 제1 솔더 범프를 형성하고 또한 상기 프론트사이드 패드 상에 제2 솔더 범프를 형성하는 단계를 더 포함하는
    방법.
  25. 청구항 14에 있어서, 상기 (d) 단계는,
    상기 기판의 새로운 바텀 표면을 형성하기 위해 상기 기판의 상기 바텀 표면을 그라인딩(grinding)하는 단계;
    상기 제1 트렌치의 상기 유전체 재료 및 상기 제2 트렌치의 상기 라이너를 노출시키기 위해 상기 기판의 상기 새로운 바텀 표면을 화학적으로 식각하는 단계; 및
    상기 제2 트렌치의 상기 전기적 도전성 재료를 노출시키기 위해 화학적-기계적 연마(chemical-mechanical-polishing, CMP)를 수행하는 단계를 포함하는
    방법.
  26. 반도체 기판을 통하는 신호 전송 라인으로서, 상기 반도체 기판은 탑 표면(top surface) 및 반대편 바텀 표면(opposite bottom surface)을 가지되, 상기 신호 전송 라인은,
    상기 기판의 상기 탑 표면으로부터 상기 기판의 상기 바텀 표면으로 연장(extend)되는 도전성 쓰루 웨이퍼 비아 - 상기 도전성 쓰루 웨이퍼 비아의 측벽들은 상기 기판으로부터 전기적으로 절연됨 -; 및
    상기 기판의 상기 탑 표면으로부터 상기 기판의 상기 바텀 표면까지 거리의 중간을 넘어서부터 상기 기판의 상기 바텀 표면까지의 범위 내에서 연장된 비도전성 쓰루 비아 - 상기 비도전성 쓰루 비아는 상기 도전성 쓰루 웨이퍼 비아에 근접하고 또한 상기 기판의 영역에 의해 상기 도전성 쓰루 웨이퍼 비아로부터 분리됨 - 를 포함하는
    신호 전송 라인.
  27. 청구항 26에 있어서, 상기 신호 전송 라인은,
    상기 기판의 상기 탑 표면으로부터 상기 기판의 상기 바텀 표면까지 거리의 중간을 넘어서부터 상기 기판의 상기 바텀 표면까지의 범위 내에서 연장되는 추가 비도전성 쓰루 비아를 더 포함하고,
    상기 추가 비도전성 쓰루 비아는 상기 비도전성 쓰루 비아로부터 상기 도전성 쓰루 웨이퍼 비아의 반대편(opposite side) 상에 배치되며, 상기 추가 비도전성 쓰루 비아는 상기 도전성 쓰루 웨이퍼 비아에 근접하고 또한 상기 기판의 추가 영역에 의해 상기 도전성 쓰루 웨이퍼 비아로부터 분리되는
    신호 전송 라인.
  28. 청구항 26에 있어서, 상기 신호 전송 라인은,
    상기 기판의 상기 탑 표면으로부터 상기 기판의 상기 바텀 표면까지 거리의 중간을 넘어서부터 상기 기판의 상기 바텀 표면까지의 범위 내에서 연장되는, 제1, 제2 및 제3의 추가 비도전성 쓰루 웨이퍼 비아를 더 포함하고,
    상기 비도전성 쓰루 비아 및 상기 제1, 제2 및 제3 추가 비도전성 쓰루 비아들은 각각 상기 도전성 쓰루 비아의 제1, 제2, 제3 및 제4 면들 상에 배치되고, 상기 제1 면은 상기 제2 면에 반대되며, 상기 제3 면은 상기 제4면에 반대되며, 상기 제1, 제2 및 제3의 추가 비도전성 쓰루 비아들은 각각 상기 기판의 제1, 제2 및 제3 추가 영역들에 의해 상기 도전성 쓰루 웨이퍼 비아 영역들로부터 분리되는
    신호 전송 라인.
  29. 청구항 26에 있어서, 상기 신호 전송 라인은,
    상기 기판의 상기 탑 표면으로부터 상기 기판의 상기 바텀 표면으로 연장되는 추가 도전성 쓰루 웨이퍼 비아 - 상기 추가 도전성 쓰루 웨이퍼 비아의 측벽들은 상기 기판으로부터 전기적으로 절연됨 -;
    상기 기판의 상기 탑 표면으로부터 상기 기판의 상기 바텀 표면 까지 거리의 중간을 넘어서부터 상기 기판의 상기 바텀 표면까지의 범위 내에서 연장되는 하나 또는 그 이상의 내부 비도전성 쓰루 비아들 - 상기 하나 또는 그 이상의 내부 비도전성 쓰루 비아들은 상기 도전성 쓰루 웨이퍼 비아와 상기 추가 도전성 쓰루 웨이퍼 비아 사이에 개재되며, 상기 하나 또는 그 이상의 내부 비도전성 쓰루 비아들은 상기 비도전성 쓰루 비아로부터 상기 도전성 쓰루 웨이퍼 비아의 반대편에 있음 -;
    상기 기판의 상기 탑 표면으로부터 상기 기판의 상기 바텀 표면까지 거리의 중간을 넘어서부터 상기 기판의 바텀 표면까지의 범위 내에서 연장되는 추가 비도전성 쓰루 비아 - 상기 추가 비도전성 쓰루 비아는 상기 하나 또는 그 이상의 내부 비도전성 쓰루 비아들로부터 상기 추가 도전성 쓰루 웨이퍼 비아의 반대편에 배치됨 -; 및
    상기 기판의 상기 탑 표면으로부터 상기 기판의 상기 바텀 표면까지 거리의 중간을 넘어서부터 상기 기판의 바텀 표면까지의 범위 내에서 연장되는 제1 및 제2의 외부 비도전성 쓰루 비아들 - 상기 제1 및 제2의 외부 비도전성 쓰루 비아들은, 상기 도전성 쓰루 웨이퍼 비아, 상기 하나 또는 그 이상의 비도전성 쓰루 비아들 및 상기 추가 도전성 쓰루 웨이퍼 비아로 구성되는 코어 그룹의 다른 면들에 배치됨 - 을 더 포함하는
    신호 전송 라인.
  30. 청구항 26에 있어서, 상기 신호 전송 라인은,
    상기 기판의 상기 탑 표면으로부터 상기 기판의 상기 바텀 표면으로 연장되는 제1 및 제2의 추가 도전성 쓰루 웨이퍼 비아 - 상기 추가 도전성 쓰루 웨이퍼 비아의 측벽들은 상기 기판으로부터 전기적으로 절연됨 -;
    상기 기판의 상기 탑 표면으로부터 상기 기판의 상기 바텀 표면까지 거리의 중간을 넘어서부터 상기 기판의 상기 바텀 표면까지의 범위 내에서 연장되는 제1의 하나 또는 그 이상의 내부 비도전성 쓰루 비아들 - 상기 제1의 하나 또는 그 이상의 내부 비도전성 쓰루 비아들은 상기 도전성 쓰루 웨이퍼 비아와 상기 제1의 추가 도전성 쓰루 웨이퍼 비아 사이에 개재되며, 상기 제1의 하나 또는 그 이상의 내부 비도전성 쓰루 비아들은 상기 추가 비도전성 쓰루 비아로부터 상기 도전성 쓰루 웨이퍼 비아의 반대편에 있음 -;
    상기 기판의 상기 탑 표면으로부터 상기 기판의 상기 바텀 표면까지 거리의 중간을 넘어서부터 상기 기판의 상기 바텀 표면까지의 범위 내에서 연장되는 제2의 하나 또는 그 이상의 내부 비도전성 쓰루 비아들 - 상기 제2의 하나 또는 그 이상의 내부 비도전성 쓰루 비아들은 상기 제1의 추가 도전성 쓰루 웨이퍼 비아와 상기 제2의 추가 도전성 쓰루 웨이퍼 비아 사이에 개재되며, 상기 제2의 하나 또는 그 이상의 내부 비도전성 쓰루 비아들은 상기 비도전성 쓰루 비아로부터 상기 도전성 쓰루 웨이퍼 비아의 반대편에 있음 -;
    상기 기판의 상기 탑 표면으로부터 상기 기판의 상기 바텀 표면까지 거리의 중간을 넘어서부터 상기 기판의 상기 바텀 표면까지의범위 내에서 연장되는 추가 비도전성 쓰루 비아 - 상기 추가 비도전성 쓰루 비아는 상기 제2의 하나 또는 그 이상의 내부 비도전성 쓰루 비아들로부터 상기 제2의 추가 도전성 쓰루 웨이퍼 비아의 반대편에 배치됨 -; 및
    상기 기판의 상기 탑 표면으로부터 상기 기판의 상기 바텀 표면까지 거리의 중간을 넘어서부터 상기 기판의 상기 바텀 표면까지의 범위 내에서 연장되는 제1 및 제2의 외부 비도전성 쓰루 비아들 - 상기 제1 및 제2의 외부 비도전성 쓰루 비아들은 상기 도전성 쓰루 웨이퍼 비아, 상기 제1의 하나 또는 그 이상의 내부 비도전성 쓰루 비아들, 상기 제1의 추가 도전성 쓰루 웨이퍼 비아, 상기 제1의 하나 또는 그 이상의 내부 비도전성 쓰루 비아들, 및 상기 추가 도전성 쓰루 웨이퍼 비아로 구성되는 코어 그룹의 다른 면들에 배치됨 - 을 더 포함하는
    신호 전송 라인.
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